JP2007116497A - オペアンプ - Google Patents

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Abstract

【課題】差動トランジスタのサイズおよびレイアウト面積等を縮小することのできるオペアンプを提供。
【解決手段】低電圧信号を入力する差動増幅回路12の後段には高耐圧のカレントミラー回路14が接続されたオペアンプであり、差動増幅回路12は、入力端子20,22にNch FETである低耐圧トランジスタ(M1,M2) 24,26が接続され、その各ドレインには接続点(N1,N2)を介してNch高耐圧(HV)トランジスタ(M4,M5) 28,30が接続され、その各ゲートにはともにバイアス電位(BIAS2)が供給される。低耐圧トランジスタ(M1,M2) 24,26のソースは低耐圧トランジスタ(M3) 34のドレインに接続されて、そのゲートにバイアス電位(BIAS1)が供給されて電流源として機能し、低耐圧トランジスタ(M1,M2,M3)) 24,26,34は、高耐圧トランジスタよりもトランジスタサイズが小さく設定されている。
【選択図】図１

Description

本発明は、高耐圧および低耐圧混在のLSI（大規模集積回路）プロセスによるオペアンプに係り、低電圧の入力信号を入力し、高電圧の出力信号を出力するオペアンプに関するものである。
高電圧出力が必要とされるオペアンプは、すべて高電圧(HV: High Voltage)トランジスタにて構成されていた。
特開平１０−４１７５２号公報
しかしながら、オペアンプにてすべてのトランジスタを単純に高耐圧トランジスタにて構成すると、高耐圧トランジスタでは閾値電圧(Vt)比精度が低耐圧トランジスタよりも低いため、Vt比精度を高めるためには差動トランジスタなどのサイズを大きくしなければならない。この結果、集積回路のチップ面積に大きな影響があった。
本発明はこのような従来技術の欠点を解消し、Vt比精度の低下を防止し、差動トランジスタのサイズおよびレイアウト面積等を縮小することのできるオペアンプを提供することを目的とする。
本発明は上述の課題を解決するために、低電圧入力信号を入力して、高電圧出力を得る高電圧出力型のオペアンプにおいて、このオペアンプは、低電圧入力信号を入力する差動増幅回路と、差動増幅回路の後段に接続され、高電源電圧にて駆動されるカレントミラー回路とを含み、差動増幅回路は、低電圧入力信号を入力する低耐圧の差動トランジスタペアと、差動トランジスタペアに接続した低耐圧の定電流源トランジスタと、差動トランジスタペアとカレントミラー回路との間に、差動トランジスタペアのそれぞれに対応して接続した高耐圧のトランジスタペアとを含み、後段のカレントミラー回路を高耐圧のトランジスタにて形成し、高耐圧のトランジスタペアのそれぞれのゲートをともに接続するとともに、ゲートに高電源電圧よりも低い低電源電圧以下のバイアス電位を供給する入力端子を接続したことを特徴とする。
また、カレントミラー回路は、高耐圧のトランジスタペアのそれぞれのドレインを接続した第１のカレントミラーであって、第１の電源に接続され、それぞれ高耐圧の第１および第２のトランジスタを含む第１のカレントミラーと、第２の電源に接続され、それぞれ高耐圧の第３および第４のトランジスタを含む第２のカレントミラーと、第１のカレントミラーの第１のトランジスタと第２のカレントミラーの第３のトランジスタとの間に接続され、第１のバイアスで第１および第２のカレントミラー間の電流を制御する高耐圧の第５のトランジスタと、第５のトランジスタに並列に接続され、第２のバイアスで前記第１および第２のカレントミラー間の電流を制御する高耐圧の第６のトランジスタと、第１のカレントミラーの第２のトランジスタと第２のカレントミラーの第４のトランジスタとの間に接続され、第１のバイアスで第１および第２のカレントミラー間の電流を制御する高耐圧の第７のトランジスタと、第７のトランジスタに並列に接続され、第２のバイアスで第１および第２のカレントミラー間の電流を制御する高耐圧の第８のトランジスタと、第１の電源と第２の電源とに直列接続されたそれぞれ高耐圧の第９および第１０のトランジスタとを含み、第９のトランジスタのゲートが第１のカレントミラーの第１のトランジスタと第５および第６のトランジスタとの接続点に接続され、第１０のトランジスタのゲートが第２のカレントミラーの第３のトランジスタと第５および第６のトランジスタとの接続点に接続され、第９および第１０のトランジスタの接続点がオペアンプの出力を形成するとよい。
さらにこのオペアンプを備え、増幅率が１以上になるように、低電圧入力信号の入力端およびオペアンプの出力端間に第１および第２の静電容量を直列に接続し、第１および第２の静電容量の接続点をオペアンプの反転入力に接続した反転増幅回路を形成するとよく、また、増幅率が１以上になるように、低電圧入力信号の入力端およびオペアンプの出力端間に第１および第２の抵抗を直列に接続し、第１および第２の抵抗の接続点をオペアンプの反転入力に接続した反転増幅回路を形成するとよい。
本発明によれば、入力初段の差動トランジスタを低耐圧トランジスタにて構成することができるため、同程度の精度にて比較すると差動トランジスタのサイズ、およびレイアウト面積を大幅に縮小したオペアンプを提供することができる。たとえば、電圧３Ｖのトランジスタと、電圧16Ｖのトランジスタとを比較すると、同程度の精度のトランジスタ面積では、電圧３Ｖトランジスタは電圧16Ｖトランジスタの１／４以下の面積で形成することができる。
また、上記オペアンプを利用して、低耐圧トランジスタの精度で高電圧の出力を得る反転増幅回路を構築することができる。
次に添付図面を参照して本発明によるオペアンプ（演算増幅器）の実施例を詳細に説明する。図１を参照すると、本発明によるオペアンプ10は、入力初段に配置された差動増幅回路12と、この差動増幅回路12の後段に接続されたカレントミラー回路14とを含むオペアンプである。
初段の差動増幅回路12は、入力端子20,22にそれぞれゲートが接続された一対（ペア）のNch MOS FETである低耐圧(LV: Low Voltage))トランジスタ(M1,M2) 24,26を有し、低耐圧トランジスタ(M1,M2) 24,26のドレインにはそれぞれ接続点(N1,N2)を介してNchの高耐圧(HV)MOS FETであるトランジスタ(M4,M5) 28,30が接続されている。高耐圧トランジスタ(M4,M5) 28,30の各ゲートはともに接続されるとともに端子32にバイアス電位(BIAS2)が供給される。
低耐圧トランジスタ(M1,M2) 24,26は、低電圧にて作動するNchの差動トランジスタであり、これらのソースは低耐圧トランジスタ(M3) 34のドレインに接続されている。低耐圧トランジスタ(M3) 34は、低電圧で作動するNch MOSトランジスタであり、そのゲートに端子36にバイアス電位(BIAS1)が供給されて電流源として機能する定電流トランジスタである。これら低耐圧トランジスタ(M1,M2,M3)) 24,26,34は、高耐圧トランジスタよりもダイ上のトランジスタサイズが小さく設定されている。
高耐圧トランジスタ(M4,M5) 28,30の各ドレインは、カレントミラー回路14に接続されている。カレントミラー回路14は、Pchの高耐圧トランジスタ(M6,M7) 40,42のドレインが電源(VDD1)に接続されて、ドレインには高耐圧トランジスタ(M4,M5) 28,30の各ソースが接続される。一方の高耐圧トランジスタ(M6) 40のドレインは、並列接続された高耐圧トランジスタ(M10,M12) 44,46を介して高耐圧トランジスタ(M8) 48に接続され、高耐圧トランジスタ(M8) 48は電源VSSに接続される。他方の高耐圧トランジスタ(M7) 42のドレインは、並列接続された高耐圧トランジスタ(M11,M13) 50,52を介して高耐圧トランジスタ(M9) 54に接続され、高耐圧トランジスタ(M9) 54は電源VSSに接続される。
高耐圧トランジスタ(M10,M11) 44,50の各ゲートには端子56からバイアス電位(BIAS4)が供給される。また、高耐圧トランジスタ(M12,M13) 46,52の各ゲートには端子58からバイアス電位(BIAS3)が供給される。
初段の差動増幅回路12および高耐圧トランジスタ(M6,M10,M12) 40,44,46の接続点はさらにPch高耐圧トランジスタ(M14) 60のゲートに接続される。また、高耐圧トランジスタ(M10,M12,M8) 44,46,48の接続点はさらにNch高耐圧トランジスタ(M15) 62のゲートに接続される。高耐圧トランジスタ(M14) 60は一方のソースが電源VDD1に接続されて他方のドレインが高耐圧トランジスタ(M15) 62に接続されるとともに、本オペアンプの出力(OUT) 70を形成している。
以上の構成で、まず、差動増幅回路12の端子32に対して、バイアス電位を電源電圧(Vdd1)よりも低い低電位(これをVDD2とする)近傍に設定する。この状態で平衡状態になったときに接続点(N1,N2)の各電位は、VDD2-Vt(N1)およびVDD2-Vt(N2)となる。この結果、低電圧トランジスタ(M1,M2,M3) 24,26,34には、耐圧を超える電圧は印加されない。
また、過渡状態において接続点(N1,N2)の各電位が電圧VDD2まで上昇してくると、高耐圧トランジスタ(M4,M5) 28,30のゲート−ソース電圧Vgsが小さくなるため電流が減少するので接続点(N1,N2)は電圧VDD2以上とはならない。
このように初段の差動トランジスタを低耐圧トランジスタにて構成することができるので、Vt比精度の低下が防止され、同程度の精度にて比較すると差動トランジスタのサイズ、およびレイアウト面積を大幅に縮小することができる。たとえば、電圧３Ｖのトランジスタと、電圧16Ｖのトランジスタとを比較すると、同程度の精度のトランジスタ面積では、電圧３Ｖトランジスタは電圧16Ｖトランジスタの１／４以下の面積で形成することができる。
次に図１に示したオペアンプを使用した反転増幅回路の実施例を図２を参照して説明する。本実際例における反転増幅回路200は、図１に示したオペアンプ10を備え、非反転入力(+)には低耐圧電位である電圧Vopが供給され、反転入力(-)は接続点(N3)を介して静電容量(C1,C2) 202,204が接続される。静電容量(C1) 202の他方は入力端子(IN)が接続され、静電容量(C2) 204の他方の端子は、オペアンプ10の出力端子(OUT) 70が接続される。
本実施例では静電容量(C1,C2) 202,204による増幅率C1/C2を１以上に設定する。この反転増幅回路200の入出力等の電圧関係を図３に示す。静電容量(C1,C2)の比C1:C2を比VDD1：VDD2にする（C1：C2＝VDD1：VDD2）。このようにすることで、入力範囲が電圧VDD2〜電圧VSSであり、出力範囲が電圧VDD1〜電圧VSSである反転増幅回路を構成することができる。この場合、図示するように電圧Vopは電圧VDD2以下の電圧とすることができる。また、接続点(N3)の電位も平衡状態では電圧Vopと同電位となるので、オペアンプの入力電位は両方ともに電圧VDD2以下の低電圧にすることができる。本実施例においても低耐圧トランジスタの精度で高電圧の出力を得ることができる。
上記実施例では、静電容量を使用して反転増幅回路を形成したが、静電容量に代えて、たとえば図４に示すように抵抗(R1,R2)を使用して反転増幅回路400を構成することができる。図示するように入力(IN)側に抵抗(R1) 402が接続され、接続点(N4)を介して抵抗(R2) 404が接続される。抵抗(R2) 404の他端はオペアンプの出力70に接続される。本実施例における抵抗値(R1,R2)の比R1:R2を比VDD2：VDD1にする（R1：R2＝VDD2：VDD1）。
以上説明したように、実施例におけるオペアンプを反転増幅回路に適用し、電圧比(VDD1：VDD2)に応じた増幅率を設定して、低耐圧トランジスタの精度で高電圧の出力を得る反転増幅回路を構築することができる。
上記実施例におけるオペアンプは、たとえば、LCDドライバ回路等、出力が高電圧でさらに多チャンネルのデバイスにおいて、ゲインが１以上の増幅回路を設定することで、回路の大部分を低耐圧(LV)トランジスタでドライバ回路を構成することができ、チップ面積を小さくすることが可能となる。
本発明が適用されたオペアンプの一実施例を示す回路図である。 反転増幅回路の構成例を示す図である。 電圧関係を示すグラフである。 反転増幅回路の他の構成例を示す図である。
符号の説明
10 オペアンプ
12 差動増幅回路
14 カレントミラー回路
24,26,34 低耐圧トランジスタ
28,30 高耐圧トランジスタ

Claims (4)

  1. 低電圧入力信号を入力して、高電圧出力を得る高電圧出力型のオペアンプにおいて、該オペアンプは、
    前記低電圧入力信号を入力する差動増幅回路と、
    該差動増幅回路の後段に接続され、高電源電圧にて駆動されるカレントミラー回路とを含み、前記差動増幅回路は、
    前記低電圧入力信号を入力する低耐圧の差動トランジスタペアと、
    該差動トランジスタペアに接続した低耐圧の定電流源トランジスタと、
    前記差動トランジスタペアと前記カレントミラー回路との間に、前記差動トランジスタペアのそれぞれに対応して接続した高耐圧のトランジスタペアとを含み、
    前記後段の前記カレントミラー回路を高耐圧のトランジスタにて形成し、前記高耐圧のトランジスタペアのそれぞれのゲートをともに接続するとともに、該ゲートに前記高電源電圧よりも低い低電源電圧のバイアス電位を供給する入力端子を接続したことを特徴とするオペアンプ。
  2. 請求項１に記載のオペアンプにおいて、前記カレントミラー回路は、
    前記高耐圧のトランジスタペアのそれぞれのドレインを接続した第１のカレントミラーであって、第１の電源に接続され、それぞれ高耐圧の第１および第２のトランジスタを含む第１のカレントミラーと、
    第２の電源に接続され、それぞれ高耐圧の第３および第４のトランジスタを含む第２のカレントミラーと、
    前記第１のカレントミラーの前記第１のトランジスタと前記第２のカレントミラーの前記第３のトランジスタとの間に接続され、第１のバイアスで前記第１および第２のカレントミラー間の電流を制御する高耐圧の第５のトランジスタと、
    該第５のトランジスタに並列に接続され、第２のバイアスで前記第１および第２のカレントミラー間の電流を制御する高耐圧の第６のトランジスタと、
    前記第１のカレントミラーの前記第２のトランジスタと前記第２のカレントミラーの前記第４のトランジスタとの間に接続され、前記第１のバイアスで前記第１および第２のカレントミラー間の電流を制御する高耐圧の第７のトランジスタと、
    該第７のトランジスタに並列に接続され、第２のバイアスで前記第１および第２のカレントミラー間の電流を制御する高耐圧の第８のトランジスタと、
    前記第１の電源と前記第２の電源とに直列接続されたそれぞれ高耐圧の第９および第１０のトランジスタとを含み、
    前記第９のトランジスタのゲートが前記第１のカレントミラーの前記第１のトランジスタと前記第５および第６のトランジスタとの接続点に接続され、
    前記第１０のトランジスタのゲートが前記第２のカレントミラーの前記第３のトランジスタと前記第５および第６のトランジスタとの接続点に接続され、
    前記第９および第１０のトランジスタの接続点が該オペアンプの出力を形成することを特徴とするオペアンプ。
  3. 請求項１に記載のオペアンプを備え、増幅率が１以上になるように、前記低電圧入力信号の入力端および前記オペアンプの出力端間に第１および第２の静電容量を直列に接続し、該第１および第２の静電容量の接続点を前記オペアンプの反転入力に接続したことを特徴とする反転増幅回路。
  4. 請求項１に記載のオペアンプを備え、増幅率が１以上になるように、前記低電圧入力信号の入力端および前記オペアンプの出力端間に第１および第２の抵抗を直列に接続し、該第１および第２の抵抗の接続点を前記オペアンプの反転入力に接続したことを特徴とする反転増幅回路。
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