JP2006295365A - 演算増幅器 - Google Patents

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Abstract

【課題】 簡単な回路構成で、オフセット電圧の小さい高精度の演算増幅器を提供する。
【解決手段】 差動増幅器は、入力段回路と、第１のカレントミラー回路と、第２のカレントミラー回路と、出力段回路と、動作点設定回路と、浮遊定電流源とを具備する。入力段回路は、相補の関係にある第１の差動対と第２の差動対とを備える。第１のカレントミラー回路は、第１の差動対に接続され、その能動負荷になる。第２のカレントミラー回路は、第２の差動対に接続され、その能動負荷になる。出力段回路は、正電圧電源と負電圧電源との間に直列に接続される１対の出力トランジスタを備える。浮遊定電流源は、第１のカレントミラー回路の入力端子と第２のカレントミラー回路の入力端子との間に接続され、定電流を供給する。第１のカレントミラー回路と第２のカレントミラー回路とは、浮遊定電流源が供給する定電流に対応する電流に入力段回路の出力を重畳して動作点設定回路に供給する。
【選択図】 図４

Description

本発明は、演算増幅器に関し、特に容量性負荷を駆動するときに好適な演算増幅器に関する。
演算増幅器といえば、従来はバイポーラトランジスタで構成されるものが一般的であった。しかし、昨今はＭＯＳ回路と同居させる必要性やローパワーの要求から演算増幅器もＭＯＳトランジスタで構成することが多くなってきている。ＭＯＳトランジスタで演算増幅器を構成するには、ＭＯＳトランジスタ特有のアナログ特性を使うことにより、バイポーラトランジスタで構成する演算増幅器とは違った回路構成をとることが可能である。ＭＯＳトランジスタで構成された演算増幅器の応用分野の一つとしてＴＦＴ＿ＬＣＤ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ＿Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）ドライバＬＳＩがある。このＬＣＤドライバＬＳＩは、バッファ回路としてボルテージフォロワ構成の演算増幅器が複数個入っており、特にこの複数個の演算増幅器間のオフセット電圧差の小さなものが要求される。これは、ＴＦＴ＿ＬＣＤの特性上、１０ｍＶの電圧差でも人間の目には異なった階調として認識されるからである。したがって、この分野では、非常に小さなオフセット電圧のＭＯＳ演算増幅器が要求される。
図１は、特開昭６１−３５００４号公報に開示される演算増幅器の構成を示す回路図である。この従来の演算増幅器は、ＡＢ級出力回路を有する一般的な増幅器である。ドライバ回路１とＰチャンネルＭＯＳトランジスタ２、３とＮチャンネルＭＯＳトランジスタ４、５と定電圧源６、７と定電流源８、９とを備える。
入力端子から入力される信号を駆動するドライバ回路１の出力は、ＰチャンネルＭＯＳトランジスタ２のドレインとＮチャンネルＭＯＳトランジスタ４のソースとＮチャンネルＭＯＳトランジスタ５のゲートと定電流源９とに接続される。定電流源９の他端は、負電圧電源ＶＳＳ２に接続される。ＮチャンネルＭＯＳトランジスタ５のソースは負電圧電源ＶＳＳ２に接続され、ドレインは出力端子ＶＯＵＴとＰチャンネルＭＯＳトランジスタ３のドレインとに接続される。ＰチャンネルＭＯＳトランジスタ３のソースは正電圧電源ＶＤＤ２に接続され、ゲートは、定電流源８とＰチャンネルＭＯＳトランジスタ２のソースとＮチャンネルＭＯＳトランジスタ４のドレインとに接続される。定電流源８の他端は、正電圧電源ＶＤＤ２に接続される。ＰチャンネルＭＯＳトランジスタ２のゲートは定電圧源６を介して正電圧電源ＶＤＤ２に接続され、正電圧電源ＶＤＤ２より一定の電圧だけ低くバイアスされる。ＮチャンネルＭＯＳトランジスタ４のゲートは、定電圧源７を介して負電圧電源ＶＳＳ２に接続され、負電圧電源より一定の電圧だけ高くバイアスされる。
この増幅器を演算増幅器として使用する場合、ドライバ回路１は、通常、差動増幅器により構成される。その差動増幅器の回路例が図２に示される。この差動増幅器は、差動対を構成するＰチャンネルＭＯＳトランジスタ１０、１１と、カレントミラー回路を構成するＮチャンネルＭＯＳトランジスタ１２、１３と、定電流源１４とを備える。ＰチャンネルＭＯＳトランジスタ１０、１１のゲートは、それぞれ反転入力端子Ｖｉｎ（−）、正転入力端子Ｖｉｎ（＋）に接続される。定電流源１４は、ＰチャンネルＭＯＳトランジスタ１０、１１のソースと正電圧電源ＶＤＤ２の間に接続される。ＮチャンネルＭＯＳトランジスタ１２のソースは、負電圧電源ＶＳＳ２に接続され、ゲートとドレインはＰチャンネルＭＯＳトランジスタ１０のドレインに接続される。ＮチャンネルＭＯＳトランジスタ１３のソースは、負電圧電源ＶＳＳ２に接続され、ゲートはＮチャンネルＭＯＳトランジスタ１２のゲートに接続され、ドレインはＰチャンネルＭＯＳトランジスタ１１のドレインに接続される。このＰチャンネルＭＯＳトランジスタ１１のドレインとＮチャンネルＭＯＳトランジスタ１３のドレインとが接続されるノードは、差動増幅器の出力端子Ｖｏｕｔ１となる。出力端子Ｖｏｕｔ１は、ドライバ回路１の出力であり、図１に示される増幅器のＮチャンネルＭＯＳトランジスタ５のゲートに接続される。
反転入力端子Ｖｉｎ（−）と正転入力端子Ｖｉｎ（＋）とに印加される差動入力信号は、差動対を構成するＰチャンネルＭＯＳトランジスタ１０、１１で受けられる。差動対の出力は、ＰチャンネルＭＯＳトランジスタ１０、１１のドレインに現れる。その差動出力信号は、能動負荷の働きをするカレントミラー回路（ＮチャンネルＭＯＳトランジスタ１２、１３）に入力される。ＮチャンネルＭＯＳトランジスタ１２、１３は、差動出力信号をシングルエンド信号に変換する。シングルエンド信号に変換された信号がこの増幅器の出力信号となって、出力端子Ｖｏｕｔ１から出力される。この差動段において、入力電圧範囲は、入力電圧をＶｉｎとすると次式となる。
０＜Ｖｉｎ＜ＶＧＳ（１０／１１）＋ＶＤＳ（ｓａｔ）（１４）
ここで、ＶＧＳ（１０／１１）は、ＰチャンネルＭＯＳトランジスタ１０、１１のゲート・ソース間電圧であり、ＶＤＳ（ｓａｔ）（１４）は、定電流源１４を構成するＰチャンネルＭＯＳトランジスタの飽和点でのドレイン・ソース間電圧（５極管領域で動作するぎりぎりの電圧）である。
この範囲外では、定電流源１４を構成するＭＯＳトランジスタのドレイン・ソース間電圧がとれなくなるため、定電流源１４の電流Ｉが０となる。したがって、この範囲外では差動段が動作しない。
これに対し、全ての電圧範囲での動作を保証した回路の例が、図３に示される所謂Ｒａｉｌ−ｔｏ−Ｒａｉｌアンプである。この差動増幅器は、Ｐチャンネル差動対３１を構成するＰチャンネルＭＯＳトランジスタ１９、２０と、Ｎチャンネル差動対３２を構成するＮチャンネルＭＯＳトランジスタ２１、２２と、カレントミラー回路３５を構成するＮチャンネルＭＯＳトランジスタ２３、２４と、カレントミラー回路３３を構成するＰチャンネルＭＯＳトランジスタ１５、１６と、カレントミラー回路３４を構成するＰチャンネルＭＯＳトランジスタ１７、１８と、定電流源２５、２６とを備える。
反転入力端子Ｖｉｎ（−）、正転入力端子Ｖｉｎ（＋）は、それぞれＰチャンネルＭＯＳトランジスタ１９、２０のゲート、およびＮチャンネルＭＯＳトランジスタ２１、２２のゲートに接続される。ＰチャンネルＭＯＳトランジスタ１９、２０のソースは、共通接続され、定電流源２６を介して正電圧電源ＶＤＤ２に接続される。ＰチャンネルＭＯＳトランジスタ１９、２０のドレインは、それぞれＮチャンネルＭＯＳトランジスタ２３、２４のドレインに接続され、さらにＰチャンネルＭＯＳトランジスタ１５、１８のドレインに接続される。ＮチャンネルＭＯＳトランジスタ２３、２４のゲート同士は共通接続され、さらにＮチャンネルＭＯＳトランジスタ２３のドレインに接続されてカレントミラー回路３５の入力端子となる。また、ＮチャンネルＭＯＳトランジスタ２３、２４のソース同士は共通接続され、カレントミラー回路３５の共通端子として負電圧電源ＶＳＳ２に接続される。
ＮチャンネルＭＯＳトランジスタ２１、２２のソース同士は共通接続され、定電流源２５を介して負電圧電源ＶＳＳ２に接続される。ＮチャンネルＭＯＳトランジスタ２１、２２のドレインは、それぞれカレントミラー回路３３、３４の入力端子に接続される。カレントミラー回路３３の入力端子は、ＰチャンネルＭＯＳトランジスタ１５、１６のゲートが共通接続されてＰチャンネルＭＯＳトランジスタ１６のドレインに接続されるノードである。ＰチャンネルＭＯＳトランジスタ１５、１６のソースは、共通接続されてカレントミラー回路３３の共通端子として正電圧電源ＶＤＤ２に接続される。カレントミラー回路３４の入力端子は、ＰチャンネルＭＯＳトランジスタ１７、１８のゲートが共通接続されてＰチャンネルＭＯＳトランジスタ１７のドレインに接続されるノードである。ＰチャンネルＭＯＳトランジスタ１７、１８のソースは、共通接続されてカレントミラー回路３４の共通端子として正電圧電源ＶＤＤ２に接続される。ＰチャンネルＭＯＳトランジスタ１８、２０、ＮチャンネルＭＯＳトランジスタ２４のドレインが共通接続されるノードは、この差動増幅器（ドライバ回路１）の出力端子Ｖｏｕｔ２であり、図１の増幅器のＮチャンネルＭＯＳトランジスタ５のゲートに接続される。
この回路は、Ｐチャンネル差動対３１とＮチャンネル差動対３２とを抱き合わせにした差動段になっている。したがって、Ｐチャンネル差動対３１の出力とＮチャンネル差動対３２の出力とを加算する必要がある。そのため、Ｎチャンネル差動対３２を構成するトランジスタの各ドレインは、各々カレントミラー回路３３、３４の入力端子に接続される。そのカレントミラー回路３３、３４の出力端子から出力される電流は、ＮチャンネルＭＯＳトランジスタ２３、２４の各ドレインに流れ、出力は加算される。これによりＰチャンネル差動対３１が動作しない電圧範囲の入力の場合、Ｎチャンネル差動対３２が動作する。逆にＮチャンネル差動対３２が動作しない電圧範囲の入力の場合、Ｐチャンネル差動対３１が動作する。したがって、全電源電圧の入力範囲で動作する差動段が得られることになる。
このようなドライバ回路１を用いて、図１に示される演算増幅器回路の出力段を所謂ＡＢ級動作させるためには、ＰチャンネルＭＯＳトランジスタ３とＮチャンネルＭＯＳトランジスタ５にアイドリング電流を流す必要がある。その電流値は、動作点設定回路を構成するＰチャンネルＭＯＳトランジスタ２とＮチャンネルＭＯＳトランジスタ４と定電流源８、９と定電圧源６、７とにより決定される。このとき、ＰチャンネルＭＯＳトランジスタ２とＮチャンネルＭＯＳトランジスタ４各々のドレイン電流が同じになるように、定電圧源６と定電圧源７の電圧が設定される。即ち、各々のドレイン電流は、定電流源８から流れる電流の半分が流れることになる。このとき、出力段のＰチャンネルＭＯＳトランジスタ３のアイドリング電流は、定電流源８の半分の電流でバイアスされたＰチャンネルＭＯＳトランジスタ２のゲート・ソース間電圧と、定電圧源６とにより設定されることになる。
また、定電流源８から流れる電流は、ＰチャンネルＭＯＳトランジスタ２とＮチャンネルＭＯＳトランジスタ４とを介して定電流源９に流れる。定電流源８と定電流源９の定電流値が異なると、その差分の電流は、定電流源８と定電流源９との間にあるノードから流入或いはそのノードから流出することになる。したがって、定電流源８と定電流源９の定電流値を等しくすることにより、ドライバ回路１の出力に電流が流れないことがわかる。このことは、ドライバ回路１が、図２や図３に示されるような回路により構成される場合に非常に重要になる。即ち、図２や図３に示されるようなドライバ回路１に出力電流が流れるとすると、その電流に対応する分の差動のオフセット電圧が発生する。具体的には、差動トランジスタの相互コンダクタンスをｇｍとし、出力に流れる電流をＩｏｕｔとすると、差動のオフセット電圧Ｖｏｓは、次式で求められる。したがって、オフセット電圧を発生させないためには、定電流源８と定電流源９の定電流値を等しくする必要がある。
Figure 2006295365
特開昭６１−３５００４号公報
上述したように従来の回路は、図１に示される差動増幅器のドライバ回路として図２や図３に示される増幅回路を組み合わせるため、定電流源８と定電流源９との電流値整合性が要求される。しかし、この差動増幅器をＬＳＩ内に構成する場合、各素子の特性にバラツキがあるため完全に整合することは困難である。即ち、各素子の特性のバラツキにより定電流源８と定電流源９の差分電流がドライバ回路１の出力端子（図２ではＶｏｕｔ１、図３ではＶｏｕｔ２）に流れることになる。したがって、差動のオフセット電圧が発生するという欠点があった。
本願発明はこのような問題点に鑑み、簡単な回路構成で、オフセット電圧の小さい高精度の演算増幅器を提供するものである。
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
本発明の観点では、差動増幅器は、入力段回路と、第１のカレントミラー回路（ＣＭ１）と、第２のカレントミラー回路（ＣＭ２）と、出力段回路（ＭＰ６、ＭＮ６）と、動作点設定回路（ＭＰ５、ＭＮ５、ＶＰ１、ＶＮ１）と、浮遊定電流源（ＩＩ３）とを具備する。入力段回路は、相補の関係にある第１の差動対（ＤＮ１）と第２の差動対（ＤＰ１）とを備える。第１のカレントミラー回路（ＣＭ１）は、第１の差動対（ＤＮ１）に接続され、その能動負荷になる。第２のカレントミラー回路（ＣＭ２）は、第２の差動対（ＤＰ１）に接続され、その能動負荷になる。出力段回路は、正電圧電源（ＶＤＤ）と負電圧電源（ＶＳＳ）との間に直列に接続される１対の出力トランジスタ（ＭＰ６、ＭＮ６）を備える。動作点設定回路（ＭＰ５、ＭＮ５、ＶＰ１、ＶＮ１）は、出力トランジスタ（ＭＰ６、ＭＮ６）の動作点を設定する。浮遊定電流源（ＩＩ３）は、第１のカレントミラー回路（ＣＭ１）の入力端子と第２のカレントミラー回路（ＣＭ２）の入力端子との間に接続される。浮遊定電流源（ＩＩ３）は、第１のカレントミラー回路（ＣＭ１）と第２のカレントミラー回路（ＣＭ２）とに定電流を供給する。第１のカレントミラー回路（ＣＭ１）と第２のカレントミラー回路（ＣＭ２）とは、浮遊定電流源（ＩＩ３）が供給する定電流に対応する電流に入力段回路の出力を重畳して動作点設定回路に供給する。
本発明の動作点設定回路は、１対の相補のトランジスタ（ＭＰ５、ＭＮ５）と、その相補のトランジスタ（ＭＰ５、ＭＮ５）のそれぞれのバイアスを設定するバイアス設定回路（ＶＰ１、ＶＮ１）とを備える。第１のカレントミラー回路（ＣＭ１）から流出する電流は、１対の相補のトランジスタ（ＭＰ５、ＭＮ５）を介して第２のカレントミラー回路（ＣＭ２）に流入する。この電流が流れることにより１対の相補のトランジスタ（ＭＰ５、ＭＮ５）に発生するゲート・ソース間電圧と、このトランジスタに印加されるバイアス電圧（ＶＢＰ１、ＶＢＮ１）とにより設定される電圧に出力トランジスタ（ＭＰ６、ＭＮ６）の動作点が設定される。
本発明の第１の差動対（ＤＮ１）は、ソースが共通接続される第１のＮチャンネルＭＯＳトランジスタ（ＭＮ１）と第２のＮチャンネルＭＯＳトランジスタ（ＭＮ２）とを備える。この第１のＮチャンネルＭＯＳトランジスタ（ＭＮ１）のゲートと第２のＮチャンネルＭＯＳトランジスタ（ＭＮ２）のゲートとは、それぞれ差動入力端子（Ｉｎ−、Ｉｎ＋）に接続される。また、第１のＮチャンネルＭＯＳトランジスタ（ＭＮ１）のドレインは、第１のカレントミラー回路（ＣＭ１）の入力端子に接続され、第２のＮチャンネルＭＯＳトランジスタ（ＭＮ２）のドレインは第１のカレントミラー回路（ＣＭ１）の出力端子に接続される。一方、第２の差動対（ＤＰ１）は、ソースが共通接続される第１のＰチャンネルＭＯＳトランジスタ（ＭＰ１）と第２のＰチャンネルＭＯＳトランジスタ（ＭＰ２）とを備える。この第１のＰチャンネルＭＯＳトランジスタ（ＭＰ１）のゲートと第２のＰチャンネルＭＯＳトランジスタ（ＭＰ２）のゲートとは、それぞれ差動入力端子（Ｉｎ−、Ｉｎ＋）に接続される。また、第１のＰチャンネルＭＯＳトランジスタ（ＭＰ１）のドレインは、第２のカレントミラー回路（ＣＭ２）の入力端子に接続され、第２のＰチャンネルＭＯＳトランジスタ（ＭＰ２）のドレインは第２のカレントミラー回路（ＣＭ２）の出力端子に接続される。
本発明の浮遊定電流源（ＩＩ３）は、ＰチャンネルＭＯＳトランジスタ（ＭＰ７）と、ＮチャンネルＭＯＳトランジスタ（ＭＮ７）と、第１の定電圧源（ＶＰ２）と、第２の定電圧源（ＶＮ２）とを備える。第１の定電圧源（ＶＰ２）は、ＰチャンネルＭＯＳトランジスタ（ＭＰ７）のゲートに接続されてそのバイアスを与える。第２の定電圧源（ＶＮ２）は、ＮチャンネルＭＯＳトランジスタ（ＭＮ７）のゲートに接続されてバイアスを与える。ＰチャンネルＭＯＳトランジスタ（ＭＰ７）のソースとＮチャンネルＭＯＳトランジスタ（ＭＮ７）のドレインとは、接続されて浮遊定電流源（ＩＩ３）の一方の端子となる。ＰチャンネルＭＯＳトランジスタ（ＭＰ７）のドレインとＮチャンネルＭＯＳトランジスタ（ＭＮ７）のソースとは、接続されて浮遊定電流源（ＩＩ３）の他方の端子となる。
本発明の第１の定電圧源（ＶＰ２）は、直列に接続される２つのＰチャンネルＭＯＳトランジスタ（ＭＰ８、ＭＰ９）を備える。また、第２の定電圧源（ＶＮ２）は、直列に接続される２つのＮチャンネルＭＯＳトランジスタ（ＭＮ８、ＭＮ９）を備える。定電圧源が直列に接続されるトランジスタを有することにより、入力差動段とカレントミラー回路とにより構成される入力回路の素子変動分を平衡化させることができる。したがって、素子ばらつきに強い回路を構成することが可能となる。
本発明の第１の定電圧源（ＶＰ２）は、第３のＰチャンネルＭＯＳトランジスタ（ＭＰ８）と、第４のＰチャンネルＭＯＳトランジスタ（ＭＰ９）と、第１の定電流源（ＩＩ４）とを備え、これらは電源（ＶＤＤ、ＶＳＳ）間に直列に接続される。第３のＰチャンネルＭＯＳトランジスタ（ＭＰ８）のゲートとドレインとが接続されるノードに第４のＰチャンネルＭＯＳトランジスタ（ＭＰ９）のソースが接続される。第４のＰチャンネルＭＯＳトランジスタ（ＭＰ９）のゲートとドレインとが接続されるノードに第１の定電流源（ＩＩ４）の一方の端子が接続される。第１の定電流源（ＩＩ４）の他方の端子は電源（ＶＳＳ）に接続される。また、第２の定電圧源（ＶＮ２）は、第３のＮチャンネルＭＯＳトランジスタ（ＭＮ８）と、第４のＮチャンネルＭＯＳトランジスタ（ＭＮ９）と、第２の定電流源（ＩＩ５）とを備え、これらは電源（ＶＳＳ、ＶＤＤ）間に直列に接続される。第３のＮチャンネルＭＯＳトランジスタ（ＭＮ８）のゲートとドレインとが接続されるノードに第４のＮチャンネルＭＯＳトランジスタ（ＭＮ９）のソースが接続される。第４のＮチャンネルＭＯＳトランジスタ（ＭＮ９）のゲートとドレインとが接続されるノードに第２の定電流源（ＩＩ５）の一方の端子に接続される。第２の定電流源（ＩＩ５）の他方の端子は電源（ＶＤＤ）に接続される。
前記浮遊定電流源（ＩＩ３）は、ゲート同士が接続される第５のＰチャンネルＭＯＳトランジスタ（ＭＰ１０）と第６のＰチャンネルＭＯＳトランジスタ（ＭＰ１１）と、ゲート同士が接続される第５のＮチャンネルＭＯＳトランジスタ（ＭＮ１０）と第６のＮチャンネルＭＯＳトランジスタ（ＭＮ１１）と、第３の定電圧源（ＶＮ３）と、第３の定電流源（ＩＩ６）とを備える。第３の定電圧源（ＶＮ３）と第６のＰチャンネルＭＯＳトランジスタ（ＭＰ１１）と第６のＮチャンネルＭＯＳトランジスタ（ＭＮ１１）と第３の定電流源とは電源（ＶＳＳ、ＶＤＤ）間に直列に接続される。第６のＰチャンネルＭＯＳトランジスタ（ＭＰ１１）は、ドレインとゲートとを接続され、第６のＮチャンネルＭＯＳトランジスタ（ＭＮ１１）は、ドレインとゲートとを接続される。
本発明によれば、簡単な回路構成で、オフセット電圧の少ない高精度の演算増幅器を提供することができる。
図を参照して本発明を実施するための最良の形態を説明する。本発明に係る差動増幅器の等価回路が図４に示される。差動増幅器は、ＮチャンネルＭＯＳトランジスタＭＮ１とＮチャンネルＭＯＳトランジスタＭＮ２とを備えるＮチャンネル差動対ＤＮ１と、ＰチャンネルＭＯＳトランジスタＭＰ１とＰチャンネルＭＯＳトランジスタＭＰ２とを備えるＰチャンネル差動対ＤＰ１と、カレントミラー回路ＣＭ１、ＣＭ２と、定電流源ＩＩ１、ＩＩ２、ＩＩ３と、定電圧源ＶＰ１、ＶＮ１と、ＰチャンネルＭＯＳトランジスタＭＰ５、ＭＰ６と、ＮチャンネルＭＯＳトランジスタＭＮ５、ＭＮ６と、容量Ｃ１、Ｃ２とを具備する。
Ｎチャンネル差動対ＤＮ１は、ＮチャンネルＭＯＳトランジスタＭＮ１、ＭＮ２のゲートをそれぞれ反転入力端子Ｉｎ−、正転入力端子Ｉｎ＋に接続され、ドレインをそれぞれカレントミラー回路ＣＭ１の入力端子、出力端子に接続され、それぞれのソース同士が接続されて定電流源ＩＩ２に接続される。Ｐチャンネル差動対ＤＰ１は、ＰチャンネルＭＯＳトランジスタＭＰ１、ＭＰ２のドレインをそれぞれカレントミラー回路ＣＭ２の入力端子、出力端子に接続され、ゲートをそれぞれ反転入力端子Ｉｎ−、正転入力端子Ｉｎ＋に接続され、それぞれのソース同士が接続されて定電流源ＩＩ１に接続される。
定電流源ＩＩ１は、一方の端子が正電圧電源ＶＤＤに接続され、正電圧電源ＶＤＤからＰチャンネル差動対ＤＰ１に電流Ｉ１を流す。定電流源ＩＩ２は、一方の端子が負電圧電源ＶＳＳに接続され、Ｎチャンネル差動対ＤＮ１から負電圧電源ＶＳＳに電流Ｉ２を流す。
カレントミラー回路ＣＭ１は、共通端子を正電圧電源ＶＤＤに、入力端子をＮチャンネルＭＯＳトランジスタＭＮ１のドレインに、出力端子をＮチャンネルＭＯＳトランジスタＭＮ２のドレイン、ＰチャンネルＭＯＳトランジスタＭＰ５のソース、ＮチャンネルＭＯＳトランジスタＭＮ５のドレイン、ＰチャンネルＭＯＳトランジスタＭＰ６のゲートに接続される。カレントミラー回路ＣＭ２は、共通端子を負電圧電源ＶＳＳに、入力端子をＰチャンネルＭＯＳトランジスタＭＰ１のドレインに、出力端子をＰチャンネルＭＯＳトランジスタＭＰ２のドレイン、ＮチャンネルＭＯＳトランジスタＭＮ５のソース、ＰチャンネルＭＯＳトランジスタＭＰ５のドレイン、ＮチャンネルＭＯＳトランジスタＭＰ６のゲートに接続される。さらに、このカレントミラー回路ＣＭ１、ＣＭ２の入力端子間に定電流源ＩＩ３が接続される。定電流源ＩＩ３は、カレントミラー回路ＣＭ１からカレントミラー回路ＣＭ２に電流Ｉ３を流す。
ＰチャンネルＭＯＳトランジスタＭＰ５のゲートは、定電圧源ＶＰ１を介して正電圧電源ＶＤＤに接続される。したがって、ＰチャンネルＭＯＳトランジスタＭＰ５のゲートは、正電圧電源ＶＤＤの電圧より一定の電圧ＶＢＰ１だけ低くバイアスされる。ＰチャンネルＭＯＳトランジスタＭＰ５のゲートと定電圧源ＶＰ１との接続点はノードＢＰ１とする。ＮチャンネルＭＯＳトランジスタＭＮ５のゲートは、定電圧源ＶＮ１を介して負電圧電源ＶＳＳに接続される。したがって、ＮチャンネルＭＯＳトランジスタＭＮ５のゲートは、負電圧電源ＶＳＳの電位より一定の電圧ＶＢＮ１だけ高くバイアスされる。ＮチャンネルＭＯＳトランジスタＭＮ５のゲートと定電圧源ＶＮ１との接続点はノードＢＮ１とする
ＰチャンネルＭＯＳトランジスタＭＰ６のソースは正電圧電源ＶＤＤに、ＮチャンネルＭＯＳトランジスタＭＮ６のソースは負電圧電源ＶＳＳに接続される。ＰチャンネルＭＯＳトランジスタＭＰ６のドレインとＮチャンネルＭＯＳトランジスタＭＮ６のドレインとは出力端子Ｖｏｕｔに接続される。出力端子ＶｏｕｔとＰチャンネルＭＯＳトランジスタＭＰ６のゲート間に容量Ｃ２が、出力端子ＶｏｕｔとＮチャンネルＭＯＳトランジスタＭＮ６のゲート間に容量Ｃ１が接続される。
図１の回路と対比すると、容量の追加を除くと図４の動作点設定回路は、図１の動作点設定回路の定電流源８、９の代わりにカレントミラー回路ＣＭ１、ＣＭ２から電流が供給されていることがわかる。即ち、図１のＰチャンネルＭＯＳトランジスタ２、３、ＮチャンネルＭＯＳトランジスタ４、５は、それぞれ図４のＰチャンネルＭＯＳトランジスタＭＰ５、ＭＰ６、ＮチャンネルＭＯＳトランジスタＭＮ５、ＭＮ６に対応している。また、図１の定電圧源６、７は、図４の定電圧源ＶＰ１、ＶＮ１に対応している。
Ｎチャンネル差動対ＤＮ１の出力信号は、ＰチャンネルＭＯＳトランジスタＭＰ６（出力トランジスタ）のゲートに入力される。Ｐチャンネル差動対ＤＰ１の出力信号は、ＮチャンネルＭＯＳトランジスタＭＮ６（出力トランジスタ）のゲートに入力される。これによってそれぞれの出力信号が加算されて出力端子Ｖｏｕｔから出力されることになる。図１の回路において、オフセット電圧を発生させないためには、定電流源８と定電流源９との電流値整合性が重要であった。本実施の形態では、この定電流源に代えて能動負荷としても動作するカレントミラー回路ＣＭ１、ＣＭ２が用いられる。このカレントミラー回路ＣＭ１、ＣＭ２の入力端子間に定電流源ＩＩ３を接続する。この定電流源ＩＩ３はフローティング電流源（浮遊電流源）となり、カレントミラー回路ＣＭ１の入力端子からカレントミラー回路ＣＭ２の入力端子の方向に電流Ｉ３を流す。このように接続すると、カレントミラー回路ＣＭ１の出力は、図１に示される定電流源８と同じ働きをする。また、カレントミラー回路ＣＭ２の出力は、図１に示される定電流源９と同じ働きをする。即ち、能動負荷が定電流源をも兼ねることになる。
このように、カレントミラー回路ＣＭ１の入力端子とカレントミラー回路ＣＭ２の入力端子との間に浮遊定電流源ＩＩ３を接続することにより、カレントミラー回路ＣＭ１とカレントミラー回路ＣＭ２の入力電流は正確に等しくなる。したがって、その出力電流も等しくなる。即ち、電流整合性が充分に満たされ、差動増幅器の出力にオフセット電圧が発生しないことになる。
したがって、図４で示される回路構成により、入出力信号の電圧範囲が電源電圧いっぱいまで動作が可能なＲａｉｌ−ｔｏ−Ｒａｉｌアンプが実現され、かつ、この増幅器のオフセット電圧を小さくすることが可能となる。また、この回路構成によれば、相対的精度が要求される２つの電流源が簡単な回路構成で実現できることになる。
ここで、ＰチャンネルＭＯＳトランジスタＭＰ６（出力トランジスタ）、ＮチャンネルＭＯＳトランジスタＭＮ６（出力トランジスタ）、ＰチャンネルＭＯＳトランジスタＭＰ５、ＮチャンネルＭＯＳトランジスタＭＮ５、定電圧源ＶＰ１、定電圧源ＶＮ１による出力段がＡＢ級動作をすることの詳細な説明は、従来発明の特許文献（特開昭６１−３５００４号公報）に開示されているので、ここでの説明を省略する。
また、図４に示される回路では、位相補償用に容量Ｃ１と容量Ｃ２が挿入されている。一般的なＭＯＳ増幅器では位相遅れの零点を消去するため、この容量Ｃ１と容量Ｃ２の各々に直列に抵抗等を挿入する場合がある（図示せず）。
このように、ドライバ回路は、差動入力段と２つのカレントミラー回路とを備えて、ＡＢ級出力回路を駆動する。これらのカレントミラー回路の電流入力端間に浮遊定電流源を接続する構成とすることにより、電流の相対精度を要求される２つの定電流源を削除することが可能となる。差動入力段は、差動ＮチャンネルＭＯＳトランジスタと差動ＰチャンネルＭＯＳトランジスタとを備える。２つのカレントミラー回路は、各々差動ＮチャンネルＭＯＳトランジスタ、差動ＰチャンネルＭＯＳトランジスタの能動負荷となり、且つ、差動信号からシングルエンド信号への変換機能を兼ねる。したがって、簡単な回路構成でオフセット電圧の小さい高精度の演算増幅器を実現することが可能となる。
図４に示されるカレントミラー回路ＣＭ１、ＣＭ２と、浮遊電流源ＩＩ３とを具体的回路に展開した回路が図５に示される。これら以外の部分は図４に示される回路と同じであり、同じ符号が付与されている。図５を参照すると、カレントミラー回路ＣＭ１は、互いのゲート同士、ソース同士が共通接続されるＰチャンネルＭＯＳトランジスタＭＰ３、ＭＰ４を備える。その共通接続されるソースは、正電圧電源ＶＤＤに接続され、カレントミラー回路ＣＭ１の共通端子となる。また、その共通接続されるゲートは、ＰチャンネルＭＯＳトランジスタＭＰ３のドレインに接続され、カレントミラー回路ＣＭ１の入力端子となる。ＰチャンネルＭＯＳトランジスタＭＰ４のドレインは、カレントミラー回路ＣＭ１の出力端子となる。
カレントミラー回路ＣＭ２は、互いのゲート同士、ソース同士が共通接続されるＮチャンネルＭＯＳトランジスタＭＮ３、ＭＮ４を備える。その共通接続されるソースは、負電圧電源ＶＳＳに接続され、カレントミラー回路ＣＭ２の共通端子となる。また、その共通接続されるゲートは、ＮチャンネルＭＯＳトランジスタＭＮ３のドレインに接続され、カレントミラー回路ＣＭ２の入力端子となる。ＮチャンネルＭＯＳトランジスタＭＮ４のドレインは、カレントミラー回路ＣＭ２の出力端子となる。
浮遊定電流源ＩＩ３は、ＰチャンネルＭＯＳトランジスタＭＰ７とＮチャンネルＭＯＳトランジスタＭＮ７と、定電圧源ＶＰ２、ＶＮ２とを備える。ＰチャンネルＭＯＳトランジスタＭＰ７のソースとＮチャンネルＭＯＳトランジスタＭＮ７のドレインは共通接続されて電流源ＩＩ３の一方の端子となり、カレントミラー回路ＣＭ１の入力端子とＮチャンネル差動対ＤＮ１との接続ノードに共通接続されて電流Ｉ３が流入する。ＰチャンネルＭＯＳトランジスタＭＰ７のドレインとＮチャンネルＭＯＳトランジスタＭＮ７のソースは共通接続されて電流源ＩＩ３の他方の端子となる。この端子は、カレントミラー回路ＣＭ２の入力端子とＰチャンネル差動対ＤＰ１との接続ノードに共通接続されて電流Ｉ３が流出する。ＰチャンネルＭＯＳトランジスタＭＰ７のゲートと正電圧電源ＶＤＤとの間に定電圧源ＶＰ２が接続されてＰチャンネルＭＯＳトランジスタＭＰ７にバイアスを与える。ＰチャンネルＭＯＳトランジスタＭＰ７のゲートと定電圧源ＶＰ２との接続点をノードＢＰ２とする。ＮチャンネルＭＯＳトランジスタＭＮ７のゲートと正電圧電源ＶＳＳとの間に定電圧源ＶＮ２が接続されてＮチャンネルＭＯＳトランジスタＭＮ７にバイアスを与える。ＮチャンネルＭＯＳトランジスタＭＮ７のゲートと定電圧源ＶＮ２と接続点をノードＢＮ２とする。
浮遊定電流源ＩＩ３の特性は、定電流源ＶＰ２の電圧ＶＢＰ２及び定電流源ＶＮ２の電圧ＶＢＮ２を設定することにより決まる。まず、ノードＢＰ２に接続される定電圧源ＶＰ２の電圧ＶＢＰ２は、ＰチャンネルＭＯＳトランジスタＭＰ７のゲート・ソース間電圧ＶＧＳ（ＭＰ７）とＰチャンネルＭＯＳトランジスタＭＰ３のゲート・ソース間電圧ＶＧＳ（ＭＰ３）との和に等しいことから、式（１）が成り立つ。
ＶＢＰ２＝ＶＧＳ（ＭＰ７）＋ＶＧＳ（ＭＰ３） …（１）
ＭＯＳトランジスタのゲート・ソース間電圧ＶＧＳは次式で示される。
Figure 2006295365
 Ｗはゲート幅、Ｌはゲート長、μは移動度、Ｃ０は単位当たりのゲート酸化膜容量、ＶＴは閾値電圧を示す。
Ｎチャンネル差動対ＤＮ１を構成するＮチャンネルＭＯＳトランジスタＭＮ１、ＭＮ２は、アンプ動作をしている場合、両方のドレイン電流が等しい。したがって、その各々のドレイン電流はＩ２／２となる。また、一般的に浮遊電流源ＩＩ３を構成しているＰチャンネルＭＯＳトランジスタＭＰ７とＮチャンネルＭＯＳトランジスタＭＮ７のドレイン電流が等しくなるようにノードＢＰ２とノードＢＮ２のバイアス電圧を決定する。したがって、式（１）は、式（２）を使って式（３）となる。
Figure 2006295365
 ここで、ＩＤ（ＭＰ７）、β（ＭＰ７）はそれぞれＰチャンネルＭＯＳトランジスタＭＰ７のドレイン電流、βを示し、ＩＤ（ＭＰ３）、β（ＭＰ３）はそれぞれＰチャンネルＭＯＳトランジスタＭＰ３のドレイン電流、βを示す。
この式（３）をＩＤ（ＭＰ７）について解くことが可能である。実際の式は非常に複雑な式となるので、ここではその式を省略する。
同様にして、ノードＢＮ２に接続される定電圧源ＶＮ２は、ＮチャンネルＭＯＳトランジスタＭＮ７とＰチャンネルＭＯＳトランジスタＭＰ７の各々のドレイン電流が等しくなるように電圧ＶＢＮ２が設定される。このように、浮遊定電流源ＩＩ３が設定される。
ここで、定電圧源ＶＮ２と定電圧源ＶＰ２は、図６に示されるように、それぞれ２個のＭＯＳトランジスタと定電流源とを備える構成にすることにより素子バラツキによる変動に強くなる。回路解析は後述するが、この構成により電圧ＶＢＰ２を求めると、「２ＶＴ」という項が括り出される。そのため、式（３）の左辺と右辺の「２ＶＴ」が消去されるためである。
図６を参照すると、定電圧源ＶＰ２は、ＰチャンネルＭＯＳトランジスタＭＰ８とＰチャンネルＭＯＳトランジスタＭＰ９と定電流源ＩＩ４とを備える。ＰチャンネルＭＯＳトランジスタＭＰ８のソースは正電圧電源ＶＤＤに接続され、ゲートとドレインは共通接続されて更にＰチャンネルＭＯＳトランジスタＭＰ９のソースにも共通接続される。定電流源ＩＩ４の一端は、ＰチャンネルＭＯＳトランジスタＭＰ９のゲートとドレインに共通接続され、ノードＢＰ２としてＰチャンネルＭＯＳトランジスタＭＰ７のゲートに接続される。定電流源ＩＩ４の他端は負電圧電源ＶＳＳに接続される。定電流源ＩＩ４は、ＰチャンネルＭＯＳトランジスタＭＰ９のドレインから負電圧電源ＶＳＳに向けて電流Ｉ４を流す。
定電圧源ＶＮ２は、ＮチャンネルＭＯＳトランジスタＭＮ８とＮチャンネルＭＯＳトランジスタＭＮ９と定電流源ＩＩ５とを備える。ＮチャンネルＭＯＳトランジスタＭＮ８のソースは負電圧電源ＶＳＳに接続され、ゲートとドレインは共通接続されて更にＮチャンネルＭＯＳトランジスタＭＮ９のソースにも共通接続される。定電流源ＩＩ５の一端は、ＮチャンネルＭＯＳトランジスタＭＮ９のゲートとドレインに共通接続され、ノードＢＮ２としてＮチャンネルＭＯＳトランジスタＭＮ７のゲートに接続される。定電流源ＩＩ５の他端は正電圧電源ＶＤＤに接続される。定電流源ＩＩ５は、正電圧電源ＶＤＤからＮチャンネルＭＯＳトランジスタＭＮ９のドレインに向けて電流Ｉ５を流す。
このように接続することにより、定電圧源ＶＰ２の電圧ＶＢＰ２は次式となる。
Figure 2006295365
 ここで、β（ＭＰ８）、β（ＭＰ９）はそれぞれＰチャンネルＭＯＳトランジスタＭＰ８、ＭＰ９のβである。
同様にして、定電圧源ＶＮ２の電圧ＶＢＮ２は次式となる。
Figure 2006295365
 ここで、β（ＭＮ８）、β（ＭＮ９）はそれぞれＮチャンネルＭＯＳトランジスタＭＮ８、ＭＮ９のβである。
この式（４）と式（５）の「２ＶＴ」という項は、式（３）の「２ＶＴ」の項によりキャンセルされ、素子バラツキによる変動に強い回路となることがわかる。
浮遊定電流源ＩＩ３として他の回路構成を用いた例が図７に示される。図５および図６における浮遊定電流源ＩＩ３は、例えばＮチャンネル差動対ＤＮ１が電源近辺でオフすると、式（３）の右辺の電流Ｉ２が零になって設定電流値に差異を生じる。これを解消する浮遊定電流源を用いた差動増幅器の回路図が図７に示される。
浮遊定電流源ＩＩ３は、ＰチャンネルＭＯＳトランジスタＭＰ１０とＮチャンネルＭＯＳトランジスタＭＮ１０とＰチャンネルＭＯＳトランジスタＭＰ１１とＮチャンネルＭＯＳトランジスタＭＮ１１と定電圧源ＶＮ３と定電流源ＩＩ６とを備える。ＰチャンネルＭＯＳトランジスタＭＰ１１のゲートとドレインとが共通接続され、定電圧源ＶＮ３に接続される。ＮチャンネルＭＯＳトランジスタＭＮ１１のゲートとドレインが共通接続され、定電流源ＩＩ６に接続される。
ＰチャンネルＭＯＳトランジスタＭＰ１０とＰチャンネルＭＯＳトランジスタＭＰ１１のゲート同士は共通接続される。ＮチャンネルＭＯＳトランジスタＭＮ１０とＮチャンネルＭＯＳトランジスタＭＮ１１のゲート同士は共通接続される。ＮチャンネルＭＯＳトランジスタＭＮ１０のドレインは、Ｎチャンネル差動対ＤＮ１の能動負荷となるカレントミラー回路ＣＭ１の入力端子（ＭＰ３のドレイン）に接続される。ＰチャンネルＭＯＳトランジスタＭＰ１０のドレインは、Ｐチャンネル差動対ＤＰ１の能動負荷となるカレントミラー回路ＣＭ２の入力端子（ＭＮ３のドレイン）に接続される。このとき、ＮチャンネルＭＯＳトランジスタＭＮ１０とＰチャンネルＭＯＳトランジスタＭＰ１０の各々のドレインが浮遊定電流源ＩＩ３の両端子に対応する。図７に示される回路は、浮遊定電流源ＩＩ３の部分以外は、図５、図６と同じであるので、その説明を省略する。
図７に示される浮遊定電流源ＩＩ３について解析する。ＰチャンネルＭＯＳトランジスタＭＰ１０とＰチャンネルＭＯＳトランジスタＭＰ１１のディメンジョンが同じであり、かつ、ＮチャンネルＭＯＳトランジスタＭＮ１０とＮチャンネルＭＯＳトランジスタＭＮ１１のディメンジョンが同じであるとする。定電流源ＩＩ６の電流値をＩ６とする。ＭＯＳトランジスタの場合、バイポーラトランジスタと異なりドレイン電流とソース電流が同じである。そのため、定電流源ＩＩ６の電流Ｉ６は、全てＮチャンネルＭＯＳトランジスタＭＮ１１とＰチャンネルＭＯＳトランジスタＭＰ１１のドレイン電流となる。即ち、ＮチャンネルＭＯＳトランジスタＭＮ１１とＰチャンネルＭＯＳトランジスタＭＰ１１のドレイン電流は同じになる。同様にして、ＮチャンネルＭＯＳトランジスタＭＮ１０のソースがＰチャンネルＭＯＳトランジスタＭＰ１０のソースに接続されているため、ＮチャンネルＭＯＳトランジスタＭＮ１０とＰチャンネルＭＯＳトランジスタＭＰ１０の各々のドレイン電流は同じになる。ＮチャンネルＭＯＳトランジスタＭＮ１１のゲート・ソース間電圧ＶＧＳ（ＭＮ１１）とＰチャンネルＭＯＳトランジスタＭＰ１１のゲート・ソース間電圧ＶＧＳ（ＭＰ１１）との和は、ＮチャンネルＭＯＳトランジスタＭＮ１０のゲートとＰチャンネルＭＯＳトランジスタＭＰ１０のゲートとの間に印加される。
ＶＧＳ（ＭＮ１１）＋ＶＧＳ（ＭＰ１１）＝ＶＧＳ（ＭＮ１０）＋ＶＧＳ（ＭＰ１０） …（６）
以上のことからＮチャンネルＭＯＳトランジスタＭＮ１０のドレイン電流ＩＤ（ＭＮ１０）とＰチャンネルＭＯＳトランジスタＭＰ１０のドレイン電流ＩＤ（ＭＰ１０）を求めると、式（７）となる。
Figure 2006295365
 ここで、β（ＸＸ）は、トランジスタＸＸのβを示す。
式（７）において、ＰチャンネルＭＯＳトランジスタＭＰ１０とＰチャンネルＭＯＳトランジスタＭＰ１１のディメンジョンが同じで、かつ、ＮチャンネルＭＯＳトランジスタＭＮ１０とＮチャンネルＭＯＳトランジスタＭＮ１１のディメンジョンが同じであることから、次式が成り立つ。
β（ＭＮ１１）＝β（ＭＮ１０）、β（ＭＰ１１）＝β（ＭＰ１０） …（８）
また、ＮチャンネルＭＯＳトランジスタＭＮ１０のドレイン電流ＩＤ（ＭＮ１０）とＰチャンネルＭＯＳトランジスタＭＰ１０のドレイン電流ＩＤ（ＭＰ１０）が等しいことから、これをＩＤとおく。式（７）と式（８）より、
ＩＤ＝Ｉ６
となる。
即ち、本回路を使うことにより、定電流源ＩＩ６により定電流値を自由に設定できる浮遊定電流源を構成することが可能となる。ここで、定電圧源ＶＮ３は、共通接続されるＮチャンネルＭＯＳトランジスタＭＮ１１のソースとＰチャンネルＭＯＳトランジスタＭＰ１１のソースノードがＶＤＤ／２となるように設定するのが最良である。しかし、このＮチャンネルＭＯＳトランジスタＭＮ１１とＰチャンネルＭＯＳトランジスタＭＰ１１のトランジスタが５極管領域で動作する範囲であればどの電位でも問題ない。例えば、ＶＮ３＝０でも動作上は問題ない。
このように、本発明の演算増幅器は、バランス型の浮遊定電流源を使って素子特性のバラツキによるオフセット電圧が発生しにくい回路構成にしたことを特徴としている。したがって、本発明の演算増幅器は、出力オフセット電圧が小さい高精度を要求される増幅器に適し、ＬＣＤソースドライバの出力アンプに適する。
従来の演算増幅器の構成例を示す回路図である。 従来のドライバ回路の構成例を示す回路図である。 入力Ｒａｉｌ−ｔｏ−Ｒａｉｌを実現する従来のドライバ回路の構成例を示す回路図である。 本発明の実施の形態に係る演算増幅器の構成例を示す回路図である。 同浮遊定電流源を具体的回路に展開した回路例である。 同定電圧源ＶＰ２と定電圧源ＶＮ２を具体的回路に展開した回路例である。 同浮遊定電流源を具体的回路に展開した他の回路例である。
符号の説明
１ ドライバ回路
２、３ ＰチャンネルＭＯＳトランジスタ
４、５ ＮチャンネルＭＯＳトランジスタ
６、７ 定電圧源
８、９ 定電流源
１０、１１ ＰチャンネルＭＯＳトランジスタ
１２、１３ ＮチャンネルＭＯＳトランジスタ
１４ 定電流源
１５、１６、１７、１８、１９、２０ ＰチャンネルＭＯＳトランジスタ
２１、２２、２３、２４ ＮチャンネルＭＯＳトランジスタ
２５、２６ 定電流源
３１ ｐｃｈ差動対
３２ ｎｃｈ差動対
３３、３４、３５ カレントミラー回路
Ｖｉｎ（＋） 正転入力端子
Ｖｉｎ（−） 反転入力端子
Ｖｏｕｔ１、Ｖｏｕｔ２ 出力端子
ＶＤＤ、ＶＤＤ２ 正電圧電源
ＶＳＳ、ＶＳＳ２ 負電源電圧
Ｖｏｕｔ、ＶＯＵＴ 出力端子
Ｉｎ− 反転入力端子
Ｉｎ＋ 正転入力端子
ＤＮ１ Ｎチャンネル差動対
ＤＰ１ Ｐチャンネル差動対
ＭＰ１〜ＭＰ１１ ＰチャンネルＭＯＳトランジスタ
ＭＮ１〜ＭＮ１１ ＮチャンネルＭＯＳトランジスタ
ＶＰ１、ＶＮ１、ＶＰ２、ＶＮ２、ＶＮ３ 定電圧源
ＢＰ１、ＢＮ１、ＢＰ２、ＢＮ２ ノード
Ｃ１、Ｃ２ 容量
ＣＭ１、ＣＭ２ カレントミラー回路
ＩＩ１、ＩＩ２、ＩＩ３、ＩＩ４、ＩＩ５、ＩＩ６ 定電流源

Claims (10)

  1. 相補の関係にある第１の差動対と第２の差動対とを備える入力段回路と、
    前記第１の差動対に接続され、能動負荷になる第１のカレントミラー回路と、
    前記第２の差動対に接続され、能動負荷になる第２のカレントミラー回路と、
    正電圧電源と負電圧電源との間に直列に接続される１対の出力トランジスタを備える出力段回路と、
    前記出力トランジスタの動作点を設定する動作点設定回路と、
    前記第１のカレントミラー回路の入力端子と前記第２のカレントミラー回路の入力端子との間に接続されて定電流を供給する浮遊定電流源と
    を具備し、
    前記第１のカレントミラー回路と前記第２のカレントミラー回路とは、前記浮遊定電流源が供給する定電流に対応する電流に前記入力段回路の出力を重畳して前記動作点設定回路に供給する
    差動増幅器。
  2. 前記動作点設定回路は、
    １対の相補のトランジスタと、
    前記相補のトランジスタのそれぞれのバイアスを設定するバイアス設定回路と
    を備え、
    前記第１のカレントミラー回路から流出する電流は、前記１対の相補のトランジスタを介して前記第２のカレントミラー回路に流入し、前記電流が流れることにより前記１対の相補のトランジスタに発生するゲート・ソース間電圧と、前記バイアスとにより前記出力トランジスタの動作点を設定する
    請求項１に記載の差動増幅器。
  3. 前記第１の差動対は、ソースが共通接続される第１のＮチャンネルＭＯＳトランジスタと第２のＮチャンネルＭＯＳトランジスタとを備え、
    前記第１のＮチャンネルＭＯＳトランジスタのゲートと前記第２のＮチャンネルＭＯＳトランジスタのゲートとは、それぞれ差動入力端子に接続され、前記第１のＮチャンネルＭＯＳトランジスタのドレインは、前記第１のカレントミラー回路の入力端子に接続され、前記第２のＮチャンネルＭＯＳトランジスタのドレインは前記第１のカレントミラー回路の出力端子に接続され、
    前記第２の差動対は、ソースが共通接続される第１のＰチャンネルＭＯＳトランジスタと第２のＰチャンネルＭＯＳトランジスタとを備え、
    前記第１のＰチャンネルＭＯＳトランジスタのゲートと前記第２のＰチャンネルＭＯＳトランジスタのゲートとは、それぞれ差動入力端子に接続され、前記第１のＰチャンネルＭＯＳトランジスタのドレインは、前記第２のカレントミラー回路の入力端子に接続され、前記第２のＰチャンネルＭＯＳトランジスタのドレインは前記第２のカレントミラー回路の出力端子に接続される
    請求項１または請求項２に記載の差動増幅器。
  4. 前記浮遊定電流源は、
    ＰチャンネルＭＯＳトランジスタと、
    ＮチャンネルＭＯＳトランジスタと、
    前記ＰチャンネルＭＯＳトランジスタのゲートに接続されてバイアスを与える第１の定電圧源と、
    前記ＮチャンネルＭＯＳトランジスタのゲートに接続されてバイアスを与える第２の定電圧源と
    を備え、
    前記ＰチャンネルＭＯＳトランジスタのソースと前記ＮチャンネルＭＯＳトランジスタのドレインとが接続されて前記浮遊定電流源の一方の端子となり、
    前記ＰチャンネルＭＯＳトランジスタのドレインと前記ＮチャンネルＭＯＳトランジスタのソースとが接続されて前記浮遊定電流源の他方の端子となる
    請求項１から請求項３のいずれかに記載の差動増幅器。
  5. 前記第１の定電圧源は、直列に接続される２つのＰチャンネルＭＯＳトランジスタを備え、
    前記第２の定電圧源は、直列に接続される２つのＮチャンネルＭＯＳトランジスタを備える
    請求項４に記載の差動増幅器。
  6. 前記第１の定電圧源は、電源間に直列に接続される
    第３のＰチャンネルＭＯＳトランジスタと、
    第４のＰチャンネルＭＯＳトランジスタと、
    第１の定電流源と
    を備え、
    前記第２の定電圧源は、電源間に直列に接続される
    第３のＮチャンネルＭＯＳトランジスタと、
    第４のＮチャンネルＭＯＳトランジスタと、
    第２の定電流源と
    を備え、
    前記第３のＰチャンネルＭＯＳトランジスタのゲートとドレインとが接続されるノードに前記第４のＰチャンネルＭＯＳトランジスタのソースが接続され、前記第４のＰチャンネルＭＯＳトランジスタのゲートとドレインとが接続されるノードに前記第１の定電流源の一方の端子が接続され、
    前記第３のＮチャンネルＭＯＳトランジスタのゲートとドレインとが接続されるノードに前記第４のＮチャンネルＭＯＳトランジスタのソースが接続され、前記第４のＮチャンネルＭＯＳトランジスタのゲートとドレインとが接続されるノードに前記第２の定電流源の一方の端子に接続される
    請求項４または請求項５に記載の差動増幅器。
  7. 前記浮遊定電流源は、
    ゲート同士が接続される第５のＰチャンネルＭＯＳトランジスタと第６のＰチャンネルＭＯＳトランジスタと、
    ゲート同士が接続される第５のＮチャンネルＭＯＳトランジスタと第６のＮチャンネルＭＯＳトランジスタと、
    第３の定電圧源と、
    第３の定電流源と
    を備え、
    前記第３の定電圧源と前記第６のＰチャンネルＭＯＳトランジスタと前記第６のＮチャンネルＭＯＳトランジスタと前記第３の定電流源とは電源間に直列に接続され、
    前記第６のＰチャンネルＭＯＳトランジスタは、ドレインとゲートとを接続され、
    前記第６のＮチャンネルＭＯＳトランジスタは、ドレインとゲートとを接続される
    請求項１から請求項３のいずれかに記載の差動増幅器。
  8. １対の正転および反転入力端子をそれぞれ入力接続し、Ｎチャネル差動バイアス電圧により定電流制御されるＮ受け差動対トランジスタと、
    １対の正転および反転入力端子をそれぞれ入力接続し、Ｐチャネル差動バイアス電圧により定電流制御される前記Ｎ受け差動対トランジスタと対になるＰ受け差動対トランジスタと、
    共通端子が正電源端子に接続され、入力端子と出力端子とが前記Ｎ受け差動対の差動出力にそれぞれ接続される第１のカレントミラー回路と、
    共通端子が負電源端子に接続され、入力端子と出力端子とが前記Ｐ受け差動対の差動出力にそれぞれ接続される第２のカレントミラー回路と、
    一端が前記第１のカレントミラー回路の入力端子に接続され、他端が前記第２のカレントミラー回路に接続される浮遊定電流源と、
    ソースが前記第１のカレントミラー回路の出力端子に接続され、ゲートが第１の定電圧源に接続され、ドレインが前記第２のカレントミラー回路の出力端子に接続されたＰチャンネルＭＯＳトランジスタと、
    ソースが前記第２のカレントミラー回路の出力端子に接続され、ゲートが第２の定電圧源に接続され、ドレインが前記第１のカレントミラー回路の出力端子に接続されたＮチャンネルＭＯＳトランジスタと、
    外部出力端子と前記正電源端子との間に接続され、前記Ｎ受け差動対トランジスタの出力をゲートに接続される出力段ＰチャンネルＭＯＳトランジスタと、
    前記外部出力端子と前記負電源端子との間に接続され、前記Ｐ受け差動対トランジスタの出力をゲートに接続される出力段ＮチャンネルＭＯＳトランジスタと
    を備える演算増幅器。
  9. 前記浮遊定電流源は、
    前記正電源端子電圧を基準とする第１の定電圧源と、
    前記負電源端子電圧を基準とする第２の定電圧源と、
    ゲートが前記第１の定電圧源に接続され、ソースが前記第１のカレントミラー回路の入力端子に接続され、ドレインが前記第２のカレントミラー回路の入力端子に接続されるＰチャンネルＭＯＳトランジスタと、
    ゲートが前記第２の定電圧源に接続され、ソースが前記第２のカレントミラー回路の入力端子に接続され、ドレインが前記第１のカレントミラー回路の入力端子に接続されるＮチャンネルＭＯＳトランジスタと
    を備える請求項８に記載の演算増幅器。
  10. 前記浮遊定電流源は、
    ゲートとドレインが共通接続される第１のＮチャンネルＭＯＳトランジスタと、
    ソースが前記第１のＮチャンネルＭＯＳトランジスタのソースと共通接続され、ゲートとドレインとが共通接続された第１のＰチャンネルＭＯＳトランジスタと、
    ゲートが前記第１のＮチャンネルＭＯＳトランジスタのゲートと共通接続され、ドレインが前記第１のカレントミラー回路の入力端子に接続される第２のＮチャンネルＭＯＳトランジスタと、
    ゲートが前記第１のＰチャンネルＭＯＳトランジスタのゲートと共通接続され、ドレインが前記第２のカレントミラー回路の入力端子に接続され、ソースが前記第２のＮチャンネルＭＯＳトランジスタのソースに共通接続された第２のＰチャンネルＭＯＳトランジスタと、
    一端が前記正電源端子に接続され、他端が前記第１のＮチャンネルＭＯＳトランジスタのゲートとドレインに共通接続される定電流源と、
    前記第１のＰチャンネルＭＯＳトランジスタのゲートとドレインとに共通接続された定電圧源と
    を備える請求項８に記載の演算増幅器。
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