JP2004201064A - オペアンプ - Google Patents
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Abstract
【課題】オペアンプのＴＨＤ特性、ＣＭＲＲ特性等を向上する。
【解決手段】Ｐチャネル型のメイントランジスタ・ペア（ＭＰ１，ＭＰ２）に対応して、Ｐチャネル型ＭＯＳトランジスタ）のダミートランジスタ・ペア（ＭＤＰ１，ＭＤＰ２）を設け、同様に、Ｎチャネル型のメイントランジスタ・ペア（ＭＮ１，ＭＮ２）に対応して、Ｎチャネル型ＭＯＳトランジスタのダミートランジスタ・ペア（ＭＤＮ１，ＭＤＮ２）を設けた。更に、これらのメイントランジスタ・ペア（ＭＰ１，ＭＰ２）、（ＭＤＰ１，ＭＤＰ２）とダミートランジスタ・ペア（ＭＮ１，ＭＮ２）、（ＭＤＮ１，ＭＤＮ２）とをコモンモード入力電圧ＶCMに応じて、相補的に動作させる制御回路を設けた。
【選択図】 図２
【解決手段】Ｐチャネル型のメイントランジスタ・ペア（ＭＰ１，ＭＰ２）に対応して、Ｐチャネル型ＭＯＳトランジスタ）のダミートランジスタ・ペア（ＭＤＰ１，ＭＤＰ２）を設け、同様に、Ｎチャネル型のメイントランジスタ・ペア（ＭＮ１，ＭＮ２）に対応して、Ｎチャネル型ＭＯＳトランジスタのダミートランジスタ・ペア（ＭＤＮ１，ＭＤＮ２）を設けた。更に、これらのメイントランジスタ・ペア（ＭＰ１，ＭＰ２）、（ＭＤＰ１，ＭＤＰ２）とダミートランジスタ・ペア（ＭＮ１，ＭＮ２）、（ＭＤＮ１，ＭＤＮ２）とをコモンモード入力電圧ＶCMに応じて、相補的に動作させる制御回路を設けた。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、オペアンプ（Operational Amplifier）に関し、特にレール・ツー・レール（Rail to Rail）型オペアンプに関する。
【０００２】
【従来の技術】
レール・ツー・レール（Rail to Rail）型オペアンプは、入力信号及び出力信号を低い側の供給電圧（ＶＳＳ）から高い側の供給電圧（ＶＤＤ）までスイングするようにしたオペアンプである。このレール・ツー・レール型オペアンプによれば、高い信号振幅を供給できるため、多くのアプリケーションを持った重要な回路を構成することが可能になる。
【０００３】
ところで、電力がその主な課題である、電池によって駆動される装置に将来がかかっている。そのような装置の消費電力を低減するために、高い側の供給電圧（ＶＤＤ）がしだいに低減されつつある。供給電圧を低減する他の理由は、ＭＯＳＦＥＴ（以下、ＭＯＳトランジスタという）の大きさを縮小化するためである。ＭＯＳトランジスタの大きさが縮小化されれば、レイアウト面積も小さくなり、その結果製造コストも削減される。
【０００４】
ＭＯＳトランジスタのしきい値電圧（ＶＴ）は、ＶＤＤの低減と比較すれば、ほとんど低減されていない。しきい値電圧（ＶＴ）を下げ過ぎるとトンネル効果によりリーク電流が増加し、ＭＯＳＦＥＴの特性が劣化してしまうことが、しきい値電圧（ＶＴ）の低減の制限となっている。
【０００５】
このようにＶＤＤとＶＴとが比例して低減されないために、従来のオペアンプにおいてはコモンモード入力電圧レンジ（common mode input voltage range）が狭くなっていた。従来のオペアンプは、入力回路に一種類の入力ペア（Ｐチャネル型ＭＯＳトランジスタ又はＮチャネル型ＭＯＳトランジスタ）しか用いていなかったので、入力電圧信号の振幅が限られていた。信号振幅が低くなると、信号ノイズ比（ＳＮ比）が悪くなり、ノイズ感度が高くなってしまう。
【０００６】
今日では、アナログ回路とデジタル回路を同一のチップ上に形成した混合信号回路（Mixed signal circuits）が普及している。そして、チップ上のデジタル部の割合は増加し、アナログ部の割合は減少しつつある。デジタル回路はノイズの主な発生源となっており、そのノイズの割合は最近の回路では増加しつつある。この過剰なノイズは反対にアナログ回路の特性に悪影響を与えている。この問題を解決するためには、信号振幅を高くすることが望まれる。そこで、高い信号振幅を与えることができるレール・ツー・レール型オペアンプが今日の回路設計において非常に重要となっている。
【０００７】
レール・ツー・レール型オペアンプは、相補的な入力ペアを用いることによってレール・ツー・レールの入力信号振幅を得ることができる。すなわち、図７に示すように、このオペアンプは、電流源５０から電流ＩPが供給されたＰチャネル型ＭＯＳトランジスタ・ペア（ＭＰ１，ＭＰ２）と、電流源５１から電流ＩNが供給されたＮチャネル型ＭＯＳトランジスタ・ペア（ＭＮ１，ＭＮ２）を入力トランジスタとして用いている。
【０００８】
２つのトランジスタ・ペアからの出力電流は電流加算回路５２で加算される。そして、この電流加算回路５２によって駆動された出力段５３から出力電圧Ｖoutが出力される。
【０００９】
レール・ツー・レール型オペアンプについては、以下の非特許文献１，２に詳しく記載されている。
【００１０】
【非特許文献１】
アール．ホガーボースト他「コンパクトな電力効率の良い、ＶＬＳＩライブラリーのための、３ＶＣＭＯＳ レール・ツー・レール 入力／出力 オペアンプ」アイ・イー・イー・イー ジェイ・エス・エス・シー 第２９巻、１５０５−１５１３頁、１９９４年１２月
R.Hogervorst et al．，”A compact power-efficient 3V CMOS rail-to-rail
Input／output operational amplifier for VLSI libraries,”IEEE JSSC,Vol.29,PP.1505-1513,Dec.1994
【００１１】
【非特許文献２】
ダブリュー．レッドマン−ホワイト「高いバンド幅で一定のｇｍとスリューレートを有したレール・ツー・レールＣＭＯＳ入力回路及び、低電圧のＶＬＳＩシステムのためのアナログセルへの適用」アイ・イー・イー・イー ジェイ・エス・エス・シー 第３２巻、７０１−７１２頁、１９９７年５月
Ｗ．Redman-White,”A high bandwidth constant gm and slew rate rail-to-rail
CMOS input circuit and its application to analog cells for low voltage VLSI systems”IEEE JSSC,Vol.32 PP.701-712,May 1997.
【００１２】
【発明が解決しようとする課題】
次に、レール・ツー・レール型オペアンプの幾つかの課題について説明する。
（１）トランスコンダクタンスｇｍ
図７に示されたオペアンプは、トランスコンダクタンスｇｍが一定ではないという問題を有する。このオペアンプのｇｍは、図８に示すように、コモンモード入力電圧ＶCMレンジに依存して変動してしまう。レール・ツー・レール型オペアンプでは、トランスコンダクタンスｇｍが一定であることが非常に望まれる。それは、ｇｍが入力電圧ＶCMレンジに依存して変動すると、オペアンプの単一ゲインバンド幅（Unity Gain Bandwidth）［UGB］もＶCMに伴って変動してしまうからである。UGBは、次の数１で与えられる。
【００１３】
【数１】
【００１４】
ＵＧＢ＝ｇｍ／Ｃｃ
ここで、Ｃｃはオペアンプの補償キャパシタの容量値である。通常、この補償キャパシタはチップの内部に設けられるが、その容量値は一定であるため、ＵＧＢはｇｍに比例して変動してしまう。このＵＧＢの変動はＶCMに依存した位相マージン（phase margin）の変化を引き起こし、回路を不安定にするおそれがある。
（２）入力オフセット（Input Referred Offset）
入力オフセットは、オペアンプの重要なパラメーターである。入力オフセットは全てのＶCMレンジで一定であることが望まれる。オフセット変動の影響を説明するための回路である、非反転バッファを図９に示す。入力オフセットが一定の場合、図１０に示すように出力信号のレベルシフトが起きるが、信号のひずみは生じない。一方、入力オフセットがＶCMレンジで変動すると出力信号は図１１に示すように大きなひずみを生じる。
【００１５】
図７のオペアンプにおいて、低ＶCMレンジではＰチャネル型ＭＯＳトランジスタ・ペア（ＭＰ１，ＭＰ２）のみオンになり、それを流れる電流が電流加算回路５２に寄与する。同様に、高ＶCMレンジではＮチャネル型ＭＯＳトランジスタ・ペア（ＭＮ１，ＭＮ２）のみオンになり、それを流れる電流が電流加算回路５２に寄与する。しかし、中間ＶCMレンジでは、Ｐチャネル型ＭＯＳトランジスタ・ペア（ＭＰ１，ＭＰ２）とＮチャネル型ＭＯＳトランジスタ・ペア（ＭＮ１，ＭＮ２）の両方が、オンになり、それらを流れる電流が電流加算回路５２に寄与する。
【００１６】
その様子を図１２に示す。入力ペアを構成する２つのトランジスタのミスマッチがオペアンプの入力オフセットの主な原因である。中間ＶCMレンジのオフセットは低ＶCMレンジ及び高ＶCMレンジに比べて大きくなる。これは、中間ＶCMレンジでは２つのペアが寄与するためである。更に、低ＶCMレンジと高ＶCMレンジのオフセットも等しくない。これは、これらのレンジでは異なるタイプ（Ｐチャネル型とＮチャネル型）のトランジスタ・ペアが寄与するからである。
【００１７】
Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタとは、レイアウトや製造プロセスの相違のために、これらをマッチングさせることは不可能である。したがって、図７の回路は高調波ひずみ（Total Harmonic Distortion）［ＴＨＤ］が高いという問題を有していた。
（３）コモンモード・リジェクション比［ＣＭＭＲ］
オペアンプ設計の他の要求事項は、一定でかつ高いコモンモード・リジェクション比（Common Mode Rejection Ratio）［ＣＭＭＲ］を有していることである。ＣＭＭＲは、次式のようにコモンモードゲイン（ＡＣＭ）に対するオペアンプの差動ゲイン（Ａｄ）の比で定義される。
【００１８】
【数２】
【００１９】
ＣＭＭＲ＝Ａｄ／ＡＣＭ
オペアンプのオフセットは、ＡｄとＡＣＭに依存する。もしこれらのパラメータが変動すればオフセットも変動し、上述したようにＴＨＤが増加してしまう。レール・ツー・レール型オペアンプでは、Ａｄの変動を抑制することはできるが、ＡＣＭは大きく変動する。ＡＣＭの変動は回路アーキテクチャーによって引き起こされるので、回路アーキテクチャーを変更しない限りコントロールできない。
【００２０】
図１３は一般的なオペアンプを示す図である。このオペアンプの出力信号Ｖoutは次式で与えられる。
【００２１】
【数３】
【００２２】
この数３は、オペアンプのオフセットＶOFFがコモンモードゲイン（ＡＣＭ）及び差動ゲイン（Ａｄ）に依存することを示している。オペアンプは理想的にはコモンモード値にかかわらず、２つの異なる入力電位の差を増幅するものであるから、ＡＣＭ＝０であることが望まれる。加えて、オフセットＶOFF＝０であることが望まれる。これらの理想的な条件を実現するためには、Ａｄ＝∞でなければならない。これらの理想的な条件を代入することにより、数２，数３は次の式に還元される。すなわち、ＣＭＭＲ＝∞、ＶOFF＝０である。
（４）一定の出力電流
入力トランジスタ・ペアの電流出力は、電流加算回路に供給される。図１４の回路は、電流加算回路及び、レール・ツー・レール出力スイングを可能にするＡＢ級出力回路を示している。トランジスタ・ペア（ＭＰＭ１，ＭＰＭ２）は第１のカレントミラーを形成し、トランジスタ・ペア（ＭＮＭ１，ＭＮＭ２）は第２のカレントミラーを形成する。
【００２３】
更に、トランジスタ・ペア（ＭＦＰ１，ＭＦＮ１）は、これらのトランジスタを流れる電流Ｉの加算値が一定となるように、浮遊電流源を形成している。同様に、トランジスタ・ペア（ＭＦＰ２，ＭＦＮ２）は他の浮遊電流源を形成している。
【００２４】
この回路の上記２つのカレントミラーは入力オフセットに寄与する。これらのカレントミラーによるオフセットは全てのコモンモード入力電圧ＶCMレンジにおいて一定であることが望まれる。図１４において、トランジスタＭＰＭ１の電流は、Ｎチャネル型ＭＯＳトランジスタの入力ペアの電流Ｉと電流ＩＮ１の和であることがわかる。同様に、図１４において、トランジスタＭＰＭ２の電流は、Ｎチャネル型ＭＯＳトランジスタの入力ペアの電流Ｉと電流ＩＮ２の和であることがわかる。このカレントミラーによって寄与されるオフセットは、それを流れるバイアス電流に依存する。すなわち、オフセットへの寄与は、カレントミラーを形成するトランジスタを流れる電流の変化に伴って変化する。
【００２５】
従来のレール・ツー・レールの入力段は、入力段の電流ＩＮ１，ＩＮ２，ＩＰ１，ＩＰ２によって供給される電流はＶCMのレンジによって変化してしまう。このため、
カレントミラーのオフセットへの寄与は、ＶCMレンジと共に変化し、ＴＨＤを大きくしてしまう原因となっていた。
【００２６】
【課題を解決するための手段】
そこで、本発明のオペアンプの主な特徴構成は、コモンモード入力電圧ＶCMが供給されたメイントランジスタ・ペアに対応して、同じ導電型（Ｐチャネル型ＭＯＳトランジスタ又はＰチャネル型ＭＯＳトランジスタ）のダミートランジスタ・ペアを設け、更にメイントランジスタ・ペアとダミートランジスタ・ペアとはコモンモード入力電圧ＶCMに応じて、相補的に動作させる制御回路を設けた。
【００２７】
【発明の実施の形態】
次に本発明の実施形態について図面を参照しながら詳細に説明する。
【００２８】
図１は本発明のオペアンプの基本的スキームを示す図である。この基本的なスキームによれば、低い高調波ひずみＴＨＤと一定のトランスコンダクタンスｇｍを実現することができる。
【００２９】
図１は、コモンモード入力電圧ＶCMレンジを３つのフェーズ（相）に分け、それぞれのフェーズで動作するトランジスタ・ペアを示している。図において、ＰチャネルＭＯＳトランジスタから成るメイントランジスタ・ペア（ＭＰ１，ＭＰ２）に対応して、ダミートランジスタ・ペア（ＭＤＰ１，ＭＤＰ２）が設けられ、ＰチャネルＭＯＳトランジスタから成るメイントランジスタ・ペア（ＭＰ３，ＭＰ４）に対応して、ダミートランジスタ・ペア（ＭＤＰ３，ＭＤＰ４）が設けられている。
【００３０】
同様に、ＮチャネルＭＯＳトランジスタから成るメイントランジスタ・ペア（ＭＮ１，ＭＮ２）に対応して、ダミートランジスタ・ペア（ＭＤＮ１，ＭＤＮ２）が設けられ、ＮチャネルＭＯＳトランジスタから成るメイントランジスタ・ペア（ＭＮ３，ＭＮ４）に対応して、ダミートランジスタ・ペア（ＭＤＮ３，ＭＤＮ４）が設けられている。
【００３１】
図１からわかるように、各フェーズで、２つのＰチャネルＭＯＳトランジスタのペアと２つのＮチャネルトランジスタのペアが動作している。各ペアは電流加算回路に等しい電流を供給する。これにより、オフセット変動が低減され、低いＴＨＤが実現できる。
【００３２】
更に説明すれば、コモンモード入力電圧ＶCMが低入力電圧から中間入力電圧に変化すると、ＰチャネルＭＯＳトランジスタから成るメイントランジスタ・ペア（ＭＰ３，ＭＰ４）は動作を停止し（すなわち、オフし）、その代わりにダミートランジスタ・ペア（ＭＤＰ３，ＭＤＰ４）が動作（すなわち、オン）する。つまり、メイントランジスタ・ペア（ＭＰ３，ＭＰ４）とダミートランジスタ・ペア（ＭＤＰ３，ＭＤＰ４）とは入力電圧のレベルに応じて相補的に動作する。また、ＮチャネルＭＯＳトランジスタから成るダミートランジスタ・ペア（ＭＤＮ１，ＭＤＮ２）は動作を停止し（すなわち、オフし）、その代わりにメイントランジスタ・ペア（ＭＮ１，ＭＮ２）が動作（すなわち、オン）する。
【００３３】
このようにフェーズの遷移に伴い、ＰチャネルＭＯＳトランジスタ・ペアが別のＰチャネルＭＯＳトランジスタ・ペアに置き換えられ、ＮチャネルＭＯＳトランジスタ・ペアが別のＮチャネルＭＯＳトランジスタ・ペアに置き換えられる。
【００３４】
同様に、コモンモード入力電圧ＶCMが中間入力電圧から高入力電圧に変化すると、ＰチャネルＭＯＳトランジスタから成るメイントランジスタ・ペア（ＭＰ１，ＭＰ２）は動作を停止し（すなわち、オフし）、その代わりにダミートランジスタ・ペア（ＭＤＰ１，ＭＤＰ１）が動作（すなわち、オン）する。つまり、メイントランジスタ・ペア（ＭＰ１，ＭＰ２）とダミートランジスタ・ペア（ＭＤＰ１，ＭＤＰ２）とは入力電圧のレベルに応じて相補的に動作する。また、ＮチャネルＭＯＳトランジスタから成るダミートランジスタ・ペア（ＭＤＮ３，ＭＤＮ４）は動作を停止し（すなわち、オフし）、その代わりにメイントランジスタ・ペア（ＭＮ３，ＭＮ４）が動作（すなわち、オン）する。
【００３５】
すなわち、メイントランジスタ・ペアとダミートランジスタ・ペアとが置き換えられるが、それらのペアはいずれも同じ導電型（ＰチャネルＭＯＳトランジスタ又はＮチャネルＭＯＳトランジスタ）であるため、これらのペアをレイアウト上で精密にマッチングさせることができる。メイントランジスタ・ペアとダミートランジスタ・ペアとをマッチングさせれば、メイントランジスタ・ペアとダミートランジスタ・ペアによるオフセットへの寄与は同じになる。従って、すべてのコモンモード入力電圧ＶCMレンジで、入力段のオフセットは一定となる。
【００３６】
次に、上述した本発明のオペアンプの基本的スキームを実現する具体的な回路例について説明する。図２は本発明の実施形態に係るオペアンプを示した回路図である。
【００３７】
図２において、（ＭＰ１，ＭＰ２）、（ＭＰ３，ＭＰ４）はＰチャネルＭＯＳトランジスタから成るメイントランジスタ・ペアである。（ＭＤＰ１，ＭＤＰ２）、（ＭＤＰ３，ＭＤＰ４）は、ＰチャネルＭＯＳトランジスタから成る、対応するダミートランジスタ・ペアである。同様に、（ＭＮ１，ＭＮ２）、（ＭＮ３，ＭＮ４）はＮチャネルＭＯＳトランジスタから成るメイントランジスタ・ペアである。（ＭＤＮ１，ＭＤＮ２）、（ＭＤＮ３，ＭＤＮ４）は、ＮチャネルＭＯＳトランジスタから成る、対応するダミートランジスタ・ペアである。
【００３８】
各メイントランジスタ・ペアには、各トランジスタのゲートに正入力電圧ＶP及び負入力電圧ＶNが入力されている。コモンモード入力では、ＶP＝ＶNである。また、ＰチャネルＭＯＳトランジスタのダミートランジスタ・ペア（ＭＤＰ１，ＭＤＰ２）については、各トランジスタのゲートにＶＳＳ（接地電位）が供給され、ＮチャネルＭＯＳトランジスタのダミートランジスタ・ペア（ＭＤＮ１，ＭＤＮ２）については、各トランジスタのゲートにＶＤＤ（電源電位）が供給されている。
【００３９】
各メイントランジスタ・ペア及びダミートランジスタ・ペアには電流源から電流が供給されている。特に、ダミートランジスタ・ペアの電流源については、電流制御回路により電流が制御されている。すなわち、ＰチャネルＭＯＳトランジスタのダミートランジスタ・ペア（ＭＤＰ１，ＭＤＰ２）、（ＭＤＰ３，ＭＤＰ４）の電流源１０，１１は第１の電流制御回路１３によって電流が制御されている。第１の電流制御回路１３は、電流源１４，１５とＮチャネル型ＭＯＳトランジスタ・ペアから成るバイアス電流制御トランジスタ（ＭＮＣ１，ＭＮＣ２）から構成され、電流源１４は、電流源１０，１１とカレントミラーを構成している。
【００４０】
同様にＮチャネルＭＯＳトランジスタのダミートランジスタ・ペア（ＭＤＮ１，ＭＤＮ２）、（ＭＤＮ３，ＭＤＮ４）の電流源２０，２１は第２の電流制御回路１３によって電流が制御されている。第２の電流制御回路２３は、電流源２４，２５とＰチャネル型ＭＯＳトランジスタ・ペアから成るバイアス電流制御トランジスタ（ＭＰＣ１，ＭＰＣ２）から構成され、電流源２４は、電流源２０，２１とカレントミラーを構成している。
【００４１】
また、３０は各メイントランジスタ・ペア及びダミートランジスタ・ペアからの電流を加算する電流加算回路であり、図１４に示した回路と同じ回路を用いることができる。
【００４２】
以下、この回路の動作を低コモンモード入力電圧ＶCM、中間コモンモード入力電圧ＶCM、高コモンモード入力電圧ＶCMに分けて説明する。
【００４３】
（１）低コモンモード入力電圧ＶCMにおける動作
Ｐチャネル型ＭＯＳトランジスタから成るメイントランジスタ・ペア（ＭＰ１，ＭＰ２）及び（ＭＰ３，ＭＰ４）が動作し、それぞれ電流を電流加算回路３０に供給する。Ｐチャネル型ＭＯＳトランジスタから成るトランジスタ・ペア（ＭＰ５，ＭＰ６）も動作するが、その電流はバイパスされ、電流加算回路３０には供給されない。Ｎチャネル型ＭＯＳトランジスタから成るトランジスタ・ペア（ＭＮ１，ＭＮ２）、（ＭＮ３，ＭＮ４）及び（ＭＮ５，ＭＮ６）は動作せず、電流加算回路３０に電流を供給しない。
【００４４】
また、バイアス電流制御トランジスタ（ＭＮＣ１，ＭＮＣ２）は動作しないので、Ｐチャネル型ＭＯＳトランジスタから成るダミートランジスタ・ペア（ＭＤＰ１，ＭＰＤ２）、（ＭＤＰ３，ＭＰＤ４）及び（ＭＤＰ５，ＭＰＤ６）は、動作せず、電流加算回路３０に電流を供給しない。
【００４５】
一方、バイアス電流制御トランジスタ（ＭＰＣ１，ＭＰＣ２）は動作する。これにより、Ｎチャネル型ＭＯＳトランジスタから成るダミートランジスタ・ペア（ＭＤＮ１，ＭＤＮ２）、（ＭＤＮ３，ＭＤＮ４）だけが動作し、電流加算回路３０に電流を供給する。
【００４６】
従って、低コモンモード入力電圧ＶCMレンジにおいて、Ｐチャネル型ＭＯＳトランジスタから成るメイントランジスタ・ペア（ＭＰ１，ＭＰ２）及び（ＭＰ３，ＭＰ４）が動作し、Ｎチャネル型ＭＯＳトランジスタから成るダミートランジスタ・ペア（ＭＤＮ１，ＭＤＮ２）、（ＭＤＮ３，ＭＤＮ４）が動作し、それぞれのペアが等しい電流Ｉを供給する。
【００４７】
このフェーズでのトランスコンダクタンスｇｍは次式で与えられる。
【００４８】
【数４】
【００４９】
（２）中間コモンモード入力電圧ＶCMにおける動作
Ｐチャネル型ＭＯＳトランジスタから成るメイントランジスタ・ペア（ＭＰ１，ＭＰ２）が動作し、その電流を電流加算回路３０に供給する。Ｎチャネル型ＭＯＳトランジスタから成るトランジスタ・ペア（ＭＮ５，ＭＮ６）は、メイントランジスタ・ペア（ＭＰ３，ＭＰ４）のバイアス電流Ｉをバイパスするので、電流加算回路３０には何ら寄与しない。
【００５０】
同様に、Ｎチャネル型ＭＯＳトランジスタから成るメイントランジスタ・ペア（ＭＮ１，ＭＮ２）が動作し、その電流を電流加算回路３０に供給する。Ｐチャネル型ＭＯＳトランジスタから成るトランジスタ・ペア（ＭＰ５，ＭＰ６）は、メイントランジスタ・ペア（ＭＮ３，ＭＮ４）のバイアス電流Ｉをバイパスするので、電流加算回路３０には何ら寄与しない。
【００５１】
バイアス電流制御トランジスタ（ＭＮＣ１，ＭＮＣ２）及び（ＭＰＣ１，ＭＰＣ２）は動作し、すべてのダミートランジスタ・ペアにバイアス電流を供給する。Ｐチャネル型ＭＯＳトランジスタから成るダミートランジスタ・ペア（ＭＤＰ３，ＭＤＰ４）とＮチャネル型ＭＯＳトランジスタから成るダミートランジスタ・ペア（ＭＤＮ３，ＭＤＮ４）のみがその電流を電流加算回路３０に供給する。というのは、ダミートランジスタ・ペア（ＭＤＰ１，ＭＤＰ２）及び（ＭＤＮ１，ＭＤＮ２）のバイアス電流はバイパスされるからである。
【００５２】
従って、中間コモンモード入力電圧ＶCMレンジにおいて、Ｐチャネル型ＭＯＳトランジスタから成るメイントランジスタ・ペア（ＭＰ１，ＭＰ２）、Ｎチャネル型ＭＯＳトランジスタから成るメイントランジスタ・ペア（ＭＮ１，ＭＮ２）、Ｐチャネル型ＭＯＳトランジスタから成るダミートランジスタ・ペア（ＭＤＰ３，ＭＤＰ４）、Ｎチャネル型ＭＯＳトランジスタから成るダミートランジスタ・ペア（ＭＤＮ３，ＭＤＮ４）が動作し、それぞれのペアが等しい電流Ｉを供給する。
【００５３】
このフェーズでのトランスコンダクタンスｇｍは次式で与えられる。
【００５４】
【数５】
【００５５】
（３）高コモンモード入力電圧ＶCMにおける動作
Ｎチャネル型ＭＯＳトランジスタから成るメイントランジスタ・ペア（ＭＮ１，ＭＮ２）及び（ＭＮ３，ＭＮ４）が動作し、それぞれ電流を電流加算回路３０に供給する。Ｎチャネル型ＭＯＳトランジスタから成るトランジスタ・ペア（ＭＮ５，ＭＮ６）も動作するが、その電流Ｉはバイパスされ、電流加算回路３０には供給されない。Ｐチャネル型ＭＯＳトランジスタから成るトランジスタ・ペア（ＭＰ１，ＭＰ２）、（ＭＰ３，ＭＰ４）及び（ＭＰ５，ＭＰ６）は動作せず、電流加算回路３０に電流を供給しない。
【００５６】
また、バイアス電流制御トランジスタ（ＭＰＣ１，ＭＰＣ２）は動作しないので、Ｎチャネル型ＭＯＳトランジスタから成るダミートランジスタ・ペア（ＭＤＮ１，ＭＤＮ２）、（ＭＤＮ３，ＭＤＮ４）及び（ＭＤＮ５，ＭＤＮ６）は、動作せず、電流加算回路３０に電流を供給しない。
【００５７】
一方、バイアス電流制御トランジスタ（ＭＣＮ１，ＭＣＮ２）は動作する。これにより、Ｐチャネル型ＭＯＳトランジスタから成るダミートランジスタ・ペア（ＭＤＰ１，ＭＤＰ２）、（ＭＤＰ３，ＭＤＰ４）だけが動作し、電流加算回路３０に電流を供給する。
【００５８】
従って、高コモンモード入力電圧ＶCMレンジにおいて、Ｎチャネル型ＭＯＳトランジスタから成るメイントランジスタ・ペア（ＭＮ１，ＭＮ２）及び（ＭＮ３，ＭＮ４）が動作し、Ｐチャネル型ＭＯＳトランジスタから成るダミートランジスタ・ペア（ＭＤＰ１，ＭＤＰ２）、（ＭＤＰ３，ＭＤＰ４）が動作し、それぞれのペアが等しい電流Ｉを供給する。
【００５９】
このフェーズでのトランスコンダクタンスｇｍは次式で与えられる。
【００６０】
【数６】
【００６１】
この回路は次式を満たすように設計される。
【００６２】
【数７】
【００６３】
また、トランジスタ・ペアは次式のサイズに設計される。
【００６４】
【数８】
【００６５】
数７、数８を用いると、数４，数５，数６は次のようになる。
【００６６】
【数９】
【００６７】
したがって、この回路によれば、レール・ツー・レール型オペアンプのトランスコンダクタンスは一定に保たれる。
【００６８】
次に、本発明者は上述した回路のＴＨＤ特性を検証するためにＨＳＰＩＣＥを用いたモンテカルロ・シミュレーションを行ったので、その結果について説明する。次式は、β（トランスコンダクタンス・パラメータ）、ＶＴ（しきい値電圧）に対するマッチングを決定するために用いられる。
【００６９】
Ｐチャネル型ＭＯＳトランジスタについては、
【００７０】
【数１０】
【００７１】
Ｎチャネル型ＭＯＳトランジスタについては、
【００７２】
【数１１】
【００７３】
これらの数１０，数１１は電源電圧３．３Ｖ、デザインルール０．３５μｍのプロセスに基づいており、レイアウト上近接して配置された同じ導電型のトランジスタ（Ｐチャネル型ＭＯＳトランジスタ又はＮチャネル型ＭＯＳトランジスタ）のミスマッチ誤差（mismatch error）を表している。
【００７４】
比較のため及び本発明の設計技術の改良効果を明らかにするために、本発明の図２に示した入力段を用いたレール・ツー・レール型オペアンプ、並びに図３に示すようなオペアンプの入力段を用いたレール・ツー・レール型オペアンプについて、シミュレーションを行った。図３の回路は図２の回路のメイントランジスタ・ペアによって構成されている。また、シミュレーションにおいて、電流加算回路３０及び出力段回路は同じ回路を用いた。
【００７５】
ＨＳＰＩＣＥシミュレーションでは、誤差を導入するためにガウス分布を用い、ガウスの誤差曲線の標準偏差σは数１０，数１１で計算された最大誤差に設定した。第１セットのシミュレーションは、メイントランジスタ・ペアとダミートランジスタ・ペアの間のミスマッチの影響をチェックすることを目的とした。この目的のために、メイントランジスタ・ペアＭ１，Ｍ２に対応するＭ１Ｄ、Ｍ２Ｄをダミートランジスタ・ペアと考え、Ｍ２とＭ２Ｄに対するしきい値電圧の変動をゼロとした。Ｍ２に対するＭ１の変動はガウス分布を用い、数１０，数１１によって決定された。
【００７６】
簡単には以下の式で与えられる。
【００７７】
【数１２】
【００７８】
ここで、Ｚ＝ＧＡＵＳＳ（Ｘ，σ）はＺ＝σを標準偏差とする参照値Ｚ＝Ｘのガウス分布を表している。Δ１２は数１０，数１１で計算されたＭ１とＭ２との間のミスマッチを表している。Ｍ１Ｄは、メイントランジスタ・ペアとダミートランジスタ・ペアの間のミスマッチを導入するために、Ｍ１に対して異なる誤差百分率値だけ変動する。同様に、βの変動は、図２及び図３の両方のオペアンプに対して導入された。
【００７９】
表１はモンテカルロ解析の結果を示す表である。全部で４００のサンプルが各シミュレーションに用いられた。Ｍ１とＭ１Ｄの間に８０％のミスマッチがあっても、そのシミュレーション結果を見ると、本発明のレール・ツー・レール型オペアンプ（図２）の方が、対比されるオペアンプ（図３）よりも優れている。
【００８０】
【表１】
【００８１】
また、本発明の回路のＣＭＲＲ特性を検証するために、第２セットのシミュレーションを行った。比較のために、図３のオペアンプの入力段を用いたレール・ツー・レール型オペアンプについてもシミュレーションを行った。
【００８２】
シミュレーションの結果を図４及び図５に示す。図４は対比されるオペアンプ（図３の回路）のＣＭＲＲのコモンモード入力電圧ＶCMに対する依存性を示す。図５は本発明のオペアンプ（図２の回路）のＣＭＲＲのコモンモード入力電圧ＶCMに対する依存性を示す。
【００８３】
図４から明らかなように、対比されるオペアンプ（図３の回路）はＶCMレンジの中で２つの領域に減衰を示している。これらの領域はトランジスタ・ペアがターンオン又はターンオフする領域である。また、図５から明らかなように、本発明のオペアンプでは、すべてのＶCMレンジでＣＭＲＲは、ほぼ一定であり減衰を示すことはない。ＣＭＲＲがほぼ一定で、かつ高いことは、前述したようにオペアンプに要求される特性である。
【００８４】
また、電流加算回路３０のカレントミラー・トランジスタのバイアス電流のＶCMに伴う変動による、オペアンプの入力オフセットへの影響をチェックするために、第３セットのシミュレーションを行った。
【００８５】
図６はそのシミュレーション結果を示す図である。この図から明らかなように、カレントミラー・トランジスタ（ＭＮＭ１，ＭＮＭ２，ＭＰＭ１及びＭＰＭ２）に対するバイアス電流は、本発明の回路では一定である。システマティック・オフセット（Systematic Offset）をプロットすると、本発明の回路では、対比される回路（図３）に比べてその変動が小さい。
【００８６】
上述した実施形態では、メイントランジスタ・ペアに対応して相補的に動作するダミートランジスタ・ペアを導入した１つの回路例を示したが、これに限定されることなく、本発明の思想は他の回路の形態にも適用することができるものである。
【００８７】
【発明の効果】
本発明のオペアンプによれば、メイントランジスタ・ペアに対応して相補的に動作するダミートランジスタ・ペアを導入したので、オペアンプのＴＨＤ特性、ＣＭＲＲ特性等を向上することができる。また、モンテカルロ・シミュレーションによれば、これらの特性が向上することが検証された。
【図面の簡単な説明】
【図１】本発明の実施形態に係る本発明のオペアンプの基本的スキームを示す図である。
【図２】本発明の実施形態に係るオペアンプを示す回路図である。
【図３】本発明の実施形態に係るオペアンプと対比されるオペアンプを示す回路図である。
【図４】図３に示されたオペアンプのＣＭＲＲのコモンモード入力電圧ＶCMに対する依存性を示す図である。
【図５】本発明の実施形態に係るオペアンプのＣＭＲＲのコモンモード入力電圧ＶCMに対する依存性を示す図である。
【図６】本発明の実施形態に係るオペアンプの入力オフセットのシミュレーション結果を示す図である。
【図７】従来例のレール・ツー・レール型オペアンプを示す図である。
【図８】従来例のレール・ツー・レール型オペアンプのトランスコンダクタンス特性を示す図である。
【図９】オフセット変動の影響を説明するための回路である非反転バッファを示す図である。
【図１０】一定の入力オフセットを説明する波形図である。
【図１１】変動する入力オフセットを説明する波形図である。
【図１２】図７の回路の動作を説明する図である。
【図１３】一般的なオペアンプを示す図である。
【図１４】電流加算回路及び、レール・ツー・レール出力スイングを可能にするＡＢ級出力回路を示す図である。
【符号の説明】
１０，１１ 電流源 １３ 第１の電流制御回路 １４，１５電流源
２０，２１ 電流源 ２３ 第２の電流制御回路 ２４，２５電流源
３０ 電流加算回路
【発明の属する技術分野】
本発明は、オペアンプ（Operational Amplifier）に関し、特にレール・ツー・レール（Rail to Rail）型オペアンプに関する。
【０００２】
【従来の技術】
レール・ツー・レール（Rail to Rail）型オペアンプは、入力信号及び出力信号を低い側の供給電圧（ＶＳＳ）から高い側の供給電圧（ＶＤＤ）までスイングするようにしたオペアンプである。このレール・ツー・レール型オペアンプによれば、高い信号振幅を供給できるため、多くのアプリケーションを持った重要な回路を構成することが可能になる。
【０００３】
ところで、電力がその主な課題である、電池によって駆動される装置に将来がかかっている。そのような装置の消費電力を低減するために、高い側の供給電圧（ＶＤＤ）がしだいに低減されつつある。供給電圧を低減する他の理由は、ＭＯＳＦＥＴ（以下、ＭＯＳトランジスタという）の大きさを縮小化するためである。ＭＯＳトランジスタの大きさが縮小化されれば、レイアウト面積も小さくなり、その結果製造コストも削減される。
【０００４】
ＭＯＳトランジスタのしきい値電圧（ＶＴ）は、ＶＤＤの低減と比較すれば、ほとんど低減されていない。しきい値電圧（ＶＴ）を下げ過ぎるとトンネル効果によりリーク電流が増加し、ＭＯＳＦＥＴの特性が劣化してしまうことが、しきい値電圧（ＶＴ）の低減の制限となっている。
【０００５】
このようにＶＤＤとＶＴとが比例して低減されないために、従来のオペアンプにおいてはコモンモード入力電圧レンジ（common mode input voltage range）が狭くなっていた。従来のオペアンプは、入力回路に一種類の入力ペア（Ｐチャネル型ＭＯＳトランジスタ又はＮチャネル型ＭＯＳトランジスタ）しか用いていなかったので、入力電圧信号の振幅が限られていた。信号振幅が低くなると、信号ノイズ比（ＳＮ比）が悪くなり、ノイズ感度が高くなってしまう。
【０００６】
今日では、アナログ回路とデジタル回路を同一のチップ上に形成した混合信号回路（Mixed signal circuits）が普及している。そして、チップ上のデジタル部の割合は増加し、アナログ部の割合は減少しつつある。デジタル回路はノイズの主な発生源となっており、そのノイズの割合は最近の回路では増加しつつある。この過剰なノイズは反対にアナログ回路の特性に悪影響を与えている。この問題を解決するためには、信号振幅を高くすることが望まれる。そこで、高い信号振幅を与えることができるレール・ツー・レール型オペアンプが今日の回路設計において非常に重要となっている。
【０００７】
レール・ツー・レール型オペアンプは、相補的な入力ペアを用いることによってレール・ツー・レールの入力信号振幅を得ることができる。すなわち、図７に示すように、このオペアンプは、電流源５０から電流ＩPが供給されたＰチャネル型ＭＯＳトランジスタ・ペア（ＭＰ１，ＭＰ２）と、電流源５１から電流ＩNが供給されたＮチャネル型ＭＯＳトランジスタ・ペア（ＭＮ１，ＭＮ２）を入力トランジスタとして用いている。
【０００８】
２つのトランジスタ・ペアからの出力電流は電流加算回路５２で加算される。そして、この電流加算回路５２によって駆動された出力段５３から出力電圧Ｖoutが出力される。
【０００９】
レール・ツー・レール型オペアンプについては、以下の非特許文献１，２に詳しく記載されている。
【００１０】
【非特許文献１】
アール．ホガーボースト他「コンパクトな電力効率の良い、ＶＬＳＩライブラリーのための、３ＶＣＭＯＳ レール・ツー・レール 入力／出力 オペアンプ」アイ・イー・イー・イー ジェイ・エス・エス・シー 第２９巻、１５０５−１５１３頁、１９９４年１２月
R.Hogervorst et al．，”A compact power-efficient 3V CMOS rail-to-rail
Input／output operational amplifier for VLSI libraries,”IEEE JSSC,Vol.29,PP.1505-1513,Dec.1994
【００１１】
【非特許文献２】
ダブリュー．レッドマン−ホワイト「高いバンド幅で一定のｇｍとスリューレートを有したレール・ツー・レールＣＭＯＳ入力回路及び、低電圧のＶＬＳＩシステムのためのアナログセルへの適用」アイ・イー・イー・イー ジェイ・エス・エス・シー 第３２巻、７０１−７１２頁、１９９７年５月
Ｗ．Redman-White,”A high bandwidth constant gm and slew rate rail-to-rail
CMOS input circuit and its application to analog cells for low voltage VLSI systems”IEEE JSSC,Vol.32 PP.701-712,May 1997.
【００１２】
【発明が解決しようとする課題】
次に、レール・ツー・レール型オペアンプの幾つかの課題について説明する。
（１）トランスコンダクタンスｇｍ
図７に示されたオペアンプは、トランスコンダクタンスｇｍが一定ではないという問題を有する。このオペアンプのｇｍは、図８に示すように、コモンモード入力電圧ＶCMレンジに依存して変動してしまう。レール・ツー・レール型オペアンプでは、トランスコンダクタンスｇｍが一定であることが非常に望まれる。それは、ｇｍが入力電圧ＶCMレンジに依存して変動すると、オペアンプの単一ゲインバンド幅（Unity Gain Bandwidth）［UGB］もＶCMに伴って変動してしまうからである。UGBは、次の数１で与えられる。
【００１３】
【数１】
ＵＧＢ＝ｇｍ／Ｃｃ
ここで、Ｃｃはオペアンプの補償キャパシタの容量値である。通常、この補償キャパシタはチップの内部に設けられるが、その容量値は一定であるため、ＵＧＢはｇｍに比例して変動してしまう。このＵＧＢの変動はＶCMに依存した位相マージン（phase margin）の変化を引き起こし、回路を不安定にするおそれがある。
（２）入力オフセット（Input Referred Offset）
入力オフセットは、オペアンプの重要なパラメーターである。入力オフセットは全てのＶCMレンジで一定であることが望まれる。オフセット変動の影響を説明するための回路である、非反転バッファを図９に示す。入力オフセットが一定の場合、図１０に示すように出力信号のレベルシフトが起きるが、信号のひずみは生じない。一方、入力オフセットがＶCMレンジで変動すると出力信号は図１１に示すように大きなひずみを生じる。
【００１５】
図７のオペアンプにおいて、低ＶCMレンジではＰチャネル型ＭＯＳトランジスタ・ペア（ＭＰ１，ＭＰ２）のみオンになり、それを流れる電流が電流加算回路５２に寄与する。同様に、高ＶCMレンジではＮチャネル型ＭＯＳトランジスタ・ペア（ＭＮ１，ＭＮ２）のみオンになり、それを流れる電流が電流加算回路５２に寄与する。しかし、中間ＶCMレンジでは、Ｐチャネル型ＭＯＳトランジスタ・ペア（ＭＰ１，ＭＰ２）とＮチャネル型ＭＯＳトランジスタ・ペア（ＭＮ１，ＭＮ２）の両方が、オンになり、それらを流れる電流が電流加算回路５２に寄与する。
【００１６】
その様子を図１２に示す。入力ペアを構成する２つのトランジスタのミスマッチがオペアンプの入力オフセットの主な原因である。中間ＶCMレンジのオフセットは低ＶCMレンジ及び高ＶCMレンジに比べて大きくなる。これは、中間ＶCMレンジでは２つのペアが寄与するためである。更に、低ＶCMレンジと高ＶCMレンジのオフセットも等しくない。これは、これらのレンジでは異なるタイプ（Ｐチャネル型とＮチャネル型）のトランジスタ・ペアが寄与するからである。
【００１７】
Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタとは、レイアウトや製造プロセスの相違のために、これらをマッチングさせることは不可能である。したがって、図７の回路は高調波ひずみ（Total Harmonic Distortion）［ＴＨＤ］が高いという問題を有していた。
（３）コモンモード・リジェクション比［ＣＭＭＲ］
オペアンプ設計の他の要求事項は、一定でかつ高いコモンモード・リジェクション比（Common Mode Rejection Ratio）［ＣＭＭＲ］を有していることである。ＣＭＭＲは、次式のようにコモンモードゲイン（ＡＣＭ）に対するオペアンプの差動ゲイン（Ａｄ）の比で定義される。
【００１８】
【数２】
ＣＭＭＲ＝Ａｄ／ＡＣＭ
オペアンプのオフセットは、ＡｄとＡＣＭに依存する。もしこれらのパラメータが変動すればオフセットも変動し、上述したようにＴＨＤが増加してしまう。レール・ツー・レール型オペアンプでは、Ａｄの変動を抑制することはできるが、ＡＣＭは大きく変動する。ＡＣＭの変動は回路アーキテクチャーによって引き起こされるので、回路アーキテクチャーを変更しない限りコントロールできない。
【００２０】
図１３は一般的なオペアンプを示す図である。このオペアンプの出力信号Ｖoutは次式で与えられる。
【００２１】
【数３】
この数３は、オペアンプのオフセットＶOFFがコモンモードゲイン（ＡＣＭ）及び差動ゲイン（Ａｄ）に依存することを示している。オペアンプは理想的にはコモンモード値にかかわらず、２つの異なる入力電位の差を増幅するものであるから、ＡＣＭ＝０であることが望まれる。加えて、オフセットＶOFF＝０であることが望まれる。これらの理想的な条件を実現するためには、Ａｄ＝∞でなければならない。これらの理想的な条件を代入することにより、数２，数３は次の式に還元される。すなわち、ＣＭＭＲ＝∞、ＶOFF＝０である。
（４）一定の出力電流
入力トランジスタ・ペアの電流出力は、電流加算回路に供給される。図１４の回路は、電流加算回路及び、レール・ツー・レール出力スイングを可能にするＡＢ級出力回路を示している。トランジスタ・ペア（ＭＰＭ１，ＭＰＭ２）は第１のカレントミラーを形成し、トランジスタ・ペア（ＭＮＭ１，ＭＮＭ２）は第２のカレントミラーを形成する。
【００２３】
更に、トランジスタ・ペア（ＭＦＰ１，ＭＦＮ１）は、これらのトランジスタを流れる電流Ｉの加算値が一定となるように、浮遊電流源を形成している。同様に、トランジスタ・ペア（ＭＦＰ２，ＭＦＮ２）は他の浮遊電流源を形成している。
【００２４】
この回路の上記２つのカレントミラーは入力オフセットに寄与する。これらのカレントミラーによるオフセットは全てのコモンモード入力電圧ＶCMレンジにおいて一定であることが望まれる。図１４において、トランジスタＭＰＭ１の電流は、Ｎチャネル型ＭＯＳトランジスタの入力ペアの電流Ｉと電流ＩＮ１の和であることがわかる。同様に、図１４において、トランジスタＭＰＭ２の電流は、Ｎチャネル型ＭＯＳトランジスタの入力ペアの電流Ｉと電流ＩＮ２の和であることがわかる。このカレントミラーによって寄与されるオフセットは、それを流れるバイアス電流に依存する。すなわち、オフセットへの寄与は、カレントミラーを形成するトランジスタを流れる電流の変化に伴って変化する。
【００２５】
従来のレール・ツー・レールの入力段は、入力段の電流ＩＮ１，ＩＮ２，ＩＰ１，ＩＰ２によって供給される電流はＶCMのレンジによって変化してしまう。このため、
カレントミラーのオフセットへの寄与は、ＶCMレンジと共に変化し、ＴＨＤを大きくしてしまう原因となっていた。
【００２６】
【課題を解決するための手段】
そこで、本発明のオペアンプの主な特徴構成は、コモンモード入力電圧ＶCMが供給されたメイントランジスタ・ペアに対応して、同じ導電型（Ｐチャネル型ＭＯＳトランジスタ又はＰチャネル型ＭＯＳトランジスタ）のダミートランジスタ・ペアを設け、更にメイントランジスタ・ペアとダミートランジスタ・ペアとはコモンモード入力電圧ＶCMに応じて、相補的に動作させる制御回路を設けた。
【００２７】
【発明の実施の形態】
次に本発明の実施形態について図面を参照しながら詳細に説明する。
【００２８】
図１は本発明のオペアンプの基本的スキームを示す図である。この基本的なスキームによれば、低い高調波ひずみＴＨＤと一定のトランスコンダクタンスｇｍを実現することができる。
【００２９】
図１は、コモンモード入力電圧ＶCMレンジを３つのフェーズ（相）に分け、それぞれのフェーズで動作するトランジスタ・ペアを示している。図において、ＰチャネルＭＯＳトランジスタから成るメイントランジスタ・ペア（ＭＰ１，ＭＰ２）に対応して、ダミートランジスタ・ペア（ＭＤＰ１，ＭＤＰ２）が設けられ、ＰチャネルＭＯＳトランジスタから成るメイントランジスタ・ペア（ＭＰ３，ＭＰ４）に対応して、ダミートランジスタ・ペア（ＭＤＰ３，ＭＤＰ４）が設けられている。
【００３０】
同様に、ＮチャネルＭＯＳトランジスタから成るメイントランジスタ・ペア（ＭＮ１，ＭＮ２）に対応して、ダミートランジスタ・ペア（ＭＤＮ１，ＭＤＮ２）が設けられ、ＮチャネルＭＯＳトランジスタから成るメイントランジスタ・ペア（ＭＮ３，ＭＮ４）に対応して、ダミートランジスタ・ペア（ＭＤＮ３，ＭＤＮ４）が設けられている。
【００３１】
図１からわかるように、各フェーズで、２つのＰチャネルＭＯＳトランジスタのペアと２つのＮチャネルトランジスタのペアが動作している。各ペアは電流加算回路に等しい電流を供給する。これにより、オフセット変動が低減され、低いＴＨＤが実現できる。
【００３２】
更に説明すれば、コモンモード入力電圧ＶCMが低入力電圧から中間入力電圧に変化すると、ＰチャネルＭＯＳトランジスタから成るメイントランジスタ・ペア（ＭＰ３，ＭＰ４）は動作を停止し（すなわち、オフし）、その代わりにダミートランジスタ・ペア（ＭＤＰ３，ＭＤＰ４）が動作（すなわち、オン）する。つまり、メイントランジスタ・ペア（ＭＰ３，ＭＰ４）とダミートランジスタ・ペア（ＭＤＰ３，ＭＤＰ４）とは入力電圧のレベルに応じて相補的に動作する。また、ＮチャネルＭＯＳトランジスタから成るダミートランジスタ・ペア（ＭＤＮ１，ＭＤＮ２）は動作を停止し（すなわち、オフし）、その代わりにメイントランジスタ・ペア（ＭＮ１，ＭＮ２）が動作（すなわち、オン）する。
【００３３】
このようにフェーズの遷移に伴い、ＰチャネルＭＯＳトランジスタ・ペアが別のＰチャネルＭＯＳトランジスタ・ペアに置き換えられ、ＮチャネルＭＯＳトランジスタ・ペアが別のＮチャネルＭＯＳトランジスタ・ペアに置き換えられる。
【００３４】
同様に、コモンモード入力電圧ＶCMが中間入力電圧から高入力電圧に変化すると、ＰチャネルＭＯＳトランジスタから成るメイントランジスタ・ペア（ＭＰ１，ＭＰ２）は動作を停止し（すなわち、オフし）、その代わりにダミートランジスタ・ペア（ＭＤＰ１，ＭＤＰ１）が動作（すなわち、オン）する。つまり、メイントランジスタ・ペア（ＭＰ１，ＭＰ２）とダミートランジスタ・ペア（ＭＤＰ１，ＭＤＰ２）とは入力電圧のレベルに応じて相補的に動作する。また、ＮチャネルＭＯＳトランジスタから成るダミートランジスタ・ペア（ＭＤＮ３，ＭＤＮ４）は動作を停止し（すなわち、オフし）、その代わりにメイントランジスタ・ペア（ＭＮ３，ＭＮ４）が動作（すなわち、オン）する。
【００３５】
すなわち、メイントランジスタ・ペアとダミートランジスタ・ペアとが置き換えられるが、それらのペアはいずれも同じ導電型（ＰチャネルＭＯＳトランジスタ又はＮチャネルＭＯＳトランジスタ）であるため、これらのペアをレイアウト上で精密にマッチングさせることができる。メイントランジスタ・ペアとダミートランジスタ・ペアとをマッチングさせれば、メイントランジスタ・ペアとダミートランジスタ・ペアによるオフセットへの寄与は同じになる。従って、すべてのコモンモード入力電圧ＶCMレンジで、入力段のオフセットは一定となる。
【００３６】
次に、上述した本発明のオペアンプの基本的スキームを実現する具体的な回路例について説明する。図２は本発明の実施形態に係るオペアンプを示した回路図である。
【００３７】
図２において、（ＭＰ１，ＭＰ２）、（ＭＰ３，ＭＰ４）はＰチャネルＭＯＳトランジスタから成るメイントランジスタ・ペアである。（ＭＤＰ１，ＭＤＰ２）、（ＭＤＰ３，ＭＤＰ４）は、ＰチャネルＭＯＳトランジスタから成る、対応するダミートランジスタ・ペアである。同様に、（ＭＮ１，ＭＮ２）、（ＭＮ３，ＭＮ４）はＮチャネルＭＯＳトランジスタから成るメイントランジスタ・ペアである。（ＭＤＮ１，ＭＤＮ２）、（ＭＤＮ３，ＭＤＮ４）は、ＮチャネルＭＯＳトランジスタから成る、対応するダミートランジスタ・ペアである。
【００３８】
各メイントランジスタ・ペアには、各トランジスタのゲートに正入力電圧ＶP及び負入力電圧ＶNが入力されている。コモンモード入力では、ＶP＝ＶNである。また、ＰチャネルＭＯＳトランジスタのダミートランジスタ・ペア（ＭＤＰ１，ＭＤＰ２）については、各トランジスタのゲートにＶＳＳ（接地電位）が供給され、ＮチャネルＭＯＳトランジスタのダミートランジスタ・ペア（ＭＤＮ１，ＭＤＮ２）については、各トランジスタのゲートにＶＤＤ（電源電位）が供給されている。
【００３９】
各メイントランジスタ・ペア及びダミートランジスタ・ペアには電流源から電流が供給されている。特に、ダミートランジスタ・ペアの電流源については、電流制御回路により電流が制御されている。すなわち、ＰチャネルＭＯＳトランジスタのダミートランジスタ・ペア（ＭＤＰ１，ＭＤＰ２）、（ＭＤＰ３，ＭＤＰ４）の電流源１０，１１は第１の電流制御回路１３によって電流が制御されている。第１の電流制御回路１３は、電流源１４，１５とＮチャネル型ＭＯＳトランジスタ・ペアから成るバイアス電流制御トランジスタ（ＭＮＣ１，ＭＮＣ２）から構成され、電流源１４は、電流源１０，１１とカレントミラーを構成している。
【００４０】
同様にＮチャネルＭＯＳトランジスタのダミートランジスタ・ペア（ＭＤＮ１，ＭＤＮ２）、（ＭＤＮ３，ＭＤＮ４）の電流源２０，２１は第２の電流制御回路１３によって電流が制御されている。第２の電流制御回路２３は、電流源２４，２５とＰチャネル型ＭＯＳトランジスタ・ペアから成るバイアス電流制御トランジスタ（ＭＰＣ１，ＭＰＣ２）から構成され、電流源２４は、電流源２０，２１とカレントミラーを構成している。
【００４１】
また、３０は各メイントランジスタ・ペア及びダミートランジスタ・ペアからの電流を加算する電流加算回路であり、図１４に示した回路と同じ回路を用いることができる。
【００４２】
以下、この回路の動作を低コモンモード入力電圧ＶCM、中間コモンモード入力電圧ＶCM、高コモンモード入力電圧ＶCMに分けて説明する。
【００４３】
（１）低コモンモード入力電圧ＶCMにおける動作
Ｐチャネル型ＭＯＳトランジスタから成るメイントランジスタ・ペア（ＭＰ１，ＭＰ２）及び（ＭＰ３，ＭＰ４）が動作し、それぞれ電流を電流加算回路３０に供給する。Ｐチャネル型ＭＯＳトランジスタから成るトランジスタ・ペア（ＭＰ５，ＭＰ６）も動作するが、その電流はバイパスされ、電流加算回路３０には供給されない。Ｎチャネル型ＭＯＳトランジスタから成るトランジスタ・ペア（ＭＮ１，ＭＮ２）、（ＭＮ３，ＭＮ４）及び（ＭＮ５，ＭＮ６）は動作せず、電流加算回路３０に電流を供給しない。
【００４４】
また、バイアス電流制御トランジスタ（ＭＮＣ１，ＭＮＣ２）は動作しないので、Ｐチャネル型ＭＯＳトランジスタから成るダミートランジスタ・ペア（ＭＤＰ１，ＭＰＤ２）、（ＭＤＰ３，ＭＰＤ４）及び（ＭＤＰ５，ＭＰＤ６）は、動作せず、電流加算回路３０に電流を供給しない。
【００４５】
一方、バイアス電流制御トランジスタ（ＭＰＣ１，ＭＰＣ２）は動作する。これにより、Ｎチャネル型ＭＯＳトランジスタから成るダミートランジスタ・ペア（ＭＤＮ１，ＭＤＮ２）、（ＭＤＮ３，ＭＤＮ４）だけが動作し、電流加算回路３０に電流を供給する。
【００４６】
従って、低コモンモード入力電圧ＶCMレンジにおいて、Ｐチャネル型ＭＯＳトランジスタから成るメイントランジスタ・ペア（ＭＰ１，ＭＰ２）及び（ＭＰ３，ＭＰ４）が動作し、Ｎチャネル型ＭＯＳトランジスタから成るダミートランジスタ・ペア（ＭＤＮ１，ＭＤＮ２）、（ＭＤＮ３，ＭＤＮ４）が動作し、それぞれのペアが等しい電流Ｉを供給する。
【００４７】
このフェーズでのトランスコンダクタンスｇｍは次式で与えられる。
【００４８】
【数４】
（２）中間コモンモード入力電圧ＶCMにおける動作
Ｐチャネル型ＭＯＳトランジスタから成るメイントランジスタ・ペア（ＭＰ１，ＭＰ２）が動作し、その電流を電流加算回路３０に供給する。Ｎチャネル型ＭＯＳトランジスタから成るトランジスタ・ペア（ＭＮ５，ＭＮ６）は、メイントランジスタ・ペア（ＭＰ３，ＭＰ４）のバイアス電流Ｉをバイパスするので、電流加算回路３０には何ら寄与しない。
【００５０】
同様に、Ｎチャネル型ＭＯＳトランジスタから成るメイントランジスタ・ペア（ＭＮ１，ＭＮ２）が動作し、その電流を電流加算回路３０に供給する。Ｐチャネル型ＭＯＳトランジスタから成るトランジスタ・ペア（ＭＰ５，ＭＰ６）は、メイントランジスタ・ペア（ＭＮ３，ＭＮ４）のバイアス電流Ｉをバイパスするので、電流加算回路３０には何ら寄与しない。
【００５１】
バイアス電流制御トランジスタ（ＭＮＣ１，ＭＮＣ２）及び（ＭＰＣ１，ＭＰＣ２）は動作し、すべてのダミートランジスタ・ペアにバイアス電流を供給する。Ｐチャネル型ＭＯＳトランジスタから成るダミートランジスタ・ペア（ＭＤＰ３，ＭＤＰ４）とＮチャネル型ＭＯＳトランジスタから成るダミートランジスタ・ペア（ＭＤＮ３，ＭＤＮ４）のみがその電流を電流加算回路３０に供給する。というのは、ダミートランジスタ・ペア（ＭＤＰ１，ＭＤＰ２）及び（ＭＤＮ１，ＭＤＮ２）のバイアス電流はバイパスされるからである。
【００５２】
従って、中間コモンモード入力電圧ＶCMレンジにおいて、Ｐチャネル型ＭＯＳトランジスタから成るメイントランジスタ・ペア（ＭＰ１，ＭＰ２）、Ｎチャネル型ＭＯＳトランジスタから成るメイントランジスタ・ペア（ＭＮ１，ＭＮ２）、Ｐチャネル型ＭＯＳトランジスタから成るダミートランジスタ・ペア（ＭＤＰ３，ＭＤＰ４）、Ｎチャネル型ＭＯＳトランジスタから成るダミートランジスタ・ペア（ＭＤＮ３，ＭＤＮ４）が動作し、それぞれのペアが等しい電流Ｉを供給する。
【００５３】
このフェーズでのトランスコンダクタンスｇｍは次式で与えられる。
【００５４】
【数５】
（３）高コモンモード入力電圧ＶCMにおける動作
Ｎチャネル型ＭＯＳトランジスタから成るメイントランジスタ・ペア（ＭＮ１，ＭＮ２）及び（ＭＮ３，ＭＮ４）が動作し、それぞれ電流を電流加算回路３０に供給する。Ｎチャネル型ＭＯＳトランジスタから成るトランジスタ・ペア（ＭＮ５，ＭＮ６）も動作するが、その電流Ｉはバイパスされ、電流加算回路３０には供給されない。Ｐチャネル型ＭＯＳトランジスタから成るトランジスタ・ペア（ＭＰ１，ＭＰ２）、（ＭＰ３，ＭＰ４）及び（ＭＰ５，ＭＰ６）は動作せず、電流加算回路３０に電流を供給しない。
【００５６】
また、バイアス電流制御トランジスタ（ＭＰＣ１，ＭＰＣ２）は動作しないので、Ｎチャネル型ＭＯＳトランジスタから成るダミートランジスタ・ペア（ＭＤＮ１，ＭＤＮ２）、（ＭＤＮ３，ＭＤＮ４）及び（ＭＤＮ５，ＭＤＮ６）は、動作せず、電流加算回路３０に電流を供給しない。
【００５７】
一方、バイアス電流制御トランジスタ（ＭＣＮ１，ＭＣＮ２）は動作する。これにより、Ｐチャネル型ＭＯＳトランジスタから成るダミートランジスタ・ペア（ＭＤＰ１，ＭＤＰ２）、（ＭＤＰ３，ＭＤＰ４）だけが動作し、電流加算回路３０に電流を供給する。
【００５８】
従って、高コモンモード入力電圧ＶCMレンジにおいて、Ｎチャネル型ＭＯＳトランジスタから成るメイントランジスタ・ペア（ＭＮ１，ＭＮ２）及び（ＭＮ３，ＭＮ４）が動作し、Ｐチャネル型ＭＯＳトランジスタから成るダミートランジスタ・ペア（ＭＤＰ１，ＭＤＰ２）、（ＭＤＰ３，ＭＤＰ４）が動作し、それぞれのペアが等しい電流Ｉを供給する。
【００５９】
このフェーズでのトランスコンダクタンスｇｍは次式で与えられる。
【００６０】
【数６】
この回路は次式を満たすように設計される。
【００６２】
【数７】
また、トランジスタ・ペアは次式のサイズに設計される。
【００６４】
【数８】
数７、数８を用いると、数４，数５，数６は次のようになる。
【００６６】
【数９】
したがって、この回路によれば、レール・ツー・レール型オペアンプのトランスコンダクタンスは一定に保たれる。
【００６８】
次に、本発明者は上述した回路のＴＨＤ特性を検証するためにＨＳＰＩＣＥを用いたモンテカルロ・シミュレーションを行ったので、その結果について説明する。次式は、β（トランスコンダクタンス・パラメータ）、ＶＴ（しきい値電圧）に対するマッチングを決定するために用いられる。
【００６９】
Ｐチャネル型ＭＯＳトランジスタについては、
【００７０】
【数１０】
Ｎチャネル型ＭＯＳトランジスタについては、
【００７２】
【数１１】
これらの数１０，数１１は電源電圧３．３Ｖ、デザインルール０．３５μｍのプロセスに基づいており、レイアウト上近接して配置された同じ導電型のトランジスタ（Ｐチャネル型ＭＯＳトランジスタ又はＮチャネル型ＭＯＳトランジスタ）のミスマッチ誤差（mismatch error）を表している。
【００７４】
比較のため及び本発明の設計技術の改良効果を明らかにするために、本発明の図２に示した入力段を用いたレール・ツー・レール型オペアンプ、並びに図３に示すようなオペアンプの入力段を用いたレール・ツー・レール型オペアンプについて、シミュレーションを行った。図３の回路は図２の回路のメイントランジスタ・ペアによって構成されている。また、シミュレーションにおいて、電流加算回路３０及び出力段回路は同じ回路を用いた。
【００７５】
ＨＳＰＩＣＥシミュレーションでは、誤差を導入するためにガウス分布を用い、ガウスの誤差曲線の標準偏差σは数１０，数１１で計算された最大誤差に設定した。第１セットのシミュレーションは、メイントランジスタ・ペアとダミートランジスタ・ペアの間のミスマッチの影響をチェックすることを目的とした。この目的のために、メイントランジスタ・ペアＭ１，Ｍ２に対応するＭ１Ｄ、Ｍ２Ｄをダミートランジスタ・ペアと考え、Ｍ２とＭ２Ｄに対するしきい値電圧の変動をゼロとした。Ｍ２に対するＭ１の変動はガウス分布を用い、数１０，数１１によって決定された。
【００７６】
簡単には以下の式で与えられる。
【００７７】
【数１２】
ここで、Ｚ＝ＧＡＵＳＳ（Ｘ，σ）はＺ＝σを標準偏差とする参照値Ｚ＝Ｘのガウス分布を表している。Δ１２は数１０，数１１で計算されたＭ１とＭ２との間のミスマッチを表している。Ｍ１Ｄは、メイントランジスタ・ペアとダミートランジスタ・ペアの間のミスマッチを導入するために、Ｍ１に対して異なる誤差百分率値だけ変動する。同様に、βの変動は、図２及び図３の両方のオペアンプに対して導入された。
【００７９】
表１はモンテカルロ解析の結果を示す表である。全部で４００のサンプルが各シミュレーションに用いられた。Ｍ１とＭ１Ｄの間に８０％のミスマッチがあっても、そのシミュレーション結果を見ると、本発明のレール・ツー・レール型オペアンプ（図２）の方が、対比されるオペアンプ（図３）よりも優れている。
【００８０】
【表１】
また、本発明の回路のＣＭＲＲ特性を検証するために、第２セットのシミュレーションを行った。比較のために、図３のオペアンプの入力段を用いたレール・ツー・レール型オペアンプについてもシミュレーションを行った。
【００８２】
シミュレーションの結果を図４及び図５に示す。図４は対比されるオペアンプ（図３の回路）のＣＭＲＲのコモンモード入力電圧ＶCMに対する依存性を示す。図５は本発明のオペアンプ（図２の回路）のＣＭＲＲのコモンモード入力電圧ＶCMに対する依存性を示す。
【００８３】
図４から明らかなように、対比されるオペアンプ（図３の回路）はＶCMレンジの中で２つの領域に減衰を示している。これらの領域はトランジスタ・ペアがターンオン又はターンオフする領域である。また、図５から明らかなように、本発明のオペアンプでは、すべてのＶCMレンジでＣＭＲＲは、ほぼ一定であり減衰を示すことはない。ＣＭＲＲがほぼ一定で、かつ高いことは、前述したようにオペアンプに要求される特性である。
【００８４】
また、電流加算回路３０のカレントミラー・トランジスタのバイアス電流のＶCMに伴う変動による、オペアンプの入力オフセットへの影響をチェックするために、第３セットのシミュレーションを行った。
【００８５】
図６はそのシミュレーション結果を示す図である。この図から明らかなように、カレントミラー・トランジスタ（ＭＮＭ１，ＭＮＭ２，ＭＰＭ１及びＭＰＭ２）に対するバイアス電流は、本発明の回路では一定である。システマティック・オフセット（Systematic Offset）をプロットすると、本発明の回路では、対比される回路（図３）に比べてその変動が小さい。
【００８６】
上述した実施形態では、メイントランジスタ・ペアに対応して相補的に動作するダミートランジスタ・ペアを導入した１つの回路例を示したが、これに限定されることなく、本発明の思想は他の回路の形態にも適用することができるものである。
【００８７】
【発明の効果】
本発明のオペアンプによれば、メイントランジスタ・ペアに対応して相補的に動作するダミートランジスタ・ペアを導入したので、オペアンプのＴＨＤ特性、ＣＭＲＲ特性等を向上することができる。また、モンテカルロ・シミュレーションによれば、これらの特性が向上することが検証された。
【図面の簡単な説明】
【図１】本発明の実施形態に係る本発明のオペアンプの基本的スキームを示す図である。
【図２】本発明の実施形態に係るオペアンプを示す回路図である。
【図３】本発明の実施形態に係るオペアンプと対比されるオペアンプを示す回路図である。
【図４】図３に示されたオペアンプのＣＭＲＲのコモンモード入力電圧ＶCMに対する依存性を示す図である。
【図５】本発明の実施形態に係るオペアンプのＣＭＲＲのコモンモード入力電圧ＶCMに対する依存性を示す図である。
【図６】本発明の実施形態に係るオペアンプの入力オフセットのシミュレーション結果を示す図である。
【図７】従来例のレール・ツー・レール型オペアンプを示す図である。
【図８】従来例のレール・ツー・レール型オペアンプのトランスコンダクタンス特性を示す図である。
【図９】オフセット変動の影響を説明するための回路である非反転バッファを示す図である。
【図１０】一定の入力オフセットを説明する波形図である。
【図１１】変動する入力オフセットを説明する波形図である。
【図１２】図７の回路の動作を説明する図である。
【図１３】一般的なオペアンプを示す図である。
【図１４】電流加算回路及び、レール・ツー・レール出力スイングを可能にするＡＢ級出力回路を示す図である。
【符号の説明】
１０，１１ 電流源 １３ 第１の電流制御回路 １４，１５電流源
２０，２１ 電流源 ２３ 第２の電流制御回路 ２４，２５電流源
３０ 電流加算回路
Claims (8)
- 入力電圧が供給された第１導電型の第１メイントランジスタ・ペアと、
前記第１メイントランジスタ・ペアに対応して設けられた第１導電型の第１ダミートランジスタ・ペアと、
前記入力電圧が供給された第２導電型の第２メイントランジスタ・ペアと、
前記第２メイントランジスタ・ペアに対応して設けられた第２導電型の第２ダミートランジスタ・ペアと、
前記入力電圧のレベルに応じて、前記第１メイントランジスタ・ペアと第１ダミートランジスタ・ペアとを相補的に動作させ、かつ前記第２メイントランジスタ・ペアと第２ダミートランジスタ・ペアとを相補的に動作させる制御回路と、を具備することを特徴とするオペアンプ。 - 前記制御回路は、前記入力電圧が低レベルのときは前記第１メイントランジスタ・ペア及び第２ダミートランジスタ・ペアを動作させ、前記入力電圧が高レベルのときは前記第１ダミートランジスタ・ペア及び第２メイントランジスタ・ペアを動作させるように制御することを特徴とする請求項１記載のオペアンプ。
- 前記制御回路は、前記入力電圧が低レベルのときは前記第１メイントランジスタ・ペア及び第２ダミートランジスタ・ペアを動作させ、前記入力電圧が中間レベルのときは前記第１メイントランジスタ・ペア及び第２メイントランジスタ・ペア、前記第１ダミートランジスタ・ペア及び第２ダミートランジスタ・ペアを動作させ、前記入力電圧が高レベルのときは前記第１ダミートランジスタ・ペア及び第２メイントランジスタ・ペアを動作させるように制御することを特徴とする請求項１記載のオペアンプ。
- 前記制御回路は、前記第１ダミートランジスタ・ペアに動作電流を供給する第１電流源と、該第１電流源に流す電流を前記入力電圧のレベルに応じて制御する第１電流制御回路を有することを特徴とする請求項３記載のオペアンプ。
- 前記制御回路は、前記第２ダミートランジスタ・ペアに動作電流を供給する第２電流源と、該第２電流源に流す電流を前記入力電圧のレベルに応じて制御する第２電流制御回路を有することを特徴とする請求項３記載のオペアンプ。
- 前記第１メイントランジスタ・ペア、第１ダミートランジスタ・ペア、第２メイントランジスタ・ペア及び第２ダミートランジスタ・ペアの電流を加算する電流加算器を有することを特徴とする請求項１，２，３，４，５のいずれかに記載のオペアンプ。
- 前記第１メイントランジスタ・ペア及び第１ダミートランジスタ・ペアがＰチャネル型ＭＯＳトランジスタで形成されていることを特徴とする請求項１，２，３，４，５のいずれかに記載のオペアンプ。
- 前記第２メイントランジスタ・ペア及び第２ダミートランジスタ・ペアがＮチャネル型ＭＯＳトランジスタで形成されていることを特徴とする請求項７記載のオペアンプ。
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| CN101841309A (zh) * | 2010-06-07 | 2010-09-22 | 西安交通大学 | 一种轨对轨运算放大器 |
| CN115407113A (zh) * | 2022-08-24 | 2022-11-29 | 西安中车永电电气有限公司 | 一种预测杂散电流对直流牵引线干扰程度的方法 |
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