JP4819583B2 - Ota回路 - Google Patents
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((rds(MP1)rds(MN1)/(rds(MP1)+rds(MN1))/(vid/2)
=gm・rds (1)
但し、gm=(gm(MP1)+gm(MN1))、rds=(rds(MP1)//rds(MN1))
Id(MP2)=Ib (3)
Id(MN3)<Ib/2 (5)
でなくてはならない。換言すると、第2の入力端子INPに与えられるVrefの値が大きいと、式(4)よりNMOSトランジスタMN3のゲート−ソース間電圧が広がり、当該NMOSトランジスタMN3のドレイン電流が増加して、式(5)を満たすことができなくなり、この結果、NMOSトランジスタMN2には、Ib/2より小さい電流しか流れなくなってしまう。すると、本来、接地側に振り切れた状態であるべき出力端子の電圧Voutが逆に正電源側に振り切れる誤動作を生じさせる。
したがって、ノードaの電圧をv1とするとNMOSトランジスタMN3は、
-2gmnv5=gmn’v1 (6)
を満たす必要がある。ここで、gmn’はMN3のトランスコンダクタンスである。
-gmpvm- gmn(vm-v5)=v1/r1 (7)
の関係を導きだすことができる。これらの式からv5を消去することにより、ノードaにおける利得v1/vmを数1式により求めることができる。
なり、式(6)はもはや意味を持たなくなる。
v1/vm=-(gmp+gmn)r1
となる。即ち、図5に示されたOTA回路では、図4に比較して、抵抗r1を選択することにより、高利得を得ることができる。
Vout 出力端子
a〜i ノード
MP PMOSトランジスタ
MN NMOSトランジスタ
Claims (9)
- 第1及び第2の入力端子と、出力端子とを備え、前記第1及び第2の入力端子にそれぞれ接続され、一導電型MOSトランジスタによって形成された第1トランジスタ対を含むOTA(Operational Transconductance Amplifier)回路において、前記第1トランジスタ対の各ドレインに共通接続ノードを介してそれぞれドレインを接続され、それぞれ他の導電型MOSトランジスタによって形成された第2トランジスタ対とを備えると共に、
前記第2トランジスタ対のソースを共通に接続したノードを有し、当該ノードには、前記第2トランジスタ対と同じ他の導電型MOSトランジスタによって構成された第3トランジスタ対のドレインが接続され、
前記第2トランジスタ対のソースを共通に接続した前記ノードには、更に、定電流源回路が接続される一方、
前記第3トランジスタ対を構成する各他の導電型MOSトランジスタは、他の導電型MOSトランジスタによって構成された第4トランジスタ対のゲートに接続されると共に、
前記第1及び第2の入力端子は、前記第1のトランジスタ対を構成する一導電型MOSトランジスタのゲート及び前記第2トランジスタ対を構成する他の導電型MOSトランジスタのゲートに、それぞれ接続され、且つ、
前記出力端子は、第4トランジスタ対の一方の他の導電型トランジスタのドレインに接続された構成を備え、これによって、前記出力端子には、前記第1トランジスタ対によって定まる利得よりも高い利得が得られることを特徴とするOTA回路。 - 請求項1において、前記第1トランジスタ対を形成する一導電型MOSトランジスタのゲートは、前記一対の入力端子に、前記第2トランジスタ対を形成する他の導電型MOSトランジスタのゲートと共に、前記一対の入力端子にそれぞれ接続されていることを特徴とするOTA回路。
- 請求項1において、前記第1トランジスタ対を形成する一対の一導電型MOSトランジスタのソースは、共通に接続され、且つ、前記共通に接続された前記一導電型MOSトランジスタのソースには、定電流源が接続されていることを特徴とするOTA回路。
- 第1及び第2の入力端子と、出力端子とを備え、前記第1及び第2の入力端子にそれぞれ接続され、一導電型MOSトランジスタによって形成された第1トランジスタ対を含むOTA(Operational Transconductance Amplifier)回路において、前記第1トランジスタ対の各ドレインに共通接続ノードを介してそれぞれドレインを接続され、それぞれ他の導電型MOSトランジスタによって形成された第2トランジスタ対とを備え、前記出力端子には、前記第1トランジスタ対によって定まる利得よりも高い利得が得られると共に、前記第1及び第2の入力端子に与えられる設定電圧に伴う誤動作を防止する誤動作防止回路が接続されており、且つ、
前記誤動作防止回路は、前記第1及び第2の入力端子にそれぞれゲートを接続され、且つ、ソースを共通に接続された一導電型MOSトランジスタによって形成された第1付加トランジスタ対と、当該第1付加トランジスタ対を構成する一導電型MOSトランジスタのドレインにそれぞれ接続された抵抗とを備え、前記第1付加トランジスタ対を構成する一導電型MOSトランジスタのゲートは、それぞれ第1及び第2の入力端子に接続されると共に、前記第1付加トランジスタ対を構成する一導電型MOSトランジスタのドレインと前記抵抗との接続点は、前記第2トランジスタ対を構成する他の導電型MOSトランジスタのゲートにそれぞれ交叉接続されていることを特徴とするOTA回路。 - 請求項4において、前記第2トランジスタ対の各ソースに、ドレインを接続され、それぞれ他の導電型MOSトランジスタによって形成された第3トランジスタ対を備え、前記第3トランジスタ対を構成する他の導電型MOSトランジスタとそれぞれカレントミラー回路を形成する第4トランジスタ対を含み、前記出力端子は前記第4トランジスタ対のいずれか一方のドレインに接続されていることを特徴とするOTA回路。
- 請求項5において、前記第1トランジスタ対と第2トランジスタ対との共通ドレインノードは、それぞれ、前記カレントミラー回路のゲート接続ノードに接続されていることを特徴とするOTA回路。
- 請求項6において、前記カレントミラー回路は、出力側カレントミラー回路を構成する出力トランジスタ対に接続されていることを特徴とするOTA回路。
- 請求項7において、前記誤動作防止回路は、更に、第2トランジスタ対の他の導電型MOSトランジスタにソースをそれぞれ共通に接続された他の導電型MOSトランジスタを有していることを特徴とするOTA回路。
- 請求項8において、更に、他の導電型の第1及び第2のサブMOSトランジスタを備え、当該第1及び第2のサブトランジスタのゲートは、それぞれ第3トランジスタ対を形成する他の導電型MOSトランジスタのゲートに共通に接続されると共に、当該第1及び第2のサブトランジスタのドレインは、第3トランジスタ対を形成する他の導電型MOSトランジスタのうち、逆側のトランジスタのドレインにそれぞれ接続されていることを特徴とするOTA回路。
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