JP4429475B2 - オペアンプ回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、電子機器全般に広く使用されている基本動作回路であり入力電圧範囲が広く出力振幅を電源電圧までとることのできるレイル・ツー・レイル(RAIL to RAIL)型オペアンプ回路に関するものである。
【0002】
近年の電子回路は、低消費電力化、低ノイズ化のために、低電源電圧化が要求されている。電子回路を構成するオペアンプ回路を低電源電圧化しようとすると、入力電圧範囲が狭くなる。このようなオペアンプ回路をボルテージホロア接続した場合、正負電源電圧範囲いっぱいの出力振幅が得られない。このため、入力電圧範囲を正負電源電圧範囲まで広げたレイル・ツー・レイル型オペアンプ回路が用いられるようになってきている。そして、このようなオペアンプ回路において、同相信号除去比と周波数特性の向上が要求されている。
【0003】
【従来の技術】
図3は、従来のレイル・ツー・レイル型オペアンプ回路10の回路図である。
オペアンプ回路10の反転入力端子(負入力端子)11には第1入力電圧VIN−が印加され、非反転入力端子(正入力端子)12には第2入力電圧VIN+が印加されている。両入力端子11,12は第1差動対13を構成するPチャネルMOSトランジスタQ1,Q2のゲートに接続され、両トランジスタQ1,Q2はソースが互いに接続され、その接続点は両トランジスタQ1,Q2にバイアス電流を供給する第1電流源14を介して高電位電源VDに接続されている。また、両入力端子11,12は第2差動対15を構成するNチャネルMOSトランジスタQ3,Q4のゲートに接続され、両トランジスタQ3,Q4のソースは互いに接続され、その接続点は両トランジスタQ3,Q4にバイアス電流を供給する第2電流源16を介して低電位電源GNDに接続されている。
【0004】
トランジスタQ1,Q2のドレインは、第1カレントミラー回路17を構成する一対のNMOSトランジスタQ5,Q6を介して低電位電源GNDに接続されている。両トランジスタQ5,Q6はゲートが互いに接続され、その接続点はトランジスタQ5のドレインに接続されている。
【0005】
トランジスタQ6のドレインは出力段のNMOSトランジスタQ7のゲートに接続されている。トランジスタQ7のソースは低電位電源GNDに接続され、ドレインは抵抗R1を介して高電位電源VDに接続されている。更に、トランジスタQ7のドレインは出力端子18に接続されている。
【0006】
トランジスタQ3,Q4のドレインは、第2及び第3カレントミラー回路19,20に接続されいてる。第2カレントミラー回路19は一対のPMOSトランジスタQ8,Q9により構成され、トランジスタQ3のドレインはトランジスタQ8を介して高電位電源VDに接続されている。トランジスタQ9のソースは高電位電源VDに接続され、ドレインはトランジスタQ6のドレインに接続されている。
【0007】
第3カレントミラー回路20は一対のPMOSトランジスタQ10,Q11により構成され、トランジスタQ4のドレインはトランジスタQ10を介して高電位電源VDに接続されている。トランジスタQ11のソースは高電位電源VDに接続され、ドレインはトランジスタQ5のドレインに接続されている。
【0008】
第1及び第2電流源14,16は、図示しない制御回路により、図4に示すように入力電圧VIN(VIN+,VIN−)に応じてバイアス電流I1,I2を流すように制御される。
【0009】
即ち、第1及び第2入力電圧VIN−,VIN+が低電圧の時にはトランジスタQ1,Q2による第1差動対13にて出力段のトランジスタQ5,Q6を駆動し、入力電圧VIN+,VIN−が高電圧の時にはトランジスタQ3,Q4による第2差動対15にてトランジスタQ5,Q6を駆動している。
【0010】
このように、第1及び第2電流源14,16のバイアス電流I1,I2の電流値の合計を常に一定とするように制御する。これにより、出力段のトランジスタQ5,Q6にそれぞれ流れる電流I5,I6は、入力電圧VIN+,VIN−に電位差が無い場合、それらの電位に関わらず一定電流となる。
【0011】
【発明が解決しようとする課題】
しかしながら、第1差動対13のトランジスタQ1,Q2に流れる電流は直接出力段のトランジスタQ5,Q6に供給されるのに対して、第2差動対15のトランジスタQ3,Q4に流れる電流は第2及び第3カレントミラー回路19,20を介してトランジスタQ5,Q6に供給される。このため、過渡的には、第2及び第3カレントミラー回路19,20の動作時間分だけ第1及び第2差動対13,15からトランジスタQ5,Q6への伝達時間に差が生じ、それによりトランジスタQ5,Q6に流れる電流は定電流とならない。
【0012】
従って、両入力電圧VIN+,VIN−の電位差をゼロに保ちそれらの電圧絶対値を変化させた場合、第1及び第2電流源14,16の動作/非動作を切替える時に、電流I5,I6が過渡的に変動し、出力段トランジスタQ7に流れる電流が変動する。これにより、オペアンプ回路11の同相信号除去比(CMRR)の低下を招いていた。
【0013】
また、第1電流源14と第2電流源16の両方を使用している領域、即ち第1及び第2差動対13,15のトランジスタQ1〜Q4が機能している領域においては、第1電流源14による出力段制御と、第2電流源16による出力段制御が同時に行われている。従って、この領域においては、第2電流源16側による出力段制御は、第1電流源14側に対し入出力間に反応の遅れを生じる。このことは、アンプ回路全体としての周波数特性を低下させる原因となる。
【0014】
本発明は上記問題点を解決するためになされたものであって、その目的は同相信号除去比と周波数特性の向上を図ることのできるレイル・ツー・レイル型オペアンプ回路を提供することにある。
【0015】
【課題を解決するための手段】
上記目的を達成するため、請求項1に記載の発明によれば、第1差動対の第1及び第2トランジスタと、第2差動対の第3及び第4トランジスタは出力段の第5及び第6トランジスタに接続される。制御回路は、第1及び第2バイアス電流の合計値を一定に、かつ第2,第3及び第4バイアス電流の値を同一とするように前記第1乃至第4電流源を制御する。これにより、第1及び第2入力電圧が同一電圧である場合に、それら電圧の絶対値に関わらず第5及び第6トランジスタへ流れる電流が一定になる。
【0016】
なお、請求項2に記載の発明のように、前記第5及び第6トランジスタを同一抵抗値を有する抵抗素子に置換えることで、動作速度が速くなる。
また、制御回路は、請求項3に記載の発明のように、前記第1及び第2電流源の合計電流値と同一の定電流を流す定電流源と、前記第1及び第2入力電圧と基準電圧を比較し、その比較結果に基づいて前記定電流源の電流を前記バイアス電流に対応する第1の電流と前記第2乃至第4バイアス電流に対応する第2の電流とに分配する分配回路とを備える。
【0017】
また、トランジスタの全て又は一部は、請求項4に記載の発明のように、NチャネルMOSトランジスタがNPNバイポーラトランジスタに、PチャネルMOSトランジスタがPNPバイポーラトランジスタに置換えられる。
【0018】
【発明の実施の形態】
以下、本発明を具体化した一実施の形態を図1及び図2に従って説明する。
図1は、本実施形態のレイル・ツー・レイル型オペアンプ回路30の回路図である。
【0019】
オペアンプ回路30の反転入力端子(負入力端子)31には第1入力電圧VIN−が印加され、非反転入力端子(正入力端子)32には第2入力電圧VIN+が印加されている。両入力端子31,32は第1差動対33を構成するPチャネルMOSトランジスタQ21,Q22のゲートに接続され、両トランジスタQ21,Q22はソースが互いに接続され、その接続点は両トランジスタQ21,Q22にバイアス電流を供給する第1電流源34を介して高電位電源VDに接続されている。また、両入力端子31,32は第2差動対35を構成するNチャネルMOSトランジスタQ23,Q24のゲートに接続され、両トランジスタQ23,Q24のソースは互いに接続され、その接続点は両トランジスタQ23,Q24にバイアス電流を供給する第2電流源36を介して低電位電源GNDに接続されている。
【0020】
トランジスタQ21,Q22のドレインは、第1カレントミラー回路37を構成する一対のNMOSトランジスタQ25,Q26のドレインにそれぞれ接続されている。それらトランジスタQ25,Q26のドレインには、トランジスタQ23,Q24のドレインが接続されている。
【0021】
即ち、第1入力電圧VIN−がゲートに印加されるトランジスタQ21,Q23のドレインは互いに接続され、その接続点は出力段のトランジスタQ25のドレインに接続されている。また、第2入力電圧VIN+がゲートに印加されるトランジスタQ22,Q24のドレインは互いに接続され、その接続点は出力段のトランジスタQ26のドレインに接続されている。
【0022】
両トランジスタQ25,Q26はゲートが互いに接続され、その接続点はトランジスタQ25のドレインに接続されている。トランジスタQ25のソースは低電位電源GNDに接続され、ドレインは第3電流源38を介して高電位電源VDに接続されている。トランジスタQ26のソースは低電位電源GNDに接続され、ドレインは第4電流源39を介して高電位電源VDに接続されている。
【0023】
トランジスタQ26のドレインは最終出力段のNMOSトランジスタQ27のゲートに接続されている。トランジスタQ27のソースは低電位電源GNDに接続され、ドレインは抵抗R11を介して高電位電源VDに接続されている。更に、トランジスタQ27のドレインは出力端子40に接続されている。
【0024】
第1及び第2電流源34,36は、図2の制御回路41により、図4に示すように入力電圧VIN(VIN+,VIN−)に応じて流すバイアス電流I11,I12の合計値が一定値となるように制御される。第3及び第4電流源38,39は、制御回路41により、第2電流源36のバイアス電流I12と実質的に同一の電流I13,I14を流すように制御される。
【0025】
次に、上記のように構成されたオペアンプ回路30の動作原理を説明する。
第1電流源34が流すバイアス電流I11は、第1差動対33のトランジスタQ21,Q22を介して第1カレントミラー回路37のトランジスタQ25,Q26に供給される。同様に、第2電流源36が流すバイアス電流I12は、第2差動対35のトランジスタQ23,Q24を介して第1カレントミラー回路37のトランジスタQ25,Q26に供給される。
【0026】
従って、第1電流源34と第2電流源36による電流は合流し、それらの接続点から電流Ia,Ibが出力段のトランジスタQ25,Q26へ供給される。
第1電流源34と第2電流源36は、その電流値の合計が常に一定となるように制御されている。更に、第2〜第4電流源36,38,39は、実質的に同一の電流I12〜I14を流すように制御されている。
【0027】
第1電流源34と第2電流源36との合計電流をIRとして、正負入力電圧が同一な場合の電流I25及びI26を、図中の矢印の向きを電流の正方向として解析する。
【0028】
(1)I12=0の場合
I11+I12=IRにより、
I11=IR
となり、
I12=I13=I14により、
I12=I13=I14=0
となる。そして、同一電圧値の第1及び第2入力電圧VIN+,VIN−が供給されているため、第1差動対33のトランジスタQ21,Q22は同一値の電流を流す。従って、
Ia=0.5×IR
Ib=0.5×IR
ゆえに、
I25=0.5×IR
I26=0.5×IR
となる。
【0029】
(2)I11=I12の場合、同様に
I11+I12=IRにより、
I11=I12=0.5×IR
I12=I13=I14により、
I12=I13=I14=0.5×IR
従って、
Ia=0
Ib=0
ゆえに、
I25=I13=0.5×IR
I26=I14=0.5×IR
となる。
【0030】
(3)I11=0の場合、同様に
I11+I12=IRにより、
I12=IR
I12=I13=I14により、
I12=I13=I14=IR
従って、
Ia=0.5×(−IR)
Ib=0.5×(−IR)
ゆえに、
I25=I13=0.5×IR
I26=I14=0.5×IR
となる。
【0031】
以上のように、出力段トランジスタQ25,Q26への電流I25,I26は、第1電流源34の電流I11と第2電流源36の電流I12への分配比によらず一定となる。
【0032】
そして、本実施形態では、第1電流源34の電流I11は第1差動対33を介して出力段のトランジスタQ25,Q26に伝えられ、第2電流源36の電流I12は第2差動対35を介してトランジスタQ25,Q26に伝えられる。これにより、第1電流源34の電流I11に基づく出力段トランジスタQ25,Q26の制御と、第2電流源36の電流I12に基づく出力段制御とに時間差が生じないため、同相信号除去比が従来に比べて向上する。
【0033】
次に、本実施形態のオペアンプ回路30の詳細を図2に従って説明する。
先ず、制御回路41の構成を説明する。
制御回路41は、一定の電流IRを流す定電流源51と、その電流IRを第1及び第2入力電圧VIN−,VIN+の電位に基づいて第1及び第2電流源34,36のバイアス電流I11,I12を制御するためのバイアス電流制御回路52を含む。
【0034】
バイアス電流制御回路52は、NMOSトランジスタQ31,Q32,Q33により構成され、それらのソースは定電流源51を介して低電位電源GNDに接続されている。第1トランジスタQ31のゲートには基準電圧VRが印加され、第2トランジスタQ32のゲートには第1入力電圧VIN−が印加され、第3トランジスタQ33のゲートには第2入力電圧VIN+が印加されている。これにより、バイアス電流制御回路52は、基準電圧VRと第1及び第2入力電圧VIN−,VIN+とを比較し、一定電流IRを第1及び第2電流源34,36に分配する。
【0035】
第1トランジスタQ31のドレインはPMOSトランジスタQ34,Q35を介して高電位電源VDに接続されている。トランジスタQ34はゲートにバイアス電圧VBが印加され、トランジスタQ35はゲートとドレインがトランジスタQ34を介して接続されている。また、トランジスタQ35のゲートは第1電流源34に接続されている。
【0036】
第2及び第3トランジスタQ32,Q33のドレインは互いに接続され、その接続点はPMOSトランジスタQ36,Q37を介して高電位電源VDに接続されている。トランジスタQ36はゲートにバイアス電圧VBが印加され、トランジスタQ37はゲートとドレインがトランジスタQ36を介して接続されている。また、トランジスタQ37のゲートはトランジスタQ38と第3及び第4電流源38,39に接続されている。
【0037】
トランジスタQ38はソースが高電位電源VDに接続され、ドレインがPMOSトランジスタQ39を介して第2電流源36に接続されている。トランジスタQ38はトランジスタQ37とともにカレントミラー回路を構成し、バイアス電流制御回路52の第2及び第3トランジスタQ32,Q33に流れる電流と実質的に同一値の電流を第2電流源36に供給する。
【0038】
第1電流源34は、PMOSトランジスタQ41,Q42から構成され、トランジスタQ41のソースは高電位電源VDに接続され、ドレインはバイアス電圧VBを受けるトランジスタQ42を介して第1差動対33に接続されている。トランジスタQ41のゲートは制御回路41のトランジスタQ35のゲートに接続されている。これによりトランジスタQ41はトランジスタQ35とカレントミラー回路を構成し、バイアス電流制御回路52の第1トランジスタQ31に流れる電流と実質的に同一値のバイアス電流I11を流す。
【0039】
第2電流源36は、NMOSトランジスタQ43,Q44から構成されている。トランジスタQ43のソースは低電位電源GNDに接続され、ドレインは制御回路41のトランジスタQ39を介してトランジスタQ38のドレインに接続されている。トランジスタQ43のゲートはドレインに接続されるとともにトランジスタQ44のゲートに接続されている。そのトランジスタQ44のソースは低電位電源GNDに接続され、ドレインは第2差動対35に接続されている。これにより、トランジスタQ43,Q44はカレントミラー回路を構成し、トランジスタQ38に流れる電流、即ちバイアス電流制御回路52の第2及び第3トランジスタQ32,Q33に流れる電流の合計値と実質的に同一値のバイアス電流I12を流す。
【0040】
第3電流源38は、PMOSトランジスタQ45,Q46から構成され、トランジスタQ45のソースは高電位電源VDに接続され、ドレインはバイアス電圧VBを受けるトランジスタQ46を介してトランジスタQ25に接続されている。トランジスタQ45のゲートは制御回路41のトランジスタQ37のゲートに接続されている。これによりトランジスタQ45はトランジスタQ37とカレントミラー回路を構成し、バイアス電流制御回路52の第2及び第3トランジスタQ32,Q33に流れる電流の合計値と実質的に同一値のバイアス電流I13を流す。
【0041】
第4電流源39は、PMOSトランジスタQ47,Q48から構成され、トランジスタQ47のソースは高電位電源VDに接続され、ドレインはバイアス電圧VBを受けるトランジスタQ48を介してトランジスタQ26に接続されている。トランジスタQ47のゲートは制御回路41のトランジスタQ37のゲートに接続されている。これによりトランジスタQ47はトランジスタQ37とカレントミラー回路を構成し、バイアス電流制御回路52の第2及び第3トランジスタQ32,Q33に流れる電流の合計値と実質的に同一値のバイアス電流I14を流す。
【0042】
それぞれゲートにバイアス電圧VBを受けるトランジスタQ34,Q36,Q39,Q42,Q46,Q48は、高電位電源VDに接続されたトランジスタQ35,Q41からなるカレントミラー回路と、トランジスタQ37,Q38,Q45,Q47からなるカレントミラー回路とに対するカスケード段を構成している。
【0043】
次に、上記の構成によるオペアンプ回路30の静的状態(第1及び第2入力電圧VIN−,VIN+が同一電圧)における動作を説明する。
尚、定電流源51の電流IRの値をAとし、第1及び第2差動対33,35のトランジスタQ21〜Q24と出力段のトランジスタQ25,Q26に流れる電流をそれぞれI21〜I26とする。
【0044】
・基準電圧VR>入力電圧VIN+,VIN−の場合、定電流IRは第1トランジスタQ31側へ多く分配される。例えば、第1トランジスタQ31の通過電流値を0.8A,第2及び第3トランジスタQ32,Q33の通過電流値の合計を0.2Aとする。
【0045】
第1トランジスタQ31の通過電流はトランジスタQ35,Q41のカレントミラー回路により第1差動対33のトランジスタQ21,Q22へと供給される。静的状態であることから、入力端子電圧VIN+,VIN−は同一電圧であり、トランジスタQ21,Q22は入力電流を均等に分配する。これによりI21=I22=0.4Aとなる。
【0046】
第2及び第3トランジスタQ32,Q33の通過電流は、トランジスタQ37,Q38,Q43,Q44のカレントミラーにより第2差動対35のトランジスタQ23,Q24へ供給される。トランジスタQ21,Q22と同様にトランジスタQ23,Q24は入力電流を均等に分配する。これにより、I24=I23=0.1Aとなる。
【0047】
トランジスタQ38と同時にトランジスタQ45,Q47もミラーし、I13=I14=0.2Aとなる。
出力段への電流I25,I26はそれぞれ前記電流を加減算し、
となり、
となる。
【0048】
・基準電圧VR=入力電圧VIN+,VIN−の場合、定電流IRは第1トランジスタQ31側と第2及び第3トランジスタQ32,Q33側とに均等に分配される。
【0049】
トランジスタQ31の通過電流はトランジスタQ35,Q41のカレントミラーによりトランジスタQ21,Q22へと供給される。静的状態であることから、入力端子電圧VIN+,VIN−は同一電圧であり、第1差動対33のトランジスタトランジスタQ21,Q22は入力電流を均等に分配する。これによりI21=I22=0.25A となる。
【0050】
トランジスタQ32及びQ33通過電流は、トランジスタQ37,Q38,Q43,Q44のカレントミラーによりトランジスタQ3,Q4へ供給される。トランジスタQ1,Q2と同様にトランジスタQ3,Q4は入力電流を均等に分配する。これにより、I24=I23=0.25A となる。
【0051】
トランジスタQ38と同時にトランジスタQ45,Q47もミラーし、I13=I14=0.5Aとなる。
出力段への電流I25,I26はそれぞれ前記電流を加減算し、
となり、
となる。
【0052】
・基準電圧VR<入力電圧VIN+,VIN−の場合、定電流IRはトランジスタQ31側へ少なく分配される。例えば、第1トランジスタQ31の通過電流を0.2A,第2及び第3トランジスタQ32,Q33の通過電流の合計を0.8Aとする。
【0053】
第1トランジスタQ31の通過電流はトランジスタQ35,Q41のカレントミラーにより第1差動対33のトランジスタQ21,Q22へと供給される。静的状態であることから、入力端子電圧VIN+,VIN−は同一電圧であり、トランジスタQ21,Q22は入力電流を均等に分配する。これによりI22=I21=0.1Aとなる。
【0054】
第2及び第3トランジスタQ32,Q33の通過電流は、トランジスタQ37,Q38,Q43,Q44のカレントミラーにより第2差動対35のトランジスタQ23,Q24へ供給される。トランジスタQ21,Q22と同様にトランジスタQ23,Q24は入力電流を均等に分配する。これにより、I24=I23=0.4Aとなる。
【0055】
トランジスタQ38と同時にトランジスタQ45,Q47もミラーし、I13=I14=0.8Aとなる。
出力段への電流I25,I26はそれぞれ前記電流を加減算し、
となり、
となる。
【0056】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
(1)第1及び第2差動対33,35にバイアス電流を供給する第1及び第2電流源34,36と、出力段のトランジスタQ5,Q6にバイアス電流を供給する第3及び第4電流源38,39とを、第1及び第2入力電圧VIN−,VIN+の電位に基づいて、第1及び第2電流源34,35のバイアス電流I11,I12の合計値が一定となるように、かつ第2乃至第4電流源35,38,39のバイアス電流I12,I13,I14が同一値となるように制御するようにした。その結果、出力段のトランジスタQ25,Q26に流れる電流I25,I26を第1及び第2入力電圧VIN−,VIN+に関わらず一定にすることができ、同相信号除去比を向上させることができる。
【0057】
(2)第1入力電圧VIN−を受ける第1及び第2差動対33,35のトランジスタQ21,Q23を出力段のトランジスタQ25に直接接続し、第2入力電圧VIN+を受ける第1及び第2差動対33,35のトランジスタQ22,Q24を出力段のトランジスタQ26に直接接続した。その結果、第1及び第2差動対33,35による出力段制御に時間差が生じないため、周波数特性を向上させることができる。
【0058】
尚、前記実施形態は、以下の態様に変更してもよい。
○上記実施形態において、出力段のトランジスタQ25,Q26を同一抵抗値を有する抵抗素子に置換えて実施しても良く、これによりオペアンプ回路の動作を速くすることができる。また、その場合、出力段トランジスタQ7と同様に、抵抗と第3電流源38の間にゲートが接続された出力段トランジスタを備えることで、反転出力信号を得る、即ち相補出力端子をオペアンプ回路を提供することができる。
【0059】
○上記実施形態のトランジスタの全て又は一部を、NチャネルMOSトランジスタをNPNバイポーラトランジスタに、PチャネルMOSトランジスタをPNPバイポーラトランジスタに置換えて実施しても良い。
【0060】
【発明の効果】
以上詳述したように、本発明によれば、出力段の第5及び第6トランジスタに流れる電流を第1及び第2入力電圧に関わらず一定にすることができるため、同相信号除去比を向上させることができる。
【0061】
また、第1及び第2入力電圧を受ける第1及び第2差動対のトランジスタを出力段の第5及び第6トランジスタに直接接続したため、第1及び第2差動対による出力段制御に差が生じないため、周波数特性を向上させることができる。
【図面の簡単な説明】
【図1】 一実施形態のオペアンプ回路の回路図である。
【図2】 一実施形態の詳細な回路図である。
【図3】 従来のオペアンプ回路の回路図である。
【図4】 バイアス電流の分配制御例を示す波形図である。
【符号の説明】
33,35 第1及び第2差動対
34,36,38,39 第1〜第4電流源
41 制御回路
51 定電流源
52 分配回路
I11〜I14 第1〜第4バイアス電流
Q21〜Q26 第1〜第6トランジスタ
VIN− 第1入力電圧
VIN+ 第2入力電圧
VR 基準電圧
Claims (4)
- 第1及び第2入力電圧をそれぞれ受ける第1の型の第1及び第2トランジスタからなる第1差動対と、
前記第1及び第2入力電圧をそれぞれ受ける第2の型の第3及び第4トランジスタからなる第2差動対と、
前記第1入力電圧により制御される前記第1及び第3トランジスタの出力を受ける第5トランジスタと、
前記第2入力電圧により制御される前記第2及び第4トランジスタの出力を受ける第6トランジスタと、
前記第1差動対に第1バイアス電流を供給する第1電流源と、
前記第2差動対に第2バイアス電流を供給する第2電流源と、
前記第5トランジスタに第3バイアス電流を供給する第3電流源と、
前記第6トランジスタに第4バイアス電流を供給する第4電流源と、
前記第1及び第2入力電圧が入力され、前記第1及び第2バイアス電流の合計値を一定に、かつ第2,第3及び第4バイアス電流の値を同一とするように前記第1乃至第4電流源を制御する制御回路と、
を備えたことを特徴とするオペアンプ回路。 - 前記第5及び第6トランジスタを同一抵抗値を有する抵抗素子に置換えたことを特徴とする請求項1に記載のオペアンプ回路。
- 前記制御回路は、
前記第1及び第2電流源の合計電流値と同一の定電流を流す定電流源と、
前記第1及び第2入力電圧と基準電圧を比較し、その比較結果に基づいて前記定電流源の電流を前記バイアス電流に対応する第1の電流と前記第2乃至第4バイアス電流に対応する第2の電流とに分配する分配回路と
を備えたことを特徴とする請求項1又は2に記載のオペアンプ回路。 - 前記トランジスタの全て又は一部を、NチャネルMOSトランジスタをNPNバイポーラトランジスタに、PチャネルMOSトランジスタをPNPバイポーラトランジスタに置換えたことを特徴とする請求項1に記載のオペアンプ回路。
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