JP2001326547A

JP2001326547A - オペアンプ回路

Info

Publication number: JP2001326547A
Application number: JP2000142960A
Authority: JP
Inventors: Hisao Suzuki; 久雄鈴木
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 2000-05-16
Filing date: 2000-05-16
Publication date: 2001-11-22
Anticipated expiration: 2020-05-16
Also published as: JP4429475B2

Abstract

(57)【要約】【課題】同相信号除去比と周波数特性の向上を図ること
のできるレイル・ツー・レイル型オペアンプ回路を提供
すること。【解決手段】第１及び第２差動対３３，３５にバイアス
電流を供給する第１及び第２電流源３４，３６と、出力
段のトランジスタＱ５，Ｑ６にバイアス電流を供給する
第３及び第４電流源３８，３９とを、第１及び第２入力
電圧ＶＩＮ−，ＶＩＮ＋の電位に基づいて、第１及び第
２電流源３４，３５のバイアス電流Ｉ１１，Ｉ１２の合
計値が一定となるように、かつ第２乃至第４電流源３
５，３８，３９のバイアス電流Ｉ１２，Ｉ１３，Ｉ１４
が同一値となるように制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子機器全般に広
く使用されている基本動作回路であり入力電圧範囲が広
く出力振幅を電源電圧までとることのできるレイル・ツ
ー・レイル(RAILto RAIL)型オペアンプ回路に関するも
のである。

【０００２】近年の電子回路は、低消費電力化、低ノイ
ズ化のために、低電源電圧化が要求されている。電子回
路を構成するオペアンプ回路を低電源電圧化しようとす
ると、入力電圧範囲が狭くなる。このようなオペアンプ
回路をボルテージホロア接続した場合、正負電源電圧範
囲いっぱいの出力振幅が得られない。このため、入力電
圧範囲を正負電源電圧範囲まで広げたレイル・ツー・レ
イル型オペアンプ回路が用いられるようになってきてい
る。そして、このようなオペアンプ回路において、同相
信号除去比と周波数特性の向上が要求されている。

【０００３】

【従来の技術】図３は、従来のレイル・ツー・レイル型
オペアンプ回路１０の回路図である。オペアンプ回路１
０の反転入力端子（負入力端子）１１には第１入力電圧
ＶＩＮ−が印加され、非反転入力端子（正入力端子）１
２には第２入力電圧ＶＩＮ＋が印加されている。両入力
端子１１，１２は第１差動対１３を構成するＰチャネル
ＭＯＳトランジスタＱ１，Ｑ２のゲートに接続され、両
トランジスタＱ１，Ｑ２はソースが互いに接続され、そ
の接続点は両トランジスタＱ１，Ｑ２にバイアス電流を
供給する第１電流源１４を介して高電位電源ＶＤに接続
されている。また、両入力端子１１，１２は第２差動対
１５を構成するＮチャネルＭＯＳトランジスタＱ３，Ｑ
４のゲートに接続され、両トランジスタＱ３，Ｑ４のソ
ースは互いに接続され、その接続点は両トランジスタＱ
３，Ｑ４にバイアス電流を供給する第２電流源１６を介
して低電位電源ＧＮＤに接続されている。

【０００４】トランジスタＱ１，Ｑ２のドレインは、第
１カレントミラー回路１７を構成する一対のＮＭＯＳト
ランジスタＱ５，Ｑ６を介して低電位電源ＧＮＤに接続
されている。両トランジスタＱ５，Ｑ６はゲートが互い
に接続され、その接続点はトランジスタＱ５のドレイン
に接続されている。

【０００５】トランジスタＱ６のドレインは出力段のＮ
ＭＯＳトランジスタＱ７のゲートに接続されている。ト
ランジスタＱ７のソースは低電位電源ＧＮＤに接続さ
れ、ドレインは抵抗Ｒ１を介して高電位電源ＶＤに接続
されている。更に、トランジスタＱ７のドレインは出力
端子１８に接続されている。

【０００６】トランジスタＱ３，Ｑ４のドレインは、第
２及び第３カレントミラー回路１９，２０に接続されい
てる。第２カレントミラー回路１９は一対のＰＭＯＳト
ランジスタＱ８，Ｑ９により構成され、トランジスタＱ
３のドレインはトランジスタＱ８を介して高電位電源Ｖ
Ｄに接続されている。トランジスタＱ９のソースは高電
位電源ＶＤに接続され、ドレインはトランジスタＱ６の
ドレインに接続されている。

【０００７】第３カレントミラー回路２０は一対のＰＭ
ＯＳトランジスタＱ１０，Ｑ１１により構成され、トラ
ンジスタＱ４のドレインはトランジスタＱ１０を介して
高電位電源ＶＤに接続されている。トランジスタＱ１１
のソースは高電位電源ＶＤに接続され、ドレインはトラ
ンジスタＱ５のドレインに接続されている。

【０００８】第１及び第２電流源１４，１６は、図示し
ない制御回路により、図４に示すように入力電圧ＶＩＮ
（ＶＩＮ＋，ＶＩＮ−）に応じてバイアス電流Ｉ１，Ｉ
２を流すように制御される。

【０００９】即ち、第１及び第２入力電圧ＶＩＮ−，Ｖ
ＩＮ＋が低電圧の時にはトランジスタＱ１，Ｑ２による
第１差動対１３にて出力段のトランジスタＱ５，Ｑ６を
駆動し、入力電圧ＶＩＮ＋，ＶＩＮ−が高電圧の時には
トランジスタＱ３，Ｑ４による第２差動対１５にてトラ
ンジスタＱ５，Ｑ６を駆動している。

【００１０】このように、第１及び第２電流源１４，１
６のバイアス電流Ｉ１，Ｉ２の電流値の合計を常に一定
とするように制御する。これにより、出力段のトランジ
スタＱ５，Ｑ６にそれぞれ流れる電流Ｉ５，Ｉ６は、入
力電圧ＶＩＮ＋，ＶＩＮ−に電位差が無い場合、それら
の電位に関わらず一定電流となる。

【００１１】

【発明が解決しようとする課題】しかしながら、第１差
動対１３のトランジスタＱ１，Ｑ２に流れる電流は直接
出力段のトランジスタＱ５，Ｑ６に供給されるのに対し
て、第２差動対１５のトランジスタＱ３，Ｑ４に流れる
電流は第２及び第３カレントミラー回路１９，２０を介
してトランジスタＱ５，Ｑ６に供給される。このため、
過渡的には、第２及び第３カレントミラー回路１９，２
０の動作時間分だけ第１及び第２差動対１３，１５から
トランジスタＱ５，Ｑ６への伝達時間に差が生じ、それ
によりトランジスタＱ５，Ｑ６に流れる電流は定電流と
ならない。

【００１２】従って、両入力電圧ＶＩＮ＋，ＶＩＮ−の
電位差をゼロに保ちそれらの電圧絶対値を変化させた場
合、第１及び第２電流源１４，１６の動作／非動作を切
替える時に、電流Ｉ５，Ｉ６が過渡的に変動し、出力段
トランジスタＱ７に流れる電流が変動する。これによ
り、オペアンプ回路１１の同相信号除去比（ＣＭＲＲ）
の低下を招いていた。

【００１３】また、第１電流源１４と第２電流源１６の
両方を使用している領域、即ち第１及び第２差動対１
３，１５のトランジスタＱ１〜Ｑ４が機能している領域
においては、第１電流源１４による出力段制御と、第２
電流源１６による出力段制御が同時に行われている。従
って、この領域においては、第２電流源１６側による出
力段制御は、第１電流源１４側に対し入出力間に反応の
遅れを生じる。このことは、アンプ回路全体としての周
波数特性を低下させる原因となる。

【００１４】本発明は上記問題点を解決するためになさ
れたものであって、その目的は同相信号除去比と周波数
特性の向上を図ることのできるレイル・ツー・レイル型
オペアンプ回路を提供することにある。

【００１５】

【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明によれば、第１差動対の第１
及び第２トランジスタと、第２差動対の第３及び第４ト
ランジスタは出力段の第５及び第６トランジスタに接続
される。制御回路は、第１及び第２バイアス電流の合計
値を一定に、かつ第２，第３及び第４バイアス電流の値
を同一とするように前記第１乃至第４電流源を制御す
る。これにより、第１及び第２入力電圧が同一電圧であ
る場合に、それら電圧の絶対値に関わらず第５及び第６
トランジスタへ流れる電流が一定になる。

【００１６】なお、請求項２に記載の発明のように、前
記第５及び第６トランジスタを同一抵抗値を有する抵抗
素子に置換えることで、動作速度が速くなる。また、制
御回路は、請求項３に記載の発明のように、前記第１及
び第２電流源の合計電流値と同一の定電流を流す定電流
源と、前記第１及び第２入力電圧と基準電圧を比較し、
その比較結果に基づいて前記定電流源の電流を前記バイ
アス電流に対応する第１の電流と前記第２乃至第４バイ
アス電流に対応する第２の電流とに分配する分配回路と
を備える。

【００１７】また、トランジスタの全て又は一部は、請
求項４に記載の発明のように、ＮチャネルＭＯＳトラン
ジスタがＮＰＮバイポーラトランジスタに、Ｐチャネル
ＭＯＳトランジスタがＰＮＰバイポーラトランジスタに
置換えられる。

【００１８】

【発明の実施の形態】以下、本発明を具体化した一実施
の形態を図１及び図２に従って説明する。図１は、本実
施形態のレイル・ツー・レイル型オペアンプ回路３０の
回路図である。

【００１９】オペアンプ回路３０の反転入力端子（負入
力端子）３１には第１入力電圧ＶＩＮ−が印加され、非
反転入力端子（正入力端子）３２には第２入力電圧ＶＩ
Ｎ＋が印加されている。両入力端子３１，３２は第１差
動対３３を構成するＰチャネルＭＯＳトランジスタＱ２
１，Ｑ２２のゲートに接続され、両トランジスタＱ２
１，Ｑ２２はソースが互いに接続され、その接続点は両
トランジスタＱ２１，Ｑ２２にバイアス電流を供給する
第１電流源３４を介して高電位電源ＶＤに接続されてい
る。また、両入力端子３１，３２は第２差動対３５を構
成するＮチャネルＭＯＳトランジスタＱ２３，Ｑ２４の
ゲートに接続され、両トランジスタＱ２３，Ｑ２４のソ
ースは互いに接続され、その接続点は両トランジスタＱ
２３，Ｑ２４にバイアス電流を供給する第２電流源３６
を介して低電位電源ＧＮＤに接続されている。

【００２０】トランジスタＱ２１，Ｑ２２のドレイン
は、第１カレントミラー回路３７を構成する一対のＮＭ
ＯＳトランジスタＱ２５，Ｑ２６のドレインにそれぞれ
接続されている。それらトランジスタＱ２５，Ｑ２６の
ドレインには、トランジスタＱ２３，Ｑ２４のドレイン
が接続されている。

【００２１】即ち、第１入力電圧ＶＩＮ−がゲートに印
加されるトランジスタＱ２１，Ｑ２３のドレインは互い
に接続され、その接続点は出力段のトランジスタＱ２５
のドレインに接続されている。また、第２入力電圧ＶＩ
Ｎ＋がゲートに印加されるトランジスタＱ２２，Ｑ２４
のドレインは互いに接続され、その接続点は出力段のト
ランジスタＱ２６のドレインに接続されている。

【００２２】両トランジスタＱ２５，Ｑ２６はゲートが
互いに接続され、その接続点はトランジスタＱ２５のド
レインに接続されている。トランジスタＱ２５のソース
は低電位電源ＧＮＤに接続され、ドレインは第３電流源
３８を介して高電位電源ＶＤに接続されている。トラン
ジスタＱ２６のソースは低電位電源ＧＮＤに接続され、
ドレインは第４電流源３９を介して高電位電源ＶＤに接
続されている。

【００２３】トランジスタＱ２６のドレインは最終出力
段のＮＭＯＳトランジスタＱ２７のゲートに接続されて
いる。トランジスタＱ２７のソースは低電位電源ＧＮＤ
に接続され、ドレインは抵抗Ｒ１１を介して高電位電源
ＶＤに接続されている。更に、トランジスタＱ２７のド
レインは出力端子４０に接続されている。

【００２４】第１及び第２電流源３４，３６は、図２の
制御回路４１により、図４に示すように入力電圧ＶＩＮ
（ＶＩＮ＋，ＶＩＮ−）に応じて流すバイアス電流Ｉ１
１，Ｉ１２の合計値が一定値となるように制御される。
第３及び第４電流源３８，３９は、制御回路４１によ
り、第２電流源３６のバイアス電流Ｉ１２と実質的に同
一の電流Ｉ１３，Ｉ１４を流すように制御される。

【００２５】次に、上記のように構成されたオペアンプ
回路３０の動作原理を説明する。第１電流源３４が流す
バイアス電流Ｉ１１は、第１差動対３３のトランジスタ
Ｑ２１，Ｑ２２を介して第１カレントミラー回路３７の
トランジスタＱ２５，Ｑ２６に供給される。同様に、第
２電流源３６が流すバイアス電流Ｉ１２は、第２差動対
３５のトランジスタＱ２３，Ｑ２４を介して第１カレン
トミラー回路３７のトランジスタＱ２５，Ｑ２６に供給
される。

【００２６】従って、第１電流源３４と第２電流源３６
による電流は合流し、それらの接続点から電流Ｉａ，Ｉ
ｂが出力段のトランジスタＱ２５，Ｑ２６へ供給され
る。第１電流源３４と第２電流源３６は、その電流値の
合計が常に一定となるように制御されている。更に、第
２〜第４電流源３６，３８，３９は、実質的に同一の電
流Ｉ１２〜Ｉ１４を流すように制御されている。

【００２７】第１電流源３４と第２電流源３６との合計
電流をＩＲとして、正負入力電圧が同一な場合の電流Ｉ
２５及びＩ２６を、図中の矢印の向きを電流の正方向と
して解析する。

【００２８】（１）Ｉ１２＝０の場合Ｉ１１＋Ｉ１２＝ＩＲにより、Ｉ１１＝ＩＲとなり、Ｉ１２＝Ｉ１３＝Ｉ１４により、Ｉ１２＝Ｉ１３＝Ｉ１４＝０となる。そして、同一電圧値の第１及び第２入力電圧Ｖ
ＩＮ＋，ＶＩＮ−が供給されているため、第１差動対３
３のトランジスタＱ２１，Ｑ２２は同一値の電流を流
す。従って、Ｉａ＝０．５×ＩＲＩｂ＝０．５×ＩＲゆえに、Ｉ２５＝０．５×ＩＲＩ２６＝０．５×ＩＲとなる。

【００２９】（２）Ｉ１１＝Ｉ１２の場合、同様にＩ１
１＋Ｉ１２＝ＩＲにより、Ｉ１１＝Ｉ１２＝０．５×ＩＲＩ１２＝Ｉ１３＝Ｉ１４により、Ｉ１２＝Ｉ１３＝Ｉ１４＝０．５×ＩＲ従って、Ｉａ＝０Ｉｂ＝０ゆえに、Ｉ２５＝Ｉ１３＝０．５×ＩＲＩ２６＝Ｉ１４＝０．５×ＩＲとなる。

【００３０】（３）Ｉ１１＝０の場合、同様にＩ１１＋
Ｉ１２＝ＩＲにより、Ｉ１２＝ＩＲＩ１２＝Ｉ１３＝Ｉ１４により、Ｉ１２＝Ｉ１３＝Ｉ１４＝ＩＲ従って、Ｉａ＝０．５×（−ＩＲ）Ｉｂ＝０．５×（−ＩＲ）ゆえに、Ｉ２５＝Ｉ１３＝０．５×ＩＲＩ２６＝Ｉ１４＝０．５×ＩＲとなる。

【００３１】以上のように、出力段トランジスタＱ２
５，Ｑ２６への電流Ｉ２５，Ｉ２６は、第１電流源３４
の電流Ｉ１１と第２電流源３６の電流Ｉ１２への分配比
によらず一定となる。

【００３２】そして、本実施形態では、第１電流源３４
の電流Ｉ１１は第１差動対３３を介して出力段のトラン
ジスタＱ２５，Ｑ２６に伝えられ、第２電流源３６の電
流Ｉ１２は第２差動対３５を介してトランジスタＱ２
５，Ｑ２６に伝えられる。これにより、第１電流源３４
の電流Ｉ１１に基づく出力段トランジスタＱ２５，Ｑ２
６の制御と、第２電流源３６の電流Ｉ１２に基づく出力
段制御とに時間差が生じないため、同相信号除去比が従
来に比べて向上する。

【００３３】次に、本実施形態のオペアンプ回路３０の
詳細を図２に従って説明する。先ず、制御回路４１の構
成を説明する。制御回路４１は、一定の電流ＩＲを流す
定電流源５１と、その電流ＩＲを第１及び第２入力電圧
ＶＩＮ−，ＶＩＮ＋の電位に基づいて第１及び第２電流
源３４，３６のバイアス電流Ｉ１１，Ｉ１２を制御する
ためのバイアス電流制御回路５２を含む。

【００３４】バイアス電流制御回路５２は、ＮＭＯＳト
ランジスタＱ３１，Ｑ３２，Ｑ３３により構成され、そ
れらのソースは定電流源５１を介して低電位電源ＧＮＤ
に接続されている。第１トランジスタＱ３１のゲートに
は基準電圧ＶＲが印加され、第２トランジスタＱ３２の
ゲートには第１入力電圧ＶＩＮ−が印加され、第３トラ
ンジスタＱ３３のゲートには第２入力電圧ＶＩＮ＋が印
加されている。これにより、バイアス電流制御回路５２
は、基準電圧ＶＲと第１及び第２入力電圧ＶＩＮ−，Ｖ
ＩＮ＋とを比較し、一定電流ＩＲを第１及び第２電流源
３４，３６に分配する。

【００３５】第１トランジスタＱ３１のドレインはＰＭ
ＯＳトランジスタＱ３４，Ｑ３５を介して高電位電源Ｖ
Ｄに接続されている。トランジスタＱ３４はゲートにバ
イアス電圧ＶＢが印加され、トランジスタＱ３５はゲー
トとドレインがトランジスタＱ３４を介して接続されて
いる。また、トランジスタＱ３５のゲートは第１電流源
３４に接続されている。

【００３６】第２及び第３トランジスタＱ３２，Ｑ３３
のドレインは互いに接続され、その接続点はＰＭＯＳト
ランジスタＱ３６，Ｑ３７を介して高電位電源ＶＤに接
続されている。トランジスタＱ３６はゲートにバイアス
電圧ＶＢが印加され、トランジスタＱ３７はゲートとド
レインがトランジスタＱ３６を介して接続されている。
また、トランジスタＱ３７のゲートはトランジスタＱ３
８と第３及び第４電流源３８，３９に接続されている。

【００３７】トランジスタＱ３８はソースが高電位電源
ＶＤに接続され、ドレインがＰＭＯＳトランジスタＱ３
９を介して第２電流源３６に接続されている。トランジ
スタＱ３８はトランジスタＱ３７とともにカレントミラ
ー回路を構成し、バイアス電流制御回路５２の第２及び
第３トランジスタＱ３２，Ｑ３３に流れる電流と実質的
に同一値の電流を第２電流源３６に供給する。

【００３８】第１電流源３４は、ＰＭＯＳトランジスタ
Ｑ４１，Ｑ４２から構成され、トランジスタＱ４１のソ
ースは高電位電源ＶＤに接続され、ドレインはバイアス
電圧ＶＢを受けるトランジスタＱ４２を介して第１差動
対３３に接続されている。トランジスタＱ４１のゲート
は制御回路４１のトランジスタＱ３５のゲートに接続さ
れている。これによりトランジスタＱ４１はトランジス
タＱ３５とカレントミラー回路を構成し、バイアス電流
制御回路５２の第１トランジスタＱ３１に流れる電流と
実質的に同一値のバイアス電流Ｉ１１を流す。

【００３９】第２電流源３６は、ＮＭＯＳトランジスタ
Ｑ４３，Ｑ４４から構成されている。トランジスタＱ４
３のソースは低電位電源ＧＮＤに接続され、ドレインは
制御回路４１のトランジスタＱ３９を介してトランジス
タＱ３８のドレインに接続されている。トランジスタＱ
４３のゲートはドレインに接続されるとともにトランジ
スタＱ４４のゲートに接続されている。そのトランジス
タＱ４４のソースは低電位電源ＧＮＤに接続され、ドレ
インは第２差動対３５に接続されている。これにより、
トランジスタＱ４３，Ｑ４４はカレントミラー回路を構
成し、トランジスタＱ３８に流れる電流、即ちバイアス
電流制御回路５２の第２及び第３トランジスタＱ３２，
Ｑ３３に流れる電流の合計値と実質的に同一値のバイア
ス電流Ｉ１２を流す。

【００４０】第３電流源３８は、ＰＭＯＳトランジスタ
Ｑ４５，Ｑ４６から構成され、トランジスタＱ４５のソ
ースは高電位電源ＶＤに接続され、ドレインはバイアス
電圧ＶＢを受けるトランジスタＱ４６を介してトランジ
スタＱ２５に接続されている。トランジスタＱ４５のゲ
ートは制御回路４１のトランジスタＱ３７のゲートに接
続されている。これによりトランジスタＱ４５はトラン
ジスタＱ３７とカレントミラー回路を構成し、バイアス
電流制御回路５２の第２及び第３トランジスタＱ３２，
Ｑ３３に流れる電流の合計値と実質的に同一値のバイア
ス電流Ｉ１３を流す。

【００４１】第４電流源３９は、ＰＭＯＳトランジスタ
Ｑ４７，Ｑ４８から構成され、トランジスタＱ４７のソ
ースは高電位電源ＶＤに接続され、ドレインはバイアス
電圧ＶＢを受けるトランジスタＱ４８を介してトランジ
スタＱ２６に接続されている。トランジスタＱ４７のゲ
ートは制御回路４１のトランジスタＱ３７のゲートに接
続されている。これによりトランジスタＱ４７はトラン
ジスタＱ３７とカレントミラー回路を構成し、バイアス
電流制御回路５２の第２及び第３トランジスタＱ３２，
Ｑ３３に流れる電流の合計値と実質的に同一値のバイア
ス電流Ｉ１４を流す。

【００４２】それぞれゲートにバイアス電圧ＶＢを受け
るトランジスタＱ３４，Ｑ３６，Ｑ３９，Ｑ４２，Ｑ４
６，Ｑ４８は、高電位電源ＶＤに接続されたトランジス
タＱ３５，Ｑ４１からなるカレントミラー回路と、トラ
ンジスタＱ３７，Ｑ３８，Ｑ４５，Ｑ４７からなるカレ
ントミラー回路とに対するカスケード段を構成してい
る。

【００４３】次に、上記の構成によるオペアンプ回路３
０の静的状態（第１及び第２入力電圧ＶＩＮ−，ＶＩＮ
＋が同一電圧）における動作を説明する。尚、定電流源
５１の電流ＩＲの値をＡとし、第１及び第２差動対３
３，３５のトランジスタＱ２１〜Ｑ２４と出力段のトラ
ンジスタＱ２５，Ｑ２６に流れる電流をそれぞれＩ２１
〜Ｉ２６とする。

【００４４】・基準電圧ＶＲ＞入力電圧ＶＩＮ＋，ＶＩ
Ｎ−の場合、定電流ＩＲは第１トランジスタＱ３１側へ
多く分配される。例えば、第１トランジスタＱ３１の通
過電流値を０．８Ａ，第２及び第３トランジスタＱ３
２，Ｑ３３の通過電流値の合計を０．２Ａとする。

【００４５】第１トランジスタＱ３１の通過電流はトラ
ンジスタＱ３５，Ｑ４１のカレントミラー回路により第
１差動対３３のトランジスタＱ２１，Ｑ２２へと供給さ
れる。静的状態であることから、入力端子電圧ＶＩＮ
＋，ＶＩＮ−は同一電圧であり、トランジスタＱ２１，
Ｑ２２は入力電流を均等に分配する。これによりＩ２１
＝Ｉ２２＝０．４Ａとなる。

【００４６】第２及び第３トランジスタＱ３２，Ｑ３３
の通過電流は、トランジスタＱ３７，Ｑ３８，Ｑ４３，
Ｑ４４のカレントミラーにより第２差動対３５のトラン
ジスタＱ２３，Ｑ２４へ供給される。トランジスタＱ２
１，Ｑ２２と同様にトランジスタＱ２３，Ｑ２４は入力
電流を均等に分配する。これにより、Ｉ２４＝Ｉ２３＝
０．１Ａとなる。

【００４７】トランジスタＱ３８と同時にトランジスタ
Ｑ４５，Ｑ４７もミラーし、Ｉ１３＝Ｉ１４＝０．２Ａ
となる。出力段への電流Ｉ２５，Ｉ２６はそれぞれ前記
電流を加減算し、となり、となる。

【００４８】・基準電圧ＶＲ＝入力電圧ＶＩＮ＋，ＶＩ
Ｎ−の場合、定電流ＩＲは第１トランジスタＱ３１側と
第２及び第３トランジスタＱ３２，Ｑ３３側とに均等に
分配される。

【００４９】トランジスタＱ３１の通過電流はトランジ
スタＱ３５，Ｑ４１のカレントミラーによりトランジス
タＱ２１，Ｑ２２へと供給される。静的状態であること
から、入力端子電圧ＶＩＮ＋，ＶＩＮ−は同一電圧であ
り、第１差動対３３のトランジスタトランジスタＱ２
１，Ｑ２２は入力電流を均等に分配する。これによりＩ
２１＝Ｉ２２＝０．２５Ａとなる。

【００５０】トランジスタＱ３２及びＱ３３通過電流
は、トランジスタＱ３７，Ｑ３８，Ｑ４３，Ｑ４４のカ
レントミラーによりトランジスタＱ３，Ｑ４へ供給され
る。トランジスタＱ１，Ｑ２と同様にトランジスタＱ
３，Ｑ４は入力電流を均等に分配する。これにより、Ｉ
２４＝Ｉ２３＝０．２５Ａとなる。

【００５１】トランジスタＱ３８と同時にトランジスタ
Ｑ４５，Ｑ４７もミラーし、Ｉ１３＝Ｉ１４＝０．５Ａ
となる。出力段への電流Ｉ２５，Ｉ２６はそれぞれ前記
電流を加減算し、となり、となる。

【００５２】・基準電圧ＶＲ＜入力電圧ＶＩＮ＋，ＶＩ
Ｎ−の場合、定電流ＩＲはトランジスタＱ３１側へ少な
く分配される。例えば、第１トランジスタＱ３１の通過
電流を０．２Ａ，第２及び第３トランジスタＱ３２，Ｑ
３３の通過電流の合計を０．８Ａとする。

【００５３】第１トランジスタＱ３１の通過電流はトラ
ンジスタＱ３５，Ｑ４１のカレントミラーにより第１差
動対３３のトランジスタＱ２１，Ｑ２２へと供給され
る。静的状態であることから、入力端子電圧ＶＩＮ＋，
ＶＩＮ−は同一電圧であり、トランジスタＱ２１，Ｑ２
２は入力電流を均等に分配する。これによりＩ２２＝Ｉ
２１＝０．１Ａとなる。

【００５４】第２及び第３トランジスタＱ３２，Ｑ３３
の通過電流は、トランジスタＱ３７，Ｑ３８，Ｑ４３，
Ｑ４４のカレントミラーにより第２差動対３５のトラン
ジスタＱ２３，Ｑ２４へ供給される。トランジスタＱ２
１，Ｑ２２と同様にトランジスタＱ２３，Ｑ２４は入力
電流を均等に分配する。これにより、Ｉ２４＝Ｉ２３＝
０．４Ａとなる。

【００５５】トランジスタＱ３８と同時にトランジスタ
Ｑ４５，Ｑ４７もミラーし、Ｉ１３＝Ｉ１４＝０．８Ａ
となる。出力段への電流Ｉ２５，Ｉ２６はそれぞれ前記
電流を加減算し、となり、となる。

【００５６】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。（１）第１及び第２差動対３３，３５にバイアス電流を
供給する第１及び第２電流源３４，３６と、出力段のト
ランジスタＱ５，Ｑ６にバイアス電流を供給する第３及
び第４電流源３８，３９とを、第１及び第２入力電圧Ｖ
ＩＮ−，ＶＩＮ＋の電位に基づいて、第１及び第２電流
源３４，３５のバイアス電流Ｉ１１，Ｉ１２の合計値が
一定となるように、かつ第２乃至第４電流源３５，３
８，３９のバイアス電流Ｉ１２，Ｉ１３，Ｉ１４が同一
値となるように制御するようにした。その結果、出力段
のトランジスタＱ２５，Ｑ２６に流れる電流Ｉ２５，Ｉ
２６を第１及び第２入力電圧ＶＩＮ−，ＶＩＮ＋に関わ
らず一定にすることができ、同相信号除去比を向上させ
ることができる。

【００５７】（２）第１入力電圧ＶＩＮ−を受ける第１
及び第２差動対３３，３５のトランジスタＱ２１，Ｑ２
３を出力段のトランジスタＱ２５に直接接続し、第２入
力電圧ＶＩＮ＋を受ける第１及び第２差動対３３，３５
のトランジスタＱ２２，Ｑ２４を出力段のトランジスタ
Ｑ２６に直接接続した。その結果、第１及び第２差動対
３３，３５による出力段制御に時間差が生じないため、
周波数特性を向上させることができる。

【００５８】尚、前記実施形態は、以下の態様に変更し
てもよい。 ○上記実施形態において、出力段のトランジスタＱ２
５，Ｑ２６を同一抵抗値を有する抵抗素子に置換えて実
施しても良く、これによりオペアンプ回路の動作を速く
することができる。また、その場合、出力段トランジス
タＱ７と同様に、抵抗と第３電流源３８の間にゲートが
接続された出力段トランジスタを備えることで、反転出
力信号を得る、即ち相補出力端子をオペアンプ回路を提
供することができる。

【００５９】○上記実施形態のトランジスタの全て又は
一部を、ＮチャネルＭＯＳトランジスタをＮＰＮバイポ
ーラトランジスタに、ＰチャネルＭＯＳトランジスタを
ＰＮＰバイポーラトランジスタに置換えて実施しても良
い。

【００６０】

【発明の効果】以上詳述したように、本発明によれば、
出力段の第５及び第６トランジスタに流れる電流を第１
及び第２入力電圧に関わらず一定にすることができるた
め、同相信号除去比を向上させることができる。

【００６１】また、第１及び第２入力電圧を受ける第１
及び第２差動対のトランジスタを出力段の第５及び第６
トランジスタに直接接続したため、第１及び第２差動対
による出力段制御に差が生じないため、周波数特性を向
上させることができる。

【図面の簡単な説明】

【図１】一実施形態のオペアンプ回路の回路図であ
る。

【図２】一実施形態の詳細な回路図である。

【図３】従来のオペアンプ回路の回路図である。

【図４】バイアス電流の分配制御例を示す波形図であ
る。

【符号の説明】

３３，３５第１及び第２差動対３４，３６，３８，３９第１〜第４電流源４１制御回路５１定電流源５２分配回路Ｉ１１〜Ｉ１４第１〜第４バイアス電流Ｑ２１〜Ｑ２６第１〜第６トランジスタＶＩＮ− 第１入力電圧ＶＩＮ＋第２入力電圧ＶＲ基準電圧

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5J066 AA01 AA47 CA53 CA61 FA08 FA10 HA10 HA17 HA25 KA00 KA05 KA07 KA09 MA21 ND01 ND12 ND22 ND23 PD02 TA02

Claims

【特許請求の範囲】

【請求項１】第１及び第２入力電圧をそれぞれ受ける
第１の型の第１及び第２トランジスタからなる第１差動
対と、前記第１及び第２入力電圧をそれぞれ受ける第２の型の
第３及び第４トランジスタからなる第２差動対と、前記第１入力電圧により制御される前記第１及び第３ト
ランジスタの出力を受ける第５トランジスタと、前記第２入力電圧により制御される前記第２及び第４ト
ランジスタの出力を受ける第６トランジスタと、前記第１差動対に第１バイアス電流を供給する第１電流
源と、前記第２差動対に第２バイアス電流を供給する第２電流
源と、前記第５トランジスタに第３バイアス電流を供給する第
３電流源と、前記第６トランジスタに第４バイアス電流を供給する第
４電流源と、前記第１及び第２入力電圧が入力され、前記第１及び第
２バイアス電流の合計値を一定に、かつ第２，第３及び
第４バイアス電流の値を同一とするように前記第１乃至
第４電流源を制御する制御回路と、を備えたことを特徴
とするオペアンプ回路。
【請求項２】前記第５及び第６トランジスタを同一抵
抗値を有する抵抗素子に置換えたことを特徴とする請求
項１に記載のオペアンプ回路。
【請求項３】前記制御回路は、前記第１及び第２電流
源の合計電流値と同一の定電流を流す定電流源と、前記第１及び第２入力電圧と基準電圧を比較し、その比
較結果に基づいて前記定電流源の電流を前記バイアス電
流に対応する第１の電流と前記第２乃至第４バイアス電
流に対応する第２の電流とに分配する分配回路とを備え
たことを特徴とする請求項１又は２に記載のオペアンプ
回路。
【請求項４】前記トランジスタの全て又は一部を、Ｎ
チャネルＭＯＳトランジスタをＮＰＮバイポーラトラン
ジスタに、ＰチャネルＭＯＳトランジスタをＰＮＰバイ
ポーラトランジスタに置換えたことを特徴とする請求項
１に記載のオペアンプ回路。