JP3863355B2 - オペアンプ回路のバイアス電流制御方法、オペアンプ回路及び半導体装置 - Google Patents
オペアンプ回路のバイアス電流制御方法、オペアンプ回路及び半導体装置 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、電子機器全般に広く使用されている基本動作回路であり入力電圧範囲が広く出力振幅を電源電圧までとることのできるレイル・ツー・レイル(RAIL to RAIL)型オペアンプ回路に関するものである。
【０００２】
近年の電子回路は、低消費電力化、低ノイズ化のために、低電源電圧化が要求されている。電子回路を構成するオペアンプ回路を低電源電圧化しようとすると、入力電圧範囲が狭くなる。このようなオペアンプ回路をボルテージホロア接続した場合、正負電源電圧範囲近くまで出力振幅が得られない。このため、入力電圧範囲を正負電源電圧範囲近傍まで広げたレイル・ツー・レイル型オペアンプ回路が用いられるようになってきている。
【０００３】
【従来の技術】
図５は、従来のレイル・ツー・レイル型オペアンプ回路１０の回路図である。オペアンプ回路１０は、入力段回路１１、出力段回路１２、制御回路１３から構成されている。
【０００４】
入力段回路１１は、第１及び第２入力差動対２１，２２、第１及び第２電流源２３，２４を含む。
第１入力差動対２１は低入力電圧時用の差動対であり、ＰチャネルＭＯＳトランジスタＱ１，Ｑ２から構成される。各トランジスタＱ１，Ｑ２のゲートは非反転入力端子（正入力端子）Ｔ１と反転入力端子（負入力端子）Ｔ２にそれぞれ接続され、第１入力電圧ＶＩＮ＋と第２入力電圧ＶＩＮ−が印加される。両トランジスタＱ１，Ｑ２はソースが互いに接続され、その接続点は両トランジスタＱ１，Ｑ２にバイアス電流を供給する第１電流源２３を介して高電位電源ＶＤに接続されている。
【０００５】
第２入力差動対２２は高入力電圧時用の差動対であり、ＮチャネルＭＯＳトランジスタＱ３，Ｑ４から構成される。各トランジスタＱ３，Ｑ４のゲートは第１及び第２入力端子Ｔ１，Ｔ２にそれぞれ接続され、第１入力電圧ＶＩＮ＋と第２入力電圧ＶＩＮ−が印加される。両トランジスタＱ３，Ｑ４のソースは互いに接続され、その接続点は両トランジスタＱ３，Ｑ４にバイアス電流を供給する第２電流源２４を介して低電位電源ＶＳに接続されている。
【０００６】
第１入力差動対２１を構成するトランジスタＱ１，Ｑ２のドレインは出力段回路１２の第１カレントミラー回路２５に直接接続され、第２入力差動対２２を構成するトランジスタＱ３，Ｑ４のドレインは第２及び第３カレントミラー回路２６，２７を介して第１カレントミラー回路２５に接続されている。
【０００７】
第１カレントミラー回路２５は出力段のＮＭＯＳトランジスタＱ５のゲートに接続され、そのトランジスタＱ５のソースは低電位電源ＶＳに接続され、ドレインは抵抗Ｒ１を介して高電位電源ＶＤに接続されている。トランジスタＱ５と抵抗Ｒ１の間のノードは出力端子Ｔ３に接続され、その出力端子Ｔ３から出力信号ＯＵＴが出力される。
【０００８】
第１電流源２３はＰＭＯＳトランジスタＱ８から構成され、トランジスタＱ８のソースは高電位電源ＶＤに接続され、ドレインは第１入力差動対２１を構成するトランジスタＱ１，Ｑ２間のノードに接続され、ゲートは制御回路１３に接続されている。
【０００９】
第２電流源２４はカレントミラー接続されたＮＭＯＳトランジスタＱ９，Ｑ１０から構成され、両トランジスタＱ９，Ｑ１０のソースは低電位電源ＶＳに接続されている。入力側トランジスタＱ９のドレインは制御回路１３に接続され、出力側トランジスタＱ１０のドレインは第２入力差動対２２を構成するトランジスタＱ３，Ｑ４間のノードに接続されている。
【００１０】
制御回路１３は、第１入力電圧ＶＩＮ＋に応答して、図６に示すように、第１及び第２電流源２３，２４から第１及び第２入力差動対２１，２２に供給する第１及び第２バイアス電流Ｉ１，Ｉ２を、それらの合計値が一定値となるように制御する。
【００１１】
制御回路１３は、一定の電流Ｉを流すように設定された定電流源２８を備え、その電流Ｉを差動対２９により第１入力電圧ＶＩＮ＋に基づいて第１及び第２バイアス電流Ｉ１，Ｉ２に分配する。
【００１２】
即ち、差動対２９は一対のＮＭＯＳトランジスタＱ１１，Ｑ１２から構成され、両トランジスタＱ１１，Ｑ１２のソースは互いに接続され、その接続点は定電流源２８を介して低電位電源ＶＳに接続されている。トランジスタＱ１１のゲートは高電位電源ＶＤと低電位電源ＶＳの間に直列接続された抵抗Ｒ１１，Ｒ１２による基準電圧Ｖａが印加され、トランジスタＱ１２のゲートには第１入力電圧ＶＩＮ＋が印加されている。従って、トランジスタＱ１１，Ｑ１２には、第１入力電圧ＶＩＮ＋と基準電圧Ｖａの大小関係に応じたバイアス電流Ｉ１１，Ｉ１２が流れる。
【００１３】
トランジスタＱ１１のドレインはＰＭＯＳトランジスタＱ１３のドレインに接続されている。トランジスタＱ１３のソースは高電位電源ＶＤに接続され、ゲートは自身のドレインと第１電流源２３のトランジスタＱ８のゲートに接続されている。従って、トランジスタＱ８及びＱ１３はカレントミラー回路を構成し、トランジスタＱ８に流れるバイアス電流Ｉ１を差動対２９のトランジスタＱ１１に流れる電流Ｉ１１は実質的に同一値とする。
【００１４】
トランジスタＱ１２のドレインはカレントミラー回路３０の入力側のＰＭＯＳトランジスタＱ１４のドレインに接続され、カレントミラー回路３０の出力側のＰＭＯＳトランジスタＱ１５のドレインは第２電流源２４のトランジスタＱ９のドレインに接続されている。従って、第２電流源２４のトランジスタＱ１０は、トランジスタＱ１５，Ｑ１４，Ｑ１０により差動対２９のトランジスタＱ１２に流れる電流Ｉ１２と実質的に同一値のバイアス電流Ｉ２を流す。
【００１５】
トランジスタＱ１１，Ｑ１２に流れる電流Ｉ１１，Ｉ１２は定電流源２８が流す電流Ｉを分流したものであるから、第１及び第２バイアス電流Ｉ１，Ｉ２の合計値は一定（＝Ｉ）となる。
【００１６】
そして、第１及び第２入力電圧ＶＩＮ＋，ＶＩＮ−が低電圧であって第１電流源２３が電流Ｉを流す領域（Ｉ１＝Ｉ）の時にはトランジスタＱ１，Ｑ２による第１入力差動対２１にて出力段のトランジスタＱ５，Ｑ６を駆動する。また、入力電圧ＶＩＮ＋，ＶＩＮ−が高電圧であって第２電流源２４が電流Ｉを流す領域（Ｉ２＝Ｉ）の時にはトランジスタＱ３，Ｑ４による第２入力差動対２２にてトランジスタＱ５，Ｑ６を駆動している。
【００１７】
【発明が解決しようとする課題】
ところで、オペアンプ回路１０は、トランジスタＱ５，Ｑ６に流れる電流Ｉ５，Ｉ６の電流値によるノードＮ１，Ｎ２の電圧Ｖ１，Ｖ２に基づいて、最終出力段のトランジスタＱ７を駆動している。そして、第１及び第２入力電圧ＶＩＮ＋，ＶＩＮ−の電位が等しい場合、その電位の絶対値に関わらず出力信号ＯＵＴに電圧変動が生じないことが、特性上、高い同相信号除去比（ＣＭＲＲ:Common Mode Rejection Ratio）を得るために望ましい。
【００１８】
しかしながら、第１入力電圧ＶＩＮ＋の変化に基づく電流Ｉ１１の変動は、トランジスタＱ１３とトランジスタＱ８からなるカレントミラー回路を介してバイアス電流Ｉ１の変動として伝達される。一方、第１入力電圧ＶＩＮ＋の変化に基づく電流Ｉ１２の変動は、カレントミラー回路３０及びカレントミラー回路からなる第２電流源２４（トランジスタＱ９，Ｑ１０）を介してバイアス電流Ｉ２の変動として伝達される。
【００１９】
従って、第１及び第２バイアス電流Ｉ１，Ｉ２の変化に時間的な差が生じる、即ち第１及び第２入力差動対２１，２２の動作に時間的な差が生じる。これにより、過渡的には、トランジスタＱ５，Ｑ６に流れる電流Ｉ５，Ｉ６が定電流にならず、出力段トランジスタＱ７に流れる電流が変動する。このため、オペアンプ回路１０の同相信号除去比低下を招いていた。
【００２０】
また、第１及び第２バイアス電流Ｉ１，Ｉ２の電流切替点は抵抗Ｒ１１，Ｒ１２による抵抗分割にてほぼ一義的に設定されるが、第１及び第２入力差動対２１，２２を構成するＰＭＯＳトランジスタＱ１，Ｑ２及びＮＭＯＳトランジスタＱ３，Ｑ４の動作可能電圧はプロセス条件等の諸条件により変動する。このため、プロセスバラツキ等によって、切り替わった第１又は第２入力差動対２１，２２が動作可能な状態に達していない場合がある。
【００２１】
例えば、プロセスバラツキ等によって第１及び第２入力差動対２１，２２を構成するＰＭＯＳトランジスタＱ１，Ｑ２及びＮＭＯＳトランジスタＱ３，Ｑ４の動作点が基準電圧Ｖａと高電位電源ＶＤとの間になる。すると、第２入力差動対２２のＮＭＯＳトランジスタＱ３，Ｑ４は、第１及び第２バイアス電流Ｉ１，Ｉ２が変化し始めるときの第１及び第２入力電圧ＶＩＮ＋，ＶＩＮ−では動作しない。
【００２２】
従って、第１及び第２入力電圧ＶＩＮ＋，ＶＩＮ−の上昇に伴う第１及び第２バイアス電流Ｉ１，Ｉ２の切替によって第１入力差動対２１のＰＭＯＳトランジスタＱ１，Ｑ２が動作しなくなったとき、第１及び第２入力電圧ＶＩＮ＋，ＶＩＮ−の電位が動作点に達しない、即ち動作可能な状態に達していないため第２入力差動対２２は動作しない。これにより、オペアンプ回路１０の動作不良を招く場合があった。
【００２３】
本発明は上記問題点を解決するためになされたものであって、その目的はプロセスバラツキ等による動作不良の発生を抑え、高い同相信号除去比を得ることのできるオペアンプ回路のバイアス電流制御方法、オペアンプ回路及び半導体装置を提供することにある。
【００２４】
【課題を解決するための手段】
上記目的を達成するため、請求項１〜７記載の発明によれば、第１及び第２入力電圧の少なくとも一方の入力電圧に応じて変化する前記第２バイアス電流と略同一値の第３の電流を生成し、所定の定電流から第３の電流を減算して、第１バイアス電流を生成するようにした。これにより、第１及び第２バイアス電流の変動量の絶対値が等しく合計値が常に一定に制御され、それらバイアス電流の変動に時間的な差が生じない。
【００２５】
制御回路は、請求項３に記載の発明のように、第２の電流源と略同一の第３の電流を流すように接続された第３の電流源と、第３の電流源の第１のトランジスタのドレインにカスケード接続された第２のトランジスタとを備え、第２のトランジスタは第１のトランジスタと同一極性であり、第２のトランジスタのゲートに第１又は第２入力電圧を印加して前記第１のトランジスタの飽和／非飽和を制御して第３の電流を流すようにした。これにより、第２バイアス電流と同一値の第３の電流を容易に生成する。
【００２６】
制御回路は、請求項４に記載の発明のように、第１及び第２バイアス電流の合計値の定電流を流す第２の定電流源と、定電流源と第１の電源との間に接続され、第１電流源のトランジスタとカレントミラー接続された第１のトランジスタと、第２の定電流源と第２の電源との間に接続され、第２電流源のトランジスタとカレントミラー接続された第２のトランジスタと、第２電流源と略同一の電流を流すように第２のトランジスタとカレントミラー接続された第３のトランジスタと、第３のトランジスタとカスケード接続され、ドレインが第１入力差動対と第１電流源との間に接続され、ゲートに第１又は第２入力電圧が印加され、第３のトランジスタと同一極性の第４のトランジスタと、を備える。
【００２７】
また、請求項５に記載の発明は、第１及び第２入力差動対のそれぞれから電流が供給されるカレントミラー回路と、カレントミラー回路の出力側トランジスタのドレインにゲートが接続され、ソースが第２の電源に接続され、ドレインが抵抗を介して第１の電源に接続され、そのドレインから出力信号を出力する出力用トランジスタとからなる出力段を備えた。
【００２８】
請求項２〜５の何れか一項に記載のオペアンプ回路において、全てのトランジスタの各々は、請求項６に記載の発明のように、ＭＯＳトランジスタで構成されるか又はバイポーラトランジスタで構成される。
【００３０】
【発明の実施の形態】
以下、本発明を具体化した一実施の形態を図１〜図３に従って説明する。
図１は、本実施形態のレイル・ツー・レイル(RAIL to RAIL)型オペアンプ回路４０の回路図である。
【００３１】
オペアンプ回路４０は、入力段回路４１、出力段回路４２及び制御回路４３から構成されている。
入力段回路４１は、低入力電圧用差動対（以下、第１入力差動対という）５１、高入力電圧用差動対（以下、第２入力差動対という）５２、高電圧側電流源（以下、第１電流源という）５３、低電圧側電流源（以下、第２電流源という）５４を含む。
【００３２】
第１入力差動対５１はＰチャネルＭＯＳトランジスタＱ２１，Ｑ２２から構成される。各トランジスタＱ２１，Ｑ２２のゲートは非反転入力端子（正入力端子）Ｔ１１と反転入力端子（負入力端子）Ｔ１２にそれぞれ接続され、第１入力電圧ＶＩＮ＋と第２入力電圧ＶＩＮ−が印加される。両トランジスタＱ２１，Ｑ２２はソースが互いに接続され、その接続点は両トランジスタＱ２１，Ｑ２２にバイアス電流を供給する第１電流源５３を介して高電位電源ＶＤに接続されている。そして、両トランジスタＱ２１，Ｑ２２のドレインは出力段回路４２に接続されている。
【００３３】
第２入力差動対５２はＮチャネルＭＯＳトランジスタＱ２３，Ｑ２４から構成される。各トランジスタＱ２３，Ｑ２４のゲートは第１及び第２入力端子Ｔ１１，Ｔ１２にそれぞれ接続され、第１入力電圧ＶＩＮ＋と第２入力電圧ＶＩＮ−が印加される。両トランジスタＱ２３，Ｑ２４のソースは互いに接続され、その接続点は両トランジスタＱ２３，Ｑ２４にバイアス電流を供給する第２電流源５４を介して低電位電源ＶＳに接続されている。そして、両トランジスタＱ２３，Ｑ２４のドレインはそれぞれカレントミラー回路５５，５６を介して出力段回路４２に接続されている。
【００３４】
第１電流源５３はＰＭＯＳトランジスタＱ２５から構成されている。トランジスタＱ２５は、ソースが高電位電源ＶＤに接続され、ドレインが第１入力差動対５１に接続され、ゲートが制御回路４３に接続されている。
【００３５】
第２電流源５４はＮＭＯＳトランジスタＱ２６から構成されている。トランジスタＱ２６は、ソースが低電位電源ＶＳに接続され、ドレインが第２入力差動対５２に接続され、ゲートが制御回路４３に接続されている。
【００３６】
トランジスタＱ２３に接続されるカレントミラー回路５５は一対のＰＭＯＳトランジスタＱ２７，Ｑ２８から構成されている。入力側トランジスタＱ２７は、ソースが高電位電源ＶＤに接続され、ドレインがトランジスタＱ２３に接続され、ゲートがドレインと出力側トランジスタＱ２８のゲートに接続されている。トランジスタＱ２８は、ソースが高電位電源ＶＤに接続され、ドレインが出力段回路４２のカレントミラー回路５７に接続されている。
【００３７】
トランジスタＱ２４に接続されるカレントミラー回路５６は一対のＰＭＯＳトランジスタＱ２９，Ｑ３０から構成されている。入力側トランジスタＱ２９は、ソースが高電位電源ＶＤに接続され、ドレインがトランジスタＱ２４に接続され、ゲートがドレインと出力側トランジスタＱ３０のゲートに接続されている。トランジスタＱ３０は、ソースが高電位電源ＶＤに接続され、ドレインが出力段回路４２のカレントミラー回路５７に接続されている。
【００３８】
出力段回路４２のカレントミラー回路５７は一対のＮＭＯＳトランジスタＱ３１，Ｑ３２から構成されている。トランジスタＱ３１は、ソースが低電位電源ＶＳに接続され、ドレインがトランジスタＱ２２のドレイン及びトランジスタＱ２８のドレインに接続され、ゲートがドレインとトランジスタＱ３２のゲートに接続されている。トランジスタＱ３２は、ソースが低電位電源ＶＳに接続され、ドレインがトランジスタＱ２１のドレイン及びトランジスタＱ３０のドレインに接続されている。更に、トランジスタＱ３２のドレインは出力段トランジスタＱ３３のゲートに接続されている。
【００３９】
出力段トランジスタＱ３３はＮＭＯＳトランジスタからなり、ソースが低電位電源ＶＳに接続され、ドレインが抵抗Ｒ２１を介して高電位電源ＶＤに接続されている。更にトランジスタＱ３３のドレインは出力端子Ｔ１３に接続されている。その出力端子Ｔ１３からは、第１及び第２入力電圧ＶＩＮ＋，ＶＩＮ−に基づく電位を持つ出力信号ＯＵＴが出力される。
【００４０】
制御回路４３は、第１電流源５３が定電流Ｉ１ａを流すように制御するとともに、第２入力電圧ＶＩＮ−に基づいて第２電流源５４が第２入力差動対５２に供給する第２バイアス電流Ｉ２ａと同一値の電流Ｉ２ｂを定電流Ｉ１ａに加算して生成した電流を、第１入力差動対５１に供給する第１バイアス電流Ｉ１ｂとする。
【００４１】
詳述すると、制御回路４３は、定電流源６１，６２、ＰＭＯＳトランジスタＱ４１、ＮＭＯＳトランジスタＱ４２，Ｑ４３，Ｑ４４を含む。第１の定電流源６１は一定の電流Ｉを流すように設定され、トランジスタＱ４１を介して高電位電源ＶＤに接続されるとともに、トランジスタＱ４２を介して低電位電源ＶＳに接続されている。
【００４２】
トランジスタＱ４１は、ソースが高電位電源ＶＤに接続され、ドレインが定電流源６１に接続され、ゲートがドレインと第１電流源５３のトランジスタＱ２５のゲートに接続されている。従って、トランジスタＱ４１及びトランジスタＱ２５はカレントミラー接続され、定電流源６１の電流Ｉと同一値の定電流Ｉ１ａをトランジスタＱ２５に流す。
【００４３】
トランジスタＱ４２はソースが低電位電源ＶＳに接続され、ドレインが定電流源６１に接続され、ゲートがドレインと第２電流源５４のトランジスタＱ２６のゲートに接続されている。
【００４４】
第２の定電流源６２はＮＭＯＳトランジスタＱ４３から構成され、このトランジスタＱ４３には、同一極性のＮＭＯＳトランジスタＱ４４がカスケード接続されている。そして、これらトランジスタＱ４３，Ｑ４４は、第２電流源５４のトランジスタＱ２６及び第２入力差動対Ｑ２３のトランジスタＱ２３と同じ電気的特性を持ち、同様に接続されている。
【００４５】
即ち、トランジスタＱ４３はソースが低電位電源ＶＳに接続され、ドレインがトランジスタＱ４４のソースに接続され、ゲートがトランジスタＱ４２のゲートに接続されている。従って、トランジスタＱ４３はトランジスタＱ４２とカレントミラー接続されている。トランジスタＱ４４はゲートが第１入力端子Ｔ１１に接続されて第１入力電圧ＶＩＮ＋が印加されている。
【００４６】
トランジスタＱ２３のゲート電圧が第１入力電圧ＶＩＮ＋によって制御され、それによりソース電圧、即ちトランジスタＱ２６のドレイン電圧が変更され、トランジスタＱ２６の飽和／非飽和が制御される。同様に、トランジスタＱ４４はゲート電圧が第１入力電圧ＶＩＮ＋によって制御され、それによりソース電圧、即ちトランジスタＱ４３のドレイン電圧が変更され、そのトランジスタＱ４３の飽和／非飽和が制御される。従って、トランジスタＱ４３はトランジスタＱ２６に流れる第２バイアス電流Ｉ２ａと同一値の電流Ｉ２ｂを流す。
【００４７】
トランジスタＱ４４はドレインが第１電流源５３と第１入力差動対５１の間のノードＮ１１に接続されている。従って、第１電流源５３に流れる電流Ｉ１ａは、第１入力差動対５１に供給する第１バイアス電流Ｉ１ｂとトランジスタＱ４４に流れる電流Ｉ２ｂとに分岐される。即ち、第１電流源５３の定電流Ｉ１ａに対して、第２バイアス電流Ｉ２ａと同一値である負の電流Ｉ２ｂを加算することで、第２バイアス電流Ｉ２ａと逆相の第１バイアス電流Ｉ１ｂを生成する。
【００４８】
次に、上記ように構成されたオペアンプ回路４０において、同相の第１及び第２入力電圧ＶＩＮ＋，ＶＩＮ−が入力される場合における第１及び第２バイアス電流Ｉ１ｂ，Ｉ２ａの制御を説明する。
【００４９】
図２は、第１及び第２バイアス電流Ｉ１ｂ，Ｉ２ａの制御を説明するための原理図であり、電流制御回路７０の回路図である。尚、図２において、図１と同様の構成については同じ符号を付して説明する。
【００５０】
図２に示すように、ノードＮ１１と低電位電源ＶＳとの間にはＮＭＯＳトランジスタＱ５１が接続され、そのトランジスタＱ５１はゲートとドレインが接続されている。
【００５１】
第２電流源５４を構成するトランジスタＱ２６にはＮＭＯＳトランジスタＱ５２がカスケード接続されている。即ち、トランジスタＱ２６のドレインにはＮＭＯＳトランジスタＱ５２のソースが接続され、そのトランジスタＱ５２のゲートには入力電圧ＶＩＮ（＝ＶＩＮ＋＝ＶＩＮ−）が印加される。トランジスタＱ５２のドレインは、ゲートがドレインに接続されたＰＭＯＳトランジスタＱ５３のドレインに接続され、そのトランジスタＱ５３のソースは高電位電源ＶＤに接続されている。
【００５２】
図２において、ＮＭＯＳトランジスタＱ５１が図１の第１入力差動対５１に対応し、トランジスタＱ５２が第２入力差動対５２に対応する。従って、トランジスタＱ５１に第１バイアス電流Ｉ１ｂが流れ、トランジスタＱ５２に第２バイアス電流Ｉ２ａが流れる。
【００５３】
トランジスタＱ２５は、トランジスタＱ４１，Ｑ２５よりなるカレントミラー回路によって定電流源６１の電流Ｉと同じ値の電流Ｉ１ａを流す。この電流Ｉ１ａは、定電流となる。
【００５４】
トランジスタＱ２６，Ｑ４３は、それらトランジスタＱ２６，Ｑ４３とトランジスタＱ４２からなるカレントミラー回路により、定電流源６１の電流Ｉに基づく電流Ｉ２ａ，Ｉ２ｂをそれぞれ流す。これら電流Ｉ２ａ，Ｉ２ｂは、それぞれのトランジスタＱ２６，Ｑ４３にカスケード接続されたトランジスタＱ５２，Ｑ４４のゲート電圧、即ち入力電圧ＶＩＮに対応する。
【００５５】
即ち、入力電圧ＶＩＮが高電位電源ＶＤと等しい時、電流Ｉ２ａと電流Ｉ２ｂの値は電流Ｉの値と等しい（Ｉ２ａ＝Ｉ２ｂ＝Ｉ）。従って、トランジスタＱ２５の電流Ｉ１ａは全てトランジスタＱ４３に流れ、トランジスタＱ５１に流れる電流Ｉ１ｂの値は０（ゼロ）となる。
【００５６】
入力電圧ＶＩＮの電圧低下に従い、トランジスタＱ４４のソース電圧も低下する。トランジスタＱ４３のドレイン電圧はトランジスタＱ４４のソース電圧と同電圧であるため、トランジスタＱ４３のドレイン電圧は入力電圧ＶＩＮの低下に従い低下する。トランジスタＱ４３のドレイン電圧がトランジスタＱ４２のドレイン電流と同じ電流値を流すことができない電圧にまで低下したとき、トランジスタＱ４３のドレイン電流は低下し、電流Ｉ２ｂの値は電流Ｉよりも小さく（Ｉ２ｂ＜Ｉ）なる。従って、電流Ｉ２ｂの値は定電流Ｉ１ａと等しくなくなり（Ｉ２ｂ≠Ｉ１ａ）、トランジスタＱ２７の電流Ｉ１ｂの値は０より大きく（Ｉ１ｂ＞０）なる。
【００５７】
さらに入力電圧ＶＩＮが低下していくと、トランジスタＱ４３は動作不能となり、電流Ｉ２ｂはゼロ（Ｉ２ｂ＝０）となる。この時、トランジスタＱ２５に流れる電流Ｉ１ａは全てトランジスタＱ５１に流れ、電流Ｉ１ｂの値は定電流源６１の電流Ｉと等しく（Ｉ１ｂ＝Ｉ１ａ＝Ｉ）なる。
【００５８】
トランジスタＱ２６，Ｑ５２は、トランジスタＱ４３，Ｑ４４と同様にカスケード接続されており、トランジスタＱ２６のドレイン電圧は入力電圧ＶＩＮによりトランジスタＱ４３のドレイン電圧と同電位となり、それらに流れる電流Ｉ２ａ，Ｉ２ｂは等しく（Ｉ２ａ＝Ｉ２ｂ）なる。
【００５９】
そして、入力電圧が低電位電源ＶＳと等しい時、電流Ｉ２ａと電流Ｉ２ｂの値は０となる。従って、トランジスタＱ２５に流れる電流Ｉ１ａは全てトランジスタＱ５１に流れ、電流Ｉ１ｂは定電流源６１の電流Ｉと等しく（Ｉ１ｂ＝Ｉ１ａ＝Ｉ）なる。
【００６０】
以上を図示すると、図３のように示される。
入力電圧ＶＩＮがＨｉ（高電位電源ＶＤ近傍）の時、Ｉ２ａ＝Ｉ，Ｉ１ｂ＝０である。
【００６１】
入力電圧ＶＩＮが低下し、入力電圧ＶＩＮからトランジスタＱ４４及びＱ５３のゲート端子−ソース端子間電圧ＶＧＳを減算した電圧が、トランジスタＱ４３及びＱ２６が電流Ｉを出力できる限界電圧ＶＨを下回ったとき、Ｉ２ａ＜Ｉ及びＩ１ｂ＞０となる。
【００６２】
入力電圧ＶＩＮがさらに低下し、入力電圧ＶＩＮからトランジスタＱ４４及びＱ５３のゲート端子−ソース端子間電圧ＶＧＳを減算した電圧が、トランジスタＱ４３及びＱ２６が電流を出力できる限界電圧ＶＬを下回ったとき、Ｉ２ａ＝０及びＩ１ｂ＝Ｉとなる。
【００６３】
トランジスタＱ４４，Ｑ５２に流れる電流Ｉ２ｂ，Ｉ２ａの変動は、同じゲート電圧、即ち入力電圧ＶＩＮによって生じるものであり、同時である。トランジスタＱ２５による電流Ｉ１ａが定電流であることから、電流Ｉ２ｂの変動によって生じる電流Ｉ１ｂの変動も電流Ｉ２ａと同時に変動し、その変動量（絶対値）は同じになる。
【００６４】
また、このＩ２ａ＜Ｉとなり始めるときの入力電圧ＶＩＮ（ＶＨ）は、電流Ｉ、トランジスタＱ４２〜Ｑ５３の素子サイズに加え、その他のプロセス条件他の諸条件によって変動・決定する電圧であり、回路定数設定時に一義的に決定する電圧値ではなく、その時の状態・状況により自ずと決まる値である。即ち、各トランジスタＱ４２〜Ｑ５３の動作点に応じて電圧ＶＨ，ＶＬが決定される。
【００６５】
次に、上記のように構成されたオペアンプ回路４０の作用を説明する。
制御回路４３は、定電流源６１によりバイアス電流Ｉを供給する。
定電流源６１による電流Ｉは、トランジスタＱ４１，Ｑ２５により構成されるカレントミラー回路を介してトランジスタＱ４４及び第１入力差動対５１のトランジスタＱ２１，Ｑ２２へ電流を供給する。このトランジスタＱ２５による供給電流Ｉ１ａは定電流となる。
【００６６】
同様に、トランジスタＱ４２，Ｑ４３，Ｑ２６により構成されるカレントミラー回路を介して電流ＩはトランジスタＱ４４及び第２入力差動対５２のトランジスタＱ２３，Ｑ２４へ供給される。
【００６７】
トランジスタＱ４４のゲートには第１入力電圧ＶＩＮ＋が印加されており、第１入力電圧ＶＩＮ＋がＨｉレベルの時にはトランジスタＱ４３はトランジスタＱ４２の電流をそのままミラーし、Ｉ２ｂ＝Ｉとなる。Ｉ２ｂ＝Ｉ１ａであることから、第１入力差動対５１のトランジスタＱ２１，Ｑ２２への第１バイアス電流Ｉ１ｂの値はゼロ（Ｉ１ｂ＝０）となる。
【００６８】
第１入力電圧ＶＩＮ＋の電圧低下に従い、トランジスタＱ４４のソース電圧も低下する。トランジスタＱ４３のドレイン電圧はトランジスタＱ４４のソース電圧と同電圧であるため、トランジスタＱ４３のドレイン電圧はＶＩＮ＋の低下に従い低下する。トランジスタＱ４３のドレイン電圧がトランジスタＱ４２のドレイン電流と同じ電流値を流すことができない電圧にまで低下した時、トランジスタＱ４３のドレイン電流は減少しＩ２ｂ＜Ｉとなる。従って、Ｉ２ｂ≠Ｉ１ａとなり、第１入力差動対５１のトランジスタＱ２１，Ｑ２２への第１バイアス電流Ｉ１ｂはゼロより大きく（Ｉ１ｂ＞０）なる。
【００６９】
更に第１入力電圧ＶＩＮ＋が低下していくとトランジスタＱ４３は動作不能になり、電流Ｉ２ｂはゼロ（Ｉ２ｂ＝０）となる。この時、第１バイアス電流Ｉ１ｂは第１電流源５３の電流Ｉ１ａと等しく（Ｉ１ｂ＝Ｉ１ａ＝Ｉ）なる。
【００７０】
トランジスタＱ２６，Ｑ２３，Ｑ２４は、トランジスタＱ４３，Ｑ４４と同様に接続されており、トランジスタＱ２６のドレイン電圧は第１入力電圧ＶＩＮ＋によりトランジスタＱ４３のドレイン電圧と同電圧になり、それらに流れる電流Ｉ２ａ，Ｉ２ｂは等しく（Ｉ２ａ＝Ｉ２ｂ）なる。
【００７１】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）制御回路４３は、第２バイアス電流Ｉ２ａと同一値の電流Ｉ２ｂを第１電流源５３に流れる電流Ｉ１ａに加算して第１バイアス電流Ｉ１ｂを生成するようにした。そのため、第１バイアス電流Ｉ１ｂの変化時刻と第２バイアス電流Ｉ２ａのそれとに時間的差が無く、各バイアス電流Ｉ１ｂ，Ｉ２ａの変動量（絶対値）は同じになる。このように、制御回路４３は、第１及び第２入力差動対５１，５２に供給する第１及び第２バイアス電流Ｉ１ｂ，Ｉ２ａの電流値の合計を常に一定（＝Ｉ）とする。これにより、出力段のトランジスタＱ３１，Ｑ３２にそれぞれ流れる電流Ｉ３１，Ｉ３２は、入力電圧ＶＩＮ＋，ＶＩＮ−に電位差が無い場合、それらの電位に関わらず一定電流となる。その結果、出力電圧に変動が生じないため、高い同相入力除去比を得ることができる。
【００７２】
（２）制御回路４３は、第２入力差動対５２のトランジスタＱ２３及び第２電流源５４のトランジスタＱ２６と同様にカスケード接続されたトランジスタＱ４４及びＱ４３を備え、トランジスタＱ４４のドレインは第１電流源２５と第１入力差動対５１の間のノードＮ１１に接続され、第２のバイアス電流Ｉ２ａと同一値の電流Ｉ２ｂを第１電流源２５が流す電流Ｉ１ａに加算する（分岐する）。従って、第１入力差動対５１に供給される第１バイアス電流Ｉ１ｂと第２バイアス電流Ｉ２ａの変動量の絶対値は同一になり、その変化点（第１及び第２バイアス電流Ｉ１ｂ，Ｉ２ａが変化し始める時の入力電圧ＶＩＮ＋の値）はトランジスタＱ４３，Ｑ４４の状態（電気的特性）により決定される。その結果、プロセス条件等によって各トランジスタの電気的特性が変動しても、それに対応して変化点が変更されるため、第１及び第２入力差動対５１，５２のトランジスタＱ２１〜Ｑ２４の動作不良を抑止することができる。
【００７３】
尚、前記実施形態は、以下の態様に変更してもよい。
○上記実施形態では、制御回路４３は第１入力電圧ＶＩＮ＋に基づいて第１及び第２バイアス電流Ｉ１ｂ，Ｉ２ａの電流量を制御するようにしたが、図４に示すように、第２入力電圧ＶＩＮ−に基づいて第１及び第２バイアス電流Ｉ１Ｂ，Ｉ２ａを制御するようにしたオペアンプ回路８０に具体化してもよい。
【００７４】
このオペアンプ回路８０は制御回路８１を含み、その制御回路８１はＰＭＯＳトランジスタＱ６１からなる電流源８２と、そのトランジスタＱ６１と同一極性でカスケード接続されたＰＭＯＳトランジスタＱ６２を含む。トランジスタＱ６２のゲート電圧は第２入力電圧ＶＩＮ−により制御され、それによりＰＭＯＳトランジスタＱ６１の飽和／非飽和を制御する。このように構成されたオペアンプ回路８０は、上記実施形態のオペアンプ回路４０と同様に、高い同相信号除去比を得ることができ、プロセスバラツキ等による動作不良の発生を抑えることができる。
【００７５】
○上記実施形態において、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを入れ替えて実施してもよい。その際、高電位電源ＶＤと低電位電源ＶＳとを入れ替えて供給することはいうまでもない。このように構成されたオペアンプ回路は、第１入力電圧ＶＩＮ＋により高電位電源ＶＤに接続された電流源のトランジスタにカスケード接続されたＰＭＯＳトランジスタのゲート電圧を制御する、又は第２入力電圧ＶＩＮ−により低電位電源ＶＳに接続された電流源のトランジスタにカスケード接続されたＮＭＯＳトランジスタのゲート電圧を制御する。
【００７６】
○上記実施形態のトランジスタの全て又は一部を、ＮチャネルＭＯＳトランジスタをＮＰＮバイポーラトランジスタに、ＰチャネルＭＯＳトランジスタをＰＮＰバイポーラトランジスタに置換えて実施しても良い。
【００７７】
以上の様々な実施の形態をまとめると、以下のようになる。
（付記１） 第１の差動対と、前記第１の差動対と逆極性のトランジスタからなる第２の差動対とを第１及び第２入力電圧が入力される入力段として有し、前記各入力差動対にそれぞれ第１及び第２バイアス電流を供給するオペアンプ回路のバイアス電流制御方法であって、
前記第２バイアス電流を前記第１及び第２入力電圧の少なくとも一方の入力電圧に応じて制御するとともに、所定の定電流に前記第２バイアス電流と略同一値の電流を加算して前記第１バイアス電流を制御するようにしたことを特徴とするオペアンプ回路のバイアス電流制御方法。
（付記２） 第１の差動対と、前記第１の差動対と逆極性のトランジスタからなる第２の入力差動対と第１及び第２入力電圧が入力される入力段として備え、前記第１及び第２の入力差動対にそれぞれ第１及び第２バイアス電流を供給するオペアンプ回路において、
前記第１入力差動対と第１の電源との間に接続された第１電流源と、
前記第２入力差動対と第２の電源との間に接続され、前記第２バイアス電流を供給する第２電流源と、
前記第１電流源を所定の定電流源として駆動し、前記第１及び第２入力電圧の少なくとも一方が入力され、該入力電圧に基づいて前記第２バイアス電流と略同一値の電流を生成し、該電流を前記定電流源の一定電流に加算して前記第１バイアス電流を制御する制御回路と、
を備えたことを特徴とするオペアンプ回路。
（付記３） 前記制御回路は、
前記第２の電流源と略同一の第３の電流を流すように接続された第３の電流源と、
前記第３の電流源の第１のトランジスタのドレインにカスケード接続された第２のトランジスタとを備え、
前記第２のトランジスタは前記第１のトランジスタと同一極性であり、該第２のトランジスタのゲートに前記第１又は第２入力電圧を印加して前記第１のトランジスタの飽和／非飽和を制御して前記第３の電流を流すようにしたことを特徴とする付記２記載のオペアンプ回路。
（付記４） 前記制御回路は、
前記第１及び第２バイアス電流の合計値の定電流を流す定電流源と、
前記定電流源と前記第１の電源との間に接続され、前記第１電流源のトランジスタとカレントミラー接続された第１のトランジスタと、
前記定電流源と前記第２の電源との間に接続され、前記第１電流源のトランジスタとカレントミラー接続された第２のトランジスタと、
前記第２電流源と略同一の電流を流すように前記第２のトランジスタとカレントミラー接続された第３のトランジスタと、
前記第３のトランジスタとカスケード接続され、ドレインが前記第１の入力差動対と前記第１電流源との間に接続され、ゲートに前記第１又は第２入力電圧が印加され、該第３のトランジスタと同一極性の第４のトランジスタと、
を備えたことを特徴とする付記２記載のオペアンプ回路。
（付記５） 前記第１及び第２の差動対のそれぞれから電流が供給されるカレントミラー回路と、
前記カレントミラー回路の出力側トランジスタのドレインにゲートが接続され、ソースが前記第２の電源に接続され、ドレインが抵抗を介して前記第１の電源に接続され、そのドレインから出力信号を出力する出力用トランジスタとからなる出力段を備えたことを特徴とする付記２〜４のうちの何れか一項記載のオペアンプ回路。
（付記６） 第１及び第２の入力電圧がゲートに印加される第１及び第２のＰチャネルトランジスタからなる第１の差動対と、
前記第１及び第２の入力電圧がゲートに印加される第１及び第２のＮチャネルトランジスタからなる第２の差動対とを入力段として備え、前記第１及び第２の差動対にそれぞれ第１及び第２バイアス電流を供給するオペアンプ回路において、
前記第１の差動対と高電位電源との間に接続された第３のＰチャネルトランジスタからなる第１の電流源と、
前記第２の差動対と低電位電源との間に接続された第３のＮチャネルトランジスタからなり、前記第２バイアス電流を供給する第２の電流源と、
前記第１の電流源を所定の定電流源として制御するとともに、前記第１及び第２バイアス電流を制御する制御回路とを備え、
前記制御回路は、
前記第２バイアス電流と略同一値の電流を流すように接続された第４のＮチャネルトランジスタからなる第３の電流源と、
前記第４のＮチャネルトランジスタにカスケード接続され、ゲートに前記第１又は第２の入力電圧が印加された第５のＮチャネルトランジスタとを備え、
前記第５のＮチャネルトランジスタに流れる電流を前記第１の電流源の定電流に加算して前記第１バイアス電流を制御することを特徴とするオペアンプ回路。
（付記７） 前記制御回路は、前記第２の電流源を所定の定電流源として制御し、
前記第１バイアス電流と略同一値の電流を流すように接続された第４のＰチャネルトランジスタからなる第４の電流源と、
前記第４のＰチャネルトランジスタにカスケード接続され、ゲートに前記第１又は第２の入力電圧が印加された第５のＰチャネルトランジスタとを備え、
前記第５のＰチャネルトランジスタに流れる電流を前記第２の電流源の定電流に加算して前記第２バイアス電流を制御することを特徴とする付記６記載のオペアンプ回路。
（付記８） 前記トランジスタの全て又は一部を、ＮチャネルＭＯＳトランジスタをＮＰＮバイポーラトランジスタに、ＰチャネルＭＯＳトランジスタをＰＮＰバイポーラトランジスタに置換えたことを特徴とする付記２〜７のうちの何れか一項記載のオペアンプ回路。
（付記９） 第１の電源に接続された第１及び第２の電流源を構成する第１及び第２トランジスタに該トランジスタと同一極性の第３及び第４トランジスタをカスケード接続し、該第３及び第４トランジスタのゲート電圧を制御することで前記第１及び第２トランジスタの飽和／非飽和を制御して該第１及び第２トランジスタの出力電流値を前記ゲート電圧に応じて変更し、前記第１の電流源の出力電流を第２の電源に接続された第３の電流源の出力電流に加算して前記第２の電流源の第１の出力電流と逆相の第２の出力電流を生成することを特徴とする電流制御回路。
（付記１０） 前記トランジスタの全て又は一部を、ＮチャネルＭＯＳトランジスタをＮＰＮバイポーラトランジスタに、ＰチャネルＭＯＳトランジスタをＰＮＰバイポーラトランジスタに置換えたことを特徴とする付記９記載の電流制御回路。
（付記１１） 付記２〜９のうちの何れか一項に記載のオペアンプ回路を備えた半導体装置。
【００７８】
【発明の効果】
以上詳述したように、請求項１〜６に記載の発明によれば、素子の状態に基づく動作不良を低減し、高い同相入力除去比を持つオペアンプ回路を提供することができる。請求項７に記載の発明によれば、素子の状態に基づく動作不良を低減し、高い同相入力除去比を持つオペアンプ回路を搭載した半導体装置を提供することができる。
【図面の簡単な説明】
【図１】 一実施形態のオペアンプ回路の回路図である。
【図２】 バイアス電流の制御を説明する原理図である。
【図３】 入力電圧−バイアス電流の特性図である。
【図４】 別のオペアンプ回路の回路図である。
【図５】 従来のオペアンプ回路の回路図である。
【図６】 バイアス電流の分布制御例を示す波形図である。
【符号の説明】
４１ 入力段としての入力段回路
４３ 制御回路
５１ 第１の差動対としての高入力電圧側差動対
５２ 第２の差動対としての低入力電圧側差動対
５３ 第１電流源
５４ 第２電流源
Ｑ２６ 第２電流源を構成するトランジスタ
６２ 第３電流源
Ｑ４３ 第３電流源の第１のトランジスタ
Ｑ４４ カスケード接続される第２のトランジスタ
Ｉ１ａ 定電流
Ｉ１ｂ 第１バイアス電流
Ｉ２ａ 第２バイアス電流
Ｉ２ｂ 第３の電流
ＶＩＮ＋ 第１入力電圧
ＶＩＮ− 第２入力電圧
【発明の属する技術分野】
本発明は、電子機器全般に広く使用されている基本動作回路であり入力電圧範囲が広く出力振幅を電源電圧までとることのできるレイル・ツー・レイル(RAIL to RAIL)型オペアンプ回路に関するものである。
【０００２】
近年の電子回路は、低消費電力化、低ノイズ化のために、低電源電圧化が要求されている。電子回路を構成するオペアンプ回路を低電源電圧化しようとすると、入力電圧範囲が狭くなる。このようなオペアンプ回路をボルテージホロア接続した場合、正負電源電圧範囲近くまで出力振幅が得られない。このため、入力電圧範囲を正負電源電圧範囲近傍まで広げたレイル・ツー・レイル型オペアンプ回路が用いられるようになってきている。
【０００３】
【従来の技術】
図５は、従来のレイル・ツー・レイル型オペアンプ回路１０の回路図である。オペアンプ回路１０は、入力段回路１１、出力段回路１２、制御回路１３から構成されている。
【０００４】
入力段回路１１は、第１及び第２入力差動対２１，２２、第１及び第２電流源２３，２４を含む。
第１入力差動対２１は低入力電圧時用の差動対であり、ＰチャネルＭＯＳトランジスタＱ１，Ｑ２から構成される。各トランジスタＱ１，Ｑ２のゲートは非反転入力端子（正入力端子）Ｔ１と反転入力端子（負入力端子）Ｔ２にそれぞれ接続され、第１入力電圧ＶＩＮ＋と第２入力電圧ＶＩＮ−が印加される。両トランジスタＱ１，Ｑ２はソースが互いに接続され、その接続点は両トランジスタＱ１，Ｑ２にバイアス電流を供給する第１電流源２３を介して高電位電源ＶＤに接続されている。
【０００５】
第２入力差動対２２は高入力電圧時用の差動対であり、ＮチャネルＭＯＳトランジスタＱ３，Ｑ４から構成される。各トランジスタＱ３，Ｑ４のゲートは第１及び第２入力端子Ｔ１，Ｔ２にそれぞれ接続され、第１入力電圧ＶＩＮ＋と第２入力電圧ＶＩＮ−が印加される。両トランジスタＱ３，Ｑ４のソースは互いに接続され、その接続点は両トランジスタＱ３，Ｑ４にバイアス電流を供給する第２電流源２４を介して低電位電源ＶＳに接続されている。
【０００６】
第１入力差動対２１を構成するトランジスタＱ１，Ｑ２のドレインは出力段回路１２の第１カレントミラー回路２５に直接接続され、第２入力差動対２２を構成するトランジスタＱ３，Ｑ４のドレインは第２及び第３カレントミラー回路２６，２７を介して第１カレントミラー回路２５に接続されている。
【０００７】
第１カレントミラー回路２５は出力段のＮＭＯＳトランジスタＱ５のゲートに接続され、そのトランジスタＱ５のソースは低電位電源ＶＳに接続され、ドレインは抵抗Ｒ１を介して高電位電源ＶＤに接続されている。トランジスタＱ５と抵抗Ｒ１の間のノードは出力端子Ｔ３に接続され、その出力端子Ｔ３から出力信号ＯＵＴが出力される。
【０００８】
第１電流源２３はＰＭＯＳトランジスタＱ８から構成され、トランジスタＱ８のソースは高電位電源ＶＤに接続され、ドレインは第１入力差動対２１を構成するトランジスタＱ１，Ｑ２間のノードに接続され、ゲートは制御回路１３に接続されている。
【０００９】
第２電流源２４はカレントミラー接続されたＮＭＯＳトランジスタＱ９，Ｑ１０から構成され、両トランジスタＱ９，Ｑ１０のソースは低電位電源ＶＳに接続されている。入力側トランジスタＱ９のドレインは制御回路１３に接続され、出力側トランジスタＱ１０のドレインは第２入力差動対２２を構成するトランジスタＱ３，Ｑ４間のノードに接続されている。
【００１０】
制御回路１３は、第１入力電圧ＶＩＮ＋に応答して、図６に示すように、第１及び第２電流源２３，２４から第１及び第２入力差動対２１，２２に供給する第１及び第２バイアス電流Ｉ１，Ｉ２を、それらの合計値が一定値となるように制御する。
【００１１】
制御回路１３は、一定の電流Ｉを流すように設定された定電流源２８を備え、その電流Ｉを差動対２９により第１入力電圧ＶＩＮ＋に基づいて第１及び第２バイアス電流Ｉ１，Ｉ２に分配する。
【００１２】
即ち、差動対２９は一対のＮＭＯＳトランジスタＱ１１，Ｑ１２から構成され、両トランジスタＱ１１，Ｑ１２のソースは互いに接続され、その接続点は定電流源２８を介して低電位電源ＶＳに接続されている。トランジスタＱ１１のゲートは高電位電源ＶＤと低電位電源ＶＳの間に直列接続された抵抗Ｒ１１，Ｒ１２による基準電圧Ｖａが印加され、トランジスタＱ１２のゲートには第１入力電圧ＶＩＮ＋が印加されている。従って、トランジスタＱ１１，Ｑ１２には、第１入力電圧ＶＩＮ＋と基準電圧Ｖａの大小関係に応じたバイアス電流Ｉ１１，Ｉ１２が流れる。
【００１３】
トランジスタＱ１１のドレインはＰＭＯＳトランジスタＱ１３のドレインに接続されている。トランジスタＱ１３のソースは高電位電源ＶＤに接続され、ゲートは自身のドレインと第１電流源２３のトランジスタＱ８のゲートに接続されている。従って、トランジスタＱ８及びＱ１３はカレントミラー回路を構成し、トランジスタＱ８に流れるバイアス電流Ｉ１を差動対２９のトランジスタＱ１１に流れる電流Ｉ１１は実質的に同一値とする。
【００１４】
トランジスタＱ１２のドレインはカレントミラー回路３０の入力側のＰＭＯＳトランジスタＱ１４のドレインに接続され、カレントミラー回路３０の出力側のＰＭＯＳトランジスタＱ１５のドレインは第２電流源２４のトランジスタＱ９のドレインに接続されている。従って、第２電流源２４のトランジスタＱ１０は、トランジスタＱ１５，Ｑ１４，Ｑ１０により差動対２９のトランジスタＱ１２に流れる電流Ｉ１２と実質的に同一値のバイアス電流Ｉ２を流す。
【００１５】
トランジスタＱ１１，Ｑ１２に流れる電流Ｉ１１，Ｉ１２は定電流源２８が流す電流Ｉを分流したものであるから、第１及び第２バイアス電流Ｉ１，Ｉ２の合計値は一定（＝Ｉ）となる。
【００１６】
そして、第１及び第２入力電圧ＶＩＮ＋，ＶＩＮ−が低電圧であって第１電流源２３が電流Ｉを流す領域（Ｉ１＝Ｉ）の時にはトランジスタＱ１，Ｑ２による第１入力差動対２１にて出力段のトランジスタＱ５，Ｑ６を駆動する。また、入力電圧ＶＩＮ＋，ＶＩＮ−が高電圧であって第２電流源２４が電流Ｉを流す領域（Ｉ２＝Ｉ）の時にはトランジスタＱ３，Ｑ４による第２入力差動対２２にてトランジスタＱ５，Ｑ６を駆動している。
【００１７】
【発明が解決しようとする課題】
ところで、オペアンプ回路１０は、トランジスタＱ５，Ｑ６に流れる電流Ｉ５，Ｉ６の電流値によるノードＮ１，Ｎ２の電圧Ｖ１，Ｖ２に基づいて、最終出力段のトランジスタＱ７を駆動している。そして、第１及び第２入力電圧ＶＩＮ＋，ＶＩＮ−の電位が等しい場合、その電位の絶対値に関わらず出力信号ＯＵＴに電圧変動が生じないことが、特性上、高い同相信号除去比（ＣＭＲＲ:Common Mode Rejection Ratio）を得るために望ましい。
【００１８】
しかしながら、第１入力電圧ＶＩＮ＋の変化に基づく電流Ｉ１１の変動は、トランジスタＱ１３とトランジスタＱ８からなるカレントミラー回路を介してバイアス電流Ｉ１の変動として伝達される。一方、第１入力電圧ＶＩＮ＋の変化に基づく電流Ｉ１２の変動は、カレントミラー回路３０及びカレントミラー回路からなる第２電流源２４（トランジスタＱ９，Ｑ１０）を介してバイアス電流Ｉ２の変動として伝達される。
【００１９】
従って、第１及び第２バイアス電流Ｉ１，Ｉ２の変化に時間的な差が生じる、即ち第１及び第２入力差動対２１，２２の動作に時間的な差が生じる。これにより、過渡的には、トランジスタＱ５，Ｑ６に流れる電流Ｉ５，Ｉ６が定電流にならず、出力段トランジスタＱ７に流れる電流が変動する。このため、オペアンプ回路１０の同相信号除去比低下を招いていた。
【００２０】
また、第１及び第２バイアス電流Ｉ１，Ｉ２の電流切替点は抵抗Ｒ１１，Ｒ１２による抵抗分割にてほぼ一義的に設定されるが、第１及び第２入力差動対２１，２２を構成するＰＭＯＳトランジスタＱ１，Ｑ２及びＮＭＯＳトランジスタＱ３，Ｑ４の動作可能電圧はプロセス条件等の諸条件により変動する。このため、プロセスバラツキ等によって、切り替わった第１又は第２入力差動対２１，２２が動作可能な状態に達していない場合がある。
【００２１】
例えば、プロセスバラツキ等によって第１及び第２入力差動対２１，２２を構成するＰＭＯＳトランジスタＱ１，Ｑ２及びＮＭＯＳトランジスタＱ３，Ｑ４の動作点が基準電圧Ｖａと高電位電源ＶＤとの間になる。すると、第２入力差動対２２のＮＭＯＳトランジスタＱ３，Ｑ４は、第１及び第２バイアス電流Ｉ１，Ｉ２が変化し始めるときの第１及び第２入力電圧ＶＩＮ＋，ＶＩＮ−では動作しない。
【００２２】
従って、第１及び第２入力電圧ＶＩＮ＋，ＶＩＮ−の上昇に伴う第１及び第２バイアス電流Ｉ１，Ｉ２の切替によって第１入力差動対２１のＰＭＯＳトランジスタＱ１，Ｑ２が動作しなくなったとき、第１及び第２入力電圧ＶＩＮ＋，ＶＩＮ−の電位が動作点に達しない、即ち動作可能な状態に達していないため第２入力差動対２２は動作しない。これにより、オペアンプ回路１０の動作不良を招く場合があった。
【００２３】
本発明は上記問題点を解決するためになされたものであって、その目的はプロセスバラツキ等による動作不良の発生を抑え、高い同相信号除去比を得ることのできるオペアンプ回路のバイアス電流制御方法、オペアンプ回路及び半導体装置を提供することにある。
【００２４】
【課題を解決するための手段】
上記目的を達成するため、請求項１〜７記載の発明によれば、第１及び第２入力電圧の少なくとも一方の入力電圧に応じて変化する前記第２バイアス電流と略同一値の第３の電流を生成し、所定の定電流から第３の電流を減算して、第１バイアス電流を生成するようにした。これにより、第１及び第２バイアス電流の変動量の絶対値が等しく合計値が常に一定に制御され、それらバイアス電流の変動に時間的な差が生じない。
【００２５】
制御回路は、請求項３に記載の発明のように、第２の電流源と略同一の第３の電流を流すように接続された第３の電流源と、第３の電流源の第１のトランジスタのドレインにカスケード接続された第２のトランジスタとを備え、第２のトランジスタは第１のトランジスタと同一極性であり、第２のトランジスタのゲートに第１又は第２入力電圧を印加して前記第１のトランジスタの飽和／非飽和を制御して第３の電流を流すようにした。これにより、第２バイアス電流と同一値の第３の電流を容易に生成する。
【００２６】
制御回路は、請求項４に記載の発明のように、第１及び第２バイアス電流の合計値の定電流を流す第２の定電流源と、定電流源と第１の電源との間に接続され、第１電流源のトランジスタとカレントミラー接続された第１のトランジスタと、第２の定電流源と第２の電源との間に接続され、第２電流源のトランジスタとカレントミラー接続された第２のトランジスタと、第２電流源と略同一の電流を流すように第２のトランジスタとカレントミラー接続された第３のトランジスタと、第３のトランジスタとカスケード接続され、ドレインが第１入力差動対と第１電流源との間に接続され、ゲートに第１又は第２入力電圧が印加され、第３のトランジスタと同一極性の第４のトランジスタと、を備える。
【００２７】
また、請求項５に記載の発明は、第１及び第２入力差動対のそれぞれから電流が供給されるカレントミラー回路と、カレントミラー回路の出力側トランジスタのドレインにゲートが接続され、ソースが第２の電源に接続され、ドレインが抵抗を介して第１の電源に接続され、そのドレインから出力信号を出力する出力用トランジスタとからなる出力段を備えた。
【００２８】
請求項２〜５の何れか一項に記載のオペアンプ回路において、全てのトランジスタの各々は、請求項６に記載の発明のように、ＭＯＳトランジスタで構成されるか又はバイポーラトランジスタで構成される。
【００３０】
【発明の実施の形態】
以下、本発明を具体化した一実施の形態を図１〜図３に従って説明する。
図１は、本実施形態のレイル・ツー・レイル(RAIL to RAIL)型オペアンプ回路４０の回路図である。
【００３１】
オペアンプ回路４０は、入力段回路４１、出力段回路４２及び制御回路４３から構成されている。
入力段回路４１は、低入力電圧用差動対（以下、第１入力差動対という）５１、高入力電圧用差動対（以下、第２入力差動対という）５２、高電圧側電流源（以下、第１電流源という）５３、低電圧側電流源（以下、第２電流源という）５４を含む。
【００３２】
第１入力差動対５１はＰチャネルＭＯＳトランジスタＱ２１，Ｑ２２から構成される。各トランジスタＱ２１，Ｑ２２のゲートは非反転入力端子（正入力端子）Ｔ１１と反転入力端子（負入力端子）Ｔ１２にそれぞれ接続され、第１入力電圧ＶＩＮ＋と第２入力電圧ＶＩＮ−が印加される。両トランジスタＱ２１，Ｑ２２はソースが互いに接続され、その接続点は両トランジスタＱ２１，Ｑ２２にバイアス電流を供給する第１電流源５３を介して高電位電源ＶＤに接続されている。そして、両トランジスタＱ２１，Ｑ２２のドレインは出力段回路４２に接続されている。
【００３３】
第２入力差動対５２はＮチャネルＭＯＳトランジスタＱ２３，Ｑ２４から構成される。各トランジスタＱ２３，Ｑ２４のゲートは第１及び第２入力端子Ｔ１１，Ｔ１２にそれぞれ接続され、第１入力電圧ＶＩＮ＋と第２入力電圧ＶＩＮ−が印加される。両トランジスタＱ２３，Ｑ２４のソースは互いに接続され、その接続点は両トランジスタＱ２３，Ｑ２４にバイアス電流を供給する第２電流源５４を介して低電位電源ＶＳに接続されている。そして、両トランジスタＱ２３，Ｑ２４のドレインはそれぞれカレントミラー回路５５，５６を介して出力段回路４２に接続されている。
【００３４】
第１電流源５３はＰＭＯＳトランジスタＱ２５から構成されている。トランジスタＱ２５は、ソースが高電位電源ＶＤに接続され、ドレインが第１入力差動対５１に接続され、ゲートが制御回路４３に接続されている。
【００３５】
第２電流源５４はＮＭＯＳトランジスタＱ２６から構成されている。トランジスタＱ２６は、ソースが低電位電源ＶＳに接続され、ドレインが第２入力差動対５２に接続され、ゲートが制御回路４３に接続されている。
【００３６】
トランジスタＱ２３に接続されるカレントミラー回路５５は一対のＰＭＯＳトランジスタＱ２７，Ｑ２８から構成されている。入力側トランジスタＱ２７は、ソースが高電位電源ＶＤに接続され、ドレインがトランジスタＱ２３に接続され、ゲートがドレインと出力側トランジスタＱ２８のゲートに接続されている。トランジスタＱ２８は、ソースが高電位電源ＶＤに接続され、ドレインが出力段回路４２のカレントミラー回路５７に接続されている。
【００３７】
トランジスタＱ２４に接続されるカレントミラー回路５６は一対のＰＭＯＳトランジスタＱ２９，Ｑ３０から構成されている。入力側トランジスタＱ２９は、ソースが高電位電源ＶＤに接続され、ドレインがトランジスタＱ２４に接続され、ゲートがドレインと出力側トランジスタＱ３０のゲートに接続されている。トランジスタＱ３０は、ソースが高電位電源ＶＤに接続され、ドレインが出力段回路４２のカレントミラー回路５７に接続されている。
【００３８】
出力段回路４２のカレントミラー回路５７は一対のＮＭＯＳトランジスタＱ３１，Ｑ３２から構成されている。トランジスタＱ３１は、ソースが低電位電源ＶＳに接続され、ドレインがトランジスタＱ２２のドレイン及びトランジスタＱ２８のドレインに接続され、ゲートがドレインとトランジスタＱ３２のゲートに接続されている。トランジスタＱ３２は、ソースが低電位電源ＶＳに接続され、ドレインがトランジスタＱ２１のドレイン及びトランジスタＱ３０のドレインに接続されている。更に、トランジスタＱ３２のドレインは出力段トランジスタＱ３３のゲートに接続されている。
【００３９】
出力段トランジスタＱ３３はＮＭＯＳトランジスタからなり、ソースが低電位電源ＶＳに接続され、ドレインが抵抗Ｒ２１を介して高電位電源ＶＤに接続されている。更にトランジスタＱ３３のドレインは出力端子Ｔ１３に接続されている。その出力端子Ｔ１３からは、第１及び第２入力電圧ＶＩＮ＋，ＶＩＮ−に基づく電位を持つ出力信号ＯＵＴが出力される。
【００４０】
制御回路４３は、第１電流源５３が定電流Ｉ１ａを流すように制御するとともに、第２入力電圧ＶＩＮ−に基づいて第２電流源５４が第２入力差動対５２に供給する第２バイアス電流Ｉ２ａと同一値の電流Ｉ２ｂを定電流Ｉ１ａに加算して生成した電流を、第１入力差動対５１に供給する第１バイアス電流Ｉ１ｂとする。
【００４１】
詳述すると、制御回路４３は、定電流源６１，６２、ＰＭＯＳトランジスタＱ４１、ＮＭＯＳトランジスタＱ４２，Ｑ４３，Ｑ４４を含む。第１の定電流源６１は一定の電流Ｉを流すように設定され、トランジスタＱ４１を介して高電位電源ＶＤに接続されるとともに、トランジスタＱ４２を介して低電位電源ＶＳに接続されている。
【００４２】
トランジスタＱ４１は、ソースが高電位電源ＶＤに接続され、ドレインが定電流源６１に接続され、ゲートがドレインと第１電流源５３のトランジスタＱ２５のゲートに接続されている。従って、トランジスタＱ４１及びトランジスタＱ２５はカレントミラー接続され、定電流源６１の電流Ｉと同一値の定電流Ｉ１ａをトランジスタＱ２５に流す。
【００４３】
トランジスタＱ４２はソースが低電位電源ＶＳに接続され、ドレインが定電流源６１に接続され、ゲートがドレインと第２電流源５４のトランジスタＱ２６のゲートに接続されている。
【００４４】
第２の定電流源６２はＮＭＯＳトランジスタＱ４３から構成され、このトランジスタＱ４３には、同一極性のＮＭＯＳトランジスタＱ４４がカスケード接続されている。そして、これらトランジスタＱ４３，Ｑ４４は、第２電流源５４のトランジスタＱ２６及び第２入力差動対Ｑ２３のトランジスタＱ２３と同じ電気的特性を持ち、同様に接続されている。
【００４５】
即ち、トランジスタＱ４３はソースが低電位電源ＶＳに接続され、ドレインがトランジスタＱ４４のソースに接続され、ゲートがトランジスタＱ４２のゲートに接続されている。従って、トランジスタＱ４３はトランジスタＱ４２とカレントミラー接続されている。トランジスタＱ４４はゲートが第１入力端子Ｔ１１に接続されて第１入力電圧ＶＩＮ＋が印加されている。
【００４６】
トランジスタＱ２３のゲート電圧が第１入力電圧ＶＩＮ＋によって制御され、それによりソース電圧、即ちトランジスタＱ２６のドレイン電圧が変更され、トランジスタＱ２６の飽和／非飽和が制御される。同様に、トランジスタＱ４４はゲート電圧が第１入力電圧ＶＩＮ＋によって制御され、それによりソース電圧、即ちトランジスタＱ４３のドレイン電圧が変更され、そのトランジスタＱ４３の飽和／非飽和が制御される。従って、トランジスタＱ４３はトランジスタＱ２６に流れる第２バイアス電流Ｉ２ａと同一値の電流Ｉ２ｂを流す。
【００４７】
トランジスタＱ４４はドレインが第１電流源５３と第１入力差動対５１の間のノードＮ１１に接続されている。従って、第１電流源５３に流れる電流Ｉ１ａは、第１入力差動対５１に供給する第１バイアス電流Ｉ１ｂとトランジスタＱ４４に流れる電流Ｉ２ｂとに分岐される。即ち、第１電流源５３の定電流Ｉ１ａに対して、第２バイアス電流Ｉ２ａと同一値である負の電流Ｉ２ｂを加算することで、第２バイアス電流Ｉ２ａと逆相の第１バイアス電流Ｉ１ｂを生成する。
【００４８】
次に、上記ように構成されたオペアンプ回路４０において、同相の第１及び第２入力電圧ＶＩＮ＋，ＶＩＮ−が入力される場合における第１及び第２バイアス電流Ｉ１ｂ，Ｉ２ａの制御を説明する。
【００４９】
図２は、第１及び第２バイアス電流Ｉ１ｂ，Ｉ２ａの制御を説明するための原理図であり、電流制御回路７０の回路図である。尚、図２において、図１と同様の構成については同じ符号を付して説明する。
【００５０】
図２に示すように、ノードＮ１１と低電位電源ＶＳとの間にはＮＭＯＳトランジスタＱ５１が接続され、そのトランジスタＱ５１はゲートとドレインが接続されている。
【００５１】
第２電流源５４を構成するトランジスタＱ２６にはＮＭＯＳトランジスタＱ５２がカスケード接続されている。即ち、トランジスタＱ２６のドレインにはＮＭＯＳトランジスタＱ５２のソースが接続され、そのトランジスタＱ５２のゲートには入力電圧ＶＩＮ（＝ＶＩＮ＋＝ＶＩＮ−）が印加される。トランジスタＱ５２のドレインは、ゲートがドレインに接続されたＰＭＯＳトランジスタＱ５３のドレインに接続され、そのトランジスタＱ５３のソースは高電位電源ＶＤに接続されている。
【００５２】
図２において、ＮＭＯＳトランジスタＱ５１が図１の第１入力差動対５１に対応し、トランジスタＱ５２が第２入力差動対５２に対応する。従って、トランジスタＱ５１に第１バイアス電流Ｉ１ｂが流れ、トランジスタＱ５２に第２バイアス電流Ｉ２ａが流れる。
【００５３】
トランジスタＱ２５は、トランジスタＱ４１，Ｑ２５よりなるカレントミラー回路によって定電流源６１の電流Ｉと同じ値の電流Ｉ１ａを流す。この電流Ｉ１ａは、定電流となる。
【００５４】
トランジスタＱ２６，Ｑ４３は、それらトランジスタＱ２６，Ｑ４３とトランジスタＱ４２からなるカレントミラー回路により、定電流源６１の電流Ｉに基づく電流Ｉ２ａ，Ｉ２ｂをそれぞれ流す。これら電流Ｉ２ａ，Ｉ２ｂは、それぞれのトランジスタＱ２６，Ｑ４３にカスケード接続されたトランジスタＱ５２，Ｑ４４のゲート電圧、即ち入力電圧ＶＩＮに対応する。
【００５５】
即ち、入力電圧ＶＩＮが高電位電源ＶＤと等しい時、電流Ｉ２ａと電流Ｉ２ｂの値は電流Ｉの値と等しい（Ｉ２ａ＝Ｉ２ｂ＝Ｉ）。従って、トランジスタＱ２５の電流Ｉ１ａは全てトランジスタＱ４３に流れ、トランジスタＱ５１に流れる電流Ｉ１ｂの値は０（ゼロ）となる。
【００５６】
入力電圧ＶＩＮの電圧低下に従い、トランジスタＱ４４のソース電圧も低下する。トランジスタＱ４３のドレイン電圧はトランジスタＱ４４のソース電圧と同電圧であるため、トランジスタＱ４３のドレイン電圧は入力電圧ＶＩＮの低下に従い低下する。トランジスタＱ４３のドレイン電圧がトランジスタＱ４２のドレイン電流と同じ電流値を流すことができない電圧にまで低下したとき、トランジスタＱ４３のドレイン電流は低下し、電流Ｉ２ｂの値は電流Ｉよりも小さく（Ｉ２ｂ＜Ｉ）なる。従って、電流Ｉ２ｂの値は定電流Ｉ１ａと等しくなくなり（Ｉ２ｂ≠Ｉ１ａ）、トランジスタＱ２７の電流Ｉ１ｂの値は０より大きく（Ｉ１ｂ＞０）なる。
【００５７】
さらに入力電圧ＶＩＮが低下していくと、トランジスタＱ４３は動作不能となり、電流Ｉ２ｂはゼロ（Ｉ２ｂ＝０）となる。この時、トランジスタＱ２５に流れる電流Ｉ１ａは全てトランジスタＱ５１に流れ、電流Ｉ１ｂの値は定電流源６１の電流Ｉと等しく（Ｉ１ｂ＝Ｉ１ａ＝Ｉ）なる。
【００５８】
トランジスタＱ２６，Ｑ５２は、トランジスタＱ４３，Ｑ４４と同様にカスケード接続されており、トランジスタＱ２６のドレイン電圧は入力電圧ＶＩＮによりトランジスタＱ４３のドレイン電圧と同電位となり、それらに流れる電流Ｉ２ａ，Ｉ２ｂは等しく（Ｉ２ａ＝Ｉ２ｂ）なる。
【００５９】
そして、入力電圧が低電位電源ＶＳと等しい時、電流Ｉ２ａと電流Ｉ２ｂの値は０となる。従って、トランジスタＱ２５に流れる電流Ｉ１ａは全てトランジスタＱ５１に流れ、電流Ｉ１ｂは定電流源６１の電流Ｉと等しく（Ｉ１ｂ＝Ｉ１ａ＝Ｉ）なる。
【００６０】
以上を図示すると、図３のように示される。
入力電圧ＶＩＮがＨｉ（高電位電源ＶＤ近傍）の時、Ｉ２ａ＝Ｉ，Ｉ１ｂ＝０である。
【００６１】
入力電圧ＶＩＮが低下し、入力電圧ＶＩＮからトランジスタＱ４４及びＱ５３のゲート端子−ソース端子間電圧ＶＧＳを減算した電圧が、トランジスタＱ４３及びＱ２６が電流Ｉを出力できる限界電圧ＶＨを下回ったとき、Ｉ２ａ＜Ｉ及びＩ１ｂ＞０となる。
【００６２】
入力電圧ＶＩＮがさらに低下し、入力電圧ＶＩＮからトランジスタＱ４４及びＱ５３のゲート端子−ソース端子間電圧ＶＧＳを減算した電圧が、トランジスタＱ４３及びＱ２６が電流を出力できる限界電圧ＶＬを下回ったとき、Ｉ２ａ＝０及びＩ１ｂ＝Ｉとなる。
【００６３】
トランジスタＱ４４，Ｑ５２に流れる電流Ｉ２ｂ，Ｉ２ａの変動は、同じゲート電圧、即ち入力電圧ＶＩＮによって生じるものであり、同時である。トランジスタＱ２５による電流Ｉ１ａが定電流であることから、電流Ｉ２ｂの変動によって生じる電流Ｉ１ｂの変動も電流Ｉ２ａと同時に変動し、その変動量（絶対値）は同じになる。
【００６４】
また、このＩ２ａ＜Ｉとなり始めるときの入力電圧ＶＩＮ（ＶＨ）は、電流Ｉ、トランジスタＱ４２〜Ｑ５３の素子サイズに加え、その他のプロセス条件他の諸条件によって変動・決定する電圧であり、回路定数設定時に一義的に決定する電圧値ではなく、その時の状態・状況により自ずと決まる値である。即ち、各トランジスタＱ４２〜Ｑ５３の動作点に応じて電圧ＶＨ，ＶＬが決定される。
【００６５】
次に、上記のように構成されたオペアンプ回路４０の作用を説明する。
制御回路４３は、定電流源６１によりバイアス電流Ｉを供給する。
定電流源６１による電流Ｉは、トランジスタＱ４１，Ｑ２５により構成されるカレントミラー回路を介してトランジスタＱ４４及び第１入力差動対５１のトランジスタＱ２１，Ｑ２２へ電流を供給する。このトランジスタＱ２５による供給電流Ｉ１ａは定電流となる。
【００６６】
同様に、トランジスタＱ４２，Ｑ４３，Ｑ２６により構成されるカレントミラー回路を介して電流ＩはトランジスタＱ４４及び第２入力差動対５２のトランジスタＱ２３，Ｑ２４へ供給される。
【００６７】
トランジスタＱ４４のゲートには第１入力電圧ＶＩＮ＋が印加されており、第１入力電圧ＶＩＮ＋がＨｉレベルの時にはトランジスタＱ４３はトランジスタＱ４２の電流をそのままミラーし、Ｉ２ｂ＝Ｉとなる。Ｉ２ｂ＝Ｉ１ａであることから、第１入力差動対５１のトランジスタＱ２１，Ｑ２２への第１バイアス電流Ｉ１ｂの値はゼロ（Ｉ１ｂ＝０）となる。
【００６８】
第１入力電圧ＶＩＮ＋の電圧低下に従い、トランジスタＱ４４のソース電圧も低下する。トランジスタＱ４３のドレイン電圧はトランジスタＱ４４のソース電圧と同電圧であるため、トランジスタＱ４３のドレイン電圧はＶＩＮ＋の低下に従い低下する。トランジスタＱ４３のドレイン電圧がトランジスタＱ４２のドレイン電流と同じ電流値を流すことができない電圧にまで低下した時、トランジスタＱ４３のドレイン電流は減少しＩ２ｂ＜Ｉとなる。従って、Ｉ２ｂ≠Ｉ１ａとなり、第１入力差動対５１のトランジスタＱ２１，Ｑ２２への第１バイアス電流Ｉ１ｂはゼロより大きく（Ｉ１ｂ＞０）なる。
【００６９】
更に第１入力電圧ＶＩＮ＋が低下していくとトランジスタＱ４３は動作不能になり、電流Ｉ２ｂはゼロ（Ｉ２ｂ＝０）となる。この時、第１バイアス電流Ｉ１ｂは第１電流源５３の電流Ｉ１ａと等しく（Ｉ１ｂ＝Ｉ１ａ＝Ｉ）なる。
【００７０】
トランジスタＱ２６，Ｑ２３，Ｑ２４は、トランジスタＱ４３，Ｑ４４と同様に接続されており、トランジスタＱ２６のドレイン電圧は第１入力電圧ＶＩＮ＋によりトランジスタＱ４３のドレイン電圧と同電圧になり、それらに流れる電流Ｉ２ａ，Ｉ２ｂは等しく（Ｉ２ａ＝Ｉ２ｂ）なる。
【００７１】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）制御回路４３は、第２バイアス電流Ｉ２ａと同一値の電流Ｉ２ｂを第１電流源５３に流れる電流Ｉ１ａに加算して第１バイアス電流Ｉ１ｂを生成するようにした。そのため、第１バイアス電流Ｉ１ｂの変化時刻と第２バイアス電流Ｉ２ａのそれとに時間的差が無く、各バイアス電流Ｉ１ｂ，Ｉ２ａの変動量（絶対値）は同じになる。このように、制御回路４３は、第１及び第２入力差動対５１，５２に供給する第１及び第２バイアス電流Ｉ１ｂ，Ｉ２ａの電流値の合計を常に一定（＝Ｉ）とする。これにより、出力段のトランジスタＱ３１，Ｑ３２にそれぞれ流れる電流Ｉ３１，Ｉ３２は、入力電圧ＶＩＮ＋，ＶＩＮ−に電位差が無い場合、それらの電位に関わらず一定電流となる。その結果、出力電圧に変動が生じないため、高い同相入力除去比を得ることができる。
【００７２】
（２）制御回路４３は、第２入力差動対５２のトランジスタＱ２３及び第２電流源５４のトランジスタＱ２６と同様にカスケード接続されたトランジスタＱ４４及びＱ４３を備え、トランジスタＱ４４のドレインは第１電流源２５と第１入力差動対５１の間のノードＮ１１に接続され、第２のバイアス電流Ｉ２ａと同一値の電流Ｉ２ｂを第１電流源２５が流す電流Ｉ１ａに加算する（分岐する）。従って、第１入力差動対５１に供給される第１バイアス電流Ｉ１ｂと第２バイアス電流Ｉ２ａの変動量の絶対値は同一になり、その変化点（第１及び第２バイアス電流Ｉ１ｂ，Ｉ２ａが変化し始める時の入力電圧ＶＩＮ＋の値）はトランジスタＱ４３，Ｑ４４の状態（電気的特性）により決定される。その結果、プロセス条件等によって各トランジスタの電気的特性が変動しても、それに対応して変化点が変更されるため、第１及び第２入力差動対５１，５２のトランジスタＱ２１〜Ｑ２４の動作不良を抑止することができる。
【００７３】
尚、前記実施形態は、以下の態様に変更してもよい。
○上記実施形態では、制御回路４３は第１入力電圧ＶＩＮ＋に基づいて第１及び第２バイアス電流Ｉ１ｂ，Ｉ２ａの電流量を制御するようにしたが、図４に示すように、第２入力電圧ＶＩＮ−に基づいて第１及び第２バイアス電流Ｉ１Ｂ，Ｉ２ａを制御するようにしたオペアンプ回路８０に具体化してもよい。
【００７４】
このオペアンプ回路８０は制御回路８１を含み、その制御回路８１はＰＭＯＳトランジスタＱ６１からなる電流源８２と、そのトランジスタＱ６１と同一極性でカスケード接続されたＰＭＯＳトランジスタＱ６２を含む。トランジスタＱ６２のゲート電圧は第２入力電圧ＶＩＮ−により制御され、それによりＰＭＯＳトランジスタＱ６１の飽和／非飽和を制御する。このように構成されたオペアンプ回路８０は、上記実施形態のオペアンプ回路４０と同様に、高い同相信号除去比を得ることができ、プロセスバラツキ等による動作不良の発生を抑えることができる。
【００７５】
○上記実施形態において、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを入れ替えて実施してもよい。その際、高電位電源ＶＤと低電位電源ＶＳとを入れ替えて供給することはいうまでもない。このように構成されたオペアンプ回路は、第１入力電圧ＶＩＮ＋により高電位電源ＶＤに接続された電流源のトランジスタにカスケード接続されたＰＭＯＳトランジスタのゲート電圧を制御する、又は第２入力電圧ＶＩＮ−により低電位電源ＶＳに接続された電流源のトランジスタにカスケード接続されたＮＭＯＳトランジスタのゲート電圧を制御する。
【００７６】
○上記実施形態のトランジスタの全て又は一部を、ＮチャネルＭＯＳトランジスタをＮＰＮバイポーラトランジスタに、ＰチャネルＭＯＳトランジスタをＰＮＰバイポーラトランジスタに置換えて実施しても良い。
【００７７】
以上の様々な実施の形態をまとめると、以下のようになる。
（付記１） 第１の差動対と、前記第１の差動対と逆極性のトランジスタからなる第２の差動対とを第１及び第２入力電圧が入力される入力段として有し、前記各入力差動対にそれぞれ第１及び第２バイアス電流を供給するオペアンプ回路のバイアス電流制御方法であって、
前記第２バイアス電流を前記第１及び第２入力電圧の少なくとも一方の入力電圧に応じて制御するとともに、所定の定電流に前記第２バイアス電流と略同一値の電流を加算して前記第１バイアス電流を制御するようにしたことを特徴とするオペアンプ回路のバイアス電流制御方法。
（付記２） 第１の差動対と、前記第１の差動対と逆極性のトランジスタからなる第２の入力差動対と第１及び第２入力電圧が入力される入力段として備え、前記第１及び第２の入力差動対にそれぞれ第１及び第２バイアス電流を供給するオペアンプ回路において、
前記第１入力差動対と第１の電源との間に接続された第１電流源と、
前記第２入力差動対と第２の電源との間に接続され、前記第２バイアス電流を供給する第２電流源と、
前記第１電流源を所定の定電流源として駆動し、前記第１及び第２入力電圧の少なくとも一方が入力され、該入力電圧に基づいて前記第２バイアス電流と略同一値の電流を生成し、該電流を前記定電流源の一定電流に加算して前記第１バイアス電流を制御する制御回路と、
を備えたことを特徴とするオペアンプ回路。
（付記３） 前記制御回路は、
前記第２の電流源と略同一の第３の電流を流すように接続された第３の電流源と、
前記第３の電流源の第１のトランジスタのドレインにカスケード接続された第２のトランジスタとを備え、
前記第２のトランジスタは前記第１のトランジスタと同一極性であり、該第２のトランジスタのゲートに前記第１又は第２入力電圧を印加して前記第１のトランジスタの飽和／非飽和を制御して前記第３の電流を流すようにしたことを特徴とする付記２記載のオペアンプ回路。
（付記４） 前記制御回路は、
前記第１及び第２バイアス電流の合計値の定電流を流す定電流源と、
前記定電流源と前記第１の電源との間に接続され、前記第１電流源のトランジスタとカレントミラー接続された第１のトランジスタと、
前記定電流源と前記第２の電源との間に接続され、前記第１電流源のトランジスタとカレントミラー接続された第２のトランジスタと、
前記第２電流源と略同一の電流を流すように前記第２のトランジスタとカレントミラー接続された第３のトランジスタと、
前記第３のトランジスタとカスケード接続され、ドレインが前記第１の入力差動対と前記第１電流源との間に接続され、ゲートに前記第１又は第２入力電圧が印加され、該第３のトランジスタと同一極性の第４のトランジスタと、
を備えたことを特徴とする付記２記載のオペアンプ回路。
（付記５） 前記第１及び第２の差動対のそれぞれから電流が供給されるカレントミラー回路と、
前記カレントミラー回路の出力側トランジスタのドレインにゲートが接続され、ソースが前記第２の電源に接続され、ドレインが抵抗を介して前記第１の電源に接続され、そのドレインから出力信号を出力する出力用トランジスタとからなる出力段を備えたことを特徴とする付記２〜４のうちの何れか一項記載のオペアンプ回路。
（付記６） 第１及び第２の入力電圧がゲートに印加される第１及び第２のＰチャネルトランジスタからなる第１の差動対と、
前記第１及び第２の入力電圧がゲートに印加される第１及び第２のＮチャネルトランジスタからなる第２の差動対とを入力段として備え、前記第１及び第２の差動対にそれぞれ第１及び第２バイアス電流を供給するオペアンプ回路において、
前記第１の差動対と高電位電源との間に接続された第３のＰチャネルトランジスタからなる第１の電流源と、
前記第２の差動対と低電位電源との間に接続された第３のＮチャネルトランジスタからなり、前記第２バイアス電流を供給する第２の電流源と、
前記第１の電流源を所定の定電流源として制御するとともに、前記第１及び第２バイアス電流を制御する制御回路とを備え、
前記制御回路は、
前記第２バイアス電流と略同一値の電流を流すように接続された第４のＮチャネルトランジスタからなる第３の電流源と、
前記第４のＮチャネルトランジスタにカスケード接続され、ゲートに前記第１又は第２の入力電圧が印加された第５のＮチャネルトランジスタとを備え、
前記第５のＮチャネルトランジスタに流れる電流を前記第１の電流源の定電流に加算して前記第１バイアス電流を制御することを特徴とするオペアンプ回路。
（付記７） 前記制御回路は、前記第２の電流源を所定の定電流源として制御し、
前記第１バイアス電流と略同一値の電流を流すように接続された第４のＰチャネルトランジスタからなる第４の電流源と、
前記第４のＰチャネルトランジスタにカスケード接続され、ゲートに前記第１又は第２の入力電圧が印加された第５のＰチャネルトランジスタとを備え、
前記第５のＰチャネルトランジスタに流れる電流を前記第２の電流源の定電流に加算して前記第２バイアス電流を制御することを特徴とする付記６記載のオペアンプ回路。
（付記８） 前記トランジスタの全て又は一部を、ＮチャネルＭＯＳトランジスタをＮＰＮバイポーラトランジスタに、ＰチャネルＭＯＳトランジスタをＰＮＰバイポーラトランジスタに置換えたことを特徴とする付記２〜７のうちの何れか一項記載のオペアンプ回路。
（付記９） 第１の電源に接続された第１及び第２の電流源を構成する第１及び第２トランジスタに該トランジスタと同一極性の第３及び第４トランジスタをカスケード接続し、該第３及び第４トランジスタのゲート電圧を制御することで前記第１及び第２トランジスタの飽和／非飽和を制御して該第１及び第２トランジスタの出力電流値を前記ゲート電圧に応じて変更し、前記第１の電流源の出力電流を第２の電源に接続された第３の電流源の出力電流に加算して前記第２の電流源の第１の出力電流と逆相の第２の出力電流を生成することを特徴とする電流制御回路。
（付記１０） 前記トランジスタの全て又は一部を、ＮチャネルＭＯＳトランジスタをＮＰＮバイポーラトランジスタに、ＰチャネルＭＯＳトランジスタをＰＮＰバイポーラトランジスタに置換えたことを特徴とする付記９記載の電流制御回路。
（付記１１） 付記２〜９のうちの何れか一項に記載のオペアンプ回路を備えた半導体装置。
【００７８】
【発明の効果】
以上詳述したように、請求項１〜６に記載の発明によれば、素子の状態に基づく動作不良を低減し、高い同相入力除去比を持つオペアンプ回路を提供することができる。請求項７に記載の発明によれば、素子の状態に基づく動作不良を低減し、高い同相入力除去比を持つオペアンプ回路を搭載した半導体装置を提供することができる。
【図面の簡単な説明】
【図１】 一実施形態のオペアンプ回路の回路図である。
【図２】 バイアス電流の制御を説明する原理図である。
【図３】 入力電圧−バイアス電流の特性図である。
【図４】 別のオペアンプ回路の回路図である。
【図５】 従来のオペアンプ回路の回路図である。
【図６】 バイアス電流の分布制御例を示す波形図である。
【符号の説明】
４１ 入力段としての入力段回路
４３ 制御回路
５１ 第１の差動対としての高入力電圧側差動対
５２ 第２の差動対としての低入力電圧側差動対
５３ 第１電流源
５４ 第２電流源
Ｑ２６ 第２電流源を構成するトランジスタ
６２ 第３電流源
Ｑ４３ 第３電流源の第１のトランジスタ
Ｑ４４ カスケード接続される第２のトランジスタ
Ｉ１ａ 定電流
Ｉ１ｂ 第１バイアス電流
Ｉ２ａ 第２バイアス電流
Ｉ２ｂ 第３の電流
ＶＩＮ＋ 第１入力電圧
ＶＩＮ− 第２入力電圧
Claims (7)
- 第１入力差動対と、前記第１入力差動対と逆極性のトランジスタからなる第２入力差動対とを第１及び第２入力電圧が入力される入力段として有し、前記第１及び第２入力差動対にそれぞれ第１及び第２バイアス電流を供給するオペアンプ回路のバイアス電流制御方法であって、
前記第１及び第２入力電圧の少なくとも一方の入力電圧に応じて変化する前記第２バイアス電流と略同一値の第３の電流を生成し、所定の定電流から前記第３の電流を減算して、前記第１バイアス電流を生成するようにしたことを特徴とするオペアンプ回路のバイアス電流制御方法。 - 第１入力差動対と、前記第１入力差動対と逆極性のトランジスタからなる第２入力差動対とを第１及び第２入力電圧が入力される入力段として備え、前記第１及び第２入力差動対にそれぞれ第１及び第２バイアス電流を供給するオペアンプ回路において、
前記第１入力差動対と第１の電源との間に接続された第１電流源と、
前記第２入力差動対と第２の電源との間に接続され、前記第２バイアス電流を供給する第２電流源と、
前記第１電流源を所定の定電流源として駆動し、前記第１及び第２入力電圧の少なくとも一方が入力され、該入力電圧に基づいて前記第２バイアス電流と略同一値の第３の電流を生成し、該第３の電流を前記定電流源の一定電流から減算して前記第１バイアス電流を生成する制御回路と、
を備えたことを特徴とするオペアンプ回路。 - 前記制御回路は、
前記第２の電流源と略同一の第３の電流を流すように接続された第３の電流源と、
前記第３の電流源の第１のトランジスタのドレインにカスケード接続された第２のトランジスタとを備え、
前記第２のトランジスタは前記第１のトランジスタと同一極性であり、該第２のトランジスタのゲートに前記第１又は第２入力電圧を印加して前記第１のトランジスタの飽和／非飽和を制御して前記第３の電流を流すようにしたことを特徴とする請求項２記載のオペアンプ回路。 - 前記制御回路は、
前記第１及び第２バイアス電流の合計値の定電流を流す第２の定電流源と、
前記第２の定電流源と前記第１の電源との間に接続され、前記第１電流源のトランジスタとカレントミラー接続された第１のトランジスタと、
前記第２の定電流源と前記第２の電源との間に接続され、前記第２電流源のトランジスタとカレントミラー接続された第２のトランジスタと、
前記第２電流源と略同一の電流を流すように前記第２のトランジスタとカレントミラー接続された第３のトランジスタと、
前記第３のトランジスタとカスケード接続され、ドレインが前記第１入力差動対と前記第１電流源との間に接続され、ゲートに前記第１又は第２入力電圧が印加され、該第３のトランジスタと同一極性の第４のトランジスタと、
を備えたことを特徴とする請求項２記載のオペアンプ回路。 - 前記第１及び第２入力差動対のそれぞれから電流が供給されるカレントミラー回路と、
前記カレントミラー回路の出力側トランジスタのドレインにゲートが接続され、ソースが前記第２の電源に接続され、ドレインが抵抗を介して前記第１の電源に接続され、そのドレインから出力信号を出力する出力用トランジスタとからなる出力段を備えたことを特徴とする請求項２〜４のうちの何れか一項記載のオペアンプ回路。 - 全ての前記トランジスタの各々は、ＭＯＳトランジスタで構成されるか又はバイポーラトランジスタで構成されることを特徴とする請求項２〜５のうちの何れか一項記載のオペアンプ回路。
- 請求項２〜６のうちの何れか一項に記載のオペアンプ回路を備えた半導体装置。
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