KR100742803B1 - 연산 증폭기 회로 - Google Patents

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Abstract

연산 증폭기 회로는 제1 및 제2 트랜지스터(Q221, Q222)를 구비하는 제1 차동쌍(233)과, 제3 및 제4 트랜지스터(Q223, Q224)를 구비하는 제2 차동쌍(235)을 구비한다. 제5 트랜지스터(Q225)는 제1 및 제3 트랜지스터에 접속된다. 제6 트랜지스터(Q226)는 제2 및 제4 트랜지스터에 접속된다. 제1 전류원(234)은 제1 차동쌍에 접속되어 제1 바이어스 전류를 제공한다. 제2 전류원(236)은 제2 차동쌍에 접속되어 제2 바이어스 전류를 제공한다. 제3 전류원(238)은 제5 트랜지스터에 접속되어 제3 바이어스 전류를 제공한다. 제4 전류원(239)은 제6 트랜지스터에 접속되어 제4 바이어스 전류를 제공한다. 제어 회로(241)는 제1 및 제2 바이어스 전류의 합이 일정하게 되도록 하고 제2 내지 제4 바이어스 전류가 실질적으로 동일하게 되도록 제1 내지 제4 전류원을 제어한다.
연산 증폭기 회로, 제어 회로, 바이어스 전류, 트랜지스터, 전류원

Description

연산 증폭기 회로{OPERATIONAL AMPLIFIER CIRCUIT}
도 1은 제1 종래 기술의 회로에 따른 연산 증폭기 회로에 대한 회로도.
도 2는 바이어스 전류의 분포 제어를 도시하는 파형도.
도 3은 제2 종래 기술의 회로에 따른 연산 증폭기 회로에 대한 개략적인 회로도.
도 4는 제3 종래 기술의 회로에 따른 연산 증폭기 회로에 대한 개략적인 회로도.
도 5는 제4 종래 기술의 회로에 따른 전류 출력 회로에 대한 개략적인 회로도.
도 6은 제5 종래 기술의 회로에 따른 아날로그 스위치 회로에 대한 개략적인 회로도.
도 7은 본 발명의 제1 실시예에 따른 연산 증폭기 회로에 대한 회로도.
도 8은 본 발명의 제1 실시예에 따른 연산 증폭기 회로에 대한 회로도.
도 9는 본 발명의 제2 실시예에 따른 연산 증폭기 회로에 대한 개략적인 회로도.
도 10은 도 9에 도시한 연산 증폭기 회로의 전류 제어를 설명하는 원리도.
도 11은 도 9의 연산 증폭기 회로에서 입력 전압과 바이어스 전류 간의 관계를 도시하는 그래프.
도 12는 도 9에 도시한 연산 증폭기 회로의 변형에 대한 개략적인 회로도.
도 13은 본 발명의 제3 실시예에 따른 연산 증폭기 회로에 대한 개략적인 회로도.
도 14는 MOS 트랜지스터의 VGS-ID 특성을 도시한 도면.
도 15는 전류 출력 회로의 회로도.
도 16은 본 발명의 제4 실시예에 따른 전류 출력 회로에 대한 개략적인 회로도.
도 17은 본 발명의 제5 실시예에 따른 아날로그 스위치 회로에 대한 개략적인 회로도.
도 18은 본 발명의 제6 실시예에 따른 연산 증폭기 회로에 대한 개략적인 회로도.
<도면의 주요 부분에 대한 부호의 설명>
23 : 제1 전류원
233 : 제1 차동쌍
235 : 제2 차동쌍
236 : 제2 전류원
238 : 제3 전류원
241 : 제어 회로
본 발명은 연산 증폭기 회로에 관한 것으로서, 특히 전자 장치에서 기본적인 연산 회로로서 사용되는 레일-레일(rail-to-rail) 형태의 연산 증폭기 회로, 푸쉬-풀(push-pull) 형태의 연산 증폭기 회로, 전류 출력 회로 및 아날로그 스위치 회로에 관한 것이다.
도 1은 제1의 종래 기술에 따른 레일-레일 형태의 연산 증폭기 회로(10)에 대한 개략도이다.
연산 증폭기 회로(10)의 반전 입력 단자(부의 입력 단자)(11)에는 제1 입력 전압(VIN-)이 인가되며, 연산 증폭기 회로(10)의 비반전 입력 단자(정의 입력 단자)(12)에는 제2 입력 전압(VIN+)이 인가된다. 입력 단자(11)는 P 채널 MOS 트랜지스터(이하, PMOS 트랜지스터라고 함)(Q1)의 게이트에 접속되고, 입력 단자(12)는 PMOS 트랜지스터(Q2)의 게이트에 접속되며, PMOS 트랜지스터(Q1, Q2)는 제1의 차동쌍(13)을 구성한다. PMOS 트랜지스터(Q1, Q2)의 소스들은 서로 접속되며, 이들 소스간의 노드는 PMOS 트랜지스터(Q1, Q2)에 바이어스 전류를 공급하는 제1 전류원(14)을 통해 고전위 전원(VD)에 접속된다. 입력 단자(11)는 N 채널 MOS 트랜지스터(이하, NMOS 트랜지스터라고 함)(Q3)의 게이트에 접속되고, 입력 단자(12)는 NMOS 트랜지스터(Q4)의 게이트에 접속되며, NMOS 트랜지스터(Q3, Q4)는 제2의 차동쌍(15)을 구성한다. NMOS 트랜지스터(Q3, Q4)의 소스들은 서로 접속되며, 이들 소 스간의 노드는 NMOS 트랜지스터(Q3, Q4)에 바이어스 전류를 공급하는 제2 전류원(16)을 통해 저전위 전원(GND)에 접속된다.
PMOS 트랜지스터(Q1, Q2)의 드레인들은 제1 전류 미러 회로(17)를 구성하는 NMOS 트랜지스터(Q5, Q6)를 통해 저전위 전원(GND)에 접속된다. NMOS 트랜지스터(Q5, Q6)의 게이트들은 서로 접속되며, 이들 게이트간의 노드는 트랜지스터(Q5)의 드레인에 접속된다.
트랜지스터(Q6)의 드레인은 출력 NMOS 트랜지스터(Q7)의 게이트에 접속된다. 트랜지스터(Q7)의 소스는 저전위 전원(GND)에 접속되며, 트랜지스터(Q7)의 드레인은 저항(R1)을 통해 고전위 전원(VD)에 접속된다. 트랜지스터(Q7)의 드레인은 또한 출력 단자(18)에 접속된다.
트랜지스터(Q3)의 드레인은 제2 전류 미러 회로(19)에 접속되고, 트랜지스터(Q4)의 드레인은 제3 전류 미러 회로(20)에 접속된다. 제2 전류 미러 회로(19)는 한 쌍의 PMOS 트랜지스터(Q8, Q9)를 포함한다. 트랜지스터(Q3)의 드레인은 트랜지스터(Q8)를 통해 고전위 전원(VD)에 접속된다. 트랜지스터(Q9)의 소스는 고전위 전원(VD)에 접속되며, 트랜지스터(Q9)의 드레인은 트랜지스터(Q6)의 드레인에 접속된다.
제3 전류 미러 회로(20)는 한 쌍의 PMOS 트랜지스터(Q10, Q11)를 포함한다. 트랜지스터(Q4)의 드레인은 트랜지스터(Q10)를 통해 트랜지스터(Q8, Q9)의 게이트들에 접속된다. 트랜지스터(Q11)의 소스는 고전위 전원(VD)에 접속되며, 트랜지스터(Q11)의 드레인은 트랜지스터(Q5)의 드레인에 접속된다.
도시하지 않은 제어 회로에 의해서 제어되는 제1 및 제2 전류원(14, 16)은 도 2에 도시한 바와 같이 입력 전압(VIN+, VIN-)에 따라 바이어스 전류(I1, I2)를 공급한다. 구체적으로 말해서, 제1 및 제2 입력 전압(VIN+, VIN-)이 로우(low)일 때에는 제1 차동쌍(13)이 트랜지스터(Q5, Q6)를 구동하며, 제1 및 제2 입력 전압(VIN+, VIN-)이 하이(high)일 때에는 제2 차동쌍(15)이 트랜지스터(Q5, Q6)를 구동한다.
제1 및 제2 차동쌍(13, 15)이 이런 식으로 동작하므로, 제1 전류원(14)의 바이어스 전류(I1)와 제2 전류원(16)의 바이어스 전류(I2)와의 합은 일정하다. 그러므로, 입력 전압(VIN+)과 입력전압(VIN-)간의 전위차가 0인 경우에도, 각각의 정전류(I5, I6)가 트랜지스터(Q1, Q2)의 각각에 흐른다.
제1 차동쌍(13)의 트랜지스터(Q1, Q2)에 흐르는 전류들은 트랜지스터(Q5, Q6)에 직접 공급되며, 제2 차동쌍(15)의 트랜지스터(Q3, Q4)에 흐르는 전류들은 제2 및 제3 전류 미러 회로(19, 20)를 통해 트랜지스터(Q5, Q6)에 공급된다. 따라서, 제2 차동쌍(13)으로부터 트랜지스터(Q5, Q6)에 공급되는 전류는 제2 및 제3 전류 미러 회로(19, 20)의 연산 시간만큼 지연됨으로써, 트랜지스터(Q5, Q6)에 흐르는 전류들은 과도적으로 변하게 된다.
그러므로, 입력 전압(VIN+)과 입력전압(VIN-)간의 전위차가 0으로 유지되고 입력 전압의 절대값이 변하면, 전류(I5, I6)는 제1 및 제2 전류원(14, 16)이 인에이블링/디스에이블링될 때마다 과도적으로 변한다. 따라서, 연산 증폭기 회로의 공통 모드 제거 비(common mode rejection ratio : CMRR)가 감소된다.
제1 및 제2 전류원(14, 16)이 모두 사용되고 제1 및 제2 차동쌍(13, 15)의 트랜지스터(Q1-Q4)가 동작하면, 제1 전류원(14)에 의한 출력 트랜지스터 제어 및 제2 전류원(16)에 의한 출력 트랜지스터 제어가 동시에 실행된다. 이 경우, 제1 전류원(14)에 의한 출력 트랜지스터 제어와 제2 전류원(16)에 의한 출력 트랜지스터 제어 간에는 시간 지연이 존재한다. 따라서, 연산 증폭기 회로(10)의 주파수 특성이 저하된다.
또한, PMOS 트랜지스터(Q1, Q2)와 NMOS 트랜지스터(Q3, Q4)가 동작하게 되는 전압들이 프로세스 조건에 따라 변한다. 따라서, 프로세스가 변하면, 제1 또는 제2 차동쌍(13 또는 15)이 동작하지 않을 수도 있다.
도 2에 도시한 바와 같이 PMOS 트랜지스터(Q1, Q2)와 NMOS 트랜지스터(Q3, Q4)의 동작점들이 기준 전압(Va)과 고전위 전원(VD) 간에 놓인다고 가정하면, NMOS 트랜지스터(Q3, Q4)는 제1 및 제2 바이어스 전류(I1, I2)를 변화시키는 제1 및 제2 입력 전압(VIN+, VIN-)이 공급되는 경우에도 동작하지 않는다.
그러므로, NMOS 트랜지스터(Q3, Q4)는 제1 및 제2 입력 전압(VIN+, VIN-)이 상승하는 경우에도 동작하지 않으며, 제1 차동쌍(13)의 PMOS 트랜지스터(Q1, Q2)는 제1 및 제2 바이어스 전류(I1, I2)가 스위칭될 때 동작을 중단한다.
도 3은 제2 종래 기술에 따른 푸쉬-풀 연산 증폭기 회로(300)의 회로도이다.
연산 증폭기 회로(300)는 정전류(Ia)를 전류 미러 회로(12b)에 공급하는 정전류원(11b)을 구비한다. 전류 미러 회로(12b)는 NMOS 트랜지스터(Q1b, Q2b, Q3b)를 구비한다. 정전류(Ia)는 트랜지스터(Q1b)의 드레인에 공급된다. 트랜지스 터(Q1b)의 드레인은 트랜지스터(Q1b, Q2b, Q3b)의 게이트들에 접속되며, 트랜지스터(Q1b, Q2b, Q3b)의 소스들은 저전위 전원(VS)에 접속된다. 트랜지스터(Q2b)의 드레인은 전류 미러 회로(13b)에 접속되며, 트랜지스터(Q3b)의 드레인은 차동 입력 회로(14b)에 접속된다.
트랜지스터(Q2b)는 트랜지스터(Q1b)와 동일한 사이즈를 가지며, 정전류원(11b)의 정전류(Ia)와 실질적으로 동일한 드레인 전류를 전류 미러 회로(13b)에 공급한다. 트랜지스터(Q3b)는 트랜지스터(Q1b)에 비해 2배의 사이즈를 가지며, 정전류원(11b)의 정전류(Ia)에 비해 2배의 드레인 전류를 전류 미러 회로(14b)에 공급한다.
전류 미러 회로(13b)는 PMOS 트랜지스터(Q4b, Q5b)를 구비한다. 트랜지스터(Q4b)의 드레인은 트랜지스터(Q2b)의 드레인에 접속된다. 트랜지스터(Q4b, Q5b)의 소스들은 고전위 전원(VD)에 접속되며, 트랜지스터(Q4b, Q5b)의 게이트들은 트랜지스터(Q4b)의 드레인에 접속된다.
트랜지스터(Q5b)는 트랜지스터(Q4b)에 비해 2배의 사이즈를 가지며, 트랜지스터(Q5b)에 흐르는 전류에 비해 2배 큰 드레인 전류를 생성한다. 정전류(Ia)와 실질적으로 동일한 드레인 전류가 트랜지스터(Q4b)에 흐름에 따라, 정전류(Ia)에 비해 2배의 전류가 트랜지스터(Q5b)의 드레인으로부터 출력된다.
차동 입력 회로(14b)는 한 쌍의 NMOS 트랜지스터(Q6b, Q7b)와 한 쌍의 PMOS 트랜지스터(Q8b, Q9b)를 구비한다. NMOS 트랜지스터(Q6b, Q7b)의 소스들은 트랜지스터(Q3b)의 드레인에 접속된다. 트랜지스터(Q6b)의 드레인은 트랜지스터(Q8b)의 드레인과 트랜지스터(Q8b, Q9b)의 게이트들에 접속된다. 트랜지스터(Q8b)의 소스는 고전위 전원(VD)에 접속된다. 트랜지스터(Q7b)의 드레인은 트랜지스터(Q9b)의 드레인에 접속되고, 트랜지스터(Q7b)의 소스는 고전위 전원(VD)에 접속된다.
차동 입력 회로(14b)는 트랜지스터(Q3b)로부터 바이어스 전류를 수신하며, 트랜지스터(Q7b)와 트랜지스터(Q9b)간의 노드(N1b)의 전위를 트랜지스터(Q6b, Q7b)의 게이트들에 인가되는 입력 신호(IM)의 전압과 입력 신호(IP)의 전압 간의 전위차에 따라 세팅한다.
노드(N1b)는 최종 출력단에서 PMOS 트랜지스터(Q10b)의 게이트와 PMOS 트랜지스터(Q11b)의 게이트에 접속된다. 트랜지스터(Q10b, Q11b)의 소스들은 고전위 전원(VD)에 접속된다. 트랜지스터(Q11b)의 드레인은 출력 단자(To)에 접속된다. 트랜지스터(Q11b)는 트랜지스터(Q10b)의 10배 사이즈를 가지며, 트랜지스터(Q10b)의 드레인 전류보다 10배 큰 드레인 전류를 생성한다.
트랜지스터(Q10b)의 드레인은 전류 미러 회로(15b)에 접속된다. 전류 미러 회로(15b)는 NMOS 트랜지스터(Q12b, Q13b)를 구비한다. 트랜지스터(Q12b)의 드레인은 트랜지스터(Q10b)의 드레인에 접속된다. 트랜지스터(Q12b, Q13b)의 소스들은 저전위 전원(VS)에 접속되고, 트랜지스터(Q12b)의 드레인은 트랜지스터(Q12b, Q13b)의 게이트들에 접속된다.
트랜지스터(Q13b)는 트랜지스터(Q12b)와 실질적으로 동일한 사이즈를 가지며, 트랜지스터(Q12b)의 드레인 전류를 생성한다(즉, 트랜지스터(Q12b)의 드레인 전류는 트랜지스터(Q10b)의 드레인 전류와 실질적으로 동일하다.).
트랜지스터(Q13b)의 드레인은 트랜지스터(Q7b)의 드레인에 접속되고, 트랜지스터(Q13b)와 트랜지스터(Q5b)간의 노드(N2b)는 전류 미러 회로(16b)에 접속된다.
전류 미러 회로(16b)는 NMOS 트랜지스터(Q14b, Q15b)를 구비한다. 트랜지스터(Q14)의 드레인은 노드(N2b)에 접속된다. 트랜지스터(Q14b, Q15b)의 소스들은 저전위 전원(VS)에 접속되며, 트랜지스터(Q14b)의 드레인은 트랜지스터(Q14b, Q15b)의 게이트들에 접속된다.
트랜지스터(Q15b)는 최종 출력단에 위치하며, 이 트랜지스터의 드레인은 출력 단자(To)에 접속된다. 트랜지스터(Q14b)는 트랜지스터(Q12b, Q13b, Q1b, Q2b)의 각각과 실질적으로 동일한 사이즈를 가진다. 트랜지스터(Q15b)는 트랜지스터(Q14b)보다 10배 큰 사이즈를 가지며, 트랜지스터(Q15b)는 트랜지스터(Q14b)에 흐르는 전류보다 10배 큰 드레인 전류를 생성한다.
연산 증폭기 회로(300)는 PMOS 트랜지스터(Q11b)의 온/오프 상태가 NMOS 트랜지스터(Q15b)의 온/오프 상태와는 항상 반대로 되도록 PMOS 트랜지스터(Q11b) 및 NMOS 트랜지스터(Q15b)의 게이트 전압들이 제어되므로 푸쉬-풀 동작을 수행한다.
입력 신호(IP)의 전압이 입력 신호(IM)의 전압보다 높은 경우, 노드(N1b)의 또한 트랜지스터(Q11b)의 게이트 전압(Vg(Q11b))은 Vg(Q11b) = VS + V(Q3b) + V(Q7b)로 된다. 여기서, V(Q3b)는 트랜지스터(Q3b)의 포화 전압(소스-드레인 전압)이고, V(Q7b)는 트랜지스터(Q7b)의 포화 전압이다.
이 시점에서, 트랜지스터(Q5b)의 모든 정전류는 출력단 트랜지스터(Q11b)와 공통 모드로 동작하는 트랜지스터(Q10b) 때문에 트랜지스터(Q13b)에 흐르며, 트랜 지스터(Q15b)의 게이트 전압은 트랜지스터(Q15b)의 드레인으로부터 정전류보다 10배 큰 전류를 끌어내는 풀 동작 중에 세팅된다.
입력 신호(IP)의 전압이 입력 신호(IM)의 전압보다 낮은 경우, 트랜지스터(Q11b)의 게이트 전압(Vg(Q11b))은 Vg(Q11b) = VD - V(Q9b)로 된다. 여기서, V(Q9b)는 트랜지스터(Q9b)의 포화 전압이다.
이 시점에서, 트랜지스터(Q5b)의 모든 정전류는 출력단 트랜지스터(Q11b)와 공통 모드로 동작하는 트랜지스터(Q10b) 때문에 트랜지스터(Q14b)에 흘러, 트랜지스터(Q15b)의 게이트 전압은 저전위 전원(VS)의 전압과 동등하게 된다.
상기한 바로부터 분명하듯이, 연산 증폭기(300)는 실질적으로 전원 전압 범위에 놓이는 전압을 트랜지스터(Q11b, Q15b)의 게이트들에 역위상 방식으로 인가함으로써 연산 증폭기 출력을 발생한다.
연산 증폭기 회로(300)의 경우, 입력 신호(IP)와 입력 신호(IM)의 전압들이 실질적으로 동일할 때 트랜지스터(Q11b)와 트랜지스터(Q15b)의 드레인 전류들은 실질적으로 동일하게 되어야만 한다.
IP = IM일 때, 트랜지스터(Q8b)와 트랜지스터(Q9b)에 흐르는 전류들은 실질적으로 동일하다. 그러므로, 트랜지스터(Q11b)의 드레인 전류는 트랜지스터(Q8b, Q9b)의 사이즈들에 대한 트랜지스터(Q11b)의 사이즈 비에 의해서 결정된다. 트랜지스터(Q15b)의 드레인 전류는 전류 미러 회로(16b)의 사이즈에 대한 전류 미러 회로(15b)의 사이즈 비에 의해서 결정된다.
상기한 바로부터 명백하듯이, 실질적으로 전원 전압 범위에 놓인 전압은 트 랜지스터(Q11b)의 게이트에 인가되며, 트랜지스터의 완전한 전류 구동 성능이 입증된다. 트랜지스터(Q7b)의 완전한 전류 구동 성능은 입력 신호(IP)와 입력 신호(IM)의 전압들이 실질적으로 동일할 때에 트랜지스터(Q13b)에 흐르는 전류가 더 커지도록 또한 트랜지스터(Q14b)에 흐르는 전류가 더 작아지도록 트랜지스터(Q15b)의 사이즈를 조정하는 것에 의해 입증된다.
그러나, 연산 증폭기 회로(300)의 푸쉬 동작 중에는 트랜지스터(Q8b, Q9b)로부터 볼 때 최종 단 트랜지스터(Q11b)만이 전압-전류 변환을 수행하지만 풀 동작 중에는 트랜지스터(Q10b, Q13b) 및 최종 단 트랜지스터(Q11b)가 동작해야 한다. 따라서, 제2 종래 기술에 따른 연산 증폭기 회로(300)의 연산 속도가 비교적 느려지게 된다.
도 4는 고속 동작의 경우에 양호한 제3 종래 기술의 회로에 따른 연산 증폭기 회로(400)의 개략도이다. 연산 증폭기(400)에서, 최종 출력단의 트랜지스터(Q15b)는 노드(N1b)의 전압 변화와는 반대의 전압 변화를 보이는 트랜지스터(Q8b)의 드레인 전압에 의해서 구동된다.
트랜지스터(Q8b)와 트랜지스터(Q6b) 간의 노드(N3b)는 PMOS 트랜지스터(Q10b)의 게이트에 접속된다. 최종 출력단에 위치하는 트랜지스터(Q15b)의 게이트는 트랜지스터(Q10b)의 드레인 전류가 공급되는 NMOS 트랜지스터(Q12b)의 게이트에 접속된다. 연산 증폭기 회로(400)는 도 3에 도시한 NMOS 트랜지스터(Q13b, Q14b) 및 트랜지스터(Q2b, Q4b, Q5b)를 갖지 않는다.
연산 증폭기(400)에서, 트랜지스터(Q8b, Q9b)로부터 볼 때 트랜지스터(Q12b, Q15b)는 전압-전류 변환을 수행한다. 따라서, 연산 증폭기 회로(400)는 도 3의 연산 증폭기 회로(300)보다 빠르게 동작한다.
트랜지스터(Q10b)는 트랜지스터(Q8b)의 드레인 및 게이트에 접속되며, 트랜지스터(Q8b)와 함께 전류 미러 회로를 형성한다. 따라서, 입력 신호(IP)와 입력 신호(IM)의 신호들이 동일하지 않으면, 입력 신호(IP)와 입력 신호(IM)의 신호들이 동일할 때에 흐르는 전류보다 2배 큰 전류만이 트랜지스터(Q15b)에 흐른다. 그러므로, 연산 증폭기 회로(400)가 고속으로 동작하는 동안, 출력 구동 성능이 떨어진다.
도 5는 제4 종래 기술의 회로에 따른 전류 출력 회로(500)의 개략도이다.
전류 출력 회로(500)는 전류 미러 회로(11c)와 전류원(12c)을 구비한다. 전류 미러 회로(11c)는 PMOS 트랜지스터(Q11c, Q12c)를 구비한다. 트랜지스터(Q11c, Q12c)의 소스들은 고전위 전원(VD)에 접속되며, 트랜지스터(Q11c)의 드레인은 트랜지스터(Q11c, Q12c)의 게이트들에 접속된다.
트랜지스터(Q11c)의 드레인은 전류원(12c)에 접속되며, 트랜지스터(Q12c)의 드레인은 출력 단자(OUT)에 접속된다. 소정의 전압이 출력 단자에 인가되면, 트랜지스터(Q11c)의 드레인 전류(즉 전류원(12c)의 전류(I11c))와 실질적으로 동일한 전류(I12c)가 트랜지스터(Q12c)에 흐른다. 즉, 전류 출력 회로(500)는 입력 전류(I11c)와 실질적으로 동일한 전류(I12c)를 출력한다.
전류 출력 회로(500)는 아날로그 회로에서 사용된다. 아날로그 회로의 구성에 의존하여, PMOS 트랜지스터들은 NMOS 트랜지스터들로 대체된다.
도 6은 제6 종래 기술의 회로에 따른 아날로그 스위치 회로(600)의 개략도이다.
아날로그 스위치 회로(600)는 전류원(21c)과 전류 미러 회로(22c), 차동쌍(23c) 및 전류 미러 회로(24c)를 구비한다.
전류원(21c)은 전류 미러 회로(22c)에 전류(I21c)를 공급한다. 전류 미러 회로(22c)는 NMOS 트랜지스터(Q21c, Q22c)를 구비한다. 트랜지스터(Q21c)의 드레인은 전류원(21c)에 접속된다. 트랜지스터(Q21c, Q22c)의 소스들은 저전위 전원(VS)에 접속되며, 트랜지스터(Q21c)의 드레인은 트랜지스터(Q21c, Q22c)의 게이트들에 접속된다. 트랜지스터(Q22c)는 트랜지스터(Q21c)보다 2배의 사이즈를 가지며, 트랜지스터(Q22c)의 드레인은 차동쌍(23c)에 접속된다. 트랜지스터(Q22c)는 트랜지스터(Q21c)의 드레인 전류(즉, 전류원(21c)의 전류(I21c))보다 2배 큰 바이어스 전류(I22C)를 차동쌍(23c)에 공급한다.
차동쌍(23c)은 NMOS 트랜지스터(Q23c, Q24c)를 구비한다. 트랜지스터(Q23c)의 소스와 트랜지스터(Q24c)의 소스 간의 노드는 트랜지스터(Q22c)의 드레인에 접속된다. 트랜지스터(Q23c, Q24c)의 드레인들은 전류 미러 회로(24c)의 PMOS 트랜지스터(Q25c, Q26c)의 드레인들에 제각기 접속된다. 트랜지스터(Q25c, Q26c)의 소스들은 고전위 전원(VD)에 접속되며, 트랜지스터(Q25c)의 드레인은 트랜지스터(Q25c, Q26c)의 게이트들에 접속된다. 트랜지스터(Q23c)의 게이트는 입력 신호(VIN)가 공급되는 입력 터미널(Ti)에 접속된다. 트랜지스터(Q24c)의 게이트는 출력 단자(To)와 트랜지스터(Q24c)의 드레인에 접속된다. 출력 신호(VOUT)는 출력 단자(To)로부터 출력된다.
아날로그 스위치 회로(600)는 입력 단자(Ti)로부터 출력 단자(To)로 전압 성분만을 전달한다. 달리 말해서, 아날로그 스위치 회로(600)는 전류 성분을 전달하지 않는다. 트랜지스터(Q23c, Q24c)의 드레인 전류(I23c, I24c)가 실질적으로 서로 동일하게 되면, 트랜지스터(Q23c, Q24c)의 소스-게이트 전압(Vgs)은 실질적으로 서로 동일하게 된다. 그러므로, 동일한 드레인 전류가 트랜지스터(Q25c, Q26c)로부터 공급되면, 출력 신호(VOUT) 즉 입력 신호(VIN)의 전압과 실질적으로 동일한 전압이 출력 단자(To)로부터 출력된다.
MOS 트랜지스터들은 개별 단자들에 대해 캐패시터를 가지며, 개별 노드 전압들은 캐패시터들의 충전 및 방전에 의해서 결정된다. 전류 출력 회로(500)에서, 예를 들어, 트랜지스터(Q11c)의 캐패시터가 고전위 전원(VD)과 전류원(12)에 의해 충전 및 방전됨에 따라, 트랜지스터(Q12c)의 게이트 전압이 결정된다. 충전/방전 시간은 캐패시터와 저항 및 전류의 시정수에 의해서 결정된다. 트랜지스터(Q11c, 12c)의 사이즈들이 커질수록 또는 흐르는 전류가 작아질수록, 충전/방전 시간이 길어지게 된다.
도 6에 도시한 아날로그 스위치 회로(600)의 연산 속도는 차동쌍(23c)과 전류 미러 회로(24c)의 연산 속도들에 의해서 결정된다. 도 4에 도시한 연산 증폭기 회로(400)의 연산 속도는 차동 입력 회로(14b)와, 트랜지스터(Q10b, Q11b)와, 그리고 트랜지스터(Q12b, Q15b)를 포함하는 전류 미러 회로에 의해서 결정된다.
간단히 말해서, 전류 출력 회로(500), 아날로그 스위치 회로(600) 및 연산 증폭기 회로(400)의 연산 속도들은 전류 미러 회로의 연산 속도에 의해서 영향을 받는다. 즉, 전류 미러 회로의 연산 시간은 전체 회로의 연산 속도가 향상되는 것을 가로막는다.
따라서, 본 발명의 제1 목적은 공통 모드 제거 비가 향상되고 주파수 특성이 향상된 레일-레일 형태의 연산 증폭기 회로를 제공하고자 하는 것이다.
본 발명의 제2 목적은 고속으로 동작하고 출력 구동 성능이 향상된 연산 증폭기 회로를 제공하고자 하는 것이다.
본 발명의 제3 목적은 고속으로 동작하는 전류 출력 회로, 아날로그 회로 및 연산 증폭기 회로를 제공하고자 하는 것이다.
본 발명의 제1 관점에 있어서, 연산 증폭기 회로는, 제1 입력 전압에 응답하는 제1 트랜지스터 및 제2 입력 전압에 응답하는 제2 트랜지스터를 구비하는 제1 차동쌍과, 제1 입력 전압에 응답하는 제3 트랜지스터 및 제2 입력 전압에 응답하는 제4 트랜지스터를 구비하는 제2 차동쌍과, 제1 및 제3 트랜지스터에 접속된 제5 트랜지스터와, 제2 및 제4 트랜지스터에 접속된 제6 트랜지스터와, 제1 차동쌍에 접속되어 제1 바이어스 전류를 제1 차동쌍에 공급하기 위한 제1 전류원과, 제2 차동쌍에 접속되어 제2 바이어스 전류를 제2 차동쌍에 공급하기 위한 제2 전류원과, 제5 트랜지스터에 접속되어 제3 바이어스 전류를 제5 트랜지스터에 공급하기 위한 제3 전류원과, 제6 트랜지스터에 접속되어 제4 바이어스 전류를 제6 트랜지스터에 공 급하기 위한 제4 전류원과, 제1 내지 제4 전류원에 접속되어 제1 및 제2 입력 전압을 수신해서 제1 내지 제4 전류원을 제어하되 제1 및 제2 바이어스 전류의 합이 일정하게 되도록 하고 제2 내지 제4 바이어스 전류가 실질적으로 동일하게 되도록 제어하기 위한 제어 회로를 구비한다.
본 발명의 제2 관점에 있어서, 연산 증폭기 회로는, 제1 입력 전압에 응답하는 제1 트랜지스터 및 제2 입력 전압에 응답하는 제2 트랜지스터를 구비하는 제1 차동쌍과, 제1 입력 전압에 응답하는 제3 트랜지스터 및 제2 입력 전압에 응답하는 제4 트랜지스터를 구비하는 제2 차동쌍과, 제1 및 제3 트랜지스터에 접속된 제1 저항 소자와, 제2 및 제4 트랜지스터에 접속된 제2 저항 소자와, 제1 차동쌍에 접속되어 제1 바이어스 전류를 제1 차동쌍에 공급하기 위한 제1 전류원과, 제2 차동쌍에 접속되어 제2 바이어스 전류를 제2 차동쌍에 공급하기 위한 제2 전류원과, 제1 저항 소자에 접속되어 제3 바이어스 전류를 제1 저항 소자에 공급하기 위한 제3 전류원과, 제2 저항 소자에 접속되어 제4 바이어스 전류를 제2 저항 소자에 공급하기 위한 제4 전류원과, 제1 내지 제4 전류원에 접속되어 제1 및 제2 입력 전압을 수신해서 제1 내지 제4 전류원을 제어하되 제1 및 제2 바이어스 전류의 합이 일정하게 되도록 하고 제2 내지 제4 바이어스 전류가 실질적으로 동일하게 되도록 제어하기 위한 제어 회로를 구비한다.
본 발명의 제3 관점에 있어서, 연산 증폭기 회로의 제1 및 제2 차동쌍에 제각기 공급되는 제1 및 제2 바이어스 전류를 제어하는 방법은, 제1 및 제2 입력 전압 중의 하나에 따라 제2 바이어스 전류를 제어하는 단계와, 제2 바이어스 전류와 실질적으로 동일한 전류와 소정의 정전류를 사용하여 제1 바이어스 전류를 제어하는 단계를 포함한다.
본 발명의 제4 관점에 있어서, 연산 증폭기 회로는, 제1 바이어스 전류를 수신하며 제1 및 제2 입력 전압에 응답하여 동작하는 제1 차동쌍과, 제2 바이어스 전류를 수신하며 제1 및 제2 입력 전압에 응답하여 동작하는 제2 차동쌍과, 제1 차동쌍에 접속된 제1 전류원과, 제2 차동쌍에 접속되어 제2 바이어스 전류를 생성하는 제2 전류원과, 제1 및 제2 전류원에 접속되어 제1 전류원을 제어하되 제1 전류원이 정전류를 생성하도록 제어하며 제1 및 제2 입력 전압 중의 하나에 따라 정전류에 제2 바이어스 전류와 실질적으로 동일한 전류를 가산하는 것에 의해 제1 차동쌍과 제1 전류원 간의 노드에 제1 바이어스 전류를 생성하는 제어 회로를 구비한다.
본 발명의 제5 관점에 있어서, 연산 증폭기 회로는, 제1 입력 전압에 응답하는 제1 P-채널 트랜지스터 및 제2 입력 전압에 응답하는 제2 P-채널 트랜지스터를 구비하는 것으로서 제1 바이어스 전류를 수신하는 제1 차동쌍과, 제1 입력 전압에 응답하는 제1 N-채널 트랜지스터 및 제2 입력 전압에 응답하는 제2 N-채널 트랜지스터를 구비하는 것으로서 제2 바이어스 전류를 수신하는 제2 차동쌍과, 제1 차동쌍과 고전위 전원 간에 접속된 제3 P-채널 트랜지스터를 포함하는 제1 전류원과, 제2 바이어스 전류를 생성하기 위해 제2 차동쌍과 저전위 전원 간에 접속된 제3 N-채널 트랜지스터를 포함하는 제2 전류원과, 제1 전류원이 소정의 정전류를 생성하도록 제1 전류원을 제어하고 또한 제1 및 제2 바이어스 전류를 제어하기 위한 제어 회로를 구비하며, 제어 회로는, 제2 전류원에 접속되며 제2 바이어스 전류와 실질 적으로 동일한 전류를 생성하는 제4 N-채널 트랜지스터를 포함하는 제3 전류원과, 제1 전류원과 제1 차동쌍 간의 노드와 제4 N-채널 트랜지스터에 접속되는 제1 및 제2 입력 전압 중의 하나에 응답하는 제5 N-채널 트랜지스터를 구비한다.
본 발명의 제6 관점에 있어서, 연산 증폭기 회로는, 제1 입력 전압에 응답하는 제1 P-채널 트랜지스터 및 제2 입력 전압에 응답하는 제2 P-채널 트랜지스터를 구비하는 것으로서 제1 바이어스 전류를 수신하는 제1 차동쌍과, 제1 입력 전압에 응답하는 제1 N-채널 트랜지스터 및 제2 입력 전압에 응답하는 제2 N-채널 트랜지스터를 구비하는 것으로서 제2 바이어스 전류를 수신하는 제2 차동쌍과, 제1 차동쌍과 고전위 전원 간에 접속된 제3 P-채널 트랜지스터를 포함하는 제1 전류원과, 제2 바이어스 전류를 생성하기 위해 제2 차동쌍과 저전위 전원 간에 접속된 제3 N-채널 트랜지스터를 포함하는 제2 전류원과, 제2 전류원이 소정의 정전류를 생성하도록 제2 전류원을 제어하고 또한 제1 및 제2 바이어스 전류를 제어하기 위한 제어 회로를 구비하며, 제어 회로는, 제1 전류원에 접속되며 제1 바이어스 전류와 실질적으로 동일한 전류를 생성하는 제4 P-채널 트랜지스터를 포함하는 제3 전류원과, 제2 전류원과 제2 차동쌍 간의 노드와 제4 P-채널 트랜지스터에 접속되는 제1 및 제2 입력 전압 중의 하나에 응답하는 제5 P-채널 트랜지스터를 구비한다.
본 발명의 제7 관점에 있어서, 제1 트랜지스터와 제1 트랜지스터의 극성과 동일한 극성을 가지며 제1 트랜지스터에 직렬 접속된 제2 트랜지스터를 포함하는 제1 전류원에 흐르는 제1 출력 전류를 제어하며서 제1 전원에 접속된 제어 회로는, 제1 전원에 접속되고 제3 트랜지스터를 포함하며 제1 출력 전류와 실질적으로 동일 한 제2 출력 전류가 흐르는 제2 전류원과, 제3 트랜지스터에 직렬 접속되며 제3 트랜지스터의 극성과 동일한 극성을 가진 제4 트랜지스터를 구비하며, 제2 및 제4 트랜지스터는 전압 신호에 따라 제1 및 제3 트랜지스터의 포화/비포화를 제어하는 것에 의해 제1 및 제2 출력 전류를 제어하고, 제어 회로는 제2 전원에 접속되어 제3 출력 전류를 생성하는 제3 전류원(361)을 더 구비하고, 제1 출력 전류의 위상과 반대 위상을 가진 제4 출력 전류는 제2 출력 전류와 제3 출력 전류의 가산에 의해서 생성된다.
본 발명의 제8 관점에 있어서, 전류 출력 회로는, 제1 트랜지스터 및 제1 트랜지스터의 게이트와 소스 간에 접속된 제1 저항 소자를 포함하며 제1 저항 소자를 통해 흐르는 제1 전류가 제1 트랜지스터에 흐르는 제1 드레인 전류와 동일하게 되도록 만드는 정전류원 회로와, 제2 트랜지스터 및 제2 트랜지스터의 소스와 게이트 간에 접속되고 제1 저항 소자의 저항값에 비례하는 저항값을 가진 제2 저항 소자를 포함하며 제2 저항 소자의 저항값에 대한 제1 저항 소자의 저항값의 비의 역수로 표현되는 전류비에 따라 제1 전류로부터 제2 전류를 생성하고 제2 트랜지스터의 게이트 전압을 제2 저항 소자에 제2 전류를 공급하는 것에 의해 설정하는 출력단 회로를 구비한다.
본 발명의 제9 관점에 있어서, 전류 출력 회로는, 제1 전류를 수신하는 드레인을 가진 제1 트랜지스터와, 제1 트랜지스터의 게이트와 소스 간에 접속된 제1 저항 소자와, 게이트가 제1 트랜지스터의 드레인에 접속되고 소스가 제1 트랜지스터의 게이트에 접속되며 드레인 전류를 발생하는 드레인을 가진 제2 트랜지스터와, 제1 저항 소자의 저항값에 관련된 저항값을 가진 제2 저항 소자와, 제1 트랜지스터의 사이즈에 관련된 사이즈를 가진 제3 트랜지스터를 구비하며, 제2 저항 소자는 제3 트랜지스터의 게이트와 소스 간에 접속되고, 제2 트랜지스터의 드레인 전류로부터 발생되는 제2 전류는 제3 트랜지스터의 게이트에 공급되고, 제1 전류에 관련된 제3 전류는 제3 트랜지스터의 드레인에서 생성된다.
본 발명의 제10 관점에 있어서, 아날로그 스위치 회로는, 제1 전류를 수신하는 드레인을 가진 제1 트랜지스터와, 제1 트랜지스터의 게이트와 소스 간에 접속된 제1 저항 소자와, 게이트가 제1 트랜지스터의 드레인에 접속되고 소스가 제1 트랜지스터의 게이트에 접속되며 드레인 전류를 발생하는 드레인을 가진 제2 트랜지스터와, 제2 트랜지스터의 드레인 전류로부터 발생되는 제2 전류를 수신하는 소스와 입력 신호를 수신하는 게이트를 가진 입력 트랜지스터를 포함하고 또한 제2 전류를 수신하는 소스와 아날로그 스위치 회로의 출력 단자에 접속된 게이트와 이 게이트에 접속된 드레인을 가진 출력 트랜지스터를 포함하는 차동쌍과, 입력 트랜지스터의 드레인에 접속되며 제1 저항 소자의 저항값에 관련된 저항값을 가진 제2 저항 소자와, 제1 트랜지스터의 사이즈에 관련된 사이즈를 가진 제3 트랜지스터를 구비하며, 제2 저항 소자는 제3 트랜지스터의 게이트와 소스 간에 접속되고, 제3 트랜지스터의 드레인은 출력 트랜지스터의 드레인에 접속되고, 제1 전류에 관련된 제3 전류는 제3 트랜지스터의 드레인에서 생성된다.
본 발명의 제11 관점에 있어서, 연산 증폭기 회로는, 제1 전류를 수신하는 드레인을 가진 제1 트랜지스터와, 제1 트랜지스터의 게이트와 소스 간에 접속된 제 1 저항 소자와, 게이트가 제1 트랜지스터의 드레인에 접속되고 소스가 제1 트랜지스터의 게이트에 접속된 제2 트랜지스터와, 제2 트랜지스터의 드레인 전류로부터 발생되는 제2 전류를 수신하는 소스들과 제1 및 제2 입력 신호를 제각기 수신하는 게이트들을 가진 제1 및 제2 차동 트랜지스터를 포함하는 차동쌍과, 제1 및 제2 차동 트랜지스터의 드레인들에 제각기 접속된 제2 및 제3 저항 소자와, 제2 저항 소자의 제1 단자와 제1 차동 트랜지스터의 드레인 간의 제1 노드에 접속된 게이트, 제2 저항 소자의 제2 단자에 접속된 소스 및 제1 전류에 관련된 제3 전류가 발생되는 드레인을 가진 제3 트랜지스터와, 제3 저항 소자의 제3 단자와 제2 차동 트랜지스터의 드레인 간의 제2 노드에 접속된 게이트, 제3 저항 소자의 제4 단자에 접속된 소스 및 제1 전류에 관련된 제4 전류가 발생되는 드레인을 가진 제1 출력 트랜지스터와, 제3 트랜지스터의 드레인에 접속된 제4 저항 소자와, 제3 트랜지스터의 드레인과 제4 저항 소자 간의 제3 노드에 접속된 게이트, 제4 저항 소자에 접속된 소스 및 제3 트랜지스터의 게이트 전압에 대응하는 제5 전류가 제3 전류에 근거해서 발생되는 드레인을 가진 제2 출력 트랜지스터를 구비한다.
본 발명의 다른 관점 및 장점은 본 발명의 원리들을 예로서 도시하는 도면을 참조한 다음의 설명으로부터 명백하게 될 것이다.
본 발명은 본 발명의 목적 및 장점과 더불어 본 발명의 양호한 실시예에 대한 다음의 설명을 도면과 함께 참조함으로써 가장 잘 이해될 것이다.
도 7은 본 발명의 제1 실시예에 따른 레일-레일 형태의 연산 증폭기 회로에 대한 회로도이다.
연산 증폭기 회로(230)의 반전 입력 단자(부의 입력 단자)(231)에는 제1 입력 전압(VIN-)이 인가되며, 연산 증폭기 회로(230)의 비반전 입력 단자(정의 입력 단자)(232)에는 제2 입력 전압(VIN+)이 인가된다. 입력 단자(231)는 PMOS 트랜지스터(Q221)의 게이트에 접속되고, 입력 단자(232)는 PMOS 트랜지스터(Q222)의 게이트에 접속되며, PMOS 트랜지스터(Q221, Q222)는 제1의 차동쌍(233)을 구성한다. PMOS 트랜지스터(Q221, Q222)의 소스들은 서로 접속되며, 이들 소스간의 노드는 PMOS 트랜지스터(Q221, Q222)에 바이어스 전류를 공급하는 제1 전류원(234)을 통해 고전위 전원(VD)에 접속된다. 입력 단자(231)는 NMOS 트랜지스터(Q223)의 게이트에 접속되고, 입력 단자(232)는 NMOS 트랜지스터(Q224)의 게이트에 접속되며, NMOS 트랜지스터(Q223, Q224)는 제2의 차동쌍(235)을 구성한다. NMOS 트랜지스터(Q223, Q224)의 소스들은 서로 접속되며, 이들 소스간의 노드는 NMOS 트랜지스터(Q223, Q224)에 바이어스 전류를 공급하는 제2 전류원(236)을 통해 저전위 전원(GND)에 접속된다.
트랜지스터(Q221, Q222)의 드레인들은 제1 전류 미러 회로(237)를 구성하는 트랜지스터 쌍(Q225, Q226)의 드레인들에 제각기 접속된다. 트랜지스터(Q225, Q226)의 드레인들은 트랜지스터(Q223, Q224)의 드레인들에 제각기 접속된다.
트랜지스터(Q221, Q223)의 드레인들은 서로 접속되며, 이들 드레인간의 노드는 출력단 트랜지스터(Q225)의 드레인에 접속된다. 트랜지스터(Q222, Q224)의 드레인들은 서로 접속되며, 이들 드레인간의 노드는 출력단 트랜지스터(Q226)의 드레인에 접속된다.
트랜지스터(Q225, Q226)의 게이트들은 서로 접속되며, 이들 게이트간의 노드는 출력단 트랜지스터(Q225)의 드레인에 접속된다. 트랜지스터(Q225)의 소스는 저전위 전원(GND)에 접속되며, 트랜지스터(Q225)의 드레인은 제3 전류원(238)을 통해 고전위 전원(VD)에 접속된다. 트랜지스터(Q226)의 소스는 저전위 전원(GND)에 접속되며, 트랜지스터(Q226)의 드레인은 제4 전류원(239)을 통해 고전위 전원(VD)에 접속된다.
트랜지스터(Q226)의 드레인은 최종 출력단의 NMOS 트랜지스터(Q227)의 게이트에 접속된다. 트랜지스터(Q227)의 소스는 저전위 전원(GND)에 접속되며, 트랜지스터(Q227)의 드레인은 저항(R211)을 통해 고전위 전원(VD)에 접속된다. 트랜지스터(Q227)의 드레인은 출력 단자(240)에 접속된다.
도 8의 제어 회로(241)는 입력 전압(VIN+, VIN-)에 따라 제1 및 제2 전류원(234, 236)을 제어하되, 도 2에 도시한 바와 같이 제1 및 제2 전류원(234, 236)으로부터 공급되는 바이어스 전류(I211, I212)의 총계가 일정하게 되도록 제어한다. 제어 회로(241)는 제3 및 제4 전류원(238, 239)을 제어하되, 제3 및 제4 전류원(238, 239)이 제2 전류원(236)의 바이어스 전류(I212)와 실질적으로 동일한 전류(I213, I214)를 공급하도록 제어한다.
다음, 연산 증폭기 회로(230)의 동작을 설명한다.
제1 전류원(234)의 바이어스 전류(I211)는 트랜지스터(Q221, Q222)를 통해 트랜지스터(Q225, Q226)에 공급된다. 제2 전류원(236)의 바이어스 전류(I212)는 트랜지스터(Q223, Q224)를 통해 트랜지스터(Q225, Q226)에 공급된다.
제1 전류원(234)으로부터의 전류와 제2 전류원(236)으로부터의 전류는 합류하며, 전류(Ia) 및 전류(Ib)는 전류 합류점으로부터 출력단 트랜지스터(Q225, Q226)에 제각기 공급된다. 제1 전류원(234)과 제2 전류원(236)은 그들의 전류합이일정하도록 제어된다. 제2 내지 제4 전류원(236, 238, 239)은 실질적으로 동일한 전류(I212 내지 I214)를 공급하도록 제어된다.
다음은 정의 입력 전압 및 부의 입력 전압이 동일할 때에 전류(I225, I226)를 분석하는 것이다. 도 7에서 화살표 방향이 정의 전류 방향이고, IR이 제1 및 제2 정전류원(234, 236)으로부터 나오는 전류들의 총 전류라고 가정한다.
(1)I212 = 0 인 경우, I211 + I212 = IR 이므로 I211 = IR 이고, I212 = I213 = I214 이므로, I212 = I213 = I214 = 0 이다. 제1 입력 전압(VIN+)과 제2 입력 전압(VIN-)이 동일한 값을 가지므로, 동일한 전류가 트랜지스터(Q221, Q222)에 흐른다. 따라서, Ia = 0.5 x IR 이고, Ib = 0.5 x IR 이다. 따라서, I225 = 0.5 x IR 이고, I226 = 0.5 x IR 이다.
(2)I211 = I212 인 경우, I211 + I212 = IR 이므로 I211 = I212 = 0.5 x IR 이고, I212 = I213 = I214 이므로 I212 = I213 = I214 = 0.5 x IR 이다. 따라서, Ia = 0 이고, Ib = 0 이다. 따라서, I225 = I213 = 0.5 x IR 이고, I226 = I214 = 0.5 x IR 이다.
(3)I211 = 0 인 경우, I211 + I212 = IR 이므로 I212 = IR 이고, I212 = I213 = I214 이므로 I212 = I213 = I214 = IR 이다. 따라서, Ia = 0.5 x (-IR) 이고, Ib = 0.5 x (-IR) 이다. 따라서, I225 = I213 = 0.5 x IR 이고, I226 = I214 = 0.5 x IR 이다.
상기한 바로부터 명백하듯이, 출력단 트랜지스터(Q225, Q226)를 통과하는 전류들은 제2 전류원(236)의 전류(I212)에 대한 제1 전류원(234)의 전류(I211)의 비에 무관하게 일정하다.
제1 전류원(234)의 전류(I211)는 제1 차동쌍(233)을 통해 출력단 트랜지스터(Q225, Q226)에 공급되며, 제2 전류원(236)의 전류(I212)는 제2 차동쌍(235)을 통해 출력단 트랜지스터(Q225, Q226)에 공급된다. 그러므로, 제1 전류원(234)의 전류(I211)를 사용하는 출력단 트랜지스터(Q225, Q226)의 제어와 제2 전류원(236)의 전류(I212)를 사용하는 출력단 트랜지스터(Q225, Q226)의 제어 간에는 시간 지연이 없다. 따라서, 공통 모드 제거 비가 향상된다.
다음, 도 8을 참조하여 연산 증폭기 회로(230)의 세부사항에 대해 설명한다.
제어 회로(241)는 정전류(IR)를 공급하는 정전류원(251)과 제1 및 제2 입력 전압(VIN-, VIN+)에 근거하여 제1 및 제2 전류원(234, 236)에 전류(IR)를 분포하는 바이어스 제어 회로(252)를 구비한다.
바이어스 전류 제어 회로(252)는 NMOS 트랜지스터(Q231, Q232, Q233)를 구비한다. 트랜지스터(Q231, Q232, Q233)의 소스들은 정전류원(251)을 통해 저전위 전원(GND)에 접속된다. 기준 전압(VR)은 제1 트랜지스터(231)의 게이트에 인가되며, 제1 입력 전압(VIN-)은 제2 트랜지스터(Q232)의 게이트에 인가되고, 제2 입력 전압(VIN+)은 제3 트랜지스터(Q233)의 게이트에 인가된다. 바이어스 전류 제어 회로(252)는 기준 전압(VR)과 제1 및 제2 입력 전압(VIN-, VIN+)을 비교하여 정전 류(IR)를 제1 및 제2 전류원(234, 236)에 분포한다.
제1 트랜지스터(Q231)의 드레인은 PMOS 트랜지스터(Q234, Q235)를 통해 고전위 전원(VD)에 접속된다. 바이어스 전압(VB)은 트랜지스터(Q234)의 게이트에 인가된다. 트랜지스터(Q235)의 게이트 및 드레인은 트랜지스터(Q234)를 통해 서로 접속된다. 트랜지스터(Q235)의 게이트는 제1 전류원(234)에 접속된다.
제2 및 제3 트랜지스터(Q232, Q233)의 드레인들은 서로 접속되며, 이들 드레인간의 노드는 PMOS 트랜지스터(Q236, Q237)를 통해 고전위 전원(VD)에 접속된다. 바이어스 전압(VB)은 트랜지스터(Q236)의 게이트에 인가된다. 트랜지스터(Q237)의 게이트 및 드레인은 트랜지스터(Q236)를 통해 서로 접속된다. 트랜지스터(Q237)의 게이트는 트랜지스터(Q238)와 제3 및 제4 전류원(238, 239)에 접속된다.
제1 트랜지스터(Q238)의 소스는 고전위 전원(VD)에 접속되며, 트랜지스터(Q238)의 드레인은 PMOS 트랜지스터(Q239)를 통해 제2 전류원(236)에 접속된다. 트랜지스터(Q238, Q237)는 트랜지스터(Q232, Q233)를 통과하는 전류와 실질적으로 동일한 전류를 제2 전류원(236)에 공급하는 전류 미러 회로를 형성한다.
제1 전류원(234)은 PMOS 트랜지스터(Q241, Q242)를 구비한다. 트랜지스터(Q241)의 소스는 고전위 전원(VD)에 접속되며, 트랜지스터(Q241)의 드레인은 트랜지스터(Q242)를 통해 제1 차동쌍(233)에 접속된다. 바이어스 전압(VB)은 트랜지스터(Q242)의 게이트에 인가된다. 트랜지스터(Q241)의 게이트는 트랜지스터(Q235)의 게이트에 접속된다. 트랜지스터(Q241, Q235)는 전류 미러 회로를 형성하며, 제1 트랜지스터(Q231)를 통과하는 전류와 실질적으로 동일한 전류(I211)는 트랜지스 터(Q241)에 흐른다.
제2 전류원(236)은 NMOS 트랜지스터(Q243, Q244)를 구비한다. 트랜지스터(Q243)의 소스는 저전위 전원(GND)에 접속되며, 트랜지스터(Q243)의 드레인은 트랜지스터(Q239)를 통해 트랜지스터(Q228)에 접속된다. 트랜지스터(Q243)의 게이트는 트랜지스터(Q243)의 드레인과 트랜지스터(Q244)의 게이트에 접속된다. 트랜지스터(Q244)의 소스는 저전위 전원(GND)에 접속되고, 트랜지스터(Q244)의 드레인은 제2 차동쌍(235)에 접속된다. 트랜지스터(Q243, Q244)는 전류 미러 회로를 형성하며, 트랜지스터(Q238)를 통과하는 전류와 실질적으로 동일한 전류(I212) 즉 제2 및 제3 트랜지스터(Q232, Q233)를 통과하는 전류들의 합과 동일한 전류는 트랜지스터(Q244)에 흐른다.
제3 전류원(238)은 PMOS 트랜지스터(Q245, Q246)를 구비한다. 트랜지스터(Q245)의 소스는 고전위 전원(VD)에 접속되며, 트랜지스터(Q245)의 드레인은 트랜지스터(Q246)를 통해 트랜지스터(Q225)에 접속된다. 바이어스 전압(VB)은 트랜지스터(Q246)의 게이트에 인가된다. 트랜지스터(Q245)의 게이트는 트랜지스터(Q237)의 게이트에 접속된다. 트랜지스터(Q245, Q237)는 전류 미러 회로를 형성하며, 제2 및 제3 트랜지스터(Q232, Q233)를 통과하는 전류들의 합과 실질적으로 동일한 전류(I213)는 트랜지스터(Q245)에 흐른다.
제4 전류원(239)은 PMOS 트랜지스터(Q247, Q248)를 구비한다. 트랜지스터(Q247)의 소스는 고전위 전원(VD)에 접속되며, 트랜지스터(Q247)의 드레인은 트랜지스터(Q248)를 통해 트랜지스터(Q226)에 접속된다. 바이어스 전압(VB)은 트랜 지스터(Q248)의 게이트에 인가된다. 트랜지스터(Q247)의 게이트는 트랜지스터(Q248)의 게이트에 접속된다. 트랜지스터(Q247, Q237)는 전류 미러 회로를 형성하며, 제2 및 제3 트랜지스터(Q232, Q233)를 통과하는 전류들의 합과 실질적으로 동일한 전류(I214)는 트랜지스터(Q247)에 흐른다.
트랜지스터(Q234, Q236, Q239, Q242, Q246, Q248)는 트랜지스터(Q235, Q241)를 포함하는 전류 미러 회로와 트랜지스터(Q237, Q238, Q245, Q247)를 포함하는 전류 미러 회로에 대해 종속단을 형성한다.
다음, 제1 및 제2 입력 전압(VIN-, VIN+)이 동일한 정적 상태에서 연산 증폭기 회로(230)의 동작에 대해 설명한다. 정전류원(251)의 전류(IR)는 "A"로 표현되며, 트랜지스터(Q221, Q222, Q223, Q224, Q225, Q226)를 통과하는 전류들은 제각기 "I221", "I222", "I223", "I224", "I225", "I226"으로 표현된다.
(1)기준 전압(VR) > 입력 전압(VIN+, VIN-)인 경우:
대부분의 정전류(IR)는 제1 트랜지스터(Q231)에 분포된다. 트랜지스터(Q231)를 통과하는 전류가 0.8A이고, 제2 및 제3 트랜지스터(Q232, Q233)를 통과하는 전류들의 합이 0.2A라고 가정한다.
제1 트랜지스터(Q231)를 통과하는 전류는 트랜지스터(Q235, Q241)의 전류 미러 회로에 의해서 제1 차동쌍(233)의 트랜지스터(Q221, Q222)에 공급된다. 입력 전압(VIN+, VIN-)이 동일한 정적 상태 때문에, 입력 전류는 연산 증폭기 회로(230)에서 트랜지스터(Q221, Q222)에 균등하게 분포된다. 따라서, I221 = I222 = 0.4A로 된다.
제2 및 제3 트랜지스터(Q232, Q233)를 통과하는 전류들은 트랜지스터(Q237, Q238, Q243, Q244)의 전류 미러 회로에 의해서 제2 차동쌍(235)의 트랜지스터(Q223, Q224)에 공급되며, 입력 전류는 트랜지스터(Q223, Q224)에 균등하게 분포된다. 따라서, I224 = I223 = 0.1A로 된다.
트랜지스터(Q232, Q233)를 통과하는 전류들은 트랜지스터(Q237, Q245, Q247)의 전류 미러 회로 때문에 I213 = I214 = 0.2A로 된다.
출력단 트랜지스터들에 흐르는 전류(I225, I226)는 I225 = I213 - I223 + I221 = 0.2A - 0.1A + 0.4A = 0.5A로 계산되고, I226 = I214 - I224 + I222 = 0.2A - 0.1A + 0.4A = 0.5A로 계산된다.
(2)기준 전압(VR) = 입력 전압(VIN+, VIN-)인 경우:
정전류(IR)는 제1 트랜지스터(Q231)와 제2 및 제3 트랜지스터(Q232, Q233)에 균등하게 분포된다.
트랜지스터(Q231)를 통과하는 전류는 트랜지스터(Q235, Q241)의 전류 미러 회로에 의해서 트랜지스터(Q221, Q222)에 공급된다. 정적 상태에서, 입력 전류는 트랜지스터(Q221, Q222)에 균등하게 분포된다. 따라서, I221 = I222 = 0.25A로 된다.
트랜지스터(Q232, Q233)를 통과하는 전류들은 트랜지스터(Q237, Q238, Q243, Q244)의 전류 미러 회로에 의해서 트랜지스터(Q223, Q224)에 공급된다. 입력 전류는 트랜지스터(Q223, Q224)에 균등하게 분포된다. 따라서, I224 = I223 = 0.25A로 된다.
트랜지스터(Q237, Q245, Q247)의 전류 미러 회로 때문에 I213 = I214 = 0.5A로 된다.
출력단 트랜지스터들에 흐르는 전류(I225, I226)는 I225 = I213 - I223 + I221 = 0.5A - 0.25A + 0.25A = 0.5A로 계산되고, I226 = I214 - I224 + I222 = 0.5A - 0.25A + 0.25A = 0.5A로 계산된다.
(3)기준 전압(VR) < 입력 전압(VIN+, VIN-)인 경우:
소량의 정전류(IR)가 제1 트랜지스터(Q231)에 분포된다. 트랜지스터(Q231)를 통과하는 전류가 0.2A이고, 제2 및 제3 트랜지스터(Q232, Q233)를 통과하는 전류들의 합이 0.8A라고 가정한다.
제1 트랜지스터(Q231)를 통과하는 전류는 트랜지스터(Q235, Q241)의 전류 미러 회로에 의해서 트랜지스터(Q221, Q222)에 공급된다. 정적 상태에서, 입력 전류는 트랜지스터(Q221, Q222)에 균등하게 분포된다. 따라서, I221 = I222 = 0.1A로 된다.
제2 및 제3 트랜지스터(Q232, Q233)를 통과하는 전류들은 트랜지스터(Q237, Q238, Q243, Q244)의 전류 미러 회로에 의해서 트랜지스터(Q223, Q224)에 공급된다. 정적 상태에서, 입력 전류는 트랜지스터(Q223, Q224)에 균등하게 분포된다. 따라서, I224 = I223 = 0.4A로 된다.
트랜지스터(Q237, Q245, Q247)의 전류 미러 회로 때문에 I213 = I214 = 0.8A로 된다.
출력단 트랜지스터들에 흐르는 전류(I225, I226)는 I225 = I213 - I223 + I221 = 0.8A - 0.4A + 0.1A = 0.5A로 계산되고, I226 = I214 - I224 + I222 = 0.8A - 0.4A + 0.1A = 0.5A로 계산된다.
제1 실시예의 연산 증폭기 회로(230)는 다음과 같은 장점을 가진다.
(1)제어 회로(241)는 제1 및 제2 입력 전압(VIN-, VIN+)에 근거해서 제1 내지 제4 전류원(234, 236, 238, 239)을 제어하되, 제1 및 제2 전류원(234, 236)의 바이어스 전류(I211, I212)의 합이 일정하게 유지되고 제2 내지 제4 전류원(236, 238, 239)의 바이어스 전류(I212, I213, I214)가 서로에 대해 실질적으로 동일하게 되도록 제어한다. 그 결과, 출력단 트랜지스터(Q225, Q226)를 통과하는 전류들은 제1 및 제2 입력 전압(VIN-, VIN+)에 무관하게 일정하게 유지됨으로써, 공통 모드 제거 비가 향상된다.
(2)제1 입력 전압(VIN-)을 수신하는 제1 및 제2 차동쌍(233, 235)의 트랜지스터(Q221, Q223)는 출력단 트랜지스터(Q225)에 접속되고, 제2 입력 전압(VIN+)을 수신하는 제1 및 제2 차동쌍(233, 235)의 트랜지스터(Q222, Q224)는 출력단 트랜지스터(Q226)에 접속된다. 그러므로, 제1 차동쌍(233)에 의한 출력단 트랜지스터들의 제어와 제2 차동쌍(235)에 의한 출력단 트랜지스터들의 제어 간에 시간 지연이 없게 된다. 따라서, 주파수 특성이 향상된다.
제1 실시예에서, 출력단 트랜지스터(Q225, Q226)는 동일한 저항을 가진 저항 소자들로 대체할 수도 있다. 이 경우, 관련 저항 소자와 제3 전류원(238)간의 노드에 접속된 게이트를 가진 출력단 트랜지스터를 부가적으로 제공할 수도 있다. 상보형 연산 증폭기 신호들은 부가적인 출력단 트랜지스터와 출력단 트랜지스 터(Q227)로부터 얻을 수 있다.
제1 실시예에서 NMOS 트랜지스터들의 모두 또는 일부는 NPN 바이폴라 트랜지스터들로 대체할 수도 있으며, PMOS 트랜지스터들의 모두 또는 일부는 PNP 바이폴라 트랜지스터들로 대체할 수도 있다.
다음, 도 9 내지 도 11을 참조하여 본 발명의 제2 실시예에 따른 레일-레일 형태의 연산 증폭기 회로(340)를 설명한다.
도 9에 도시한 바와 같이, 연산 증폭기 회로(340)는 입력단 회로(341), 출력단 회로(342) 및 제어 회로(343)를 가진다.
입력단 회로(341)는 저입력 전압 차동쌍(제1 입력 차동쌍)(351), 고입력 전압 차동쌍(제2 입력 차동쌍)(352), 고전압 전류원(제1 전류원)(353) 및 저전압 전류원(제2 전류원)(354)을 구비한다.
제1 입력 차동쌍(351)은 PMOS 트랜지스터(Q321, Q322)를 구비한다. 트랜지스터(Q321)의 게이트는 제1 입력 전압(VIN+)이 공급되는 연산 증폭기 회로(340)의 비반전 입력 단자(정의 입력 단자)(T311)에 접속된다. 제1 입력 차동쌍(351)은 PMOS 트랜지스터(Q321, Q322)를 구비한다. 트랜지스터(Q322)의 게이트는 제2 입력 전압(VIN-)이 공급되는 연산 증폭기 회로(340)의 반전 입력 단자(부의 입력 단자)(T312)에 접속된다. 트랜지스터(Q321, Q322)의 소스들은 서로 접속되고, 이들 소스간의 노드는 제1 전류원(353)을 통해 고전위 전원(VD)에 접속된다. 트랜지스터(Q321, Q322)의 드레인들은 출력단 회로(342)에 접속된다. 제1 전류원(353)은 트랜지스터(Q321, Q322)에 바이어스 전류를 공급한다.
제2 입력 차동쌍(352)은 NMOS 트랜지스터(Q323, Q324)를 구비한다. 트랜지스터(Q323)의 게이트는 제1 입력 전압(VIN+)이 공급되는 제1 입력 단자(T311)에 접속된다. 트랜지스터(Q324)의 게이트는 제2 입력 전압(VIN-)이 공급되는 제2 입력 단자(T312)에 접속된다. 트랜지스터(Q323, Q324)의 소스들은 서로 접속되고, 이들 소스간의 노드는 제2 전류원(354)을 통해 저전위 전원(VS)에 접속된다. 트랜지스터(Q323)의 드레인은 전류 미러 회로(355)를 통해 출력단 회로(342)에 접속된다. 트랜지스터(Q324)의 드레인은 전류 미러 회로(356)를 통해 출력단 회로(342)에 접속된다. 제2 전류원(354)은 트랜지스터(Q323, Q324)에 바이어스 전류를 공급한다.
제1 전류원(353)은 PMOS 트랜지스터(Q325)를 구비한다. 트랜지스터(Q325)의 소스는 고전위 전원(VD)에 접속되며, 트랜지스터(Q325)의 드레인은 제1 입력 차동쌍(351)에 접속된다. 트랜지스터(Q325)의 게이트는 제어 회로(343)에 접속된다.
제2 전류원(354)은 NMOS 트랜지스터(Q326)를 구비한다. 트랜지스터(Q326)의 소스는 저전위 전원(VS)에 접속되며, 트랜지스터(Q326)의 드레인은 제2 입력 차동쌍(352)에 접속된다. 트랜지스터(Q326)의 게이트는 제어 회로(343)에 접속된다.
전류 미러 회로(355)는 한 쌍의 PMOS 트랜지스터(Q327, Q328)를 구비한다. 트랜지스터(Q327)의 소스는 고전위 전원(VD)에 접속되며, 트랜지스터(Q327)의 드레인은 트랜지스터(Q323)에 접속된다. 트랜지스터(Q327)의 게이트는 트랜지스터(Q327)의 드레인과 트랜지스터(Q328)의 게이트에 접속된다. 트랜지스터(Q328)의 소스는 고전위 전원(VD)에 접속되며, 트랜지스터(Q328)의 드레인은 출력단 회로(342)의 전류 미러 회로(357)에 접속된다.
전류 미러 회로(356)는 한 쌍의 PMOS 트랜지스터(Q329, Q330)를 구비한다. 트랜지스터(Q329)의 소스는 고전위 전원(VD)에 접속되며, 트랜지스터(Q329)의 드레인은 트랜지스터(Q324)에 접속된다. 트랜지스터(Q329)의 게이트는 트랜지스터(Q329)의 드레인과 트랜지스터(Q330)의 게이트에 접속된다. 트랜지스터(Q330)의 소스는 고전위 전원(VD)에 접속되며, 트랜지스터(Q330)의 드레인은 전류 미러 회로(357)에 접속된다.
전류 미러 회로(357)는 한 쌍의 NMOS 트랜지스터(Q331, Q332)를 구비한다. 트랜지스터(Q331)의 소스는 저전위 전원(VS)에 접속되며, 트랜지스터(Q331)의 드레인은 트랜지스터(Q322, Q328)의 드레인들에 접속된다. 트랜지스터(Q331)의 게이트는 트랜지스터(Q331)의 드레인과 트랜지스터(Q332)의 게이트에 접속된다. 트랜지스터(Q332)의 소스는 저전위 전원(VS)에 접속되며, 트랜지스터(Q332)의 드레인은 트랜지스터(Q321, Q330)에 접속된다. 트랜지스터(Q332)의 드레인은 출력단 트랜지스터(Q333)의 게이트에 접속된다.
출력단 트랜지스터(Q333)는 NMOS 트랜지스터인 것이 양호하다. 트랜지스터(Q333)의 소스는 저전위 전원(VS)에 접속되며, 트랜지스터(Q333)의 드레인은 저항(R321)을 통해 고전위 전원(VD)에 접속된다. 트랜지스터(Q333)의 드레인은 연산 증폭기 출력 신호(OUT)를 출력하는 출력 단자(T313)에도 접속된다.
제어 회로(343)는 제1 전류원(353)이 정전류(I31a)를 제공하도록 제1 전류원(353)을 제어한다. 제어 회로(343)는 제1 차동쌍(351)에 공급될 제1 바이어스 전류(I31b)를 생성한다. 정전류(I31b)는 정전류(I31a)에 전류(I32b)를 가산하는 것에 의해 생성된다. 전류(I32b)는 제1 입력 전압(VIN+)에 근거하여 제2 전류원(354)으로부터 제2 입력 차동쌍(352)에 공급할 제2 바이어스 전류(I32a)와 실질적으로 동일하다. 제2 실시예에서, 정전류(I31a)는 전류(I32b)와 제1 바이어스 전류(I31b)로 분리되므로, 전류(I32b)는 계산 관점에서 볼 때 제1 바이어스 전류(I31b)에 대해 부의 값을 가진다.
제어 회로(343)는 정전류원(361, 362), PMOS 트랜지스터(Q341)와 NMOS 트랜지스터(Q342, 343, 344)를 구비한다. 제1 정전류원(361)은 트랜지스터(Q341)를 통해 고전위 전원(VD)에 또한 트랜지스터(Q342)를 통해 저전위 전원(VS)에 접속된다. 제1 정전류원(361)은 정전류(I)를 제공한다.
트랜지스터(Q341)의 소스는 고전위 전원(VD)에 접속되고, 트랜지스터(Q341)의 드레인은 정전류원(361)에 접속된다. 트랜지스터(Q341)의 게이트는 트랜지스터(Q341)의 드레인과 트랜지스터(Q325)의 게이트에 접속된다. 트랜지스터(Q341, Q325)는 전류 미러 방식으로 접속됨으로써, 정전류원(361)으로부터의 전류(I)와 동일한 정전류(I31a)가 트랜지스터(Q325)에 흐른다.
트랜지스터(Q342)의 소스는 저전위 전원(VS)에 접속되고, 트랜지스터(Q342)의 드레인은 정전류원(361)에 접속된다. 트랜지스터(Q342)의 게이트는 트랜지스터(Q342)의 드레인과 트랜지스터(Q326)의 게이트에 접속된다.
제2 정전류원(362)은 NMOS 트랜지스터(Q343)인 것이 양호하다. NMOS 트랜지스터(Q344)는 트랜지스터(Q343)와 동일한 극성을 가진 것으로서 트랜지스터(Q343)에 직렬 접속된다. 트랜지스터(Q343, Q344)는 트랜지스터(Q326, Q323)와 동일한 전기적 특성을 제각기 가지며 트랜지스터(Q326, Q323)의 것과 유사한 방식으로 접속된다.
트랜지스터(Q343)의 소스는 저전위 전원(VS)에 접속되고, 트랜지스터(Q343)의 드레인은 트랜지스터(Q344)의 소스에 접속되며, 트랜지스터(Q343)의 게이트는 트랜지스터(Q342)의 게이트에 접속된다. 그러므로, 트랜지스터(Q343)는 전류 미러 방식으로 트랜지스터(Q342)에 접속된다. 제1 입력 전압(VIN+)은 제1 입력 단자(T311)를 통해 트랜지스터(Q344)의 게이트에 인가된다.
트랜지스터(Q332)의 게이트 전압이 제1 입력 전압(VIN+)에 의해 제어됨에 따라, 트랜지스터(Q323)의 소스 전압(즉, 트랜지스터(Q326)의 드레인 전압)이 변경되고 트랜지스터(Q326)의 포화/비포화가 제어된다. 트랜지스터(Q344)의 게이트 전압이 제1 입력 전압(VIN+)에 의해 제어됨에 따라, 트랜지스터(Q344)의 소스 전압(즉, 트랜지스터(Q343)의 드레인 전압)이 변경되고 트랜지스터(Q343)의 포화/비포화가 제어된다. 그러므로, 트랜지스터(Q326)에 흐르는 제2 바이어스 전류(I32a)와 동일한 전류(I32b)가 트랜지스터(Q343)에 흐른다.
트랜지스터(Q344)의 드레인은 제1 전류원(353)과 제1 입력 차동쌍(351)간의 노드(N311)에 접속된다. 그러므로, 제1 전류원(353)에 흐르는 전류(I31a)는 제1 입력 차동쌍(351)에 공급되는 제1 바이어스 전류(I31b)와 트랜지스터(Q344)에 흐르는 전류(I32b)로 분리된다. 즉, 제2 바이어스 전류(I32a)의 위상과 반대의 위상을 가진 제1 바이어스 전류(I31b)는 제2 바이어스 전류(I32a)와 실질적으로 동일한 부의 전류(I32b)를 제1 전류원(353)의 정전류(I31a)에 가산하는 것에 의해 생성된다.
다음, 도 10을 참조하여 동일 위상의 제1 및 제2 입력 전압(VIN+, VIN-)이 공급되는 경우에 연산 증폭기(340)의 제1 및 제2 바이어스 전류(I31b, I32a)를 어떤 식으로 제어하는 가를 설명한다. 도 10은 바이어스 전류 제어를 설명하는 원리도에 있어서, 전류 제어 회로(370)를 도시한다. 도 10에서, 도 9에 도시한 성분과 동일한 성분들에는 동일한 참조 부호를 부여한다.
도 10에 도시한 바와 같이, NMOS 트랜지스터(Q351)는 노드(N11)와 저전위 전원(VS) 사이에 접속되고, 트랜지스터(Q351)의 게이트는 트랜지스터(Q351)의 드레인에 접속된다.
NMOS 트랜지스터(Q352)는 트랜지스터(Q326)에 직렬 접속된다. 구체적으로 말해서, NMOS 트랜지스터(Q352)는 트랜지스터(Q326)의 드레인에 접속되고, 입력 전압(VIN(VIN+, VIN-))은 트랜지스터(Q352)의 게이트에 인가된다. 트랜지스터(Q352)의 드레인은 PMOS 트랜지스터(Q353)를 통해 고전위 전원(VD)에 접속된다. 트랜지스터(Q353)의 게이트는 트랜지스터(Q353)의 드레인에 접속된다.
도 10에서, NMOS 트랜지스터(Q351)는 도 9의 제1 입력 차동쌍(351)에 대응하며, 트랜지스터(Q352)는 제2 입력 차동쌍(352)에 대응한다. 그러므로, 제1 바이어스 전류(I31b)는 트랜지스터(Q351)에 흐르며, 제2 바이어스 전류(I32a)는 트랜지스터(Q352)에 흐른다.
트랜지스터(Q341, Q325)는 전류 미러 회로를 형성하며, 정전류원(361)의 전류(I)와 실질적으로 동일한 전류(I31a)는 트랜지스터(Q325)에 흐른다. 전류(I31a)는 일정하다.
트랜지스터(Q326, Q342, Q343)는 전류 미러 회로를 형성하며, 정전류원(361)의 전류(I)에 근거한 전류(I32a, I32b)는 제각기 트랜지스터(Q326, Q343)에 흐른다. 전류(I32a, I32b)는 트랜지스터(Q326, Q343)에 제각기 직렬 접속된 트랜지스터(Q352, Q344)의 게이트 전압(즉 입력 전압(VIN))에 대응한다.
입력 전압(VIN)이 고전위 전원(VD)의 전압과 동일한 경우, 전류(I32a)와 전류(I32b)는 전류(I(I32a = I32b = I))와 실질적으로 동일하다. 그러므로, 트랜지스터(Q325)의 전체 전류(I31a)는 트랜지스터(Q343)에 흐르며, 트랜지스터(Q351)에 흐르는 전류(I31b)는 0으로 된다.
입력 전압(VIN)이 강하되면, 트랜지스터(Q344)의 소스 전압도 강하된다. 트랜지스터(Q343)의 드레인 전압은 트랜지스터(Q344)의 소스 전압과 동일하므로, 트랜지스터(Q343)의 드레인 전압은 입력 전압(VIN)의 강하에 따라 강하된다. 트랜지스터(Q343)의 드레인 전압이 트랜지스터(Q342)의 드레인 전압과 동일한 전류가 트랜지스터(Q342)로 흐를 수 없게 하는 레벨로 강하되면, 트랜지스터(Q343)의 드레인 전류가 감소하고 전류(I32b)가 전류(I)보다 작아지게 된다(I32b < I). 그러므로, 전류(I32b)는 정전류(I31a)와 동일하게 되지 않게 되며(I32b ≠I31a), 트랜지스터(Q351)의 전류(I31b)는 0보다 크게 된다(I31b > 0).
입력 전압(VIN)이 더 강하되면, 트랜지스터(Q343)는 동작불능 상태로 되며 전류(I32b)가 0으로 된다(I32b = 0). 이 시점에서, 트랜지스터(Q325)에 흐르는 모든 전류(I31a)가 트랜지스터(Q351)에 흐름으로써, 전류(I31b)는 정전류원(361)의 전류(I)와 동일하게 된다(I31b = I31a = I). 입력 전압(VIN) 때문에, 트랜지스 터(Q326)의 드레인 전압은 트랜지스터(Q343)의 드레인 전압과 실질적으로 동일하게 되며 전류(I32a, I32b)는 서로 실질적으로 동일하게 된다(I32a = I32b).
입력 전압(VIN)이 저전위 전원(VS)과 동일하게 되면, 전류(I32a, I32b)는 0으로 된다. 그러므로, 트랜지스터(Q325)에 흐르는 모든 전류(I31a)가 트랜지스터(Q351)에 흐름으로써, 전류(I31b)는 정전류원(361)의 전류(I)와 동일하게 된다(I31b = I31a = I).
입력 전압(VIN)이 H 레벨(대략 고전위 전원(VD)의 전압)이면, 도 11에 도시한 바와 같이, I32a = I이고 I31b + 0이다.
입력 전압(VIN)이 강하되며 입력 전압(VIN)에서 트랜지스터(Q344, Q353)의 게이트-소스 전압(VGS)을 감산하는 것에 의해 얻어지는 전압이 트랜지스터(Q343, Q326)의 임계 전압(VH) 아래로 강하되면, I32a < I이고 I31b > 0이다. 임계 전압(VH)은 트랜지스터(Q343, Q326)가 전류(I)를 출력할 수 있는 임계 레벨이다.
입력 전압(VIN)이 더 강하되고 상기한 감산된 전압이 임계 전압(VL) 아래로 강하되면, I32a = 0이고 I31b = I이다. 임계 전압(VL)은 트랜지스터(Q343, Q326)가 전류를 출력할 수 있는 임계 레벨이다.
트랜지스터(Q344, Q352)에 제각기 흐르는 전류(I32b, I32a)는 입력 전압(VIN)에 따라서 동시에 변할 수 있다. 트랜지스터(Q325)에 흐르는 전류(I31a)가 일정하므로, 전류(I31b)는 전류(I32b, I32a)와 동시에 변한다. 이 경우, 전류(I31b, I32b, I32a)의 변화량(절대값)들은 동일하다.
전류(I32a)가 전류(I)보다 작아지게 되는 임계 전압(VH)은 트랜지스터(Q342- Q353)의 장치 사이즈와 프로세스 조건에 의해서 결정된다. 즉, 임계 전압(VH)은 회로 상수의 설정 시에 결정되지 않고 트랜지스터(Q342-Q353)의 동작점들에 따라 결정된다.
다음, 연산 증폭기 회로(340)의 동작을 설명한다.
정전류원(361)으로부터 공급되는 바이어스 전류(I)는 트랜지스터(Q341, Q325)를 포함하는 전류 미러 회로에 의해 제1 입력 차동쌍(351)의 트랜지스터(Q321, Q322) 및 트랜지스터(Q344)에 공급된다. 트랜지스터(Q325)에 흐르는 전류(I31a)는 일정하다.
전류(I)는 트랜지스터(Q342, Q343, Q326)로 구성된 전류 미러 회로에 의해서 제2 입력 차동쌍(352)의 트랜지스터(Q323, 324) 및 트랜지스터(Q344)에 공급된다.
H 레벨의 제1 입력 전압(VIN+)이 트랜지스터(Q344)의 게이트에 인가되면, 트랜지스터(Q343)는 트랜지스터(Q342)의 전류에 대해 미러 동작을 수행하여 I32b가 I32b = I로 되게 한다. I32b = I31a 이므로, 트랜지스터(Q321, Q32)에 대한 제1 바이어스 전류(I31b)는 0으로 된다(I31b = 0).
제1 입력 전압(VIN+)이 강하되므로, 트랜지스터(Q344)의 소스 전압이 강하된다. 트랜지스터(Q344)의 소스 전압은 트랜지스터(Q343)의 드레인 전압과 실질적으로 동일하다. 그러므로, 트랜지스터(Q343)의 드레인 전압도 강하된다. 트랜지스터(Q343)의 드레인 전압이 트랜지스터(Q342)의 드레인 전압과 동일한 전류가 트랜지스터(Q3432)로 흐를 수 없게 하는 레벨로 강하되면, 트랜지스터(Q343)의 드레인 전류가 감소한다(I32b > I). 그러므로, I32b ≠I31a이고 트랜지스터(Q321, Q322) 에 대한 제1 바이어스 전류(I31b)는 0보다 크게 된다(I31b > 0).
입력 전압(VIN+)이 더 강하되면, 트랜지스터(Q343)는 동작불능 상태로 되며 전류(I32b)가 0으로 된다(I32b = 0). 이 시점에서, 제1 바이어스 전류(I31b)는 전류(I31a)와 동일하게 된다(I31b = I31a = I).
트랜지스터(Q326, Q323, Q324)의 접속 상태는 트랜지스터(Q343, Q344)의 접속 상태와 동일하며, 트랜지스터(Q326)의 드레인 전압은 트랜지스터(Q343)의 드레인 전압과 실질적으로 동일하다. 따라서, 전류(I32a, I32b)는 서로 실질적으로 동일하다(I32a = I32b).
제2 실시예의 연산 증폭기 회로(340)는 다음과 같은 장점을 가진다.
(1)제어 회로(343)는 제1 전류원(353)에 흐르는 전류(I31a)에 제2 바이어스 전류(I32a)와 실질적으로 동일한 전류(I32b)를 가산하는 것에 의해 제1 바이어스 전류(I31b)를 생성한다. 정전류(I31a)는 전류(I32b)와 제1 바이어스 전류(I31b)로 분리되므로, 전류(I32b)는 계산 관점에서 볼 때 제1 바이어스 전류(I31b)에 대해 부의 값을 가진다. 따라서, 제1 바이어스 전류(I31b)가 변하는 시점이 제2 바이어스 전류(I31a)가 변하는 시점과 실질적으로 동일하게 됨으로써, 전류(I31b, I32a)의 변화량(절대값)들이 실질적으로 동일하다. 제어 회로(343)는 제1 및 제2 바이어스 전류(I31b, I32a)의 합이 항상 정전류(I)로 되도록 제1 및 제2 바이어스 전류(I31b, I32a)를 제어한다. 이같은 제어에 의해, 입력 전압(VIN+)과 입력 전압(VIN-)간의 전위차에 관계없이 정전류(I331, I332)가 제각기 출력단 트랜지스터(Q331, Q332)로 흐를 수 있게 된다. 따라서, 출력 전압이 변하지 않게 되며 공 통 모드 제거 비가 향상된다.
(2)제어 회로(343)는 트랜지스터(Q323, Q326)와 같이 직렬 접속된 트랜지스터(Q344, 343)를 가진다. 트랜지스터(Q344)의 드레인은 제1 전류원(353)과 제1 입력 차동쌍(351)간의 노드에 접속된다. 노드(N11)에서, 제1 전류원(353)에 흐르는 전류(I31a)에 제2 바이어스 전류(I32a)와 실질적으로 동일한 전류(I32b)가 가산된다. 그러므로, 제1 바이어스 전류(I31b)의 변화는 제2 바이어스 전류(I32a)의 변화와 절대값에 있어 실질적으로 동일하게 된다. 이것은 제1 및 제2 바이어스 전류(I31b, I32a)가 변하기 시작하는 입력 전압(VIN+)의 값(전이점)이 트랜지스터(Q343, Q344)의 전기적 특성에 의해서 결정됨을 의미한다. 따라서, 개별 트랜지스터들의 전기적 특성이 프로세스 조건에 따라 변하는 경우에도, 전이점이 그 변화에 따라 변하게 된다. 그러므로, 제1 및 제2 차동쌍(351, 352)의 트랜지스터(Q321, Q322, Q323, Q324)가 동작 불능 상태로 되지 않게 된다.
제2 실시예는 다음과 같이 변형시킬 수도 있다.
(a)도 12에 도시한 바와 같이, 본 발명은 제2 입력 전압(VIN-)에 따라 제1 및 제2 바이어스 전류(I31b, I32a)를 제어하는 제어 회로(381)를 구비한 연산 증폭기 회로(380)에서 실시할 수도 있다.
제어 회로(381)는 PMOS 트랜지스터(Q361) 및 이 트랜지스터에 종속되며 이 트랜지스터와 동일 극성을 가진 PMOS(Q362)를 구비하는 전류원(382)을 구비한다. 제2 입력 전압(VIN-)은 트랜지스터(Q362)의 게이트에 인가되어 PMOS 트랜지스터(Q361)의 포화/비포화를 제어한다. 연산 증폭기 회로(380)는 향상된 공통 모드 제거 비를 가지며 프로세스 변화에 의해 동작 불능 상태로 되지 않게 된다.
(b)제2 실시예에서, PMOS 트랜지스터들은 NMOS 트랜지스터들로 변경할 수도 있다. 이 경우, 고전위 전원(VD)과 저전위 전원(VS)은 서로 교체한다. 또한, 고전위 전원(VD)에 접속된 전류원의 트랜지스터들에 직렬 접속된 PMOS 트랜지스터들의 게이트 전압들은 제1 입력 전압(VIN+)에 의해 제어하거나, 또는 저전위 전원(VS)에 접속된 전류원의 트랜지스터들에 직렬 접속된 NMOS 트랜지스터들의 게이트 전압들은 제1 입력 전압(VIN-)에 의해 제어한다.
(c)제2 실시예에서, NMOS 트랜지스터들의 모두 또는 일부는 NPN 바이폴라 트랜지스터들로 대체할 수도 있고, PMOS 트랜지스터들의 모두 또는 일부는 PNP 바이폴라 트랜지스터들로 대체할 수도 있다.
다음, 도 13 내지 도 15를 참조하여 본 발명의 제3 실시예에 따른 푸쉬-풀 형태의 연산 증폭기 회로(430)를 설명한다.
도 13에 도시한 바와 같이, 연산 증폭기 회로(430)는 정전류원 회로(431), 입력단 회로(432) 및 출력단 회로(433)를 구비한다.
정전류원 회로(431)는 전류 미러 회로(441), NMOS 트랜지스터(Q421, Q422) 및 저항 소자(R401)를 구비한다.
전류 미러 회로(441)는 PMOS 트랜지스터(Q423, Q424)를 구비한다. 트랜지스터(Q423, Q424)의 소스들은 고전위 전원(VD)에 접속되며, 트랜지스터(Q423)의 드레인은 트랜지스터(Q423, Q424)에 접속된다. 트랜지스터(Q423, Q424)의 드레인들은 트랜지스터(Q421, Q422)의 드레인들에 제각기 접속된다.
트랜지스터(Q421)의 게이트는 트랜지스터(Q422)의 드레인에 접속되며, 트랜지스터(Q421)의 소스는 트랜지스터(Q422)의 게이트에 접속된다. 트랜지스터(Q421)의 소스는 저항 소자(R401)를 통해 저전위 전원(VS)에 접속되며, 트랜지스터(Q422)의 소스는 저전위 전원(VS)에 접속된다.
트랜지스터(Q421)와 저항 소자(R401)간의 노드(N411)는 트랜지스터(Q422)의 게이트에 접속된다.
입력단 회로(432)는 PMOS 트랜지스터(Q425), 정전류원(442) 및 차동 입력 회로(443)를 구비한다.
PMOS 트랜지스터(Q425)의 소스는 고전위 전원(VD)에 접속되며, 트랜지스터(Q425)의 게이트는 전류 미러 회로(441)의 트랜지스터(Q423)의 게이트에 접속되고, 트랜지스터(Q425)의 드레인은 정전류원(442)에 접속된다. 트랜지스터(Q425)는 트랜지스터(Q423, Q424)의 각각과 실질적으로 동일한 사이즈를 가지며 트랜지스터(Q423, Q424)의 드레인 전류와 실질적으로 동일한 드레인 전류(즉 트랜지스터(Q421)의 드레인 전류(I421))를 정전류원(442)에 공급한다.
정전류원(442)은 NMOS 트랜지스터(Q426, Q427)를 구비한다. 트랜지스터(Q426)의 드레인은 트랜지스터(Q425)에 접속된다. 트랜지스터(Q426, Q427)의 소스들은 저전위 전원(VS)에 접속된다. 트랜지스터(Q426)의 드레인은 트랜지스터(Q426, Q427)의 게이트에 접속된다. 트랜지스터(Q427)의 드레인은 차동 입력 회로(443)에 접속된다.
트랜지스터(Q427)는 트랜지스터(Q426)의 2배 사이즈를 가진다. 그러므로, 정전류원(442)은 트랜지스터(Q425)의 드레인 전류보다 2배 큰 바이어스 전류(I427)(트랜지스터(Q421)의 드레인 전류(I421))를 차동 입력 회로(443)에 공급한다.
차동 입력 회로(443)는 한 쌍의 NMOS 트랜지스터(Q428, Q429)와 한 쌍의 PMOS 트랜지스터(Q430, Q431)를 구비한다. 트랜지스터(Q428, Q429)의 소스들은 트랜지스터(Q427)에 접속된다. 트랜지스터(Q428)의 드레인은 트랜지스터(Q430)의 드레인과 트랜지스터(Q430, Q431)의 게이트들에 접속된다. 트랜지스터(Q430)의 소스는 고전위 전원(VD)에 접속된다. 트랜지스터(Q429)의 드레인은 고전위 전원(VD)에 소스가 접속된 트랜지스터(Q431)의 드레인에 접속된다.
트랜지스터(Q430, Q431)는 실질적으로 동일한 사이즈를 가진다. 그러므로, 입력 신호(IM, IP)의 전압들이 서로 실질적으로 동일하면, 동일한 드레인 전류(I430, I431)가 트랜지스터(Q430, Q431)에 제각기 흐른다. 드레인 전류(I430, I431) 각각은 바이어스 전류(I427)의 절반에 해당한다.
입력 신호(IM, IP)는 트랜지스터(Q428, Q429)의 게이트들에 인가된다. 차동 입력 회로(443)는 트랜지스터(Q427)로부터 공급되는 바이어스 전류에 대해 동작하며, 트랜지스터(Q428)와 트랜지스터(Q430)간의 노드(N412)의 전압과 트랜지스터(Q429)와 트랜지스터(Q431)간의 노드(N413)의 전압을 입력 신호(IM)와 입력 신호(IP)간의 전위차에 따라 상보적으로 발생한다.
차동 입력 회로(443)의 노드(N412, N413)는 출력단 회로(433)에 접속된다. 출력단 회로(433)는 PMOS 트랜지스터(Q432, Q433), NMOS 트랜지스터(Q434) 및 저항 소자(R402)를 구비한다. 트랜지스터(Q432, Q433)의 게이트들은 노드(N412, N413)에 제각기 접속된다. 노드(N412)는 트랜지스터(Q430)의 게이트와 드레인에 접속된다. 그러므로, 트랜지스터(Q432)는 트랜지스터(Q430)에 전류 미러 방식으로 접속된다.
트랜지스터(Q432)의 소스는 고전위 전원(VD)에 접속되며, 트랜지스터(Q432)의 드레인은 저항 소자(R402)에 접속된다. 트랜지스터(Q432)의 사이즈는 트랜지스터(Q430)의 사이즈(또는 트랜지스터(Q423)의 사이즈)의 n배이다(제3 실시예에서 n = 2). 트랜지스터(Q432)는 트랜지스터(Q430)의 드레인 전류(I430)보다 2배 큰 드레인 전류(I432)를 저항 소자(R402)에 공급한다.
최종 출력단에 위치하는 상부 트랜지스터(Q433)의 소스는 고전위 전원(VD)에 접속되며, 트랜지스터(Q433)의 드레인은 출력 단자(To)에 접속된다. 트랜지스터(Q433)는 트랜지스터(Q430, Q431)의 각각보다 10배 큰 사이즈를 가진다. 트랜지스터(Q430, Q431)의 사이즈에 대한 트랜지스터(Q433)의 사이즈의 비에 따라 설정되는 드레인 전류(I433)는 출력 단자(To)로부터 출력된다.
저항 소자(R402)는 병렬 접속된 저항 소자(R402a, R402b)를 구비한다. 각 저항 소자(R402a, R402b)의 저항값은 저항 소자(R401)의 것과 실질적으로 동일하다. 병렬로 접속되는 저항 소자들의 수는 2로 한정되지 않는다.
저항 소자(R402)와 트랜지스터(Q432)간의 노드(N414)는 트랜지스터(Q434)의 게이트에 접속된다. 최종 출력단에 위치하는 하부 트랜지스터(Q434)의 소스는 저전위 전원(VS)에 접속되며, 트랜지스터(Q434)의 드레인은 출력 단자(To)에 접속된 다.
트랜지스터(Q434)는 저항 소자(R402)의 저항값과 트랜지스터(Q432)의 드레인 전류(I432)에 의해 결정되는 노드(N414)의 전압(게이트 전압(V434))에 따라 출력 단자(To)로부터 드레인 전류(I434)를 끌어내는 풀 동작을 행한다.
입력 신호(IP, IM)가 실질적으로 동일하면, 저항 소자(R402)에 의해 설정되는 게이트 전압에 따라 유휴 전류가 연산 증폭기 회로(430)에 흐른다. 연산 증폭기 회로(430)의 푸쉬 동작에서는, 최종 출력단에 위치하는 트랜지스터(Q433)의 드레인 전류(I433)는 출력 단자(To)로부터 출력된다. 풀 동작에서는, 트랜지스터(Q434)의 드레인 전류(I434)가 출력 단자(To)로부터 끌어내어진다.
다음, 연산 증폭기 회로(430)의 동작을 설명한다.
먼저, 출력단 트랜지스터(Q434)의 유휴 전류를 설정하는 방법에 대해 설명한다.
도 15는 출력단 트랜지스터(Q434)의 유휴 전류를 설정하는 방법에 대해 설명하는 원리도로서 전류 출력 회로(450)를 예시한다. 도 15에서는, 도 13에 도시한 성분과 동일한 성분에 대해 동일한 참조 부호를 사용한다.
전류 출력 회로(450)는 정전류원 회로(431) 및 출력단 회로(451)를 구비한다. 출력단 회로(451)는 PMOS 트랜지스터(Q435), NMOS 트랜지스터(Q436) 및 저항 소자(R403)를 구비한다. 트랜지스터(Q435)는 정전류원 회로(431)의 트랜지스터(Q423)와 함께 전류 미러 회로를 형성하며, 트랜지스터(Q435)의 사이즈는 트랜지스터(Q423)의 사이즈의 A배이다.
트랜지스터(Q435)의 소스는 고전위 전원(VD)에 접속되며, 트랜지스터(Q435)의 드레인은 저항 소자(R403)를 통해 저전위 전원(VS)에 접속된다. 저항 소자(R403)의 저항값은 A 저항 소자(R401)들을 병렬로 접속하는 것에 의해 얻어진다. 트랜지스터(Q436)의 게이트는 트랜지스터(Q435)와 저항 소자(R403)간의 노드에 접속된다.
트랜지스터(Q436)의 소스는 저전위 전원(VS)에 접속되고, 트랜지스터(Q436)의 드레인은 출력 단자(To)에 접속된다. 트랜지스터(Q436)의 사이즈는 정전류원 회로(431)의 트랜지스터(Q422)의 사이즈의 B배이다.
정전류원 회로(431)에서, 트랜지스터(Q421)가 저항 소자(R401)에 전류를 공급할 때, 트랜지스터(Q422)의 게이트 전압(노드(N411)의 전위)이 설정된다. 드레인 전압이 결정되며, 트랜지스터(Q422)에 흐르는 드레인 전류에 의해서 트랜지스터(Q421)의 게이트 전압이 설정된다. 전류 미러 회로(441)는 트랜지스터(Q421)에 흐르는 드레인 전류에 따라 트랜지스터(Q422)에 공급될 드레인 전류를 제어한다. 트랜지스터(Q421)는 트랜지스터(Q422)의 드레인 전류가 트랜지스터(Q421)의 드레인 전류와 실질적으로 동일하게 되도록 트랜지스터(Q422)의 게이트 전압을 제어한다.
트랜지스터(Q421)의 드레인 전류(I421)와 트랜지스터(Q422)의 게이트 전압은 트랜지스터(Q422)의 사이즈와 저항 소자(R401)의 저항값에 의해서 결정된다.
트랜지스터(Q422)의 드레인 전류보다 A배 큰 드레인 전류(I435)는 트랜지스터(Q435)로부터 저항 소자(R403)에 공급된다. 저항 소자(R403)의 저항값은 A 저항 소자(R401)들을 병렬로 접속하는 것에 의해 얻어진다. 그러므로, 트랜지스 터(Q435)와 저항 소자(R403)간의 노드의 전압은 노드(N411)의 전위와 실질적으로 동일하다. 즉, 트랜지스터(Q436)의 게이트 전압(V436)은 트랜지스터(Q422)의 게이트 전압(V422)과 실질적으로 동일하다.
트랜지스터(Q436)의 사이즈는 트랜지스터(Q422)의 사이즈의 B배이므로, 트랜지스터(Q436)는 트랜지스터(Q422)의 드레인 전류(I422)보다 B배 큰 드레인 전류(I436)를 출력한다.
도 13의 트랜지스터(Q432)는 트랜지스터(Q423)의 사이즈보다 2배 큰 사이즈를 가진(A = 2) 트랜지스터(Q435)에 대응한다. 도 13의 저항 소자(R402)는 저항 소자(R401)의 저항값과 실질적으로 동일한 저항값을 가진 2개의 병렬 접속 저항 소자들을 갖는 저항 소자(R403)에 대응한다. 또한, 도 13의 트랜지스터(Q434)는 트랜지스터(Q422)의 사이즈보다 2배 큰 사이즈를 가진 트랜지스터(Q436)에 대응한다.
도 13에서, 트랜지스터(Q422)의 드레인 전류(I422)와 실질적으로 동일한 전류(I421)는 트랜지스터(Q425, Q426, Q427)를 통해 차동 입력 회로(443)에 바이어스 전압(I427)으로서 공급된다. 트랜지스터(Q427)의 사이즈를 설정하는 것에 의해, 바이어스 전류(I427)는 I427 = I421 x 2 = I422 x 2와 같이 된다.
입력 신호(IM)와 입력 신호(IP)의 전압들이 서로 실질적으로 동일하면, 바이어스 전류(I427)가 트랜지스터(Q428, Q429)에 균등하게 흐른다. 그러므로, 전류 미러 회로를 형성하는 트랜지스터(Q430, Q431)의 드레인 전류(I430, I431)도 서로 실질적으로 동일하게 된다. 바이어스 전류(I427)는 드레인 전류(I422)보다 2배 크므로, 트랜지스터(Q430, Q431)의 드레인 전류(I430, I431)는 I430 = I431 = I422와 같이 된다.
트랜지스터(Q432)가 트랜지스터(Q430)보다 2배의 사이즈를 가지므로, 전류 미러 방식으로 트랜지스터(Q430)에 접속된 트랜지스터(Q432)의 드레인 전류(I432)는 I432 = I430 x 2 = I422 x 2와 같이 된다.
저항 소자(R402)는 트랜지스터(Q432)의 드레인 전류(I432)를 수신하며 트랜지스터(Q434)의 게이트 전압(V434)을 설정한다. 저항 소자(R402)가 저항 소자(R401)의 저항값과 실질적으로 동일한 저항값을 제각기 가진 2개의 병렬 접속 저항 소자(R402a, R402b)를 포함하므로, 게이트 전압(V434)은 V434 = I432 x R402 = (I422 x 2) x (R401 ÷2) = I422 x R401 = V422와 같이 된다.
상술한 바로부터 명백하듯이, 트랜지스터(Q434)의 게이트 전압(V434)은 트랜지스터(Q422)의 게이트 전압(V422)과 실질적으로 동일하게 된다.
트랜지스터(Q434)의 드레인 전류(I434)(유휴 전류)는 트랜지스터(Q422)의 사이즈에 대한 트랜지스터(Q434)의 사이즈의 비에 의해서 결정되고, I434 = I422 x 10과 같이 된다.
드레인 전류(I430)가 드레인 전류(I431)와 동일하면, 트랜지스터(Q431)의 드레인 전압(노드(N413)의 전압)은 트랜지스터(Q430)의 드레인 전압(노드(N412)의 전압)과 실질적으로 동일하다. 그러므로, 드레인 전류(I430)에 대응하는 사이즈 비에 따른 드레인 전류(I433)가 트랜지스터(Q433)로 흐른다. 입력 신호(IP)와 입력 신호(IM)가 동일하면, 드레인 전류(I430)는 드레인 전류(I422)와 동일하다. 그러므로, 드레인 전류(I433)는 I433 = I422 x 10과 같이 된다.
분명, 입력 신호(IP)와 입력 신호(IM)가 동일하면, 서로 동일한 드레인 전류(I433, I434)가 트랜지스터(Q433, Q434)에 흐른다.
전압-전류 변환이 출력단 회로(433)에 위치하는 트랜지스터(Q432, Q434)의 2단에 의해 완료되므로, 연산 증폭기 회로(430)가 고속으로 동작한다.
입력 신호(IP)의 전압이 입력 신호(IM)의 전압보다 높으면, 노드(N413)의 전위 또는 트랜지스터(Q433)의 게이트 전압(V433)은 V433 = VS + V(Q427) + V(Q429)와 같이 된다. 여기서, V(Q427)는 트랜지스터(Q427)의 포화 전압(소스-드레인 전압)이고, V(Q429)는 트랜지스터(Q429)의 포화 전압이다.
입력 신호(IP)의 전압이 입력 신호(IM)의 전압보다 낮으면, 트랜지스터(Q433)의 게이트 전압(V433)은 V433 = VD - V(Q431)와 같이 된다. 여기서, V(Q431)는 트랜지스터(Q431)의 포화 전압이다.
도 3 및 도 4에 도시한 종래 기술의 것들과 같은 상부 출력단 트랜지스터(Q433)는 게이트 전압(V433)에 따라 드레인 전류(I433)를 출력하는데, 이 드레인 전류는 상승하여 거의 전원 전압 범위에 속한다.
입력 신호(IP)의 전압이 입력 신호(IM)의 전압보다 낮으면, 드레인 전류(I430)는 최대 바이어스 전류(I427)와 동일하게 된다. 그러므로, 트랜지스터(Q430)의 드레인 전류(I430)는 I430 = I427 = I422 x 2와 같이 된다.
즉, 드레인 전류(I430)는 입력 신호(IM, IP)의 전압들이 서로 동일한 경우에 존재하는 드레인 전류보다 2배 크다. 그러므로, 최대에서, 입력 신호(IM, IP)의 전압들이 서로 동일한 경우에 존재하는 드레인 전류보다 2배 큰 드레인 전류(I430) 가 전류 미러 방식으로 트랜지스터(Q430)에 접속되는 트랜지스터(Q430)에 흐른다. 따라서, 입력 신호(IM, IP)의 전압들이 서로 동일한 경우에 존재하는 전압보다 2배 큰 전압(V432)이 트랜지스터(Q434)의 게이트에(구체적으로는, 소스와 게이트 간에) 인가된다.
도 14에 도시한 바와 같이, MOS 트랜지스터의 소스-게이트 전압(VGS) 대 드레인 전류(ID) 특성은 2차 방정식 곡선으로 표현된다. 그러므로, 게이트 전압(V434)에 대해 2차 방정식 특성을 가진 드레인 전류(I434)가 트랜지스터(Q434)에 흐른다. 소스-드레인 전압(VGS)은 100% 취한 소스-드레인 전압(VDS)으로 도시된다. 드레인 전류(ID)는 소스-드레인 전압(VGS)이 소스-드레인 전압(VDS)과 동일한 경우에 생성되는 드레인 전류가 100%라는 가정 하에 도시된다.
입력 신호(IP)와 입력 신호(IM)가 동일한 경우, 예를 들어, 유휴 전류가 트랜지스터(Q434)의 게이트 전압(V434)(VGS)의 50%에 대해 최대 드레인 전류의 약 17%로 된다. 게이트 전압(V434)이 2배(100%)로 되면, 트랜지스터(Q434)의 드레인 전류(I434)는 100%로 되거나 또는 최대 드레인 전류의 대략 175인 유휴 전류의 약 6배로 된다.
제3 실시예에서는 다량의 드레인 전류(I434)가 트랜지스터(Q434)에 흐르므로, 연산 증폭기 회로(430)의 출력 구동 성능 감소가 억제된다.
제3 실시예의 연산 증폭기 회로(430)는 다음과 같은 장점을 가진다.
정전류원 회로(431)는 저항 소자(R401)가 게이트와 소스 사이에 접속된 트랜지스터(Q422)를 가진다. 트랜지스터(Q421, Q423, Q424)는 저항 소자(R401)를 통해 흐르는 전류(I421)가 트랜지스터(Q422)의 드레인 전류(I422)와 일치하게 되도록 한다. 출력단 트랜지스터(Q434)는 트랜지스터(Q422)보다 10배 큰 사이즈를 가진다. 2개의 저항 소자(R402a, R402b)는 제각기 저항 소자(R401)의 저항값과 실질적으로 동일한 저항값을 가지며, 트랜지스터(Q434)의 소스와 게이트 간에 병렬로 접속된다. 드레인 전류(I422)보다 2배 큰 드레인 전류(I432)가 저항 소자(R402a, R402b)에 공급되므로, 출력단 트랜지스터(Q434)의 게이트 전압(V434)이 설정된다. 즉, 전류(I432)가 제2 저항 소자(R402)의 저항값에 대한 저항 소자(R401)의 저항값의 비의 역수에 의해 표현되는 전류비에 따라 전류(I421)로부터 생성된다. 게이트 전압(V434)은 2차 방정식 특성을 가진 드레인 전류(I434)가 트랜지스터(Q434)에 흐르게 하므로, 연산 증폭기 회로(430)의 출력 구동 성능 감소가 억제된다.
(2)출력단 회로(433)는 저항 소자(R402)에 드레인 전류(I432)를 공급하는 트랜지스터(Q432)를 가진다. 트랜지스터(Q432)는 전류 미러 방식으로 차동 입력 회로(443)의 트랜지스터(Q430)에 접속된다. 그러므로, 전압-전류 변환이 기준으로서 트랜지스터(Q430)와 2단의 트랜지스터(Q432, Q434)에 의해서 수행되므로, 연산 증폭기 회로(430)가 신속하게 동작한다.
제3 실시예에서, PMOS 트랜지스터들은 NMOS 트랜지스터들로 대체할 수도 있고, NMOS 트랜지스터들은 PMOS 트랜지스터들로 대체할 수도 있다. 이 경우, 고전윈 전원(VD)은 저전위 전원(VS)으로 대체해야만 하고, 저전위 전원(VS)은 고전위 전원(VD)으로 대체해야만 한다.
다음, 도 16을 참조하여, 본 발명의 제4 실시예에 따른 전류 출력 회로(540) 를 설명한다.
전류 출력 회로(540)는 전류 변환 회로(541), 정전류원 회로(542), 전류 미러 회로(543) 및 출력단 회로(544)를 가진다.
전류 변환 회로(541)는 PMOS 트랜지스터(Q541, Q542)와 제1 저항 소자(R511)를 구비한다. 제1 트랜지스터(Q541)의 소스는 고전위 전원(VD)에 접속되며, 트랜지스터(Q541)의 게이트는 제1 저항 소자(R511)를 통해 고전위 전원(VD)에 접속되고, 트랜지스터(Q541)의 드레인은 정전류원(542)에 접속된다. 제2 트랜지스터(Q542)의 소스는 제1 트랜지스터(Q541)의 게이트에 접속되고, 트랜지스터(Q542)의 게이트는 제1 트랜지스터(Q541)의 드레인에 접속되며, 트랜지스터(Q542)의 드레인은 전류 미러 회로(543)에 접속된다.
전류 미러 회로(543)는 NMOS 트랜지스터(Q543, Q544)를 구비한다. 트랜지스터(Q543)의 드레인은 트랜지스터(Q542)의 드레인에 접속된다. 트랜지스터(Q543, Q544)의 소스들은 저전위 전원(VS)에 접속된다. 트랜지스터(Q543)의 드레인은 트랜지스터(Q543, Q544)의 게이트들에 접속된다. 트랜지스터(Q544)의 드레인은 출력단 회로(544)에 접속된다.
트랜지스터(Q544)의 사이즈는 트랜지스터(Q543)의 사이즈와 실질적으로 동일하다. 전류 미러 동작은 트랜지스터(Q543)의 드레인 전류(또는 트랜지스터(Q542)의 드레인 전류(I542))와 실질적으로 동일한 드레인 전류가 트랜지스터(Q544)에 흐르게 한다.
출력단 회로(544)는 제2 저항 소자(R512)와 PMOS 트랜지스터(Q545)를 구비한 다. 트랜지스터(Q544)의 드레인은 제2 저항 소자(R512)를 통해 고전위 전원(VD)에 접속된다. 트랜지스터(Q545)의 소스는 고전위 전원(VD)에 접속되고, 트랜지스터(Q545)의 게이트는 제2 저항 소자(R512)를 통해 고전위 전원(VD)에 접속되며, 트랜지스터(Q545)의 드레인은 출력 단자(To)에 접속된다.
트랜지스터(Q545)의 사이즈는 트랜지스터(Q541)의 사이즈에 관련된다. 제4 실시예에서, 트랜지스터(Q545)의 사이즈는 트랜지스터(Q541)의 사이즈와 동일하다. 제2 저항 소자(R512)의 저항값은 제1 저항 소자(R511)의 저항값에 관련된다. 제4 실시예에서, 제2 저항 소자(R512)의 저항값은 제1 저항 소자(R511)의 저항값과 동일하다.
다음, 전류 출력 회로(540)의 동작에 대해 설명한다.
전류(I541)가 정전류원(542)으로부터 트랜지스터(Q541, Q542)와 제1 저항 소자(R511)에 공급되는 동안, 전류(I542)는 트랜지스터(Q542)로부터 출력된다.
트랜지스터(Q542)는 트랜지스터(Q541)에 흐르는 드레인 전류가 정전류(I541)와 실질적으로 동일하게 되도록 전류(I542)를 제1 저항 소자(R511)에 공급하는 것에 의해 트랜지스터(Q541)의 게이트 전압을 제어한다. 달리 말해서, 트랜지스터(Q541)의 게이트-소스 전압은 트랜지스터(Q541)에 흐르는 드레인 전류가 정전류(I541)와 실질적으로 동일하게 되도록 제1 저항 소자(R511)와 전류(I542)에 의해 설정된다.
전류(I542)는 전류(I543)로서 전류 미러 회로(543)를 통해 제2 저항 소자(R512)에 공급된다. 트랜지스터(Q543, Q544)의 사이즈들이 동일하므로, 트랜지 스터(Q544)에 흐르는 드레인 전류(I543)는 트랜지스터(Q543)의 드레인 전류(I542)와 실질적으로 동일하게 된다.
제1 저항 소자(R511)가 제2 저항 소자(R512)와 실질적으로 동일하므로, 제1 저항 소자(R511)와 전류(I542)에 의해 설정되는 트랜지스터(Q541)의 게이트 전압(Va)은 제2 저항 소자(R512)와 전류(I543)에 의해 설정되는 트랜지스터(Q545)의 게이트 전압(Vb)과 실질적으로 동일하게 된다.
트랜지스터(Q545)는 트랜지스터(Q541)와 동일한 사이즈를 가지며, 트랜지스터(Q545, Q541)의 소스들은 고전위 전원(VD)에 접속되고, 게이트 전압(Va)과 게이트 전압(Vb)은 동일하다. 그러므로, 트랜지스터(Q545)에 흐르는 드레인 전류(I544)는 트랜지스터(Q541)의 드레인 전류(I541)와 실질적으로 동일하다.
정전류원(542)의 전류(I541)가 변하면, 트랜지스터(Q541)의 게이트 전압(Va)은 그 변경된 전류(I541)에 의해서 결정된다. 이 시점에서, 게이트 전압(Va)과 실질적으로 동일한 게이트 전압(Vb)은 제각기 제1 및 제2 저항 소자(R511, R512)를 통해 흐르는 전류(I542, I543)와는 무관하게 설정된다. 트랜지스터(Q545)의 게이트 전압(Vb)은 제2 저항 소자(R512)에 의한 전류/전압 변환에 의해 설정된다.
제4 실시예에서, 트랜지스터(Q541, Q545)의 게이트 전압(Va, Vb)은 트랜지스터(Q541)의 드레인 전류(I541)에 의해서 자연적으로 결정된다. 그러므로, 드레인 전류(I544)가 트랜지스터(Q545)에 자연적으로 흐름으로써, 응답 시간이 단축된다.
제4 실시예의 전류 출력 회로(540)는 다음과 같은 장점을 가진다.
전류 출력 회로(540)에서는 트랜지스터(Q545)의 게이트 전압(Vb)이 제2 저항 소자(R512)에 의한 전류/전압 변환에 의해서 설정되는 반면에, 통상적인 전류 출력 회로(500)(도 5 참조)에서는 트랜지스터(Q512)의 게이트 전압이 트랜지스터(11c)의 캐패시터 충전/방전에 의해서 설정된다.
전류 출력 회로(540)는 캐패시터의 충전/방전에 의해서 게이트 전압을 설정하지 않으므로, 전류 출력 회로(540)의 전류 전달 시간이 감소된다.
다음, 도 17을 참조하여 본 발명의 제5 실시예에 따른 아날로그 스위치를 설명한다. 도 17에서는, 도 16에 도시한 성분들과 동일한 성분에 동일한 부호를 부여한다.
아날로그 스위치 회로(550)는 전류 변환 회로(541), 정전류원 회로(542), 전류 미러 회로(551) 및 차동 회로(552)를 구비한다.
전류 변환 회로(541)는 PMOS 트랜지스터(Q541, Q542)와 제1 저항 소자(R511)를 구비한다. 정전류원 회로(542)로부터의 전류는 트랜지스터(Q541)의 드레인에 공급된다. 트랜지스터(Q542)의 드레인은 전류 미러 회로(551)에 접속된다.
전류 미러 회로(551)는 NMOS 트랜지스터(Q551, Q552)를 구비한다. 트랜지스터(Q551)의 드레인은 트랜지스터(Q542)의 드레인에 접속된다. 트랜지스터(Q551, Q552)의 소스들은 저전위 전원(VS)에 접속된다. 트랜지스터(Q551)의 드레인은 트랜지스터(Q551, Q552)의 게이트들에 접속된다. 트랜지스터(Q552)의 드레인은 차동 회로(552)에 접속된다.
트랜지스터(Q552)는 트랜지스터(Q551)와 동일한 사이즈를 가진다. 따라서, 트랜지스터(Q551)의 드레인 전류(또는 트랜지스터(Q542)의 드레인 전류)보다 2배 큰 드레인 전류가 차동 회로(552)에 공급된다.
차동 회로(552)는 NMOS 트랜지스터(Q553, Q554)를 가진 차동쌍(553)을 구비한다. 트랜지스터(Q553, Q554)의 소스들은 트랜지스터(Q552)의 드레인에 접속된다. 트랜지스터(Q553)의 게이트는 입력 신호(VIN)를 수신하는 입력 단자(Ti)에 접속되고, 트랜지스터(Q553)의 드레인은 출력 단자와 PMOS 트랜지스터(Q555)의 드레인에 접속된다. 트랜지스터(Q555)의 게이트는 고전위 전원(VD)에 제2 저항 소자(R512)를 통해 접속되고, 트랜지스터(Q555)의 소스는 고전위 전원(VD)에 접속된다.
다음, 아날로그 스위치 회로(550)의 동작을 설명한다.
외부 전류(I541)가 트랜지스터(Q541, Q542)와 저항 소자(R511)에 공급되면, 전류(I542)가 트랜지스터(Q551)로부터 출력된다. 전류 미러 회로(551)의 동작은 트랜지스터(Q552)의 드레인 전류가 전류(I542)의 2배로 되게 한다.
외부 전류(I541)가 드레인 전류(I542)와 실질적으로 동일하면, 트랜지스터(Q552)의 드레인 전류(I551)가 외부 전류(I541)의 2배로 된다.
입력 신호(VIN)의 전위가 출력 신호(VOUT)의 전위와 실질적으로 동일하면, 차동쌍(553)은 트랜지스터(Q552)의 드레인 전류를 트랜지스터(Q553, Q554)에 균등하게 분포시킨다. 그러므로, 트랜지스터(Q553, Q554)에 제각기 흐르는 전류(I552, I553)는 서로 동일하게 된다.
트랜지스터(Q555)의 게이트 전압(Vb)은 트랜지스터(Q541)의 게이트 전압(Va)과 실질적으로 동일하므로, 드레인 전류(I553)는 드레인 전류(I541, I542)와 동일 하다. 그러므로, 트랜지스터(Q553, Q554)의 드레인 유입 전류 및 소스 유출 전류는 서로 일치한다. 따라서, 차동쌍(553)은 입력 신호(VIN)의 전위가 출력 신호(VOUT)의 전위와 동일한 안정 상태를 유지한다.
입력 신호(VIN)의 전위가 출력 신호(VOUT)의 전위(전이 전압 조건)보다 낮으면, 차동쌍(553)은 입력 신호(VIN)에 응답하여 전류(I552)를 전류(I553)보다 작게 한다. 따라서, 트랜지스터(Q555)의 게이트 전압(Vb)이 트랜지스터(Q541)의 게이트 전압(Va)보다 높게 됨으로써, 드레인 전류(I553)가 드레인 전류(I541)보다 작게 된다. 이 경우, 분포된 전류가 트랜지스터(Q554)에 흐르지 않게 됨으로써, 트랜지스터(Q554)의 게이트-소스 전압이 감소된다. 따라서, 출력 신호(VOUT)의 전위가 강하된다.
입력 신호(VIN)의 전위가 출력 신호(VOUT)의 전위(전이 전압 조건)보다 높으면, 차동쌍(553)은 전류(I552)를 전류(I553)보다 크게 한다. 따라서, 트랜지스터(Q555)의 게이트 전압(Vb)이 트랜지스터(Q541)의 게이트 전압(Va)보다 낮게 됨으로써, 드레인 전류(I553)가 드레인 전류(I541)보다 크게 된다. 이 경우, 분포된 전류가 트랜지스터(Q553)에 흐르지 않게 됨으로써, 트랜지스터(Q553)의 게이트-소스 전압이 감소된다. 따라서, 출력 신호(VOUT)의 전위가 상승된다.
제5 실시예의 아날로그 스위치 회로(550)에서는, 트랜지스터(Q555)의 게이트 전압(Vb)이 제2 저항 소자(R512)에 의한 전류/전압 변환에 의해 설정됨으로써, 전류(I553)가 변경된다. 따라서, 전류(I553)를 생성하는 시간이 도 6에 도시한 전류 미러 회로(524)에서의 것보다 더 짧게 된다. 그러므로, 아날로그 스위치 회 로(550)는 신속하게 동작한다.
다음, 도 18을 참조하여 본 발명의 제6 실시예에 따른 푸쉬-풀 형태의 연산 증폭기 회로(560)를 설명한다. 도 18에서는, 도 16 및 도 17의 성분과 동일한 성분에 대해 동일한 부호를 부여한다.
연산 증폭기 회로(560)는 정전류원 회로(561), 전류 변환 회로(541), 전류 미러 회로(543), 차동 입력 회로(562) 및 출력단 회로(563)를 가진다.
정전류원 회로(561)는 전류 미러 회로(564), NMOS 트랜지스터(Q561, Q562) 및 제1 저항 소자(R521)를 구비한다.
전류 미러 회로(564)는 PMOS 트랜지스터(Q563, Q564)를 구비한다. 트랜지스터(Q563, Q564)의 소스들은 고전위 전원(VD)에 접속된다. 트랜지스터(Q563)의 드레인은 트랜지스터(Q563, Q564)의 게이트들에 접속된다. 트랜지스터(Q563, Q564)의 드레인들은 트랜지스터(Q561, Q562)의 드레인들에 제각기 접속된다.
트랜지스터(Q561)의 게이트는 트랜지스터(Q562)의 드레인에 접속되고, 트랜지스터(Q561)의 소스는 저항 소자(R521)를 통해 저전위 전원(VS)에 접속된다. 트랜지스터(Q561)와 저항 소자(R521)간의 노드(N11)는 트랜지스터(Q562)의 게이트에 접속되고, 트랜지스터(Q562)의 소스는 저전위 전원(VS)에 접속된다.
트랜지스터(Q565)의 소스는 저전위 전원(VS)에 접속되고, 트랜지스터(Q565)의 게이트는 트랜지스터(Q562)의 게이트에 접속되며, 트랜지스터(Q565)의 드레인은 전류 변환 회로(541)에 접속된다. 트랜지스터(Q565)의 사이즈는 트랜지스터(Q562)의 사이즈와 실질적으로 동일하므로, 트랜지스터(Q562)의 드레인 전류(I562(I561)) 와 실질적으로 동일한 드레인 전류(I563)가 트랜지스터(Q565)로부터 전류 변환 회로(541)로 공급된다.
트랜지스터(Q561)가 전류를 제1 저항 소자(R521)에 공급하면, 트랜지스터(Q562)의 게이트 전압(Vc)이 설정된다. 트랜지스터(Q562)의 드레인 전압은 트랜지스터(Q562)에 흐르는 드레인 전류(I562)에 의해서 결정됨으로써, 트랜지스터(Q561)의 게이트 전압이 설정된다.
전류 미러 회로(564)는 트랜지스터(Q561)로부터 드레인 전류를 수신하며, 트랜지스터(Q562)에 공급되는 드레인 전류를 제어한다. 전류(I561) 및 저항 소자(R521)는 트랜지스터(Q562)의 게이트-소스 전압을 결정하여, 드레인 전류(I562)가 트랜지스터(Q562)로 흐르게 한다. 즉, 트랜지스터(Q561)는 트랜지스터(Q562)에 흐르는 드레인 전류(I562)가 드레인 전류(I561)와 실질적으로 동일하게 되도록 트랜지스터(Q562)의 게이트 전압을 제어한다.
트랜지스터(Q561)의 드레인 전류(I561)와 트랜지스터(Q562)의 게이트 전압(Vc)은 트랜지스터(Q562)의 사이즈와 저항 소자(R521)의 저항값에 의해서 결정된다.
전류 변환 회로(541)는 PMOS 트랜지스터(Q541, Q542)와 제2 저항 소자(R511)를 구비한다. 트랜지스터(Q541)의 드레인은 트랜지스터(Q565)의 드레인에 접속되고, 드레인 전류(I564)는 트랜지스터(Q542)로부터 출력된다. 트랜지스터(Q541)의 게이트-소스 전압은 전류(I564)와 제2 저항 소자(R511)에 의해서 결정되며, 트랜지스터(Q541)에 흐르는 드레인 전류는 전류(I563)와 실질적으로 동일하다.
전류 미러 회로(543)는 NMOS 트랜지스터(Q543, Q544)를 구비한다. 트랜지스터(Q543)의 드레인은 트랜지스터(Q542)의 드레인에 접속된다. 트랜지스터(Q543, Q542)의 소스들은 저전위 전원(VS)에 접속되며, 트랜지스터(Q543)의 드레인은 트랜지스터(Q543, Q544)의 게이트들에 접속된다.
트랜지스터(Q544)의 사이즈는 트랜지스터(Q543)의 사이즈와 실질적으로 동일하다. 트랜지스터(Q544)는 트랜지스터(Q543)의 드레인 전류(I563))와 실질적으로 동일한 바이어스 전류를 차동 입력 회로(562)에 공급한다.
차동 입력 회로(562)는 NMOS 트랜지스터(Q566, Q567)를 가진 차동쌍(565)과 제3 및 제4 저항 소자(R522, R523)를 구비한다. 트랜지스터(Q566, Q567)의 소스들은 트랜지스터(Q544)의 드레인에 접속된다.
트랜지스터(Q566)의 드레인은 제3 저항 소자(R522)를 통해 고전위 전원(VD)에 접속된다. 트랜지스터(Q567)의 드레인은 제4 저항 소자(R523)를 통해 고전위 전원(VD)에 접속된다. 트랜지스터(Q566)의 게이트는 제1 입력 단자(T1)에 접속되고, 트랜지스터(Q567)의 게이트는 제2 입력 단자(T2)에 접속된다.
제3 저항 소자(R522)는 직렬로 접속된 복수개(제6 실시예의 경우 2개)의 저항 소자(R522a, R522b)를 구비한다. 각 저항 소자(R522a, R522b)의 저항값은 제2 저항 소자(R511)의 저항값과 실질적으로 동일하다. 제4 저항 소자(R523)는 직렬로 접속된 2개의 저항 소자(R523a, R523b)를 구비한다. 각 저항 소자(R523a, R523b)의 저항값은 제2 저항 소자(R511)의 저항값과 실질적으로 동일하다. 그러므로, 제3 및 제4 저항 소자(R522, R523)의 각각의 저항값은 제2 저항 소자(R511)의 저항값 보다 2배 크다. 즉, 제3 및 제4 저항 소자(R522, R523)의 저항값은 제2 저항 소자(R511)의 저항값에 관련된다.
트랜지스터(Q566, Q567)는 동일한 사이즈를 가진다. 차동 입력 회로(562)는 트랜지스터(Q544)로부터 바이어스 전류(I565)를 수신하며, 제1 입력 신호(IM)와 제2 입력 신호(IP)간의 전위차에 따라 드레인 전류(I566, I567)를 생성한다. 드레인 전류(I566, I567)는 트랜지스터(Q566)와 제3 저항 소자(R522)간의 노드(N12)의 전위와 트랜지스터(Q567)와 제4 저항 소자(R523)간의 노드(N13)의 전위를 상보적으로 변화시킨다. 제1 입력 신호(IM)의 전위와 제2 입력 신호(IP)의 전위가 동일하면, 제각기 트랜지스터(Q566, Q567)에 흐르는 드레인 전류(I566, I567)는 동일하다.
출력단 회로(563)는 PMOS 트랜지스터(Q568, Q560), NMOS 트랜지스터(Q570) 및 제5 저항 소자(R524)를 구비한다. 트랜지스터(Q568)의 게이트는 노드(N12)에 접속되고, 트랜지스터(Q569)의 게이트는 노드(N13)에 접속된다.
트랜지스터(Q568)의 소스는 고전위 전원(VD))에 접속되고, 트랜지스터(Q568)의 드레인은 제5 저항 소자(R524)에 접속된다. 트랜지스터(Q568)는 트랜지스터(Q541)보다 n배 큰 사이즈를 가지고(제6 실시예에서 n = 2), 트랜지스터(Q568)는 게이트 전압(Vb1)에 응답하여 드레인 전류(I568)를 생성한다.
최종 출력단에 위치하는 트랜지스터(Q569)의 소스는 고전위 전원(VD))에 접속되고, 트랜지스터(Q569)의 드레인은 출력 단자(To)에 접속된다. 트랜지스터(Q569)는 트랜지스터(Q541)보다 10배 큰 사이즈를 가진다. 트랜지스터(Q569)는 게이트 전압(Vb2)에 응답하여 드레인 전류(I569)를 출력 단자(To)에 출력한다.
제5 저항 소자(R524)는 병렬로 접속된 n개(제6 실시예의 경우 2개)의 저항 소자(R524a, R524b)를 구비한다. 각 저항 소자(R524a, R524b)의 저항값은 제1 저항 소자(R521)의 저항값과 실질적으로 동일하다. 그러므로, 제5 저항 소자(R524)의 저항값은 제1 저항 소자(R521)의 저항값의 절반에 해당한다. 즉, 제5 저항 소자(R524)의 저항값은 제1 저항 소자(R521)의 저항값에 관련된다.
트랜지스터(Q568)와 제5 저항 소자(R524)간의 노드(N14)는 최종 출력단에 위치하는 하부 트랜지스터(Q570)의 게이트에 접속된다. 트랜지스터(Q570)의 소스는 저전위 전원(VS)에 접속되고, 트랜지스터(Q570)의 드레인은 출력 단자(To)에 접속된다.
트랜지스터(Q570)는 트랜지스터(Q562)보다 10배 큰 사이즈를 가진다. 트랜지스터(Q570)는 저항 소자(R524)의 저항값과 트랜지스터(Q568)의 드레인 전류(I568)에 의해 결정되는 게이트 전압(Vd)(노드(N14)의 전위)에 응답하여 출력 단자(To)로부터 끌어내어지는 드레인 전류(I570)를 생성한다.
연산 증폭기 회로(570)는 입력 신호(IM, IP)의 전위들에 따라 푸쉬-풀 동작을 수행하여, 트랜지스터(Q569)의 드레인 전류(I569)가 출력 단자(To)로부터 출력되거나 트랜지스터(Q570)의 드레인 전류(I570)가 출력 단자(To)로부터 끌어내어지도록 한다.
다음, 연산 증폭기 회로(560)의 동작을 설명한다.
트랜지스터(Q561 내지 Q564) 및 제1 저항 소자(R521)는 트랜지스터(Q561)의 드레인 전류(I561)와 실질적으로 동일한 트랜지스터(Q562)의 드레인 전류(I562)를 생성한다. 트랜지스터(Q565)는 트랜지스터(Q562)의 드레인 전류(I562)와 실질적으로 동일한 드레인 전류(I563)를 생성한다.
트랜지스터(Q541, Q542) 및 저항 소자(R511)는 전류(I563)를 전류(I564)로 변환한다. 전류(I564) 및 저항 소자(R511)는 트랜지스터(Q541)의 게이트-소스 전압을 결정함으로써, 드레인 전류(I563)는 트랜지스터(Q541)로 흐르게 된다.
전류 미러 회로(543)는 드레인 전류(I564)와 실질적으로 동일한 바이어스 전류(I565)를 차동쌍(565)에 공급한다.
다음, 제1 입력 단자(T1)를 출력 단자(To)에 접속하는 전압 폴로워 접속(voltage follower connection)을 가진 전류 미러 회로(543)의 동작을 설명한다.
(1)제1 및 제2 입력 신호(IM, IP)의 전위들이 서로 동일한 경우:
트랜지스터(Q566, Q567)는 그들에 바이어스 전류(I565)를 균등하게 분포시키는 동작을 행한다. 따라서, 드레인 전류(I567, I568)가 동일하게 된다. 각 드레인 전류는 전류(I564)의 절반에 해당한다(I566 = I567 = I564 x 0.5).
트랜지스터(Q568)의 게이트 전압(Vb1)은 제3 저항 소자(R522)의 저항값과 전류(I566)로부터 Vb1 = I566 x R522 = I564 x 0.5 x R511 x 2 = Va와 같이 된다. 즉, 트랜지스터(Q568)의 게이트 전압(Vb1)은 트랜지스터(Q541)의 게이트 전압(Va)과 실질적으로 동일하다.
트랜지스터(Q569)의 게이트 전압(Vb2)은 Vb2 = I567 x R523 = I564 x 0.5 x R511 x 2 = Va와 같이 된다. 즉, 게이트 전압(Vb2)은 트랜지스터(Q541)의 게이트 전압(Va)과 실질적으로 동일하다.
트랜지스터(Q569)는 게이트 전압(Vb2)에 응답하여 트랜지스터(Q541)의 드레인 전류(I563)보다 10배 큰 전류(I569)를 생성한다.
트랜지스터(Q568)는 게이트 전압(Vb1)에 응답하여 드레인 전류(I563(I562))보다 2배 큰 전류(I568)를 제5 저항 소자(R524)에 공급한다.
트랜지스터(Q570)의 게이트 전압(Vd)은 제5 저항 소자(R524)의 저항값과 전류(I568)로부터 Vd = I568 x R524 = I562 x 2 x R521 ÷ 2 = Vc와 같이 된다. 따라서, 게이트 전압(Vd)은 트랜지스터(Q562)의 게이트 전압(Vc)과 실질적으로 동일하다.
드레인 전류(I562)의 10배인 드레인 전류(I570)가 트랜지스터(Q570)에 흐른다.
트랜지스터(Q569)의 드레인 전류(I569)가 트랜지스터(Q570)의 드레인 전류(I570)와 실질적으로 동일하므로, 제1 및 제2 입력 신호(IM, IP)의 전위들이 동일한 안정 상태가 유지된다.
(2)제2 입력 신호(IP)의 전위가 제1 입력 신호(IM)의 전위(출력 신호(OUT)의 전위)보다 낮은 경우:
차동쌍(565)은 트랜지스터(Q566)에 바이어스 전류(I565)를 많이 분포시키는 동작을 행한다(I565 > I567). 따라서, 트랜지스터(Q566)의 드레인 전류(I566)가 트랜지스터(Q542)의 드레인 전류(I564)의 절반보다 커지게 된다(I566 > I564 x 0.5).
제3 저항 소자(R522) 때문에, 트랜지스터(Q568)의 게이트 전압(Vb1)은 Vb1 = I566 x R522 < Va와 같이 된다. 즉, 게이트 전압(Vb1)은 트랜지스터(Q541)의 게이트 전압(Va)보다 낮다.
트랜지스터(Q569)의 게이트 전압(Vb2)은 Vb2 = I567 x R523 > Va와 같이 된다. 즉, 게이트 전압(Vb2)은 트랜지스터(Q541)의 게이트 전압(Va)보다 높다.
트랜지스터(Q569)는 게이트 전압(Vb2)에 응답하여 드레인 전류(I563)의 10배 이하의 전류(I569)(I569 ≤ I563 x 10)를 생성한다.
트랜지스터(Q568)는 게이트 전압(Vb1)에 응답하여 드레인 전류(I563)의 2배 이상의 전류(I568)(I568 ≥ I563 x 2)를 제5 저항 소자(R524)에 공급한다.
제5 저항 소자(R524)의 저항값은 제1 저항 소자(R521)의 저항값의 절반에 해당하므로, 트랜지스터(Q570)의 게이트 전압(Vd)은 Vd > Vc와 같이 된다. 따라서, 게이트 전압(Vd)은 트랜지스터(Q562)의 게이트 전압(Vc)보다 높게 된다.
트랜지스터(Q570)는 게이트 전압(Vd)(Vd > Vc)에 응답하여 드레인 전류(I562)의 10배 이상의 전류(I570)(I570 ≥ I562 x 10)를 생성한다. 따라서, 드레인 전류(I569)는 드레인 전류(I570)보다 작아진다. 그 결과, 출력 신호(OUT)의 전위가 저전위 전원(VS)의 전위 근방으로 떨어져, 제1 입력 신호(IM)의 단자 전압이 감소된다.
(3)제2 입력 신호(IP)의 전위가 제1 입력 신호(IM)의 전위(출력 신호(OUT)의 전위)보다 높은 경우:
차동쌍(565)은 트랜지스터(Q567)에 바이어스 전류(I565)를 많이 분포시키는 동작을 행한다(I566 < I567). 따라서, 드레인 전류(I566)가 드레인 전류(I564)의 절반보다 작아지게 된다(I566 < I564 x 0.5).
제3 저항 소자(R522) 때문에, 트랜지스터(Q568)의 게이트 전압(Vb1)은 Vb1 = I566 x R522 > Va와 같이 된다. 즉, 게이트 전압(Vb1)은 트랜지스터(Q541)의 게이트 전압(Va)보다 높다.
트랜지스터(Q569)의 게이트 전압(Vb2)은 Vb2 = I567 x R523 < Va와 같이 된다. 즉, 게이트 전압(Vb2)은 트랜지스터(Q541)의 게이트 전압(Va)보다 낮다.
트랜지스터(Q569)는 게이트 전압(Vb2)에 응답하여 드레인 전류(I563)의 10배 이상의 전류(I569)(I569 ≥ I563 x 10)를 생성한다.
트랜지스터(Q568)는 게이트 전압(Vb1)에 응답하여 드레인 전류(I563)의 2배 이하의 전류(I568)(I568 ≤ I563 x 2)를 제5 저항 소자(R524)에 공급한다.
제5 저항 소자(R524)의 저항값은 제1 저항 소자(R521)의 저항값의 절반에 해당하므로, 트랜지스터(Q570)의 게이트 전압(Vd)은 Vd < Vc와 같이 된다. 따라서, 게이트 전압(Vd)은 트랜지스터(Q562)의 게이트 전압(Vc)보다 낮게 된다.
트랜지스터(Q570)는 게이트 전압(Vd)에 응답하여 드레인 전류(I562)의 10배 이하의 전류(I570)(I570 ≤ I562 x 10)를 생성한다. 따라서, 드레인 전류(I569)는 드레인 전류(I570)보다 커지게 된다. 그 결과, 출력 신호(OUT)의 전위가 고전위 전원(VS)의 전위 근방으로 상승하여, 제1 입력 신호(IM)의 단자 전압이 상승된다.
제6 실시예의 연산 증폭기(560)는 다음과 같은 장점을 가진다.
(1)트랜지스터(Q568) 및 출력 트랜지스터(Q569)의 게이트 전압(Vb1) 및 게이트 전압(Vb2)이 제3 저항 소자(R522) 및 제4 저항 소자(R523)에 의해 제각기 설정 되고, 그에 따라 트랜지스터(Q541)의 드레인 전류(I563)와 상호 관련하는 전류 (I568, I569)가 생성된다. 제3 및 제4 저항 소자(R522, R523)에 의한 전류/전압 변환은 제1 및 제2 입력 신호(IM, IP)에 따라서 게이트 전압(Vb1, Vb2)을 변경시킨다. 따라서, 트랜지스터(Q569)의 드레인 전류(I569), 트랜지스터(Q568)의 드레인 전류(I568) 및 트랜지스터(Q570)의 드레인 전류(I570)가 변한다. 결과적으로, 전류(I569, I570)가 제1 및 제2 입력 신호(IM, IP)의 변화에 따라 신속하게 변함으로써, 전류 전달 시간이 단축된다. 그러므로, 연산 증폭기 회로(560)가 신속하게 동작한다.
(2)트랜지스터(Q561, Q563, Q564)는 저항 소자(R521)를 통해 흐르는 전류(I561)가 트랜지스터(Q562)의 드레인 전류(I562)와 동일하게 만든다. 따라서, 드레인 전류(I562)의 2배인 전류(I568)는 저항 소자(R524)에 공급되고, 출력 트랜지스터(Q570)의 게이트 전압(Vd)이 설정된다. 그러므로, 트랜지스터(Q570)는 게이트 전압(Vd)에 대해 2차 방정식 특성에 따른 응답을 나타냄으로써, 연산 증폭기 회로(570)의 출력 구동 성능이 열화되지 않게 된다.
(3)트랜지스터(Q568)의 게이트가 차동쌍(565)의 트랜지스터(Q566)의 드레인에 접속되므로, 트랜지스터(Q568, Q570)의 두 게이트는 기준으로서의 차동쌍(565)으로 전압-전류 변환을 수행한다. 따라서, 연산 증폭기 회로가 신속하게 동작한다.
제4 내지 제6 실시예는 다음과 같이 변형시킬 수도 있다.
(a)PMOS 트랜지스터는 NMOS 트랜지스터로 대체하고, NMOS 트랜지스터는 PMOS 트랜지스터로 대체할 수도 있다. 이 경우, 고전위 전원(VD)은 저전위 전원(VS)으로 대체해야 하고, 저전위 전원(VS)은 고전위 전원(VD)으로 대체해야 할 것이다.
(b)연산 증폭기 회로(560)에서, 예를 들어, 제1 저항 소자(R521)의 저항값과 제5 저항 소자(R524)의 저항값 간의 비를 필요에 따라 변경시킬 수도 있다. 이 경우, 출력 트랜지스터(Q570)의 게이트 전압(Vd)은 트랜지스터(Q562)의 게이트 전압(Vc)과 실질적으로 동일하게 해야 한다. 또한, 트랜지스터(Q568)의 사이즈를 변경하여 드레인 전류(I568)를 변경시키는 것이 바람직하다.
당업자라면, 명백히 알 수 있듯이, 본 발명은 그의 사상 및 범주를 벗어나지 않는 범위내에서 많은 다른 특정한 형태로 실시될 수도 있다. 그러므로, 상기한 예 및 실시예들은 단지 설명만을 위한 것으로 제한적인 것이 아니며, 본 발명은 상세 설명에서 개시한 사항들에 국한되지 않고 특허청구범위의 범주 및 등가 범위내에서 변형될 수도 있다.
본 발명에 의하면, 공통 모드 제거비가 향상되고 주파수 특성이 향상된 또한 고속으로 동작하고 출력 구동 성능이 향상된 연산 증폭기 회로가 제공되며, 또한 고속으로 동작하는 전류 출력 회로, 아날로그 회로 및 연산 증폭기 회로가 제공된다.

Claims (3)

  1. 연산 증폭기 회로(430)로서,
    제1 트랜지스터(Q422) 및 상기 제1 트랜지스터의 게이트와 소스 사이에 접속되는 제1 저항 소자(R401)를 포함하는 정전류원 회로(431) - 상기 정전류원 회로는 상기 제1 트랜지스터를 흐르는 제1 드레인 전류(I422)와 동일한 제1 저항 소자를 흐르는 제1 전류(I421)를 생성하고, 상기 정전류원 회로는 소스가 상기 제1 저항 소자에 접속되고 게이트가 상기 제1 트랜지스터의 드레인에 접속되는 제2 트랜지스터(Q421), 및 드레인이 상기 제1 트랜지스터의 드레인에 접속되는 제3 트랜지스터(Q424)와 드레인이 상기 제2 트랜지스터의 드레인에 접속되는 제4 트랜지스터(Q423)를 포함하는 전류 미러 회로(441)를 포함함 -;
    상기 연산 증폭기 회로의 출력 단자에 접속되는 제1 출력 트랜지스터 및 제2 출력 트랜지스터(Q433, Q434)를 포함하는 출력단 회로(433) - 상기 제2 출력 트랜지스터(Q434)는 상기 제1 트랜지스터의 극성과는 동일한 극성을 가지며, 상기 출력단 회로는 상기 제2 출력 트랜지스터의 소스와 게이트 사이에 접속되는 제2 저항 소자(R402)를 포함함 -; 및
    제1 입력 신호 및 제2 입력신호를 각각 수신하는 제1 입력 트랜지스터 및 제2 입력 트랜지스터(Q428, Q429), 및 상기 제1 입력 트랜지스터 및 상기 제2 입력 트랜지스터에 각각 접속되는 제5 트랜지스터 및 제6 트랜지스터(Q430, Q431)를 포함하는 전류 미러 회로를 포함하는 차동 입력 회로(443)
    를 포함하는 것을 특징으로 하는 연산 증폭기 회로.
  2. 삭제
  3. 삭제
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