KR20200145968A - 적은 노이즈를 포함하는 전압을 출력하도록 구성되는 증폭 회로를 구성하기 위한 전자 회로 - Google Patents

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Abstract

본 발명은 제 1 전류 생성 회로 및 입력 회로를 포함한다. 제 1 전류 생성 회로는 제 1 동작 전압에 기초하여, 제 1 전류 및 제 2 전류를 출력한다. 입력 회로는, 제 1 입력 전압에 기초하여, 제 1 전류, 및 제 1 동작 전압에 기초하여 생성되는 제 3 전류를 통과시킨다. 입력 회로는, 제 2 입력 전압에 기초하여, 제 2 전류를 수신하고 제 4 전류를 통과시킨다. 제 2 전류, 제 4 전류, 및 제 5 전류에 기초하여 생성되는 출력 전압의 레벨은 제 1 입력 전압의 레벨과 제 2 입력 전압의 레벨 사이의 차이와 관련된다. 제 5 전류는, 제 1 동작 전압에 기초하여 생성되고 제 3 전류에 대응한다.

Description

적은 노이즈를 포함하는 전압을 출력하도록 구성되는 증폭 회로를 구성하기 위한 전자 회로{ELECTRONIC CIRCUIT FOR CONFIGURING AMPLIFYING CIRCUIT CONFIGURED TO OUTPUT VOLTAGE INCLUDING LOW NOISE}
본 발명은 전자 회로에 관한 것으로, 좀 더 상세하게는 증폭 회로를 구성하기 위한 전자 회로에 관한 것이다.
최근 모바일 기기 및 디지털 카메라 등의 대중화로, 카메라 장치를 구성하는 이미지 센서(Image Seonsor)의 중요성이 증가하고 있다. 이미지 센서는 포토 다이오드 등에 의해 빛을 감지하고, ADC(Analog to Digital Converter) 등을 이용하여 디지털 영상 신호를 출력 한다. 이미지 센서는 빛을 감지하기 위해 다수의 픽셀들을 포함한다.
이미지 센서에 포함되는 ADC는 픽셀들로부터 수신되는 신호들을 처리하기 위한 전자 회로들을 포함한다. 전자 회로들 각각은 복수의 트랜지스터를 포함한다. 트랜지스터들은 다양한 동작 전압들에 기초하여 동작하고, 그 동작들에 의해 노이즈가 생성된다. 트랜지스터들에 의해 생성되는 노이즈는 다양한 원인들에 기인한다.
높은 화질의 이미지 데이터를 획득하기 위해 적은 노이즈를 포함하는 이미지 센서의 설계가 요구되고 있다. 따라서, 이미지 센서에 포함되는 트랜지스터들에 의해 생성되는 노이즈를 감소시키기 위해, 적은 노이즈만을 생성하는 새로운 구성의 이미지 센서가 필요하다.
본 발명은 적은 노이즈를 포함하는 전압을 출력하는 증폭 회로를 구성하기 위한 전자 회로를 제공할 수 있다.
본 발명의 실시 예에 따른 전자 회로는 제 1 전류 생성 회로 및 입력 회로를 포함할 수 있다. 제 1 전류 생성 회로는 제 1 동작 전압에 기초하여, 제 1 전류 및 제 2 전류를 출력할 수 있다. 입력 회로는, 제 1 입력 전압에 기초하여, 제 1 전류, 및 제 1 동작 전압에 기초하여 생성되는 제 3 전류를 통과시킬 수 있다. 입력 회로는, 제 2 입력 전압에 기초하여, 제 2 전류를 수신하고 제 4 전류를 통과시킬 수 있다. 제 2 전류, 제 4 전류, 및 제 5 전류에 기초하여 생성되는 출력 전압의 레벨은 제 1 입력 전압의 레벨과 제 2 입력 전압의 레벨 사이의 차이와 관련될 수 있다. 제 5 전류는, 제 1 동작 전압에 기초하여 생성되고 제 3 전류에 대응할 수 있다.
본 발명의 실시 예에 따른 전자 회로는 제 1 전류 생성 회로, 로드 회로, 및 입력 회로를 포함할 수 있다. 동작 전압에 기초하여, 제 1 전류와 제 2 전류를 포함하는 제 1 동작 전류를 출력할 수 있다. 로드 회로는, 동작 전압에 기초하여, 제 3 전류, 및 제 3 전류에 대응하는 제 4 전류를 출력할 수 있다. 입력 회로는, 제 1 입력 전압에 기초하여, 제 1 전류, 및 제 1 전류와 제 3 전류를 포함하는 제 5 전류를 통과시킬 수 있다. 입력 회로는, 제 2 입력 전압에 기초하여, 제 2 전류를 수신하고 제 6 전류를 통과시킬 수 있다. 제 2 전류, 제 4 전류, 및 제 6 전류에 기초하여 생성되는 출력 전압의 레벨은 제 1 입력 전압의 레벨과 제 2 입력 전압의 레벨 사이의 차이와 관련될 수 있다.
본 발명의 실시 예에 따른 전자 회로는 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 및 제 4 트랜지스터를 포함할 수 있다. 제 1 트랜지스터는, 제 1 입력 전압에 응답하여, 동작 전압에 기초하여 생성되는 제 1 전류를 통과시킬 수 있다. 제 2 트랜지스터는, 제 2 입력 전압에 응답하여, 동작 전압에 기초하여 생성되는 제 2 전류를 통과시킬 수 있다. 제 3 트랜지스터는, 제 1 입력 전압에 응답하여, 제 1 전류, 및 동작 전압에 기초하여 출력되는 제 3 전류를 통과시킬 수 있다. 제 4 트랜지스터는, 제 2 입력 전압에 응답하여, 제 4 전류를 통과시킬 수 있다. 동작 전압에 기초하여 생성되고 제 3 전류에 대응하는 제 5 전류, 통과된 제 2 전류, 및 제 4 전류에 기초하여 생성되는 출력 전압의 레벨은 제 1 입력 전압의 레벨과 제 2 입력 전압의 레벨 사이의 차이와 관련될 수 있다.
본 발명의 실시 예에 따르면, 증폭 회로로부터 출력되는 전압에 포함되는 노이즈가 감소하고, 이미지 센서는 적은 노이즈를 포함하는 전압에 기초하여 동작할 수 있다.
도 1은 증폭 회로를 구성하기 위한 예시적인 전자 회로를 보여주는 블록도 이다.
도 2는 도 1의 전자 회로의 예시적인 구성을 보여주는 회로도 이다.
도 3은 도 2의 전자 회로의 예시적인 동작들을 설명하기 위한 회로도 이다.
도 4는 도 1의 전자 회로의 예시적인 구성을 보여주는 회로도 이다.
도 5는 도 4의 전자 회로의 예시적인 동작들을 설명하기 위한 회로도 이다.
도 6은 본 발명의 실시 예에 따른, 증폭 회로를 구성하기 위한 예시적인 전자 회로를 보여주는 블록도 이다.
도 7은 도 6의 전자 회로의 예시적인 구성을 보여주는 회로도 이다.
도 8은 도 7의 전자 회로의 예시적인 동작들을 설명하기 위한 회로도 이다.
도 9는 도 6의 전자 회로의 예시적인 구성을 보여주는 회로도 이다.
도 10은 도 9의 전자 회로의 예시적인 동작들을 설명하기 위한 회로도 이다.
도 11은 도 6의 전자 회로로부터 출력되는 전압의 레벨을 보여주는 그래프 이다.
도 12는 도 1의 전자 회로 또는 도 6의 전자 회로를 전자 회로를 보여주는 회로도 이다.
도 13은 도 6의 전자 회로를 포함하는 이미지 센서를 보여주는 블록도 이다.
도 14는 도 6의 전자 회로를 포함하는 전자 장치를 보여주는 블록도 이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 증폭 회로를 구성하기 위한 예시적인 전자 회로를 보여주는 블록도 이다. 도 1을 참조하면, 전자 회로(100)는 로드 회로(110), 입력 회로(120), 및 전류 생성 회로(130)를 포함할 수 있다.
로드 회로(110)는 동작 전압(VDD1)을 수신할 수 있다. 예로서, 동작 전압(VDD1)은 전자 회로(100)의 내/외부에 위치하는 전압 생성기와 같은 전자 회로에 의해 생성될 수 있다. 로드 회로(110)는 동작 전압(VDD1)에 기초하여 전류들을 입력 회로(120)로 출력할 수 있다.
입력 회로(120)는 로드 회로(110)로부터 출력되는 전류들을 수신할 수 있다. 입력 회로(120)는, 전자 회로(100) 외부의 다른 전자 회로로부터 전압들(VR 및 VX)을 수신할 수 있다. 입력 회로(120)는 전압들(VR 및 VX)에 기초하여 전류들을 출력할 수 있다. 입력 회로(120)에 의해 출력되는 전류들의 레벨들은 전압들(VR 및 VX)의 레벨들과 관련될 수 있다.
전류 생성 회로(130)는 동작 전압(VDD2)을 수신할 수 있다. 예로서, 동작 전압(VDD2)은 전자 회로(100)의 내/외부에 위치하는 전압 생성기와 같은 전자 회로에 의해 생성될 수 있다. 전류 생성 회로(130)는 동작 전압(VDD2)에 기초하여 동작 전류를 생성할 수 있다.
전자 회로(100)는 전압들(VR 및 VX)에 기초하여 로드 회로(110)와 입력 회로(120) 사이의 노드를 통해 전압(VOUT)을 출력단으로 출력할 수 있다. 예로서, 전자 회로(100)는 로드 회로(110)로부터 출력되는 전류들 및 입력 회로(120)로부터 출력되는 전류들에 기초하여 전압(VOUT)을 출력할 수 있다.
전압(VOUT)의 레벨은 전압들(VR 및 VX)의 레벨들 사이의 차이와 관련될 수 있다. 예로서, 전압(VOUT)의 레벨은 전압들(VR 및 VX)의 레벨들 사이의 차이를 증폭하여 얻어지는 값을 가질 수 있다.
전자 회로(100)는 전자 장치의 동작들을 위해 채용될 수 있다. 예로서, 전자 회로(100)는 이미지 센서의 동작을 위해 채용되는 증폭 회로에 포함될 수 있다. 이미지 센서는 전자 장치 외부의 객체로부터 수신되는 빛의 세기를 감지할 수 있다. 이미지 센서는 감지되는 빛의 세기를 아날로그 디지털 변환하기 위해, OTA(Operational Transconductance Amplifier) 회로와 같은 증폭 회로를 포함할 수 있다.
예로서, 증폭 회로는 빛을 감지하기 위한 픽셀 어레이로부터 빛의 세기에 대응하는 픽셀 전압을 수신하고, 전압 생성기 등으로부터 램프 전압을 수신할 수 있다. 증폭 회로에 포함되는 전자 회로(100)는 램프 전압의 레벨과 픽셀 전압의 레벨 사이의 차이를 감지하기 위해 사용될 수 있다. 예로서, 전압(VR)은 비교의 기준인 램프 전압이고, 전압(VX)은 픽셀 전압일 수 있다. 따라서, 전압(VOUT)은 램프 전압의 레벨과 픽셀 전압의 레벨 사이의 차이에 대응하는 레벨을 가질 수 있다.
동작 전압들(VDD1 및 VDD2)은 전자 회로(100)의 동작들을 위해 적절한 레벨들을 가질 수 있다. 예로서, 동작 전압들(VDD1 및 VDD2)은 전자 회로(100)의 출력인 전압(VOUT)의 레벨과 관련될 수 있다. 예로서, 동작 전압(VDD1)의 레벨은 전압(VOUT)이 가질 수 있는 레벨의 최대 값에 대응하고, 동작 전압(VDD2)의 레벨은 전압(VOUT)의 레벨은 전압(VOUT)이 가질 수 있는 레벨의 최소 값에 대응할 수 있다.
예로서, 전자 회로(100)의 설계자는 다양한 요구들(예컨대, 전자 회로(100)를 포함하는 전자 장치의 동작을 위한 전압(VOUT)의 레벨의 범위 등)을 만족시키기 위해 동작 전압들(VDD1 및 VDD2)의 레벨들을 적절하게 설정할 수 있다. 이하, 도 2 및 도 3을 참조하여, 전자 회로(100)의 예시적인 구성들이 좀 더 구체적으로 설명될 것이다.
도 2는 도 1의 전자 회로의 예시적인 구성을 보여주는 회로도 이다.
도 1의 전자 회로(100)는 도 2의 전자 회로(100_1)를 포함할 수 있다. 도 1의 로드 회로(110)는 도 2의 로드 회로(110_1)를 포함하고, 도 1의 입력 회로(120)는 도 2의 입력 회로(120_1)를 포함하고, 도 1의 전류 생성 회로(130)는 도 2의 전류 생성 회로(130_1)를 포함할 수 있다.
도 2를 참조하면, 로드 회로(110_1)는 트랜지스터들(ML1 및 ML2)을 포함하고, 입력 회로(120_1)는 트랜지스터들(MI1 및 MI2)을 포함하고, 전류 생성 회로(130_1)는 전류 소스 회로(IB1)를 포함할 수 있다. 도 2의 예에서, 트랜지스터들(ML1 및 ML2) 각각은 P형 트랜지스터로 구현되고, 트랜지스터들(MI1 및 MI2) 각각은 N형 트랜지스터로 구현될 수 있다. 예로서, 전류 소스 회로(IB1)는 적어도 하나의 트랜지스터를 포함할 수 있다.
예로서, 트랜지스터들(ML1, ML2, MI1, 및 MI2) 각각은 접합 트랜지스터(junction transistor), 전계 효과 트랜지스터(FET; Field Effect Transistor)와 같은 다양한 유형의 트랜지스터들 중 적어도 하나를 포함할 수 있다. 도 2의 예에서, 트랜지스터들(ML1, ML2, MI1, 및 MI2) 각각은 하나의 트랜지스터로 도시되나, 트랜지스터들(ML1, ML2, MI1, 및 MI2) 각각은 직렬로 서로 연결되는 트랜지스터들, 병렬로 서로 연결되는 트랜지스터들, 직렬 및/또는 병렬로 연결되는 트랜지스터들의 다양한 조합들 중 적어도 하나를 포함할 수 있음이 이해될 것이다.
트랜지스터(ML1)의 게이트 단은 노드(N1)와 연결될 수 있다. 트랜지스터(ML1)의 일단을 통해 동작 전압(VDD1)이 수신될 수 있다. 트랜지스터(ML1)의 타단은 노드(N1)와 연결될 수 있다. 트랜지스터(ML2)의 게이트 단은 노드(N1)와 연결될 수 있다. 트랜지스터(ML2)의 일단을 통해 동작 전압(VDD1)이 수신될 수 있다. 트랜지스터(ML2)의 타단은 노드(N2)와 연결될 수 있다.
트랜지스터(MI1)의 게이트 단을 통해 전압(VR)이 수신될 수 있다. 트랜지스터(MI1)는 노드들(N1 및 N3) 사이에 연결될 수 있다. 트랜지스터(MI2)의 게이트 단을 통해 전압(VX)이 수신될 수 있다. 트랜지스터(MI2)는 노드들(N2 및 N3) 사이에 연결될 수 있다. 전류 소스 회로(IB1)는 노드(N3)와 접지단 사이에 연결될 수 있다.
트랜지스터들(ML2 및 MI2) 사이의 노드(N2)는 출력단과 연결될 수 있다. 전자 회로(100_1)는 노드(N2)와 연결되는 출력단을 통해 전압(VOUT)을 출력할 수 있다.
도 2 및 도 3을 참조하여, 동작 전압(VDD2)으로서 접지 전압이 채용되는 실시 예가 설명될 것이나, 도 1을 참조하여 설명된 바와 같이, 동작 전압(VDD2)의 레벨은 전자 회로(100_1)의 동작을 위해 다양하게 변경될 수 있음이 이해될 것이다. 도 3을 참조하여, 전자 회로(100_1)의 예시적인 동작들이 좀 더 구체적으로 설명될 것이다.
도 3은 도 2의 전자 회로의 예시적인 동작들을 설명하기 위한 회로도 이다.
트랜지스터(MI1)는 게이트 단을 통해 전압(VR)을 수신할 수 있다. 수신되는 전압(VR)에 기초하여, 트랜지스터(MI1)는 노드(N1)로부터 노드(N3)로 전류(IDI1)를 통과시킬 수 있다. 전류(IDI1)의 레벨은 전압(VR)의 레벨에 대응할 수 있다. 트랜지스터(MI1)를 통해 전류(IDI1)가 흐름에 따라, 동작 전압(VDD1)에 기초하여 전류(IDI1)에 대응하는 전류(IDL1)가 트랜지스터(ML1)를 통해 흐를 수 있다.
트랜지스터들(ML1 및 ML2)은 대칭적인 회로를 구성할 수 있다. 따라서, 동작 전압(VDD1)에 기초하여, 트랜지스터(ML2)는, 전류(IDL1)에 대응하는 전류(IDL2)를 통노드(N2)로 통과시킬 수 있다. 게이트 단을 공유하는 트랜지스터들(ML1 및 ML2)을 통해 흐르는 전류들(IDL1 및 IDL2)의 레벨들은 서로 대응할 수 있다.
전류(IDL1)의 레벨은 전압(VR)의 레벨에 기초하여 결정되고, 전류(IDL2)는 전류(IDL1)에 대응하므로, 전류(IDL2)의 레벨은 전압(VR)의 레벨(또는, 전류들(IDL1 및 IDI1)의 레벨들)에 기초하여 결정될 수 있다.
트랜지스터(MI2)는 게이트 단을 통해 전압(VX)을 수신할 수 있다. 전압(VX)에 기초하여 트랜지스터(MI2)는 전류(IDI2)를 노드(N2)로부터 노드(N3)로 통과시킬 수 있다. 전류(IDI2)의 레벨은 전압(VR)의 레벨에 대응할 수 있다. 예로서, 전류(IDI1)의 레벨과 전류(IDI2)의 레벨의 합은 전류 소스 회로(IB1)에 의해 생성되는 전류의 레벨 "IB1"에 대응할 수 있다.
전류(IOUT)의 레벨은 전류(IDL2)의 레벨로부터 전류(IDI2)의 레벨을 빼서 얻어지는 값을 가질 수 있다. 전류(IDL2)의 레벨은 전압(VR)의 레벨과 관련되고 전류(IDI2)의 레벨은 전압(VX)의 레벨과 관련되므로, 전류(IOUT)의 레벨은 전압(VR)의 레벨과 전압(VX)의 레벨 사이의 차이와 관련될 수 있다. 따라서, 전류(IOUT)에 기초하여 생성되는 전압(VOUT)의 레벨은 전압(VR)의 레벨과 전압(VX)의 레벨 사이의 차이에 대응할 수 있다.
전자 회로(100_1)는 대칭적으로 설계될 수 있다. 예로서, 트랜지스터들(ML1 및 ML2)이 실질적으로 동일한 트랜스컨덕턴스 "gml1"을 갖고, 트랜지스터들(MI1 및 MI2)이 실질적으로 동일한 트랜스컨덕턴스 "gmi1"를 갖도록 설계될 수 있다. 그러나, 전자 회로(100_1)의 동작과 유사한 동작들을 수행하기 위해, 트랜지스터들(ML1 및 ML2)의 트랜스컨덕턴스들이 서로 대응하고 트랜지스터들(MI1 및 MI2)의 트랜스컨덕턴스들이 서로 대응하도록 전자 회로(100_1)의 구성이 다양하게 변경/수정될 수 있음이 이해될 것이다.
트랜지스터들(ML1 및 ML2)의 트랜스컨덕턴스 "gml1"은 트랜지스터들(ML1 및 ML2)을 통해 흐르는 전류들(IDL1 및 IDL2)과 관련될 수 있다. 트랜지스터들(MI1 및 MI2)의 트랜스컨덕턴스 "gmi1"는 트랜지스터들(MI1 및 MI2)을 통해 흐르는 전류들(IDI1 및 IDI2)과 관련될 수 있다. 예로서, 트랜지스터들(ML1, ML2, MI1, 및 MI2)의 트랜스컨덕턴스들은 이하 수학식 1에 따라 결정되는 값을 가질 수 있다.
Figure pat00001
단, 수학식 1에서, "gm"는 트랜지스터(ML1, ML2, MI1, 또는 MI2)의 트랜스컨덕턴스(즉, "gml1" 또는 "gmi1")를 나타내고, "μ"는 전자의 이동도를 나타내고, "Cox"는 트랜지스터(ML1, ML2, MI1, 또는 MI2)에 포함된 게이트 산화막의 정전 용량을 나타내고, "W/L"는 트랜지스터(ML1, ML2, MI1, 또는 MI2)의 외형비를 나타내고, "ID"는 트랜지스터(ML1, ML2, MI1, 또는 MI2)를 통해 흐르는 전류(즉, 전류(IDI1, IDI2, IDL1, 또는 IDL2))를 나타낸다.
도 4는 도 1의 전자 회로의 예시적인 구성을 보여주는 회로도 이다.
도 1의 전자 회로(100)는 도 4의 전자 회로(100_2)를 포함할 수 있다. 도 1의 로드 회로(110)는 도 4의 로드 회로(110_2)를 포함하고, 도 1의 입력 회로(120)는 도 4의 입력 회로(120_2)를 포함하고, 도 1의 전류 생성 회로(130)는 도 4의 전류 생성 회로(130_2)를 포함할 수 있다.
도 4를 참조하면, 로드 회로(110_2)는 트랜지스터들(ML3 및 ML4)을 포함하고, 입력 회로(120_1)는 트랜지스터들(MI3 및 MI4)을 포함하고, 전류 생성 회로(130_1)는 전류 소스 회로(IB1)를 포함할 수 있다. 도 3의 예에서, 트랜지스터들(MI3 및 MI4) 각각은 P형 트랜지스터로 구현되고, 트랜지스터들(ML3 및 MI4) 각각은 N형 트랜지스터로 구현될 수 있다. 예로서, 전류 소스 회로(IB1)는 적어도 하나의 트랜지스터를 포함할 수 있다.
예로서, 트랜지스터들(ML3, ML4, MI3, 및 MI4) 각각은 접합 트랜지스터, 전계 효과 트랜지스터와 같은 다양한 유형의 트랜지스터들 중 적어도 하나를 포함할 수 있다. 도 3의 예에서, 트랜지스터들(ML3, ML4, MI3, 및 MI4) 각각은 하나의 트랜지스터로 도시되나, 트랜지스터들(ML3, ML4, MI3, 및 MI4) 각각은 직렬로 서로 연결되는 트랜지스터들, 병렬로 서로 연결되는 트랜지스터들, 직렬 및/또는 병렬로 연결되는 트랜지스터들의 다양한 조합들 중 적어도 하나를 포함할 수 있음이 이해될 것이다.
트랜지스터(ML3)의 게이트 단은 노드(N1)와 연결될 수 있다. 트랜지스터(ML3)의 일단을 통해 동작 전압(VDD1)이 수신될 수 있다. 트랜지스터(ML3)의 타단은 노드(N1)와 연결될 수 있다. 트랜지스터(ML4)의 게이트 단은 노드(N1)와 연결될 수 있다. 트랜지스터(ML4)의 일단을 통해 동작 전압(VDD1)이 수신될 수 있다. 트랜지스터(ML4)의 타단은 노드(N2)와 연결될 수 있다.
트랜지스터(MI3)의 게이트 단을 통해 전압(VR)이 수신될 수 있다. 트랜지스터(MI3)는 노드들(N1 및 N3) 사이에 연결될 수 있다. 트랜지스터(MI4)의 게이트 단을 통해 전압(VX)이 수신될 수 있다. 트랜지스터(MI4)는 노드들(N2 및 N3) 사이에 연결될 수 있다. 전류 소스 회로(IB1)는 노드(N3)와 동작 전압(VDD2)의 공급단 사이에 연결될 수 있다.
트랜지스터들(ML4 및 MI4) 사이의 노드(N2)는 출력단과 연결될 수 있다. 전자 회로(100_2)는 노드(N2)와 연결되는 출력단을 통해 전압(VOUT)을 출력할 수 있다. 도 4 및 도 5를 참조하여, 동작 전압(VDD1)으로서 접지 전압이 채용되는 실시 예가 설명될 것이나, 도 1을 참조하여 설명된 바와 같이, 동작 전압(VDD1)의 레벨은 전자 회로(100_2)의 동작을 위해 다양하게 변경될 수 있음이 이해될 것이다. 도 5를 참조하여, 전자 회로(100_2)의 예시적인 동작들이 좀 더 구체적으로 설명될 것이다.
도 5는 도 4의 전자 회로의 예시적인 동작들을 설명하기 위한 회로도 이다.
트랜지스터(MI3)는 게이트 단을 통해 전압(VR)을 수신할 수 있다. 수신되는 전압(VR)에 기초하여, 트랜지스터(MI3)는 노드(N3)로부터 노드(N1)로 전류(IDI3)를 통과시킬 수 있다. 전류(IDI3)의 레벨은 전압(VR)의 레벨에 대응할 수 있다. 트랜지스터(MI3)를 통해 전류(IDI3)가 흐름에 따라, 동작 전압(VDD2)에 기초하여 전류(IDI3)에 대응하는 전류(IDL3)가 트랜지스터(ML3)를 통해 흐를 수 있다.
트랜지스터들(ML3 및 ML4)은 대칭적인 회로를 구성할 수 있다. 따라서, 접지 전압에 기초하여, 트랜지스터(ML4)는, 전류(IDL3)에 대응하는 전류(IDL4)를 통과시킬 수 있다. 게이트 단을 공유하는 트랜지스터들(ML3 및 ML24을 통해 흐르는 전류들(IDL3 및 IDL4)의 레벨들은 서로 대응할 수 있다.
전류(IDL3)의 레벨은 전압(VR)의 레벨에 기초하여 결정되고, 전류(IDL4)는 전류(IDL3)에 대응하므로, 전류(IDL4)의 레벨은 전압(VR)의 레벨(또는, 전류들(IDL3 및 IDI3)의 레벨들)에 기초하여 결정될 수 있다.
트랜지스터(MI4)는 게이트 단을 통해 전압(VX)을 수신할 수 있다. 전압(VX)에 기초하여 트랜지스터(MI4)는 전류(IDI4)를 노드(N3)로부터 노드(N2)로 통과시킬 수 있다. 전류(IDI4)의 레벨은 전압(VX)의 레벨에 대응할 수 있다. 예로서, 전류(IDI3)의 레벨과 전류(IDI4)의 레벨의 합은 전류 소스 회로(IB1)에 의해 생성되는 전류의 레벨 "IB1"에 대응할 수 있다.
전류(IOUT)의 레벨은 전류(IDL4)의 레벨로부터 전류(IDI4)의 레벨을 빼서 얻어지는 값을 가질 수 있다. 전류(IDL4)의 레벨은 전압(VR)의 레벨과 관련되고 전류(IDI4)의 레벨은 전압(VX)의 레벨과 관련되므로, 전류(IOUT)의 레벨은 전압(VR)의 레벨과 전압(VX)의 레벨 사이의 차이와 관련될 수 있다. 따라서, 전류(IOUT)에 기초하여 생성되는 전압(VOUT)의 레벨은 전압(VR)의 레벨과 전압(VX)의 레벨 사이의 차이에 대응할 수 있다.
전자 회로(100_2)는 대칭적으로 설계될 수 있다. 예로서, 트랜지스터들(ML3 및 ML4)이 실질적으로 동일한 트랜스컨덕턴스 "gml1"을 갖고, 트랜지스터들(MI3 및 MI4)이 실질적으로 동일한 트랜스컨덕턴스 "gmi1"를 갖도록 설계될 수 있다. 그러나, 전자 회로(100_2)의 동작과 유사한 동작들을 수행하기 위해, 트랜지스터들(ML3 및 ML4)의 트랜스컨덕턴스들이 서로 대응하고 트랜지스터들(MI3 및 MI4)의 트랜스컨덕턴스들이 서로 대응하도록 전자 회로(100_2)의 구성이 다양하게 변경/수정될 수 있음이 이해될 것이다. 트랜스컨덕턴스들 "gml1" 및 "gmi1"의 예시적인 값들을 수학식 1을 참조하여 설명된 것과 유사하므로 이하 설명은 생략된다.
도 6은 본 발명의 실시 예에 따른, 증폭 회로를 구성하기 위한 예시적인 전자 회로를 보여주는 블록도 이다. 도 6을 참조하면, 전자 회로(200)는 로드 회로(210), 입력 회로(220), 및 전류 생성 회로들(230 및 240)을 포함할 수 있다.
로드 회로(210)는 동작 전압(VDD1)을 수신할 수 있다. 예로서, 동작 전압(VDD1)은 전자 회로(200)의 내/외부에 위치하는 전압 생성기와 같은 전자 회로에 의해 생성될 수 있다. 로드 회로(210)는 동작 전압(VDD1)에 기초하여 전류들을 입력 회로(220)로 출력할 수 있다.
입력 회로(220)는 로드 회로(210)로부터 출력되는 전류들을 수신할 수 있다. 입력 회로(220)는 전자 회로(200) 외부의 다른 전자 회로로부터 전압들(VR 및 VX)을 수신할 수 있다. 입력 회로(220)는 전압들(VR 및 VX)에 기초하여 전류들을 출력할 수 있다. 입력 회로(220)로부터 출력되는 전류들의 레벨들은 전압들(VR 및 VX)의 레벨들과 각각 관련될 수 있다.
전류 생성 회로(230)는 동작 전압(VDD2)을 수신할 수 있다. 예로서, 동작 전압(VDD2)은 전자 회로(200)의 내/외부에 위치하는 전압 생성기와 같은 전자 회로에 의해 생성될 수 있다. 전류 생성 회로(230)는 동작 전압(VDD2)에 기초하여 동작 전류를 생성할 수 있다.
전자 회로(200)는 전압들(VR 및 VX)에 기초하여 로드 회로(210)와 입력 회로(220) 사이의 노드를 통해 전압(VOUT)을 출력할 수 있다. 예로서, 전자 회로(200)는 로드 회로(210)에 의해 생성되는 전류들 및 입력 회로(220)에 의해 생성되는 전류들에 기초하여 전압(VOUT)을 출력할 수 있다. 예로서, 전압(VOUT)의 레벨은 전압들(VR 및 VX)의 레벨들 사이의 차이와 관련될 수 있다. 예로서, 전압(VOUT)의 레벨은 전압들(VR 및 VX)의 레벨들 사이의 차이를 증폭하여 얻어지는 값을 가질 수 있다.
도 13 및 도 14를 참조하여 설명될 것과 같이, 전자 회로(200)는 전자 장치의 동작들을 위해 채용될 수 있다. 예로서, 전자 장치(200)는 개인용 컴퓨터(Personal Computer, PC), 워크스테이션(Workstation), 노트북 컴퓨터, 이동식 장치 등 중 하나일 수 있다. 예로서, 전자 장치는 객체의 이미지를 획득하기 위해, 빛의 세기를 감지하도록 구성되는 이미지 센서를 포함할 수 있다.
예로서, 전자 회로(100)는 이미지 센서의 동작을 위해 채용되는 증폭 회로에 포함될 수 있다. 이미지 센서는 전자 장치 외부의 객체로부터 수신되는 빛의 세기를 감지할 수 있다. 이미지 센서는 감지되는 빛의 세기를 아날로그 디지털 변환하기 위해, OTA 회로와 같은 증폭 회로를 포함할 수 있다.
예로서, 증폭 회로는 빛을 감지하기 위한 픽셀 어레이로부터 빛의 세기에 대응하는 픽셀 전압을 수신하고, 전압 생성기 등으로부터 램프 전압을 수신할 수 있다. 증폭 회로에 포함되는 전자 회로(100)는 램프 전압의 레벨과 픽셀 전압의 레벨 사이의 차이를 감지하기 위해 사용될 수 있다. 도 6의 예에서, 전압(VR)은 비교의 기준인 램프 전압이고, 전압(VX)은 픽셀 전압일 수 있다. 따라서, 전압(VOUT)은 램프 전압의 레벨과 픽셀 전압의 레벨 사이의 차이에 대응하는 레벨을 가질 수 있다.
전류 생성 회로(240)는 동작 전압(VDD1)을 수신할 수 있다. 전류 생성 회로(240)는 동작 전압(VDD1)에 기초하여 동작 전류를 생성할 수 있다. 전류 생성 회로(240)는 입력 회로(220)로 동작 전류를 출력할 수 있다.
동작 전압들(VDD1 및 VDD2)은 전자 회로(200)의 동작들을 위해 적절한 레벨들을 가질 수 있다. 예로서, 동작 전압들(VDD1 및 VDD2)은 전자 회로(200)의 출력인 전압(VOUT)의 레벨과 관련될 수 있다. 예로서, 동작 전압(VDD1)의 레벨은 전압(VOUT)의 레벨이 가질 수 있는 최대 값에 대응하고, 동작 전압(VDD2)의 레벨은 전압(VOUT)이 레벨이 가질 수 있는 최소 값에 대응할 수 있다.
예로서, 전자 회로(200)의 설계자는 다양한 요구들(예컨대, 전자 회로(200)를 포함하는 전자 장치의 정상적인 동작을 위한 전압(VOUT)의 레벨의 범위 등)을 만족시키기 위해 동작 전압들(VDD1 및 VDD2)의 레벨들을 적절하게 설정할 수 있다. 이하, 도 7 및 도 9를 참조하여, 전자 회로(200)의 예시적인 구성들이 좀 더 구체적으로 설명될 것이다.
도 7은 도 6의 전자 회로의 예시적인 구성을 보여주는 회로도 이다.
도 6의 전자 회로(200)는 도 7의 전자 회로(200_1)를 포함할 수 있다. 도 6의 로드 회로(210)는 도 7의 로드 회로(210_1)를 포함하고, 도 6의 입력 회로(220)는 도 7의 입력 회로(220_1)를 포함하고, 도 6의 전류 생성 회로(230)는 도 2의 전류 생성 회로(230_1)를 포함하고, 도 6의 전류 생성 회로(240)는 도 7의 전류 생성 회로(240_1)을 포함할 수 있다.
도 7을 참조하면, 로드 회로(210_1)는 트랜지스터들(ML5 및 ML6)을 포함하고, 입력 회로(220_1)는 트랜지스터들(MI5 내지 MI8)을 포함하고, 전류 생성 회로(230_1)는 전류 소스 회로(IB1)를 포함하고, 전류 생성 회로(240_1)는 전류 소스 회로(IB2)를 포함할 수 있다.
도 7의 예에서, 트랜지스터들(MI5 내지 MI8) 각각은 N형 트랜지스터로 구현되고, 트랜지스터들(ML5 및 MI6) 각각은 P형 트랜지스터로 구현될 수 있다. 예로서, 전류 소스 회로들(IB1 및 IB2) 각각은 적어도 하나의 트랜지스터를 포함할 수 있다.
예로서, 트랜지스터들(ML5, ML6, 및 MI5 내지 MI8) 각각은 접합 트랜지스터, 전계 효과 트랜지스터와 같은 다양한 유형의 트랜지스터들 중 적어도 하나를 포함할 수 있다. 도 7의 예에서, 트랜지스터들(ML5, ML6, 및 MI5 내지 MI8) 각각은 하나의 트랜지스터로 도시되나, 트랜지스터들(ML5, ML6, 및 MI5 내지 MI8) 각각은 직렬로 서로 연결되는 트랜지스터들, 병렬로 서로 연결되는 트랜지스터들, 직렬 및/또는 병렬로 연결되는 트랜지스터들의 다양한 조합들 중 적어도 하나를 포함할 수 있음이 이해될 것이다.
트랜지스터(ML5)의 게이트 단은 노드(N4)와 연결될 수 있다. 트랜지스터(ML5)의 일단을 통해 동작 전압(VDD1)이 수신될 수 있다. 트랜지스터(ML5)의 타단은 노드(N4)와 연결될 수 있다. 트랜지스터(ML6)의 게이트 단은 노드(N4)와 연결될 수 있다. 트랜지스터(ML6)의 일단을 통해 동작 전압(VDD1)이 수신될 수 있다. 트랜지스터(ML6)의 타단은 노드(N5)와 연결될 수 있다.
전자 회로(200_1)는 노드(N8)를 통해 전압(VR)을 수신할 수 있다. 트랜지스터(MI5)의 게이트 단을 통해 전압(VR)이 수신될 수 있다. 트랜지스터(MI5)는 노드들(N4 및 N6) 사이에 연결될 수 있다. 트랜지스터(MI7)의 게이트 단을 통해 전압(VR)이 수신될 수 있다. 트랜지스터(MI7)는 노드들(N7 및 N8) 사이에 연결될 수 있다.
전자 회로(200_1)는 노드(N9)를 통해 전압(VX)을 수신할 수 있다. 트랜지스터(MI6)의 게이트 단을 통해 전압(VX)이 수신될 수 있다. 트랜지스터(MI6)는 노드들(N5 및 N6) 사이에 연결될 수 있다. 트랜지스터(MI8)의 게이트 단을 통해 전압(VX)이 수신될 수 있다. 트랜지스터(MI8)는 노드들(N5 및 N7) 사이에 연결될 수 있다
전류 소스 회로(IB1)는 노드(N6)와 접지단 사이에 연결될 수 있다. 전류 소스 회로(IB2)는 동작 전압(VDD1)의 공급단과 노드(N7) 사이에 연결될 수 있다. 트랜지스터들(ML6 및 MI6) 사이의 노드(N5)는 출력단과 연결될 수 있다. 전자 회로(200_1)는 노드(N5)와 연결되는 출력단을 통해 전압(VOUT)을 출력할 수 있다.
도 7 및 도 8을 참조하여, 동작 전압(VDD2)으로서 접지 전압이 채용되는 실시 예가 설명될 것이나, 도 6을 참조하여 설명된 바와 같이, 동작 전압(VDD2)의 레벨은 전자 회로(200_1)의 동작을 위해 다양하게 변경될 수 있음이 이해될 것이다. 도 8을 참조하여, 전자 회로(200_1)의 예시적인 동작들이 좀 더 구체적으로 설명될 것이다.
도 8은 도 7의 전자 회로의 예시적인 동작들을 설명하기 위한 회로도 이다.
트랜지스터들(MI5 및 MI7)은 게이트 단들을 통해 전압(VR)을 각각 수신할 수 있다. 전압(VR)에 기초하여, 트랜지스터(MI5)는 노드(N4)로부터 노드(N6)로 전류(IDI5)를 통과시키고, 트랜지스터(MI7)는 노드(N7)로부터 노드(N4)로 전류(IDI7)를 통과시킬 수 있다.
예로서, 전류들(IDI5 및 IDI7)의 레벨들은 전압(VR)의 레벨에 대응할 수 있다. 트랜지스터들(MI5 및 MI7)을 통해 전류들(IDI5 및 IDI7)이 각각 흐름에 따라, 동작 전압(VDD1)에 기초하여, 트랜지스터(ML5)는 전류(IDL5)를 노드(N4)로 통과 시킬 수 있다. 전류(IDL5)의 레벨은 전류들(IDI5 및 IDI7)의 레벨들과 관련될 수 있다.
트랜지스터들(ML5 및 ML6)은 대칭적인 회로를 구성할 수 있다. 동작 전압(VDD1)에 기초하여, 트랜지스터(ML6)는 전류(IDL5)에 대응하는 전류(IDL6)를 노드(N5)로 통과시킬 수 있다. 예로서, 게이트 단을 공유하는 트랜지스터들(ML5 및 ML6)을 통해 흐르는 전류들(IDL5 및 IDL6)의 레벨들은 서로 대응할 수 있다.
전류(IDL5)의 레벨은 전압(VR)의 레벨에 기초하여 결정되고, 전류(IDL6)는 전류(IDL5)에 대응하므로, 전류(IDL6)의 레벨은 전압(VR)의 레벨(또는, 전류들(IDL5 및 IDI5)의 레벨들)에 기초하여 결정될 수 있다.
트랜지스터들(MI6 및 MI8)은 게이트 단들을 통해 전압(VX)을 각각 수신할 수 있다. 전압(VR)에 기초하여 트랜지스터(MI6)는 노드(N5)로 전류(IDI6)를 통과시키고, 트랜지스터(MI6)는 노드(N5)로부터 노드(N6)로 전류(IDI6)를 통과시킬 수 있다. 예로서, 전류들(IDI4 및 IDI6) 각각의 레벨은 전압(VX)의 레벨에 대응할 수 있다.
전류(IOUT)의 레벨은 전류들(IDL6, IDL8, 및 IDI6)의 레벨들에 기초하여 결정되는 값을 가질 수 있다. 예로서, 전류(IOUT)의 레벨은 전류들(IDL6, IDL8, 및 IDI6)의 레벨들의 합에 대응할 수 있다. 전류(IDL6)의 레벨은 전압(VR)의 레벨과 관련되고 전류들(IDI6 및 IDI8)의 레벨들은 전압(VX)의 레벨과 관련되므로, 전류(IOUT)의 레벨은 전압(VR)의 레벨 및 전압(VX)의 레벨과 관련될 수 있다. 예로서, 전류(IOUT)의 레벨은 전압(VR)의 레벨과 전압(VX)의 레벨 사이의 차이와 관련될 수 있다. 따라서, 전류(IOUT)에 기초하여 생성되는 전압(VOUT)의 레벨은 전압(VR)의 레벨과 전압(VX)의 레벨 사이의 차이에 대응할 수 있다.
전자 회로(200_1)의 동작을 위해, 전자 회로(200_1)는 대칭적으로 설계될 수 있다. 예로서, 트랜지스터들(ML5 및 ML6)이 트랜스컨덕턴스 "gml2"을 갖고, 트랜지스터들(MI5 및 MI6)이 트랜스컨덕턴스 "gmi2"를 갖고, 트랜지스터들(MI7 및 MI8)이 트랜스컨덕턴스 "gmi3"를 갖도록 설계될 수 있다.
그러나, 전자 회로(200_1)의 동작과 유사한 동작들을 수행하기 위해, 트랜지스터들(ML5 및 ML6)의 트랜스컨덕턴스들이 서로 대응하고 트랜지스터들(MI5 내지 MI8)의 트랜스컨덕턴스들이 서로 대응하도록 전자 회로(200_1)의 구성이 다양하게 변경/수정될 수 있음이 이해될 것이다.
트랜지스터들(ML5 및 ML6)의 트랜스컨덕턴스 "gml2"은 트랜지스터들(ML5 및 ML6)을 통해 흐르는 전류들(IDL5 및 IDL6)과 관련될 수 있다. 트랜지스터들(MI5 및 MI6)의 트랜스컨덕턴스 "gmi2"는 트랜지스터들(MI5 및 MI6)을 통해 흐르는 전류들(IDI5 및 IDI6)과 관련될 수 있다. 트랜지스터들(MI7 및 MI8)의 트랜스컨덕턴스 "gmi3"는 트랜지스터들(MI7 및 MI8)을 통해 흐르는 전류들(IDI7 및 IDI8)과 관련될 수 있다. 예로서, 트랜지스터들(ML5, ML6, 및 MI5 내지 MI8)의 트랜스컨덕턴스들은 수학식 1에 따라 결정되는 값을 가질 수 있다.
단, 수학식 1에서, "gm"는 트랜지스터(ML5, ML6, 또는 MI5 내지 MI8 중 하나)의 트랜스컨덕턴스(즉, "gml2", "gmi2", 또는 "gmi3")를 나타내고, "μ"는 전자의 이동도를 나타내고, "Cox"는 트랜지스터(ML5, ML6, 또는 MI5 내지 MI8 중 하나)에 포함된 게이트 산화막의 정전 용량을 나타내고, "W/L"는 트랜지스터(ML5, ML6, 또는 MI5 내지 MI8 중 하나)의 외형비를 나타내고, "ID"는 트랜지스터(ML5, ML6, 또는 MI5 내지 MI8 중 하나)를 통해 흐르는 전류(즉, 전류(IDI5, IDI6, 또는 IDL5 내지 IDL8 중 하나))를 나타낸다.
전류(IDI5)의 레벨과 전류(IDI6)의 레벨의 합은 전류 소스 회로(IB1)에 의해 생성되는 전류의 레벨 "IB1"에 대응할 수 있다. 입력 회로(210_1)의 트랜지스터들(MI7 및 MI8)을 통해 흐르는 전류들(IDI7 및 IDI8)과 로드 회로(220_1)의 트랜지스터들(ML5 및 ML6)을 통해 흐르는 전류들(IDL5 및 IDL6)의 합은 전류 소스 회로(IB1)의 전류에 대응할 수 있다. 전류(IDI7)의 레벨과 전류(IDI8)의 레벨의 합은 전류 소스 회로(IB2)에 의해 생성되는 전류의 레벨 "IB2"에 대응할 수 있다.
전류 소스 회로(IB1)에 의해 생성되는 "IB1"의 전류에 의해, 전류들(IDI5 및 IDI6)의 레벨들의 합이 유지될 수 있다. 전류 소스 회로(IB2)에 의해 생성되는 "IB2"의 전류에 의해, 전류들(IDI7 및 IDI8)의 레벨들의 합이 유지될 수 있다.
전류(IDI7)와 전류(IDL5)의 합이 전류(IDI5)에 대응하고 전류(IDI6)와 전류(IDL8)의 합이 전류(IDI6) 대응하므로, (전류(IDI7)와 전류(IDI8)의 합에 대응하는) 전류 소스 회로(IB2)의 전류 값 "IB2"의 최대 값은 (전류(IDI5)와 전류(IDI6)의 합에 대응하는) 전류 소스 회로(IB1)의 전류 값 "IB1"일 수 있다.
따라서, 전류 소스 회로(IB2)의 전류 값 "IB2"은 "K*IB1"의 형태로 표현될 수 있다(단, 0≤K≤1, K는 실수). 예로서, 설계자는 전자 회로(200_1)의 오토 제로잉 동작을 고려하여 K를 적절하게 결정할 수 있다. 예로서, K는 0.7 내지 0.9의 실수로 결정될 수 있다.
도 9는 도 6의 전자 회로의 예시적인 구성을 보여주는 회로도 이다.
도 6의 전자 회로(200)는 도 9의 전자 회로(200_2)를 포함할 수 있다. 도 6의 로드 회로(210)는 도 9의 로드 회로(210_2)를 포함하고, 도 6의 입력 회로(220)는 도 9의 입력 회로(220_2)를 포함하고, 도 6의 전류 생성 회로(230)는 도 9의 전류 생성 회로(230_2)를 포함하고, 도 6의 전류 생성 회로(240)는 도 9의 전류 생성 회로(240_2)을 포함할 수 있다.
도 9를 참조하면, 로드 회로(210_2)는 트랜지스터들(ML7 및 ML8)을 포함하고, 입력 회로(220_2)는 트랜지스터들(MI9 내지 MI12)을 포함하고, 전류 생성 회로(230_2)는 전류 소스 회로(IB1)를 포함하고, 전류 생성 회로(240_2)는 전류 소스 회로(IB2)를 포함할 수 있다.
도 9의 예에서, 트랜지스터들(ML7, ML8, MI11, 및 MI12) 각각은 N형 트랜지스터로 구현되고, 트랜지스터들(MI9, 및 MI10) 각각은 P형 트랜지스터로 구현될 수 있다. 예로서, 전류 소스 회로들(IB1 및 IB2) 각각은 적어도 하나의 트랜지스터를 포함할 수 있다.
예로서, 트랜지스터들(ML7, ML8, 및 MI9 내지 MI12) 각각은 접합 트랜지스터, 전계 효과 트랜지스터와 같은 다양한 유형의 트랜지스터들 중 적어도 하나를 포함할 수 있다. 도 7의 예에서, 트랜지스터들(ML7, ML8, 및 MI9 내지 MI12) 각각은 하나의 트랜지스터로 도시되나, 트랜지스터들(ML7, ML8, 및 MI9 내지 MI12) 각각은 직렬로 서로 연결되는 트랜지스터들, 병렬로 서로 연결되는 트랜지스터들, 직렬 및/또는 병렬로 연결되는 트랜지스터들의 다양한 조합들 중 적어도 하나를 포함할 수 있음이 이해될 것이다.
트랜지스터(ML7)의 게이트 단은 노드(N4)와 연결될 수 있다. 트랜지스터(ML7)의 일단을 통해 접지 전압이 수신될 수 있다. 트랜지스터(ML7)의 타단은 노드(N4)와 연결될 수 있다. 트랜지스터(ML8)의 게이트 단은 노드(N4)와 연결될 수 있다. 트랜지스터(ML8)의 일단을 통해 접지 전압이 수신될 수 있다. 트랜지스터(ML8)의 타단은 노드(N5)와 연결될 수 있다.
전자 회로(200_2)는 노드(N8)를 통해 전압(VR)을 수신할 수 있다. 트랜지스터(MI9)의 게이트 단을 통해 전압(VR)이 수신될 수 있다. 트랜지스터(MI9)는 노드들(N4 및 N6) 사이에 연결될 수 있다. 트랜지스터(MI11)의 게이트 단을 통해 전압(VR)이 수신될 수 있다. 트랜지스터(MI11)는 노드들(N7 및 N8) 사이에 연결될 수 있다.
전자 회로(200_2)는 노드(N9)를 통해 전압(VX)을 수신할 수 있다. 트랜지스터(MI10)의 게이트 단을 통해 전압(VX)이 수신될 수 있다. 트랜지스터(MI10)는 노드들(N5 및 N6) 사이에 연결될 수 있다. 트랜지스터(MI12)의 게이트 단을 통해 전압(VX)이 수신될 수 있다. 트랜지스터(MI12)는 노드들(N5 및 N7) 사이에 연결될 수 있다
전류 소스 회로(IB1)는 노드(N6)와 동작 전압(VDD2)의 공급단 사이에 연결될 수 있다. 전류 소스 회로(IB2)는 접지단과 노드(N7) 사이에 연결될 수 있다. 트랜지스터들(ML8 및 MI10) 사이의 노드(N5)는 출력단과 연결될 수 있다. 전자 회로(200_2)는 노드(N5)와 연결되는 출력단을 통해 전압(VOUT)을 출력할 수 있다.
도 9 및 도 10을 참조하여, 동작 전압(VDD1)으로서 접지 전압이 채용되는 실시 예가 설명될 것이나, 도 6을 참조하여 설명된 바와 같이, 동작 전압(VDD1)의 레벨은 전자 회로(200_2)의 동작을 위해 다양하게 변경될 수 있음이 이해될 것이다. 도 10을 참조하여, 전자 회로(200_2)의 예시적인 동작들이 좀 더 구체적으로 설명될 것이다.
도 10은 도 9의 전자 회로의 예시적인 동작들을 설명하기 위한 회로도 이다.
트랜지스터들(MI9 및 MI11)은 게이트 단들을 통해 전압(VR)을 각각 수신할 수 있다. 전압(VR)에 기초하여, 트랜지스터(MI9)는 노드(N6)로부터 노드(N4)로 전류(IDI9)를 통과시키고, 트랜지스터(MI11)는 노드(N4)로부터 노드(N7)로 전류(IDI11)를 통과시킬 수 있다.
예로서, 전류들(IDI9 및 IDI11)의 레벨들은 전압(VR)의 레벨에 대응할 수 있다. 트랜지스터들(MI9 및 MI11)을 통해 전류들(IDI9 및 IDI11)이 각각 흐름에 따라, 동작 전압(VDD2)에 기초하여, 트랜지스터(ML7)는 전류(IDL7)를 노드(N4)로부터 접지단으로 통과 시킬 수 있다. 전류(IDL7)의 레벨은 전류들(IDI9 및 IDI11)의 레벨들과 관련될 수 있다.
트랜지스터들(ML7 및 ML8)은 대칭적인 회로를 구성할 수 있다. 접지 전압에 기초하여, 트랜지스터(ML8)는 전류(IDL7)에 대응하는 전류(IDL8)를 노드(N5)로부터 접지단으로 통과시킬 수 있다. 예로서, 게이트 단을 공유하는 트랜지스터들(ML7 및 ML8)을 통해 흐르는 전류들(IDL7 및 IDL8)의 레벨들은 서로 대응할 수 있다.
전류(IDL7)의 레벨은 전압(VR)의 레벨에 기초하여 결정되고, 전류(IDL8)는 전류(IDL7)에 대응하므로, 전류(IDL8)의 레벨은 전압(VR)의 레벨(또는, 전류들(IDL7 및 IDI9)의 레벨들)에 기초하여 결정될 수 있다.
트랜지스터들(MI10 및 MI12)은 게이트 단들을 통해 전압(VX)을 각각 수신할 수 있다. 전압(VX)에 기초하여 트랜지스터(MI10)는 노드(N6)로부터 노드(N5)로 전류(IDI10)를 통과시키고, 트랜지스터(MI12)는 노드(N5)로부터 노드(N7)로 전류(IDI12)를 통과시킬 수 있다. 예로서, 전류들(IDI10 및 IDI12) 각각의 레벨은 전압(VX)의 레벨에 대응할 수 있다.
전류(IOUT)의 레벨은 전류들(IDL10, IDI8, 및 IDI12)의 레벨들에 기초하여 결정되는 값을 가질 수 있다. 예로서, 전류(IOUT)의 레벨은 전류들(IDL10, IDI8, 및 IDI12)의 레벨들의 합에 대응할 수 있다. 전류(IDL8)의 레벨은 전압(VR)의 레벨과 관련되고 전류들(IDI10 및 IDI12)의 레벨들은 전압(VX)의 레벨과 관련되므로, 전류(IOUT)의 레벨은 전압(VR)의 레벨 및 전압(VX)의 레벨과 관련될 수 있다. 예로서, 전류(IOUT)의 레벨은 전압(VR)의 레벨과 전압(VX)의 레벨 사이의 차이와 관련될 수 있다. 따라서, 전류(IOUT)에 기초하여 생성되는 전압(VOUT)의 레벨은 전압(VR)의 레벨과 전압(VX)의 레벨 사이의 차이에 대응할 수 있다.
전자 회로(200_2)의 동작을 위해, 전자 회로(200_2)는 대칭적으로 설계될 수 있다. 예로서, 트랜지스터들(ML7 및 ML8)이 트랜스컨덕턴스 "gml2"을 갖고, 트랜지스터들(MI9 및 MI10)이 트랜스컨덕턴스 "gmi2"를 갖고, 트랜지스터들(MI11 및 MI12)이 트랜스컨덕턴스 "gmi3"를 갖도록 설계될 수 있다.
그러나, 전자 회로(200_2)의 동작과 유사한 동작들을 수행하기 위해, 트랜지스터들(ML7 및 ML8)의 트랜스컨덕턴스들이 서로 대응하고 트랜지스터들(MI9 내지 MI12)의 트랜스컨덕턴스들이 서로 대응하도록 전자 회로(200_2)의 구성이 다양하게 변경/수정될 수 있음이 이해될 것이다.
트랜지스터들(ML7 및 ML8)의 트랜스컨덕턴스 "gml2"은 트랜지스터들(ML7 및 ML8)을 통해 흐르는 전류들(IDL7 및 IDL8)과 관련될 수 있다. 트랜지스터들(MI9 및 MI10)의 트랜스컨덕턴스 "gmi2"는 트랜지스터들(MI9 및 MI10)을 통해 흐르는 전류들(IDI9 및 IDI10)과 관련될 수 있다. 트랜지스터들(MI11 및 MI12)의 트랜스컨덕턴스 "gmi3"는 트랜지스터들(MI11 및 MI12)을 통해 흐르는 전류들(IDI11 및 IDI12)과 관련될 수 있다. 예로서, 트랜지스터들(ML7, ML8, 및 MI9 내지 MI12)의 트랜스컨덕턴스들은 수학식 1에 따라 결정되는 값을 가질 수 있다.
단, 수학식 1에서, "gm"는 트랜지스터(ML7, ML8, 또는 MI9 내지 MI12 중 하나)의 트랜스컨덕턴스(즉, "gml2", "gmi2", 또는 "gmi3")를 나타내고, "μ"는 전자의 이동도를 나타내고, "Cox"는 트랜지스터(ML7, ML8, 또는 MI9 내지 MI12 중 하나)에 포함된 게이트 산화막의 정전 용량을 나타내고, "W/L"는 트랜지스터(ML7, ML8, 또는 MI9 내지 MI12 중 하나)의 외형비를 나타내고, "ID"는 트랜지스터(ML7, ML8, 또는 MI9 내지 MI12 중 하나)를 통해 흐르는 전류(즉, 전류(IDI7, IDI8, 또는 IDL9 내지 IDL12 중 하나))를 나타낸다.
전류(IDI9)의 레벨과 전류(IDI10)의 레벨의 합은 전류 소스 회로(IB1)에 의해 생성되는 전류의 레벨 "IB1"에 대응할 수 있다. 입력 회로(210_2)의 트랜지스터들(MI11 및 MI12)을 통해 흐르는 전류들(IDI11 및 IDI12)과 로드 회로(220_2)의 트랜지스터들(ML7 및 ML8)을 통해 흐르는 전류들(IDL7 및 IDL8)의 합은 전류 소스 회로(IB1)의 전류에 대응할 수 있다. 전류(IDI11)의 레벨과 전류(IDI12)의 레벨의 합은 전류 소스 회로(IB2)에 의해 생성되는 전류의 레벨 "IB2"에 대응할 수 있다.
전류 소스 회로(IB1)에 의해 생성되는 "IB1"의 전류에 의해, 전류들(IDI9 및 IDI10)의 레벨들의 합이 유지될 수 있다. 전류 소스 회로(IB2)에 의해 생성되는 "IB2"의 전류에 의해, 전류들(IDI11 및 IDI12)의 레벨들의 합이 유지될 수 있다.
전류(IDI11)와 전류(IDL12)의 합이 전류(IDI9)에 대응하고 전류(IDI10)와 전류(IDL8)의 합이 전류(IDI10) 대응하므로, (전류(IDI11)와 전류(IDI12)의 합에 대응하는) 전류 소스 회로(IB2)의 전류 값 "IB2"의 최대 값은 (전류(IDI9)와 전류(IDI10)의 합에 대응하는) 전류 소스 회로(IB1)의 전류 값 "IB1"일 수 있다.
따라서, 전류 소스 회로(IB2)의 전류 값 "IB2"은 "K*IB1"의 형태로 표현될 수 있다(단, 0≤K≤1, K는 실수). 예로서, 설계자는 전자 회로(200_2)의 오토 제로잉 동작을 고려하여 K를 적절하게 결정할 수 있다. 예로서, K는 0.7 내지 0.9의 실수로 결정될 수 있다.
도 11은 도 6의 전자 회로로부터 출력되는 전압의 레벨을 보여주는 그래프 이다. 도 11의 예에서, x축은 전압(VR)의 레벨로부터 전압(VX)의 레벨을 빼서 얻어지는 값(이하, 더 나은 이해를 위해, 전압(VCOMP)의 레벨로 지칭된다)을 나타내고, y축은 전압(VOUT)의 레벨을 나타낸다.
전압(VCOMP)의 레벨이 "V1"보다 작은 경우, 전압(VOUT)의 레벨은 "VP"일 수 있다. 전압(VCOMP)의 레벨이 "V3"보다 큰 경우, 전압(VOUT)의 레벨은 "VN"일 수 있다. 전압(VCOMP)의 레벨이 "V1"으로부터 "V3"로 증가할 경우, 전압(VOUT)의 레벨은 급격하게 증가할 수 있다. 전압(VCOMP)의 레벨이 "V2"인 경우, 전압(VOUT)의 레벨은 "VC"일 수 있다. 예로서, "V2"가 "0"이고(즉, 전압들(VR 및 VX)의 레벨들이 실질적으로 동일한 경우), "VC"는 "0"일 수 있다.
도 13을 참조하여 설명될 것과 같이, 전자 회로(200)와 연결될 다른 전자 회로(예컨대, 카운터 회로)에서, 전압(VOUT)의 레벨들 "VP" 및 "VN" 각각은 특정 논리 값을 나타내는 것으로 취급될 수 있다. 예로서, "VP"의 전압(VOUT)은 논리 값 하이에 대응하고, "VN"의 전압(VOUT)은 논리 값 로우에 대응하는 것으로 취급될 수 있다.
전압(VCOMP)의 레벨이 "V1" 이하인 경우(즉, 전압(VX)의 레벨이 전압(VR)의 레벨보다 큰 경우), 전자 회로(200)는 논리 값 로우에 대응하는 "VP"의 전압(VOUT)을 출력하고, 전압(VCOMP)의 레벨이 "V3" 이상인 경우(즉, 전압(VX)의 레벨이 전압(VR)의 레벨보다 작은 경우), 전자 회로(200)는 논리 값 하이에 대응하는 "VN"의 전압(VOUT)을 출력할 수 있다.
더 나은 이해를 위해, 전압(VCOMP)의 레벨이 "V1" 보다 작거나 "V3" 보다 큰 경우, 전압(VOUT)의 레벨이 전압(VCOMP)과 무관하게 균일한 것으로 도시되었으나, 전압(VOUT)의 레벨은 전압(VCOMP)의 레벨이 변함에 따라 실질적으로 미세하게 변할 수 있음이 이해될 것이다.
도 12는 도 1의 전자 회로 또는 도 6의 전자 회로를 전자 회로를 보여주는 회로도 이다.
도 12를 참조하면, 전자 회로(300)는 용량성 소자들(C1_1, C1_2, C2_1, C2_2, C3_1, 및 C3_2) 및 OTA 회로(310)를 포함할 수 있다. 도 12의 OTA 회로(310)는 도 1의 전자 회로(100) 또는 도 6의 전자 회로(200)를 포함할 수 있다.
전자 회로(300)는 대칭적으로 구성될 수 있다. 예로서, 용량성 소자들(C1_1 및 C1_2)의 커패시턴스들은 "C1"이고, 용량성 소자들(C2_1 및 C2_2)의 커패시턴스들은 "C2"이고, 용량성 소자들(C3_1 및 C3_2)의 커패시턴스들은 "C3"일 수 있다.
전자 회로(300)는 전자 장치의 구성요소일 수 있다. 예로서, 전자 회로(300)는 이미지 센서의 구성요소일 수 있다(도 13 참조). 전자 회로(300)는 비교의 대상이 될 전압들(VPIX 및 VRMP)을 수신할 수 있다. 도 12에는 도시되지 않았으나, 전압들(VPIX 및 VRMP)는 전자 회로(300)의 동작들을 위해 적절한 주파수로 샘플링될 수 있다. 예로서, 전자 회로(300)가 이미지 센서의 구성요소일 경우, 전압(VPIX)은 픽셀 값을 나타내고, 전압(VRMP)은 램프 전압일 수 있다.
용량성 소자(C1_1)를 통해 전압(VPIX)이 수신될 수 있다. 용량성 소자(C1_1)는 노드(N10)와 연결될 수 있다. 용량성 소자(C3_1)는 노드(N10)와 접지단 사이에 연결될 수 있다. 용량성 소자(C2_1)는 노드들(N10 및 N12) 사이에 연결될 수 있다. 용량성 소자(C1_2)를 통해 전압(VRMP)이 수신될 수 있다. 용량성 소자(C1_2)는 노드(N11)와 연결될 수 있다. 용량성 소자(C3_2)는 노드(N11)와 접지단 사이에 연결될 수 있다. 용량성 소자(C2_2)는 노드들(N11 및 N13) 사이에 연결될 수 있다.
전압(VPIX)에 기초하여 노드(N10)에 전압(VX)이 생성될 수 있다. 전압(VRMP)에 기초하여 노드(N11)에 전압(VR)이 생성될 수 있다. OTA 회로(310)는 반전 단자를 통해 노드(N10)의 전압(VX)을 수신하고, 비반전 단자를 통해 노드(N11)의 전압(VR)을 수신할 수 있다.
OTA 회로(310)는 전압들(VX 및 VR)에 기초하여 전압들(VOUTP 및 VOUTN)을 출력할 수 있다. 예로서, OTA 회로(310)가 도 1의 전자 회로(100) 또는 도 4의 전자 회로(200)를 포함하는 경우, 도 1 또는 도 4의 전압(VOUT)은 도 12의 전압들(VOUTP 및 VOUTN) 중 하나에 대응할 수 있다.
도 11을 참조하여 설명된 바와 같이, 전압들(VOUTP 및 VOUTN) 각각은 논리 값을 나타낼 수 있다. 전압들(VOUTP 및 VOUTN)의 논리 값들은 상보적일 수 있다. 예로서, 전압(VOUTP)이 논리 값 하이를 나타내는 경우, 전압(VOUTN)은 논리 값 로우를 나태낼 수 있다. 예로서, 전압(VOUTP)이 논리 값 로우를 나타내는 경우, 전압(VOUTN)은 논리 값 하이를 나타낼 수 있다.
예로서, 전압(VPIX)의 레벨이 전압(VRMP)의 레벨 보다 큰 경우, 전압(VPIX)에 기초하여 생성되는 전압(VX)의 레벨이 전압(VRMP)에 기초하여 생성되는 전압(VR)의 레벨 보다 클 수 있다. 이 경우, OTA 회로(310)는, 논리 값 로우에 대응하는 "VN"의 전압(VOUTP) 및 논리 값 하이에 대응하는 "VP"의 전압(VOUTN)을 출력할 수 있다.
예로서, 전압(VPIX)의 레벨이 전압(VRMP)의 레벨 보다 작은 경우, 전압(VPIX)에 기초하여 생성되는 전압(VX)의 레벨이 전압(VRMP)에 기초하여 생성되는 전압(VR)의 레벨 보다 작을 수 있다. 이 경우, OTA 회로(310)는 논리 값 하이에 대응하는 "VP"의 전압(VOUTP) 및 논리 값 로우에 대응하는 "VN"의 전압(VOUTN)을 출력할 수 있다.
도 1 내지 도 11을 참조하여 설명된 바와 같이, OTA 회로(310)는 트랜지스터들을 포함할 수 있다. OTA 회로(310)에 포함되는 트랜지스터들에 의해 노이즈가 생성될 수 있다. 예로서, OTA 회로(310)의 트랜지스터들에 의해 열 노이즈(thermal noise)가 생성될 수 있다. OTA 회로(310)에 의해 생성되는 노이즈의 크기 "VNS"는 이하 수학식 2의 관계를 따를 수 있다.
Figure pat00002
예로서, OTA 회로(310)가 (전자 회로(100)의 예로서) 전자 회로(100_1)를 포함할 수 있다. 이 예시에서, "gmi"는 입력 회로(120)의 트랜스컨덕턴스를 나타내고, "gml"은 로드 회로(110)의 트랜스컨덕턱스를 나타낸다. 전압들(VR 및 VX)은 트랜지스터들(MI1 및 MI2)을 통해 각각 수신되므로, 수학식 2의 "gmi"는 트랜지스터들(MI1 및 MI2)의 트랜스컨덕턴스 "gmi1"이고, 수학식 2의 "gml"은 트랜지스터들(MI1 및 MI2)와 각각 연결된 트랜지스터들(ML1 및 ML2)의 트랜스컨덕턴스 "gml1"일 수 있다.
예로서, OTA 회로(310)가 (전자 회로(200)의 예로서) 전자 회로(200_1)를 포함할 수 있다. 이 예시에서, "gmi"는 입력 회로(220)의 트랜스컨덕턴스를 나타내고, "gml"은 로드 회로(210)의 트랜스컨덕턴스를 나타낸다. 전압들(VR 및 VX)은 병렬로 연결되는 트랜지스터들(MI5 및 MI7) 및 병렬로 연결되는 트랜지스터들(MI6 및 MI8)을 통해 각각 수신될 수 있다.
따라서, 수학식 2의 "gmi"는 트랜지스터들(MI5 및 MI6)의 트랜스컨덕턴스 "gmi2"와 트랜지스터들(MI7 및 MI8)의 트랜스컨덕턴스 "gmi3"의 합 "gmi2+gmi3"일 수 있다. 또한, 수학식 2의 "gml"은 트랜지스터들(MI5 및 MI7) 및 트랜지스터들(MI6 및 MI8)과 각각 연결된 트랜지스터들(ML5 및 ML6)의 트랜스컨덕턴스 "gml2"일 수 있다.
OTA 회로(310)가 도 2의 전자 회로(100_1)를 포함하는 경우, 노이즈 "VNS"는
Figure pat00003
에 대응하고, OTA 회로(310)가 도 4의 전자 회로(200)를 포함하는 경우 노이즈 "VNS"는
Figure pat00004
에 대응할 수 있다.
전자 회로(200_1)는 병렬로 연결되는 두 개의 트랜지스터들(MI5 및 MI7, 또는 MI6 및 MI8)을 통해 전압(VR 또는 VX)를 수신하기 때문에, 상대적으로 큰 "gmi" 값을 가질 수 있다. 예로서, 전자 회로(200)의 "gmi2+gmi3"가 전자 회로(100)의 "gmi1" 보다 클 수 있다.
전류 소스 회로(IB1)에 의해, 전류들(IDL5 및 IDL6)의 레벨들과 전류들(IDI7 및 IDI8)의 레벨들의 합은 "IB1"에 대응하는 값으로 유지될 수 있다. 따라서, 2개의 트랜지스터들(MI7 및 MI8)을 통해 흐르는 전류들(IDI7 및 IDI8)에 의해, 로드 회로(210_1)의 트랜지스터들(ML5 및 ML6)을 통해 흐르는 전류들(IDL5 및 IDL6)의 레벨들은 감소할 수 있다.
전류들(IDL5 및 IDL6)의 레벨들이 작을 경우, 트랜지스터들(ML5 및 ML6)의 트랜스컨덕턴스들은 감소하므로 전자 회로(200_1)는 상대적으로 작은 "gml" 값을 가질 수 있다. 예로서, 도 7의 트랜지스터들(ML5 및 ML6)의 트랜스컨덕턴스 "gml2"는 도 2의 트랜지스터들(ML1 및 ML2)의 트랜스컨덕턴스 "gml1"보다 작을 수 있다.
수학식 2에서, "gmi"가 크고, "gml"이 작을수록,
Figure pat00005
의 값은 작을 수 있다. 전자 회로(200_1)의 "gmi=gmi2+gmi3"는 전자 회로(100_1)의 "gmi=gmi1"보다 크고, 및 전자 회로(200_1)의 "gml=gml2”는 전자 회로(100_1)의 "gml=gml1"보다 작으므로, 전자 회로(200_1)의
Figure pat00006
가 전자 회로(100)의
Figure pat00007
보다 작을 수 있다.
따라서, 전자 회로(200)를 포함하는 OTA 회로(310)에 의해 생성되는 노이즈가 전자 회로(100)를 포함하는 OTA 회로(310)에 의해 생성되는 노이즈 보다 적을 수 있다. 전자 회로(200)를 사용하여 설계되는 전자 회로(300)는 적은 노이즈를 포함하는 전압들(VOUTP 및 VOUTN)을 출력할 수 있다.
도 13은 도 6의 전자 회로를 포함하는 이미지 센서를 보여주는 블록도 이다.
도 13을 참조하면, 이미지 센서(1000)는 타이밍 컨트롤러(1100), 픽셀 어레이(1200), 픽셀 어레이(1300), 램프 전압 생성기(1300), 카운터(1400), 및 CDS(Correlated Double Sampling) 회로(1500)를 포함할 수 있다. CDS 회로(1500)는 OTA 회로(1510)를 포함할 수 있다.
타이밍 컨트롤러(1210)는 전자 장치(1000)를 제어하기 위한 다른 전자 장치(예컨대, 프로세서)로부터 제어 신호를 수신하고, 제어 신호에 응답하여 픽셀 어레이(1200), 램프 전압 발생기(1300), 및 카운터(1400)를 제어하기 위한 신호들(CON1 내지 CON3)을 생성할 수 있다.
픽셀 어레이(1200)는 전자 장치(1000)의 외부로부터 수신되는 빛을 감지하기 위한 복수의 픽셀을 포함할 수 있다. 예로서, 픽셀 어레이(1100)의 픽셀들 각각은 빛을 감지하기 위한 광 감지 소자를 포함할 수 있다. 픽셀 어레이(1100)는 감지되는 빛의 세기를 나타내는 전압(VPIX)를 생성할 수 있다. 픽셀 어레이(1100)는 신호(CON1)에 응답하여 전압(VPIX)을 CDS 회로(1500)로 출력할 수 있다. 예로서, 픽셀 어레이(1100)는 신호(CON1)에 응답하여 동작하는 로우 드라이버(미도시)의 제어에 따라 전압(VPIX)을 출력할 수 있다.
램프 전압 생성기(1300)는 신호(CON2)에 응답하여 전압(VRMP)를 생성할 수 있다. 전압(VRMP)의 레벨은 시간에 따라 증가하거나 감소할 수 있다. 예로서, 램프 전압 생성기(1300)는 시간에 따라 증가/감소하는 레벨을 갖는 전압(VRMP)을 생성하도록 구성될 수 있다. 예로서, 전압(VRMP)의 레벨은 시간에 따라 기준 비율에 기초하여 증가/감소할 수 있다.
CDS 회로(1500)는 램프 전압 생성기(1300)로부터 전압(VRMP)을 수신하고, 픽셀 어레이(VPIX)로부터 전압(VPIX)를 수신할 수 있다. CDS 회로(1500)는 전압(VRMP)의 레벨과 전압(VPIX)의 레벨을 비교하기 위한 OTA 회로(1510)를 포함할 수 있다. 예로서, OTA 회로(1510)는 (도 6의 전자 회로(200)를 포함하는) 도 12의 전자 회로(300)를 포함할 수 있다.
도 11 및 도 12를 참조하여 설명된 바와 같이, OTA 회로(1510)는 전압(VRMP)의 레벨과 전압(VPIX)의 레벨 사이의 비교 결과를 나타내는 전압들(VOUTP 및 VOUTN)을 출력할 수 있다. CDS 회로(1500)는 전압들(VOUTP 및 VOUTN)에 의해 나타나는 비교 결과를 전달하기 위한 신호(COMP)를 출력할 수 있다. 예로서, 전압들(VOUTP 및 VOUTN)은 상보적인 논리 값들을 각각 나타낼 수 있다. 따라서, 신호(COMP)는 전압들(VOUTP 및 VOUTN) 중 적어도 하나에 기초하여 특정 논리 값을 나타낼 수 있다.
카운터(1400)는 신호(CON3)에 응답하여 카운팅 동작을 시작할 수 있다. 예로서, 카운터(1400)는 신호(CON3)에 응답하여, 전압(VRMP)의 레벨이 기준 레벨로부터 감소하기 시작하는 제 1 시점을 획득할 수 있다. 카운터(1400)는 제 1 시점으로부터 신호(COMP)에 의해 지시되는 제 2 시점까지의 시간 구간 동안 카운팅 동작을 수행할 수 있다. 예로서, 카운터(1400)는 클럭 생성기 등에 의해 생성되는 클럭에 포함되는 펄스들을 카운팅할 수 있다. 예로서, 카운터(1400)는 신호(COMP)의 특정 논리 값(예컨대, 논리 값 하이 또는 논리 값 로우)에 응답하여 카운팅 동작을 수행할 수 있다.
카운팅된 펄스들의 개수는 전압(VPIX)의 레벨을 나타내는 디지털 데이터에 대응할 수 있다. 카운터(1400)는 카운팅된 펄스들의 개수에 대응하는 값을 나타내는 신호(PDATA)를 출력할 수 있다. 예로서, 카운터(1400)는 이미지 센서(1000)를 포함하는 전자 장치(도 14 참조)의 다른 구성요소로 신호(PDATA)를 출력할 수 있다.
도 14는 도 6의 전자 회로를 포함하는 전자 장치를 보여주는 블록도 이다.
전자 장치(2000)는 MIPI 연합에 의해 제안된 인터페이스 규약을 이용하거나 지원할 수 있는 데이터 처리 장치로 구현될 수 있다. 예로서, 전자 장치(2000)는 휴대용 통신 단말기, PDA(Personal Digital Assistant), PMP(Portable Media Player), 스마트폰, 태블릿 컴퓨터, 웨어러블 장치 등과 같은 전자 장치들 중 하나일 수 있다.
전자 장치(2000)는 어플리케이션 프로세서(Application Processor, 2100), 디스플레이(2220), 및 이미지 센서(2230)를 포함할 수 있다. 어플리케이션 프로세서(2100)는 DigRF 마스터(2110), DSI(Display Serial Interface) 호스트(2120), CSI(Camera Serial Interface) 호스트(2130), 및 물리 계층(2140)을 포함할 수 있다.
예로서, 어플리케이션 프로세서(2100)는 도 6의 전자 회로(200)를 포함하는 도 13의 이미지 센서(1000)를 제어하기 위한 제어 신호를 생성할 수 있다. 어플리케이션 프로세서(2100)는 제어 신호에 기초하여 이미지 센서(1000)의 타이밍 컨트롤러(1100)를 제어할 수 있다.
DSI 호스트(2120)는 DSI에 따라 디스플레이(2220)의 DSI 장치(2225)와 통신할 수 있다. 예로서, DSI 호스트(2120)에는 시리얼라이저(SER)가 구현될 수 있다. 예로서, DSI 장치(2225)에는 디시리얼라이저(DES)가 구현될 수 있다.
CSI 호스트(2130)는 CSI에 따라 이미지 센서(2230)의 CSI 장치(2235)와 통신할 수 있다. 예로서, CSI 호스트(2130)에는 디시리얼라이저(DES)가 구현될 수 있고, CSI 장치(2235)에는 시리얼라이저(SER)가 구현될 수 있다.
이미지 센서(2230)는 도 13의 이미지 센서(1000)를 포함할 수 있다. 이미지 센서(2230)는 전자 장치(2000) 외부의 이미지에 대한 이미지 데이터를 획득하기 위해 램프 전압을 생성할 수 있다. 이미지 센서(2230)는 전자 장치(2000) 외부로부터 수신되는 빛에 기초하여 픽셀 전압을 생성할 수 있다. 이미지 센서(2230)는 램프 전압의 레벨과 픽셀 전압의 레벨을 비교하기 위한 OTA 회로를 포함할 수 있다. 예로서, OTA 회로는 도 6의 전자 회로(200)를 포함하는 도 12의 OTA 회로(300)를 포함할 수 있다. 따라서, OTA 회로는 적은 노이즈를 포함하는 전압을 출력할 수 있다.
이미지 센서(2230)는 램프 전압의 레벨과 픽셀 전압의 레벨 사이의 비교에 기초하여 이미지 데이터를 획득할 수 있다. 이미지 센서(2230)는 CSI를 통해, 이미지 데이터를 어플리케이션 프로세서(2100)로 출력할 수 있다
디스플레이(1220)는 DSI 장치(2225)를 포함할 수 있다. 예로서, 디스플레이(2220)는 이미지 센서(2230)로부터 출력되는 이미지 데이터에 기초하여 이미지의 정보를 제공할 수 있다.
전자 장치(2000)는 어플리케이션 프로세서(2100)와 통신하는 RF(Radio Frequency) 칩(2240)을 더 포함할 수 있다. RF 칩(2240)은 물리 계층(2242), DigRF 슬레이브(2244), 및 안테나(2246)를 포함할 수 있다. 예로서, RF 칩(2240)의 물리 계층(2242) 및 어플리케이션 프로세서(2100)의 물리 계층(2140)은 MIPI 연합에 의해 제안된 DigRF 인터페이스에 의해 서로 데이터를 교환할 수 있다.
전자 장치(2000)는 DRAM(2250)과 스토리지(2255)를 더 포함할 수 있다. DRAM(2250)과 스토리지(2255)는 어플리케이션 프로세서(2100)로부터 제공받은 데이터를 저장할 수 있다. 또한, DRAM(2250)과 스토리지(2255)는 저장된 데이터를 어플리케이션 프로세서(2100)로 제공할 수 있다. DRAM(2250) 및 스토리지(2255)는 도 13의 이미지 센서(1000)로부터 수신되는 신호들과 관련되는 정보를 저장할 수 있다.
전자 장치(2000)는 WIMAX(Worldwide Interoperability for Microwave Access, 2260), WLAN(Wireless Local Area Network, 2262), UWB(Ultra Wideband, 2264) 등과 같은 통신 모듈을 통해 외부 장치/시스템과 통신할 수 있다. 전자 장치(2000)는 음성 정보를 처리하기 위한 스피커(2270) 및 마이크(2275)를 포함할 수 있다. 전자 장치(2000)는 위치 정보를 처리하기 위한 GPS(Global Positioning System) 장치(2280)를 포함할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100: 전자 회로
200: 전자 회로
300: 전자 회로
1000: 이미지 센서
2000: 전자 장치

Claims (20)

  1. 제 1 동작 전압에 기초하여 제 1 동작 전류를 출력하도록 구성되는 제 1 전류 생성 회로; 및
    제 1 동작 전류에 기초하여 제 1 입력 전압 및 제 2 입력 전압에 각각 대응하는 제 1 전류 및 제 2 전류를 수신하고, 제 1 동작 전압에 기초하여 생성되는 제 3 전류 및 제 4 전류를 수신하고, 제 2 동작 전류에 기초하여 상기 제 2 입력 전압에 대응하는 제 5 전류를 생성하는 입력 회로를 포함하되,
    상기 제 2 전류, 상기 제 4 전류, 및 상기 제 5 전류에 기초하여 생성되는 출력 전압의 레벨은 상기 제 1 입력 전압의 레벨과 상기 제 2 입력 전압의 레벨 사이의 차이와 관련되고,
    상기 제 4 전류는 상기 제 3 전류에 대응하는 전자 회로.
  2. 제 1 항에 있어서,
    상기 제 1 전류 생성 회로는, 상기 제 1 전류의 레벨과 상기 제 2 전류의 레벨의 합을 유지시키도록 구성되는 전자 회로.
  3. 제 1 항에 있어서,
    상기 제 1 동작 전류의 레벨은 상기 제 1 전류의 레벨과 상기 제 2 전류의 레벨의 합에 대응하는 전자 회로.
  4. 제 1 항에 있어서,
    상기 입력 회로는, 상기 제 2 동작 전류에 기초하여 상기 제 1 입력 전압에 대응하는 제 6 전류를 생성하도록 더 구성되는 전자 회로.
  5. 제 4 항에 있어서,
    제 2 동작 전압에 기초하여, 상기 제 5 전류 및 상기 제 6 전류를 포함하는 상기 제 2 동작 전류를 출력하도록 구성되는 제 2 전류 생성 회로를 더 포함하는 전자 회로.
  6. 제 5 항에 있어서,
    상기 제 2 동작 전압은 접지 전압인 전자 회로.
  7. 제 4 항에 있어서,
    상기 제 5 전류의 레벨 및 상기 제 6 전류의 레벨의 합을 유지시키도록 구성되는 상기 제 2 전류 생성 회로를 더 포함하는 전자 회로.
  8. 제 1 항에 있어서,
    상기 출력 전압의 상기 레벨은, 상기 제 2 전류의 레벨, 상기 제 4 전류의 레벨, 및 상기 제 5 전류의 레벨의 합과 더 관련되는 전자 회로.
  9. 제 1 항에 있어서,
    상기 제 1 동작 전압에 기초하여, 상기 제 3 전류 및 상기 제 4 전류를 출력하도록 구성되는 로드 회로를 더 포함하는 전자 회로.
  10. 동작 전압에 기초하여, 제 1 전류와 제 2 전류를 포함하는 제 1 동작 전류를 출력하도록 구성되는 제 1 전류 생성 회로;
    상기 동작 전압에 기초하여, 제 3 전류, 및 상기 제 3 전류에 대응하는 제 4 전류를 출력하도록 구성되는 로드 회로; 및
    제 1 입력 전압에 기초하여, 상기 제 1 전류를 통과시키고 상기 제 1 전류와 상기 제 3 전류를 포함하는 제 5 전류를 통과시키고, 제 2 입력 전압에 기초하여, 상기 제 2 전류를 수신하고 제 6 전류를 출력하도록 구성되는 입력 회로를 포함하되,
    상기 수신된 제 2 전류, 상기 출력된 제 4 전류, 및 상기 제 6 전류에 기초하여 생성되는 출력 전압의 레벨은 상기 제 1 입력 전압의 레벨과 상기 제 2 입력 전압의 레벨 사이의 차이와 관련되는 전자 회로.
  11. 제 10 항에 있어서,
    상기 제 5 전류 및 상기 제 6 전류를 포함하는 제 2 동작 전류를 출력하도록 구성되는 제 2 전류 생성 회로를 더 포함하는 전자 회로.
  12. 제 11 항에 있어서,
    상기 제 2 동작 전류의 레벨은, 상기 제 5 전류의 레벨과 상기 제 6 전류의 레벨의 합에 대응하는 전자 회로.
  13. 제 11 항에 있어서,
    상기 제 1 동작 전류의 레벨은 상기 제 2 동작 전류의 레벨의 0.7 내지 0.9 배인 전자 회로.
  14. 제 10 항에 있어서,
    상기 출력 전압의 상기 레벨은, 상기 제 2 전류의 레벨, 상기 제 4 전류의 레벨, 및 상기 제 6 전류의 레벨의 합에 대응하는 전자 회로.
  15. 제 1 입력 전압에 응답하여, 동작 전압에 기초하여 생성되는 상기 제 1 전류를 통과시키도록 구성되는 제 1 트랜지스터;
    제 2 입력 전압에 응답하여, 상기 동작 전압에 기초하여 생성되는 상기 제 2 전류를 통과시키도록 구성되는 제 2 트랜지스터;
    상기 제 1 입력 전압에 응답하여, 상기 제 1 전류를 통과시키고 상기 동작 전압에 기초하여 출력되는 제 3 전류를 통과시키도록 구성되는 제 3 트랜지스터; 및
    상기 제 2 입력 전압에 응답하여, 제 4 전류를 통과시키도록 구성되는 제 4 트랜지스터를 포함하되,
    상기 동작 전압에 기초하여 생성되고 상기 제 3 전류에 대응하는 제 5 전류, 상기 통과된 제 2 전류, 및 상기 제 4 전류에 기초하여 생성되는 출력 전압의 레벨은 상기 제 1 입력 전압의 레벨과 상기 제 2 입력 전압의 레벨 사이의 차이와 관련되는 전자 회로.
  16. 제 15 항에 있어서,
    상기 제 1 전류 및 상기 제 2 전류를 포함하는 제 1 동작 전류를 출력하도록 구성되는 제 5 트랜지스터를 더 포함하는 전자 회로.
  17. 제 15 항에 있어서,
    상기 제 1 전류, 상기 제 3 전류, 및 상기 제 4 전류를 포함하는 제 2 동작 전류를 출력하도록 구성되는 제 6 트랜지스터를 더 포함하는 전자 회로.
  18. 제 15 항에 있어서,
    상기 제 1 전류의 레벨과 상기 제 3 전류의 레벨은 상기 제 1 입력 전압의 상기 레벨과 관련되고, 상기 제 2 전류의 레벨과 상기 제 4 전류의 레벨은 상기 제 2 입력 전압의 레벨과 관련되는 전자 회로.
  19. 제 15 항에 있어서,
    상기 출력 전압에 포함되는 노이즈는, 상기 제 1 트랜지스터의 트랜스컨덕턴스와 상기 제 3 트랜지스터의 트랜스컨덕턴스의 합, 또는 상기 제 2 트랜지스터의 트랜스컨덕턴스와 상기 제 4 트랜지스터의 트랜스컨덕턴스의 합과 관련되는 전자 회로.
  20. 제 15 항에 있어서,
    상기 제 1 트랜지스터의 트랜스컨덕턴스, 상기 제 2 트랜지스터의 트랜스컨덕턴스, 상기 제 3 트랜지스터의 트랜스컨덕턴스, 및 상기 제 4 트랜지스터의 트랜스컨덕턴스가 증가할수록, 상기 출력 전압에 포함되는 노이즈가 감소하는 전자 회로.
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