KR101948057B1 - 상관 이중 샘플링 회로 및 이를 포함하는 이미지 센서 - Google Patents

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Abstract

상관 이중 샘플링 회로는 샘플링부 및 타이밍 제어 대역 제한부를 포함한다. 샘플링부는 램프 신호를 기초로 픽셀 어레이로부터 제공되는 입력 신호에 포함되는 리셋 성분 및 이미지 성분에 대한 상관 이중 샘플링을 수행하여 출력 신호를 발생한다. 타이밍 제어 대역 제한부는 샘플링부와 연결되고, 램프 신호와 입력 신호의 리셋 성분에 대한 제1 비교 동작이 수행되는 제1 비교 구간 및 램프 신호와 입력 신호의 이미지 성분에 대한 제2 비교 동작이 수행되는 제2 비교 구간에서 각각 활성화되는 타이밍 제어 신호에 기초하여, 출력 신호의 노이즈를 제거한다.

Description

상관 이중 샘플링 회로 및 이를 포함하는 이미지 센서{CORRELATED DOUBLE SAMPLING CIRCUIT AND IMAGE SENSOR INCLUDING THE SAME}
본 발명은 상관 이중 샘플링 기술에 관한 것으로서, 더욱 상세하게는 상관 이중 샘플링 회로 및 상기 상관 이중 샘플링 회로를 포함하는 이미지 센서에 관한 것이다.
영상을 촬상하기 위한 장치로서 CCD(Charge Coupled Device) 이미지 센서와 CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서가 널리 사용되고 있다. 일반적으로, CMOS 이미지 센서의 픽셀 어레이로부터 출력되는 아날로그 픽셀 신호는 FPN(Fixed Pattern Noise) 등과 같은 픽셀 고유의 특성 차이에 의한 편차가 있다. FPN을 감소시키기 위하여, CMOS 이미지 센서에서는 상관 이중 샘플링(Correlated Double Sampling; CDS) 기술이 이용되고 있다. 최근에는 FPN과 더불어 랜덤 노이즈(random noise)를 감소시키기 위한 다양한 방법들이 제안되고 있다.
본 발명의 일 목적은 크기가 증가되지 않으면서도 랜덤 노이즈를 효율적으로 감소시킬 수 있는 상관 이중 샘플링 회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 상관 이중 샘플링 회로를 포함하여 SNR(Signal-to-Noise Ratio) 특성이 개선될 수 있는 이미지 센서를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 상관 이중 샘플링 회로는 샘플링부 및 타이밍 제어 대역 제한(Timing Controlled Band-Limitation; TCBL)부를 포함한다. 상기 샘플링부는 램프 신호를 기초로 픽셀 어레이로부터 제공되는 입력 신호에 포함되는 리셋 성분 및 이미지 성분에 대한 상관 이중 샘플링(Correlated Double Sampling; CDS)을 수행하여 출력 신호를 발생한다. 상기 타이밍 제어 대역 제한부는 상기 샘플링부와 연결되고, 상기 램프 신호와 상기 입력 신호의 리셋 성분에 대한 제1 비교 동작이 수행되는 제1 비교 구간 및 상기 램프 신호와 상기 입력 신호의 이미지 성분에 대한 제2 비교 동작이 수행되는 제2 비교 구간에서 각각 활성화되는 타이밍 제어 신호에 기초하여, 상기 출력 신호의 노이즈를 제거한다.
상기 타이밍 제어 대역 제한부는 상기 제1 비교 구간 이전의 제1 프리차지 구간에서 상기 타이밍 제어 신호에 기초하여 제1 프리차지 동작을 수행하고, 상기 제1 비교 구간에서 상기 타이밍 제어 신호 및 상기 제1 프리차지 동작의 결과에 기초하여 상기 출력 신호에 대한 제1 노이즈 제거 동작을 수행하고, 상기 제1 비교 구간과 상기 제2 비교 구간 사이의 제2 프리차지 구간에서 상기 타이밍 제어 신호에 기초하여 제2 프리차지 동작을 수행하며, 상기 제2 비교 구간에서 상기 타이밍 제어 신호 및 상기 제2 프리차지 동작의 결과에 기초하여 상기 출력 신호에 대한 제2 노이즈 제거 동작을 수행할 수 있다.
상기 제1 비교 구간의 시작 시점부터 상기 제1 비교 구간 내에서 상기 램프 신호와 상기 입력 신호가 동일한 값을 가지는 제1 시점까지의 제1 구간은 상기 입력 신호의 리셋 성분에 상응할 수 있다. 상기 제2 비교 구간의 시작 시점부터 상기 제2 비교 구간 내에서 상기 램프 신호와 상기 입력 신호가 동일한 값을 가지는 제2 시점까지의 제2 구간은 상기 입력 신호의 이미지 성분에 상응할 수 있다.
일 실시예에서, 상기 샘플링부는 상기 램프 신호와 상기 입력 신호를 비교하여 상기 출력 신호를 발생하는 제1 비교부를 포함할 수 있다. 상기 타이밍 제어 대역 제한부는 상기 출력 신호를 제공하는 상기 제1 비교부의 출력 단자와 연결될 수 있다.
상기 타이밍 제어 대역 제한부는 커패시터, 제1 스위치 및 제2 스위치를 포함할 수 있다. 상기 커패시터는 접지 전압과 제1 노드 사이에 연결될 수 있다. 상기 제1 스위치는 상기 타이밍 제어 신호의 반전 신호에 기초하여, 상기 제1 노드를 상기 출력 신호의 논리 하이 레벨과 동일한 전압 레벨을 가지는 제1 전압이 인가되는 제1 전압 단자와 선택적으로 연결할 수 있다. 상기 제2 스위치는 상기 타이밍 제어 신호에 기초하여, 상기 제1 노드를 상기 제1 비교부의 출력 단자와 선택적으로 연결할 수 있다.
일 실시예에서, 상기 샘플링부는 제1 비교부 및 제2 비교부를 포함할 수 있다. 상기 제1 비교부는 상기 램프 신호와 상기 입력 신호를 비교하여 중간 신호를 발생할 수 있다. 상기 제2 비교부는 상기 중간 신호와 기준 신호를 비교하여 상기 출력 신호를 발생할 수 있다.
일 실시예에서, 상기 타이밍 제어 대역 제한부는 상기 중간 신호를 제공하는 상기 제1 비교부의 출력 단자와 연결될 수 있다.
상기 타이밍 제어 대역 제한부는 커패시터, 제1 스위치 및 제2 스위치를 포함할 수 있다. 상기 커패시터는 접지 전압과 제1 노드 사이에 연결될 수 있다. 상기 제1 스위치는 상기 타이밍 제어 신호의 반전 신호에 기초하여, 상기 제1 노드를 상기 중간 신호의 논리 하이 레벨과 동일한 전압 레벨을 가지는 제1 전압이 인가되는 제1 전압 단자와 선택적으로 연결할 수 있다. 상기 제2 스위치는 상기 타이밍 제어 신호에 기초하여, 상기 제1 노드를 상기 제1 비교부의 출력 단자와 선택적으로 연결할 수 있다.
일 실시예에서, 상기 타이밍 제어 대역 제한부는 상기 출력 신호를 제공하는 상기 제2 비교부의 출력 단자와 연결될 수 있다.
일 실시예에서, 상기 타이밍 제어 대역 제한부는 제1 타이밍 제어 대역 제한 블록 및 제2 타이밍 제어 대역 제한 블록을 포함할 수 있다. 상기 제1 타이밍 제어 대역 제한 블록은 상기 중간 신호를 제공하는 상기 제1 비교부의 출력 단자와 연결될 수 있다. 상기 제2 타이밍 제어 대역 제한 블록은 상기 출력 신호를 제공하는 상기 제2 비교부의 출력 단자와 연결될 수 있다.
일 실시예에서, 상기 샘플링부는 제1 비교부, 제2 비교부 및 제3 비교부를 포함할 수 있다. 상기 제1 비교부는 상기 램프 신호와 상기 입력 신호를 비교하여 제1 중간 신호를 발생할 수 있다. 상기 제2 비교부는 상기 제1 중간 신호와 제1 기준 신호를 비교하여 상기 제2 중간 신호를 발생할 수 있다. 상기 제3 비교부는 상기 제2 중간 신호와 제2 기준 신호를 비교하여 상기 출력 신호를 발생할 수 있다.
상기 타이밍 제어 대역 제한부는 적어도 하나의 타이밍 제어 대역 제한 블록을 포함할 수 있다. 상기 적어도 하나의 타이밍 제어 대역 제한 블록 각각은 상기 제1 중간 신호를 제공하는 상기 제1 비교부의 출력 단자, 상기 제2 중간 신호를 제공하는 상기 제2 비교부의 출력 단자 및 상기 출력 신호를 제공하는 상기 제3 비교부의 출력 단자 중 하나와 연결될 수 있다.
상기 다른 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 이미지 센서는 픽셀 어레이, 상관 이중 샘플링부 및 아날로그-디지털 변환부를 포함한다. 상기 픽셀 어레이는 입사광을 감지하여 상기 입사광에 상응하는 픽셀 신호들을 발생하는 복수의 단위 픽셀들을 구비한다. 상기 상관 이중 샘플링부는 상기 픽셀 신호들에 대한 상관 이중 샘플링을 수행하여 샘플링 신호들을 발생한다. 상기 아날로그-디지털 변환부는 상기 샘플링 신호들을 디지털 변환하여 디지털 신호들을 발생한다. 상기 상관 이중 샘플링부는 상기 픽셀 어레이의 컬럼 라인들과 각각 연결되는 복수의 상관 이중 샘플링 회로들을 포함하며, 상기 복수의 상관 이중 샘플링 회로들 각각은 샘플링부 및 타이밍 제어 대역 제한(Timing Controlled Band-Limitation; TCBL)부를 포함한다. 상기 샘플링부는 램프 신호를 기초로 상기 픽셀 신호들 중 제1 픽셀 신호에 포함되는 리셋 성분 및 이미지 성분에 대한 상관 이중 샘플링(Correlated Double Sampling; CDS)을 수행하여 상기 샘플링 신호들 중 제1 샘플링 신호를 발생한다. 상기 타이밍 제어 대역 제한부는 상기 샘플링부와 연결되고, 상기 램프 신호와 상기 제1 픽셀 신호의 리셋 성분에 대한 제1 비교 동작이 수행되는 제1 비교 구간 및 상기 램프 신호와 상기 제1 픽셀 신호의 이미지 성분에 대한 제2 비교 동작이 수행되는 제2 비교 구간에서 각각 활성화되는 타이밍 제어 신호에 기초하여, 상기 제1 샘플링 신호의 노이즈를 제거한다.
상기 이미지 센서는 타이밍 컨트롤러를 더 포함할 수 있다. 상기 타이밍 컨트롤러는 상기 상관 이중 샘플링부 및 상기 아날로그-디지털 변환부의 동작을 제어하고 상기 타이밍 제어 신호를 발생할 수 있다.
상기 이미지 센서는 전압 발생부를 더 포함할 수 있다. 상기 전압 발생부는 램프 인에이블 신호에 기초하여 상기 램프 신호를 발생할 수 있다.
상기와 같은 본 발명의 실시예들에 따른 상관 이중 샘플링 회로는 타이밍 제어 신호에 기초하여 출력 신호의 랜덤 노이즈를 제거하는 타이밍 제어 대역 제한부를 포함하여 구현된다. 상기 타이밍 제어 대역 제한부는 상대적으로 간단한 구조로 구현되며, 상기 타이밍 제어 신호에 기초하여 프리차지 동작 및 노이즈 제거 동작을 수행함으로써, 크기가 증가되지 않으면서도 상기 출력 신호의 랜덤 노이즈를 효율적으로 감소시킬 수 있으며, 상기 상관 이중 샘플링 회로를 포함하는 이미지 센서의 SNR 특성이 개선될 수 있다.
도 1은 본 발명의 실시예들에 따른 상관 이중 샘플링 회로를 나타내는 블록도이다.
도 2는 도 1의 상관 이중 샘플링 회로의 일 예를 나타내는 도면이다.
도 3은 도 2의 상관 이중 샘플링 회로의 동작을 설명하기 위한 타이밍도이다.
도 4, 5 및 6은 도 1의 상관 이중 샘플링 회로의 다른 예들을 나타내는 도면들이다.
도 7은 도 1의 상관 이중 샘플링 회로의 또 다른 예를 나타내는 도면이다.
도 8은 본 발명의 실시예들에 따른 상관 이중 샘플링 회로를 포함하는 이미지 센서를 나타내는 블록도이다.
도 9는 도 8의 이미지 센서에 포함된 단위 픽셀의 일 예를 나타내는 회로도이다.
도 10은 도 8의 이미지 센서의 동작을 설명하기 위한 타이밍도이다.
도 11은 본 발명의 실시예들에 따른 이미지 센서를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 12는 도 11의 컴퓨팅 시스템에서 사용되는 인터페이스의 일 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 상관 이중 샘플링 회로를 나타내는 블록도이다.
도 1에 도시된 상관 이중 샘플링 회로(100)는, 픽셀 어레이로부터 출력되는 아날로그 픽셀 신호에 대하여 상관 이중 샘플링(Correlated Double Sampling; CDS) 동작을 수행하는 이미지 센서에 적용될 수 있다. 이하, CMOS(complementary metal oxide semiconductor) 이미지 센서를 중심으로 본 발명의 실시예들을 설명하지만, 본 발명의 실시예들에 따른 상관 이중 샘플링 회로는 CCD(charge-coupled device) 이미지 센서에도 이용될 수 있다. CMOS 이미지 센서 및 상기 CMOS 이미지 센서에 포함되는 단위 픽셀의 구체적인 구성에 대해서는 도 8 및 9를 참조하여 후술하도록 한다.
도 1을 참조하면, 상관 이중 샘플링 회로(100)는 샘플링부(120) 및 타이밍 제어 대역 제한(Timing Controlled Band-Limitation; TCBL)부(140)를 포함한다.
샘플링부(120)는 램프 신호(VRAMP)를 기초로 픽셀 어레이로부터 제공되는 입력 신호(VIN)에 포함되는 리셋 성분 및 이미지 성분에 대한 상관 이중 샘플링을 수행하여 출력 신호(VOUT)를 발생한다. 상기 픽셀 어레이로부터 출력되는 아날로그 픽셀 신호(즉, 입력 신호(VIN))는 각 화소마다 FPN(Fixed Pattern Noise) 등의 픽셀 고유의 특성 차이에 의한 편차 및/또는 픽셀로부터 전압 신호를 출력하기 위한 로직의 특성 차이에 편차가 있기 때문에, 리셋 성분에 따른 신호 전압과 신호 성분에 따른 신호 전압의 차를 취함으로써 유효한 신호 성분을 추출할 필요가 있다. 이와 같이 픽셀을 초기화하였을 때의 리셋 성분 및 신호 성분(즉, 이미지 성분)을 구하고 그 차이를 유효한 신호 성분으로 추출하는 것을 상관 이중 샘플링이라고 한다.
타이밍 제어 대역 제한부(140)는 샘플링부(120)와 연결된다. 타이밍 제어 대역 제한부(140)는 타이밍 제어 신호(TCON)에 기초하여 출력 신호(VOUT)의 노이즈를 제거한다. 타이밍 제어 신호(TCON)는 램프 신호(VRAMP)와 상기 입력 신호(VIN)의 리셋 성분에 대한 제1 비교 동작이 수행되는 제1 비교 구간 및 램프 신호(VRAMP)와 상기 입력 신호(VIN)의 이미지 성분에 대한 제2 비교 동작이 수행되는 제2 비교 구간에서 각각 활성화된다. 예를 들어, 타이밍 제어 대역 제한부(140)는 상기 제1 비교 구간에서 상기 입력 신호(VIN)의 리셋 성분에 상응하는 출력 신호(VOUT)의 랜덤 노이즈를 제거하기 위한 제1 노이즈 제거 동작을 수행하고, 상기 제2 비교 구간에서 상기 입력 신호(VIN)의 이미지 성분에 상응하는 출력 신호(VOUT)의 랜덤 노이즈를 제거하는 제2 노이즈 제거 동작을 수행할 수 있다. 상기 제1 및 제2 노이즈 제거 동작에 대해서는 도 2 및 3을 참조하여 후술하도록 한다.
여기서, "타이밍 제어 신호(TCON)가 활성화된다"는 것은 타이밍 제어 신호(TCON)가 제1 논리 레벨에서 제2 논리 레벨로 천이되는 것을 나타낸다. 예를 들어, 상기 제1 논리 레벨은 논리 로우 레벨이고 상기 제2 논리 레벨은 논리 하이 레벨일 수 있다.
실시예에 따라서, 타이밍 제어 대역 제한부(140)는 샘플링부(120)의 구체적인 구성에 따라서 샘플링부(120)의 후단부에 연결되거나, 중간 부분에 연결되거나, 후단부 및 중간 부분에 모두 연결될 수 있다. 샘플링부(120)의 구성 및 그에 따른 타이밍 제어 대역 제한부(140)의 구성에 대해서는 도 2, 4, 5, 6 및 7을 참조하여 후술하도록 한다.
종래의 이미지 센서에서는 상관 이중 샘플링 회로의 출력 신호의 랜덤 노이즈를 감소시키기 위하여, 픽셀 어레이에서 출력되는 픽셀 신호에 대한 샘플링을 여러 차례 수행하여 노이즈를 평균화(averaging)시키는 다중 샘플링(multiple sampling) 기술, 및/또는 상기 픽셀 신호의 출력 경로에 PGA(Programmable Gain Amplifier)를 배치하여 SNR(Signal-to-Noise Ratio) 특성을 개선하는 기술 등이 이용되었다. 하지만 상기와 같은 종래의 기술들을 적용하는 경우에, 이미지 센서에 포함되는 신호 처리부의 복잡도가 증가하여 이미지 센서의 크기가 증가하는 문제가 있었다. 또한 신호 처리부의 전체적인 성능이 개선되어, 랜덤 노이즈의 주된 원인이 상기 신호 처리부의 신호 처리 과정이 아닌 픽셀에서 발생되는 암 전류(dark current)로 변경됨에 따라서, 상기와 같이 픽셀 신호의 출력 경로에 PGA를 배치하더라도 SNR 개선 효과가 감소되는 문제가 있었다.
본 발명의 실시예들에 따른 상관 이중 샘플링 회로(100)는, 타이밍 제어 신호(TCON)에 기초하여 상기 제1 비교 구간에서 상기 입력 신호(VIN)의 리셋 성분에 상응하는 출력 신호(VOUT)의 랜덤 노이즈를 제거하고 상기 제2 비교 구간에서 상기 입력 신호(VIN)의 이미지 성분에 상응하는 출력 신호(VOUT)의 랜덤 노이즈를 제거하는 타이밍 제어 대역 제한부(140)를 포함한다. 또한 도 2, 4, 5, 6 및 7을 참조하여 후술하는 것처럼, 타이밍 제어 대역 제한부(140)는 상대적으로 간단한 구조로 구현될 수 있다. 따라서, 상관 이중 샘플링 회로(100)는 크기가 증가되지 않으면서도 출력 신호(VOUT)의 랜덤 노이즈를 효율적으로 감소시킬 수 있으며, 상관 이중 샘플링 회로(100)를 포함하는 이미지 센서의 SNR 특성이 개선될 수 있다.
도 2는 도 1의 상관 이중 샘플링 회로의 일 예를 나타내는 도면이다. 도 2는 상관 이중 샘플링 회로의 샘플링부가 하나의 비교부를 포함하는 경우를 나타낸다.
도 2를 참조하면, 상관 이중 샘플링 회로(100a)는 샘플링부 및 타이밍 제어 대역 제한부(141)를 포함한다.
상기 샘플링부는 제1 비교부(121)를 포함할 수 있다. 제1 비교부(121)는 램프 신호(VRAMP)와 입력 신호(VIN)를 비교하여 출력 신호(VOUT)를 발생할 수 있다. 도시하지는 않았지만, 제1 비교부(121)는 OTA(operational transconductance amplifier), 적어도 하나의 커패시터 및 적어도 하나의 스위치를 포함하여 구현될 수 있다.
타이밍 제어 대역 제한부(141)는 출력 신호(VOUT)를 제공하는 제1 비교부(121)의 출력 단자(즉, 제1 출력 노드(NO1))와 연결될 수 있다. 즉, 타이밍 제어 대역 제한부(141)는 상기 샘플링부의 후단부에 연결될 수 있다. 타이밍 제어 대역 제한부(141)는 커패시터(C1), 제1 스위치(S11) 및 제2 스위치(S12)를 포함할 수 있다.
커패시터(C1)는 접지 전압(VSS)과 제1 노드(N1) 사이에 연결될 수 있다. 즉, 커패시터(C1)는 제1 노드(N1)와 연결되는 제1 단 및 접지 전압(VSS)과 연결되는 제2 단을 포함할 수 있다. 제1 스위치(S11)는 타이밍 제어 신호(TCON)의 반전 신호(TCONB)에 기초하여 제1 노드(N1)를 제1 전압 단자와 선택적으로 연결할 수 있다. 상기 제1 전압 단자에는 제1 전압(V1)이 인가되며, 제1 전압(V1)은 출력 신호(VOUT)의 논리 하이 레벨과 실질적으로 동일한 전압 레벨을 가질 수 있다. 상기 제1 전압(V1)의 레벨은 회로 설계 시에 결정되거나, 시뮬레이션 및/또는 트레이닝 동작을 통하여 결정될 수 있다. 제2 스위치(S12)는 타이밍 제어 신호(TCON)에 기초하여 제1 노드(N1)를 상기 제1 비교부(121)의 출력 단자(즉, 제1 출력 노드(NO1))와 선택적으로 연결할 수 있다.
제1 비교부(121)에 포함되는 상기 OTA(미도시)는 입력 신호(VIN)에 대한 저역 통과 필터링(Low Pass Filtering) 동작을 수행하지만, 랜덤 노이즈는 입력 신호(VIN)를 제공하는 픽셀뿐 아니라 제1 비교부(121)에서도 발생될 수 있으며, 상기 OTA만으로는 상기 랜덤 노이즈를 제거하는데 한계가 있다. 도 3을 참조하여 후술하는 것처럼, 타이밍 제어 대역 제한부(141)는 커패시터(C1)를 이용하여 상기 OTA의 저역 통과 필터링 동작의 효과를 개선할 수 있으며, 출력 신호(VOUT)의 랜덤 노이즈를 효율적으로 감소시킬 수 있다.
도 3은 도 2의 상관 이중 샘플링 회로의 동작을 설명하기 위한 타이밍도이다.
이하에서는 도 2 및 3을 참조하여, 본 발명의 일 실시예에 따른 상관 이중 샘플링 회로(100a)의 동작을 더욱 상세하게 설명하기로 한다.
시간 t1 이전에, 램프 신호(VRAMP)는 시작 전압 레벨(SL)을 가지고, 입력 신호(VIN)는 상기 리셋 성분에 상응하는 리셋 레벨(RL)을 가진다. 시작 전압 레벨(SL)은 리셋 레벨(RL)과 실질적으로 동일할 수 있다.
시간 t1에서, 램프 신호(VRAMP)가 시작 전압 레벨(SL)에서 일정한 오프셋 값만큼 증가된 오프셋 레벨(OL)을 가진다. 오프셋 레벨(OL)은 리셋 레벨(RL)보다 높을 수 있다.
시간 t1 내지 t2의 제1 프리차지 구간에서, 타이밍 제어 대역 제한부(141)는 비활성화된 타이밍 제어 신호(TCON)에 기초하여 제1 프리차지 동작을 수행한다. 구체적으로, 제1 스위치(S11)는 닫히고, 제2 스위치(S12)는 열리며, 제1 노드(N1)와 상기 제1 전압 단자가 전기적으로 연결된다. 커패시터(C1)는 출력 신호(VOUT)의 논리 하이 레벨과 실질적으로 동일한 전압 레벨을 가지는 제1 전압(V1)으로 프리차지된다. 상기 제1 프리차지 구간에서 램프 신호(VRAMP)의 레벨이 입력 신호(VIN)의 레벨보다 높으므로, 출력 신호(VOUT)는 논리 하이 레벨을 가진다. 픽셀에서 발생되어 입력 신호(VIN)에 포함되는 랜덤 노이즈 및 제1 비교부(121)의 동작에 의해서 발생되는 랜덤 노이즈로 인하여 출력 신호(VOUT)의 파형이 왜곡된다.
시간 t2에서, 타이밍 제어 신호(TCON)가 활성화된다. 또한, 램프 인에이블 신호(VRAMPEN)가 활성화되며, 이에 따라 시간 t2 내지 t4의 제1 비교 구간에서 램프 신호(VRAMP)가 활성화된다. 램프 인에이블 신호(VRAMPEN)는 전압 발생부(도 8의 224)에 인가되는 신호이다. 상기 전압 발생부는 상관 이중 샘플링 회로(100a)의 외부에 위치하며, 램프 인에이블 신호(VRAMPEN)에 기초하여 램프 신호(VRAMP)를 제공할 수 있다.
여기서, "램프 인에이블 신호(VRAMPEN)가 활성화된다"는 것은 램프 인에이블 신호(VRAMPEN)가 상기 제1 논리 레벨에서 상기 제2 논리 레벨로 천이되는 것을 나타낸다. 이와 다르게, "램프 신호(VRAMP)가 활성화된다"는 것은 램프 신호(VRAMP)가 오프셋 레벨(OL)부터 일정한 기울기로 감소되는 것을 나타낸다.
상기 제1 비교 구간에서, 타이밍 제어 대역 제한부(141)는 활성화된 타이밍 제어 신호(TCON) 및 상기 제1 프리차지 동작의 결과에 기초하여 출력 신호(VOUT)에 대한 제1 노이즈 제거 동작을 수행한다. 구체적으로, 제1 스위치(S11)는 열리고, 제2 스위치(S12)는 닫히며, 제1 노드(N1)와 제1 출력 노드(NO1)가 전기적으로 연결된다. 커패시터(C1)가 제1 전압(V1)으로 프리차지되어 있으므로, 시간 t2에서 제1 노드(N1)와 제1 출력 노드(NO1)가 전기적으로 연결되더라도 출력 신호(VOUT)의 불연속은 발생하지 않는다. 시간 t2 내지 t3에서 램프 신호(VRAMP)의 레벨이 입력 신호(VIN)의 레벨보다 높고 시간 t3 내지 t4에서 램프 신호(VRAMP)의 레벨이 입력 신호(VIN)의 레벨보다 낮으므로, 출력 신호(VOUT)는 시간 t3에서 논리 하이 레벨에서 논리 로우 레벨로 천이된다. 커패시터(C1)에 의하여 출력 신호(VOUT)에 대한 저역 통과 필터링 동작이 개선되며, 출력 신호(VOUT)의 파형의 왜곡이 제거된다.
시간 t4에서, 타이밍 제어 신호(TCON)가 비활성화된다. 또한, 램프 인에이블 신호(VRAMPEN)가 비활성화되며, 이에 따라 시간 t4 내지 t6의 제2 프리차지 구간에서 램프 신호(VRAMP)가 비활성화되어 오프셋 레벨(OL)을 가진다.
상기 제2 프리차지 구간에서, 타이밍 제어 대역 제한부(141)는 비활성화된 타이밍 제어 신호(TCON)에 기초하여 제2 프리차지 동작을 수행한다. 구체적으로, 제1 스위치(S11)는 닫히고, 제2 스위치(S12)는 열리고, 제1 노드(N1)와 상기 제1 전압 단자가 전기적으로 연결되며, 커패시터(C1)는 제1 전압(V1)으로 프리차지된다. 상기 제2 프리차지 구간에서 출력 신호(VOUT)는 논리 하이 레벨을 가지며, 랜덤 노이즈로 인하여 출력 신호(VOUT)의 파형이 왜곡된다. 한편, 시간 t5에서 픽셀의 광전 변환 영역에서 발생된 광전하가 전송되며, 입력 신호(VIN)의 레벨은 리셋 레벨(RL)에서 상기 이미지 성분에 상응하는 이미지 레벨(IL)로 변경된다.
시간 t6에서, 타이밍 제어 신호(TCON)가 활성화된다. 또한, 램프 인에이블 신호(VRAMPEN)가 활성화되며, 이에 따라 시간 t6 내지 t8의 제2 비교 구간에서 램프 신호(VRAMP)가 활성화된다.
상기 제2 비교 구간에서, 타이밍 제어 대역 제한부(141)는 활성화된 타이밍 제어 신호(TCON) 및 상기 제2 프리차지 동작의 결과에 기초하여 출력 신호(VOUT)에 대한 제2 노이즈 제거 동작을 수행한다. 구체적으로, 제1 스위치(S11)는 열리고, 제2 스위치(S12)는 닫히며, 제1 노드(N1)와 제1 출력 노드(NO1)가 전기적으로 연결된다. 시간 t6 내지 t7에서 램프 신호(VRAMP)의 레벨이 입력 신호(VIN)의 레벨보다 높고 시간 t7 내지 t8에서 램프 신호(VRAMP)의 레벨이 입력 신호(VIN)의 레벨보다 낮으므로, 출력 신호(VOUT)는 시간 t7에서 논리 하이 레벨에서 논리 로우 레벨로 천이된다. 커패시터(C1)에 의하여 출력 신호(VOUT)에 대한 저역 통과 필터링 동작이 개선되며, 출력 신호(VOUT)의 파형의 왜곡이 제거된다.
도 3에서, 상기 제1 비교 구간의 시작 시점(즉, 시간 t2)부터 상기 제1 비교 구간 내에서 램프 신호(VRAMP)와 입력 신호(VIN)가 동일한 값을 가지는 제1 시점(즉, 시간 t3)까지의 제1 구간은 상기 입력 신호(VIN)의 리셋 성분에 상응하며, 상기 제2 비교 구간의 시작 시점(즉, 시간 t6)부터 상기 제2 비교 구간 내에서 램프 신호(VRAMP)와 입력 신호(VIN)가 동일한 값을 가지는 제2 시점(즉, 시간 t7)까지의 제2 구간은 상기 입력 신호(VIN)의 이미지 성분에 상응할 수 있다. 본 발명의 실시예들에 따른 상관 이중 샘플링 회로를 포함하는 이미지 센서는 상기 제1 구간 및 상기 제2 구간에 기초하여 유효한 디지털 신호를 발생할 수 있으며, 이는 도 10을 참조하여 후술하도록 한다.
상술한 바와 같이, 타이밍 제어 대역 제한부(141)는 타이밍 제어 신호(TCON)에 기초하여 프리차지 동작 및 노이즈 제거 동작을 수행함으로써, 입력 신호(VIN)의 리셋 성분 및 이미지 성분에 각각 상응하는 출력 신호(VOUT)의 랜덤 노이즈를 효율적으로 감소시킬 수 있다.
도 4, 5 및 6은 도 1의 상관 이중 샘플링 회로의 다른 예들을 나타내는 도면들이다. 도 4, 5 및 6은 상관 이중 샘플링 회로의 샘플링부가 두 개의 비교부를 포함하는 경우를 나타낸다.
도 4를 참조하면, 상관 이중 샘플링 회로(100b)는 샘플링부 및 타이밍 제어 대역 제한부(143)를 포함한다.
상기 샘플링부는 제1 비교부(123) 및 제2 비교부(124)를 포함할 수 있다. 제1 비교부(123)는 램프 신호(VRAMP)와 입력 신호(VIN)를 비교하여 중간 신호(VINT)를 발생할 수 있다. 제2 비교부(123)는 중간 신호(VINT)와 기준 신호(VREF)를 비교하여 출력 신호(VOUT)를 발생할 수 있다. 도시하지는 않았지만, 제1 비교부(123) 및 제2 비교부(124)는 각각 OTA, 적어도 하나의 커패시터 및 적어도 하나의 스위치를 포함하여 구현될 수 있다.
타이밍 제어 대역 제한부(143)는 중간 신호(VINT)를 제공하는 제1 비교부(123)의 출력 단자(즉, 제2 출력 노드(NO2))와 연결될 수 있다. 즉, 타이밍 제어 대역 제한부(143)는 상기 샘플링부의 중간 부분에 연결될 수 있다. 타이밍 제어 대역 제한부(143)는 도 2의 타이밍 제어 대역 제한부(141)와 유사한 구성을 가질 수 있으며, 커패시터(C2), 제1 스위치(S21) 및 제2 스위치(S22)를 포함할 수 있다.
커패시터(C2)는 접지 전압(VSS)과 제2 노드(N2) 사이에 연결될 수 있다. 제1 스위치(S21)는 타이밍 제어 신호(TCON)의 반전 신호(TCONB)에 기초하여 제2 노드(N2)를 제2 전압(V2)이 인가되는 제2 전압 단자와 선택적으로 연결할 수 있다. 제2 전압(V2)은 중간 신호(VINT)의 논리 하이 레벨과 실질적으로 동일한 전압 레벨을 가질 수 있다. 제2 스위치(S22)는 타이밍 제어 신호(TCON)에 기초하여 제2 노드(N2)를 상기 제1 비교부(123)의 출력 단자(즉, 제2 출력 노드(NO2))와 선택적으로 연결할 수 있다.
도 4의 상관 이중 샘플링 회로(100b)는, 출력 신호(VOUT)의 이득을 증가시키기 위하여 상기 샘플링부가 두 개의 비교부(즉, 두 개의 OTA)를 포함하여 구현되고 타이밍 제어 대역 제한부(143)가 상기 샘플링부의 중간 부분에 연결된 것을 제외하고는 도 2의 상관 이중 샘플링 회로(100a)와 실질적으로 동일할 수 있다. 따라서 도 2 및 3을 참조하여 상술한 것처럼, 도 4의 상관 이중 샘플링 회로(100b)에 포함되는 타이밍 제어 대역 제한부(143)는 타이밍 제어 신호(TCON)에 기초하여 프리차지 동작 및 노이즈 제거 동작을 수행함으로써, 출력 신호(VOUT)의 랜덤 노이즈를 효율적으로 감소시킬 수 있다.
도 5를 참조하면, 상관 이중 샘플링 회로(100c)는 샘플링부 및 타이밍 제어 대역 제한부(144)를 포함한다.
상기 샘플링부는 제1 비교부(123) 및 제2 비교부(124)를 포함할 수 있으며, 제1 비교부(123) 및 제2 비교부(124)는 도 4의 제1 비교부(123) 및 제2 비교부(124)와 각각 실질적으로 동일할 수 있다.
타이밍 제어 대역 제한부(144)는 출력 신호(VOUT)를 제공하는 제2 비교부(124)의 출력 단자(즉, 제3 출력 노드(NO3))와 연결될 수 있다. 즉, 타이밍 제어 대역 제한부(144)는 상기 샘플링부의 후단부에 연결될 수 있다. 타이밍 제어 대역 제한부(144)는 도 2의 타이밍 제어 대역 제한부(141)와 유사한 구성을 가질 수 있으며, 커패시터(C3), 제1 스위치(S31) 및 제2 스위치(S32)를 포함할 수 있다.
커패시터(C3)는 접지 전압(VSS)과 제3 노드(N3) 사이에 연결될 수 있다. 제1 스위치(S31)는 타이밍 제어 신호(TCON)의 반전 신호(TCONB)에 기초하여 제3 노드(N3)를 제3 전압(V3)이 인가되는 제3 전압 단자와 선택적으로 연결할 수 있다. 제3 전압(V3)은 출력 신호(VOUT)의 논리 하이 레벨과 실질적으로 동일한 전압 레벨을 가질 수 있다. 제2 스위치(S32)는 타이밍 제어 신호(TCON)에 기초하여 제3 노드(N3)를 상기 제2 비교부(124)의 출력 단자(즉, 제3 출력 노드(NO3))와 선택적으로 연결할 수 있다.
도 5의 상관 이중 샘플링 회로(100c)는, 상기 샘플링부가 두 개의 비교부를 포함하여 구현된 것을 제외하고는 도 2의 상관 이중 샘플링 회로(100a)와 실질적으로 동일할 수 있다. 따라서, 도 5의 타이밍 제어 대역 제한부(144)는 타이밍 제어 신호(TCON)에 기초하여 프리차지 동작 및 노이즈 제거 동작을 수행함으로써, 출력 신호(VOUT)의 랜덤 노이즈를 효율적으로 감소시킬 수 있다.
도 6을 참조하면, 상관 이중 샘플링 회로(100d)는 샘플링부 및 타이밍 제어 대역 제한부를 포함한다.
상기 샘플링부는 제1 비교부(123) 및 제2 비교부(124)를 포함할 수 있으며, 제1 비교부(123) 및 제2 비교부(124)는 도 4의 제1 비교부(123) 및 제2 비교부(124)와 각각 실질적으로 동일할 수 있다.
상기 타이밍 제어 대역 제한부는 제1 타이밍 제어 대역 제한 블록(143) 및 제2 타이밍 제어 대역 제한 블록(144)을 포함할 수 있다. 제1 타이밍 제어 대역 제한 블록(143)은 중간 신호(VINT)를 제공하는 제1 비교부(123)의 출력 단자와 연결될 수 있다. 제2 타이밍 제어 대역 제한 블록(144)은 출력 신호(VOUT)를 제공하는 제2 비교부(124)의 출력 단자와 연결될 수 있다. 즉, 상기 타이밍 제어 대역 제한부는 상기 샘플링부의 후단부 및 중간 부분에 모두 연결될 수 있다. 제1 타이밍 제어 대역 제한 블록(143)은 도 4의 타이밍 제어 대역 제한부(143)와 실질적으로 동일하며, 제2 타이밍 제어 대역 제한 블록(144)은 도 5의 타이밍 제어 대역 제한부(144)와 실질적으로 동일할 수 있다.
도 6의 상관 이중 샘플링 회로(100d)는, 두 개의 비교부 및 두 개의 타이밍 제어 대역 제한 블록을 포함하여 구현된 것을 제외하고는 도 2의 상관 이중 샘플링 회로(100a)와 실질적으로 동일할 수 있다. 따라서, 도 6의 타이밍 제어 대역 제한 블록들(143, 144)은 타이밍 제어 신호(TCON)에 기초하여 프리차지 동작 및 노이즈 제거 동작을 수행함으로써, 출력 신호(VOUT)의 랜덤 노이즈를 효율적으로 감소시킬 수 있다.
도 7은 도 1의 상관 이중 샘플링 회로의 또 다른 예를 나타내는 도면이다. 도 7은 상관 이중 샘플링 회로의 샘플링부가 세 개의 비교부를 포함하는 경우를 나타낸다.
도 7을 참조하면, 상관 이중 샘플링 회로(100e)는 샘플링부 및 타이밍 제어 대역 제한부를 포함한다.
상기 샘플링부는 제1 비교부(126), 제2 비교부(127) 및 제3 비교부(128)를 포함할 수 있다. 제1 비교부(126)는 램프 신호(VRAMP)와 입력 신호(VIN)를 비교하여 제1 중간 신호(VINT1)를 발생할 수 있다. 제2 비교부(127)는 제1 중간 신호(VINT1)와 제1 기준 신호(VREF1)를 비교하여 제2 중간 신호(VINT2)를 발생할 수 있다. 제3 비교부(128)는 제2 중간 신호(VINT2)와 제2 기준 신호(VREF2)를 비교하여 출력 신호(VOUT)를 발생할 수 있다. 도시하지는 않았지만, 제1 내지 제3 비교부(126, 127, 128)들은 각각 OTA, 적어도 하나의 커패시터 및 적어도 하나의 스위치를 포함하여 구현될 수 있다.
상기 타이밍 제어 대역 제한부는 제1 타이밍 제어 대역 제한 블록(146), 제2 타이밍 제어 대역 제한 블록(147) 및 제3 타이밍 제어 대역 제한 블록(148)을 포함할 수 있다. 제1 타이밍 제어 대역 제한 블록(146)은 제1 중간 신호(VINT1)를 제공하는 제1 비교부(126)의 출력 단자(즉, 제4 출력 노드(NO4))와 연결될 수 있다. 제2 타이밍 제어 대역 제한 블록(147)은 제2 중간 신호(VINT2)를 제공하는 제2 비교부(127)의 출력 단자(즉, 제5 출력 노드(NO5))와 연결될 수 있다. 제3 타이밍 제어 대역 제한 블록(148)은 출력 신호(VOUT)를 제공하는 제3 비교부(128)의 출력 단자(즉, 제6 출력 노드(NO6))와 연결될 수 있다.
제1 내지 제3 타이밍 제어 대역 제한 블록들(146, 147, 148)은 각각 도 2의 타이밍 제어 대역 제한부(141)와 유사한 구성을 가질 수 있다. 제1 타이밍 제어 대역 제한 블록(146)은 접지 전압(VSS)과 제4 노드(N4) 사이에 연결되는 커패시터(C4), 반전 타이밍 제어 신호(TCONB)에 기초하여 제4 노드(N4)를 제4 전압(V4)이 인가되는 제4 전압 단자와 선택적으로 연결하는 제1 스위치(S41), 및 타이밍 제어 신호(TCON)에 기초하여 제4 노드(N4)를 상기 제1 비교부(126)의 출력 단자와 선택적으로 연결하는 제2 스위치(S42)를 포함할 수 있다. 제2 타이밍 제어 대역 제한 블록(147)은 접지 전압(VSS)과 제5 노드(N5) 사이에 연결되는 커패시터(C5), 반전 타이밍 제어 신호(TCONB)에 기초하여 제5 노드(N5)를 제5 전압(V5)이 인가되는 제5 전압 단자와 선택적으로 연결하는 제1 스위치(S51), 및 타이밍 제어 신호(TCON)에 기초하여 제5 노드(N5)를 상기 제2 비교부(127)의 출력 단자와 선택적으로 연결하는 제2 스위치(S52)를 포함할 수 있다. 제3 타이밍 제어 대역 제한 블록(148)은 접지 전압(VSS)과 제6 노드(N6) 사이에 연결되는 커패시터(C6), 반전 타이밍 제어 신호(TCONB)에 기초하여 제6 노드(N6)를 제6 전압(V6)이 인가되는 제6 전압 단자와 선택적으로 연결하는 제1 스위치(S61), 및 타이밍 제어 신호(TCON)에 기초하여 제6 노드(N6)를 상기 제3 비교부(128)의 출력 단자와 선택적으로 연결하는 제2 스위치(S62)를 포함할 수 있다. 제4 전압(V4)은 제1 중간 신호(VINT1)의 논리 하이 레벨과 실질적으로 동일한 전압 레벨을 가지고, 제5 전압(V5)은 제2 중간 신호(VINT2)의 논리 하이 레벨과 실질적으로 동일한 전압 레벨을 가지며, 제6 전압(V6)은 출력 신호(VOUT)의 논리 하이 레벨과 실질적으로 동일한 전압 레벨을 가질 수 있다.
도 7의 상관 이중 샘플링 회로(100e)는, 세 개의 비교부 및 세 개의 타이밍 제어 대역 제한 블록을 포함하여 구현된 것을 제외하고는 도 2의 상관 이중 샘플링 회로(100a)와 실질적으로 동일할 수 있다. 따라서, 도 7의 타이밍 제어 대역 제한 블록들(146, 147, 148)은 타이밍 제어 신호(TCON)에 기초하여 프리차지 동작 및 노이즈 제거 동작을 수행함으로써, 출력 신호(VOUT)의 랜덤 노이즈를 효율적으로 감소시킬 수 있다.
도시하지는 않았지만, 상관 이중 샘플링 회로에 포함되는 상기 샘플링부가 도 7과 같이 세 개의 비교부를 포함하는 경우에, 상기 타이밍 제어 대역 제한부는 상기 샘플링부의 후단부 및/또는 중간 부분에 연결되는 적어도 하나의 타이밍 제어 대역 제한 블록을 포함하여 구현될 수 있다. 예를 들어, 상기 타이밍 제어 대역 제한부는 도 7의 제1 내지 제3 타이밍 제어 대역 제한 블록들(146, 147, 148) 중 하나만을 포함하거나 두 개를 포함하여 구현될 수 있다. 즉, 본 발명의 실시예들에 따른 상관 이중 샘플링 회로는 순차적으로 연결되는 복수의 비교부들을 구비하는 샘플링부, 및 상기 샘플링부의 후단부 및/또는 중간 부분에 연결되는 적어도 하나의 타이밍 제어 대역 제한 블록을 구비하는 타이밍 제어 대역 제한부를 포함하여 구현될 수 있다.
한편, 도시하지는 않았지만, 본 발명의 실시예들에 따른 상관 이중 샘플링 회로는, 샘플링부 및 상기 샘플링부의 전단부(예를 들어, 상기 입력 신호를 수신하는 입력 단자)에 연결되는 타이밍 제어 대역 제한부를 포함하여 구현될 수도 있다. 이 경우, 상기 샘플링부의 전단부에 연결되는 상기 타이밍 제어 대역 제한부는 상기 입력 신호의 수신 타이밍에 상응하도록 타이밍 제어 신호에 기초하여 프리차지 동작 및 노이즈 제거 동작을 수행함으로써, 출력 신호의 랜덤 노이즈를 효율적으로 감소시킬 수 있다.
도 8은 본 발명의 실시예들에 따른 상관 이중 샘플링 회로를 포함하는 이미지 센서를 나타내는 블록도이다.
도 8을 참조하면, 이미지 센서(200)는 픽셀 어레이(210), 상관 이중 샘플링부(222) 및 아날로그-디지털 변환(analog-to-digital converting; ADC)부(223)를 포함한다. 이미지 센서(200)는 로우 드라이버(221), 전압 발생부(224) 및 타이밍 컨트롤러(229)를 더 포함할 수 있다.
픽셀 어레이(210)는 입사광을 감지하여 상기 입사광에 상응하는 픽셀 신호들을 발생하는 복수의 단위 픽셀들을 구비한다. 상기 복수의 단위 픽셀들은 복수의 행(row)들과 복수의 열(column)들로 이루어진 매트릭스 형태로 배열될 수 있다.
도 9는 도 8의 이미지 센서에 포함된 단위 픽셀의 일 예를 나타내는 회로도이다.
도 9를 참조하면, 단위 픽셀(300)은 광전 변환부(310) 및 신호 생성 회로(312)를 포함할 수 있다.
광전 변환부(310)는 광전 변환을 수행한다. 즉, 광전 변환부(310)는 광 집적 모드(integration mode)에서 입사광을 변환하여 광전하들을 발생한다. 단위 픽셀(300)을 포함하는 이미지 센서가 CMOS 이미지 센서인 경우에, 상기 광 집적 모드에서 CMOS 이미지 센서의 셔터가 개방되어 입사광에 의해 전자-전공 쌍과 같은 전하 캐리어가 광전 변환부(310)에 생성되어 피사체의 이미지에 관한 정보가 수집된다.
신호 생성 회로(312)는 독출 모드(readout mode)에서 상기 광전 변환에 의해 생성된 광전하들에 기초하여 픽셀 신호(POUT)를 발생한다. 단위 픽셀(300)을 포함하는 이미지 센서가 CMOS 이미지 센서인 경우에, 상기 광 집적 모드 후의 독출 모드에서 상기 셔터가 폐쇄되고, 전하 캐리어의 형태로 수집된 상기 피사체의 이미지에 관한 정보에 기초하여 픽셀 신호(POUT)가 발생된다.
단위 픽셀(300)은 신호 생성 회로(312)에 포함되는 트랜지스터들의 개수에 따라 1-트랜지스터 구조, 3-트랜지스터 구조, 4-트랜지스터 구조 및 5-트랜지스터 구조 등으로 구분될 수 있으며, 복수의 픽셀들이 일부 트랜지스터를 공유하는 구조를 가질 수도 있다. 도 9에는 하나의 예시로서 4-트랜지스터 구조가 도시되어 있다. 즉, 신호 생성 회로(312)는 전송 트랜지스터(320), 리셋 트랜지스터(340), 드라이브 트랜지스터(350) 및 선택 트랜지스터(360)를 포함할 수 있으며, 플로팅 확산 노드(330)를 포함할 수 있다.
전송 트랜지스터(320)는 광전 변환부(310)와 연결된 제1 단자, 플로팅 확산 노드(330)와 연결된 제2 단자 및 전송 신호(TX)가 인가되는 게이트를 포함할 수 있다. 리셋 트랜지스터(340)는 전원 전압(VDD)이 인가되는 제1 단자, 플로팅 확산 노드(330)와 연결된 제2 단자 및 리셋 신호(RST)가 인가되는 게이트를 포함할 수 있다. 드라이브 트랜지스터(350)는 전원 전압(VDD)이 인가되는 제1 단자, 플로팅 확산 노드(330)와 연결된 게이트 및 제2 단자를 포함할 수 있다. 선택 트랜지스터(360)는 상기 드라이브 트랜지스터(350)의 제2 단자와 연결된 제1 단자, 선택 신호(SEL)가 인가되는 게이트 및 픽셀 신호(POUT)를 출력하는 제2 단자를 포함할 수 있다.
다시 도 8을 참조하면, 로우 드라이버(221), 상관 이중 샘플링부(222), 아날로그-디지털 변환부(223), 전압 발생부(224) 및 타이밍 컨트롤러(229)는 이미지 센서(200)의 신호 처리부를 구성할 수 있다. 상기 신호 처리부는 아날로그 형태의 픽셀 신호들(도 9의 POUT)을 처리하여 디지털 신호들을 발생할 수 있다.
로우 드라이버(221)는 픽셀 어레이(210)의 각 로우에 연결되고, 상기 각 로우를 구동하는 구동 신호를 생성한다. 예를 들어, 로우 드라이버(221)는 픽셀 어레이(210)에 포함되는 상기 복수의 단위 픽셀들을 로우 단위로 구동할 수 있다.
상관 이중 샘플링부(222)는 상기 픽셀 신호들에 대한 상관 이중 샘플링을 수행하여 샘플링 신호들을 발생한다. 예를 들어, 상관 이중 샘플링부(222)는 상기 픽셀 신호들의 리셋 성분을 나타내는 전압 레벨과 입사광에 상응하고 상기 픽셀 신호들의 이미지 성분을 나타내는 전압 레벨의 차이를 구하여 상관 이중 샘플링을 수행하고 유효한 신호 성분에 상응하는 상기 샘플링 신호들을 출력할 수 있다. 상관 이중 샘플링부(222)는 픽셀 어레이(210)의 컬럼 라인들과 각각 연결된 복수의 상관 이중 샘플링 회로들을 포함하며, 상기 유효한 신호 성분에 상응하는 상기 샘플링 신호들을 각 컬럼마다 출력할 수 있다.
상기 상관 이중 샘플링부(222)에 포함되는 복수의 상관 이중 샘플링 회로들 각각은 도 1의 상관 이중 샘플링 회로(100)일 수 있으며, 도 2, 4, 5, 6 및 7을 참조하여 상술한 구조를 가질 수 있다. 즉, 상기 상관 이중 샘플링 회로들 각각은 샘플링부 및 타이밍 제어 대역 제한부를 포함한다. 상기 샘플링부는 램프 신호(VRAMP)를 기초로 상기 픽셀 신호들 중 제1 픽셀 신호에 포함되는 리셋 성분 및 이미지 성분에 대한 상관 이중 샘플링을 수행하여 상기 샘플링 신호들 중 제1 샘플링 신호를 발생한다. 상기 타이밍 제어 대역 제한부는 상기 샘플링부와 연결되고, 램프 신호(VRAMP)와 상기 제1 픽셀 신호의 리셋 성분에 대한 제1 비교 동작이 수행되는 제1 비교 구간 및 상기 램프 신호와 상기 제1 픽셀 신호의 이미지 성분에 대한 제2 비교 동작이 수행되는 제2 비교 구간에서 각각 활성화되는 타이밍 제어 신호(TCON)에 기초하여 상기 제1 샘플링 신호의 노이즈를 제거한다. 상기 타이밍 제어 대역 제한부는, 상기 샘플링부의 후단부 및/또는 중간 부분에 연결되고, 커패시터 및 스위치를 포함하는 간단한 구조로 구현되며, 타이밍 제어 신호(TCON)에 기초하여 프리차지 동작 및 노이즈 제거 동작을 수행함으로써, 이미지 센서(200)의 크기를 증가시키지 않으면서도 랜덤 노이즈를 효율적으로 감소시킬 수 있다.
아날로그-디지털 변환부(223)는 상기 유효한 신호 성분에 상응하는 샘플링 신호들을 디지털 변환하여 상기 디지털 신호들을 발생한다. 도시하지는 않았지만, 아날로그-디지털 변환부(223)는 카운터 및 버퍼부를 포함할 수 있다. 상기 카운터는 상기 픽셀 신호들의 리셋 성분 및 이미지 성분에 대한 카운팅 동작을 수행하여 카운팅 신호를 생성하고, 상기 카운팅 신호를 상기 버퍼부에 제공할 수 있다. 상기 버퍼부는 컬럼 라인들과 각각 연결된 복수의 래치 회로들을 포함하고, 상기 카운팅 신호를 각 컬럼마다 래치하며, 래치된 카운팅 신호를 상기 디지털 신호들로서 출력할 수 있다.
전압 발생부(224)는 램프 인에이블 신호(VRAMPEN)에 기초하여 램프 신호(VRAMP)를 발생할 수 있다. 상기 복수의 상관 이중 샘플링 회로들 각각이 도 4, 5, 6 및 7을 참조하여 상술한 구조를 가지는 경우에, 전압 발생부(224)는 기준 신호들(VREF, VREF1, VREF2)을 더 발생할 수 있다.
타이밍 컨트롤러(229)는 로우 드라이버(221), 상관 이중 샘플링부(222), 아날로그-디지털 변환부(223) 및 전압 발생부(224)의 동작 타이밍을 제어할 수 있다. 타이밍 컨트롤러(229)는 타이밍 제어 신호(TCON) 및 램프 인에이블 신호(VRAMPEN)를 발생할 수 있다.
한편, 도시하지는 않았지만, 이미지 센서(200)는 상기 디지털 신호들에 대한 디지털 신호 처리를 수행하여 이미지 신호를 출력하는 디지털 신호 처리부를 더 포함할 수 있다.
도 10은 도 8의 이미지 센서의 동작을 설명하기 위한 타이밍도이다.
이하에서는 도 8, 9 및 10을 참조하여, 본 발명의 실시예들에 따른 이미지 센서(200)의 동작을 더욱 상세하게 설명하기로 한다.
상기 광 집적 모드에서 외부에서 수광된 빛이 광전 변환부(310)에 입사되면 이에 비례하여 전자-전공 쌍들이 생성된다.
상기 광 집적 모드 후의 상기 독출 모드에서, 리셋 신호(RST)가 활성화되어 리셋 트랜지스터(340)가 턴온(turn-on)되면 센싱 노드인 플로팅 확산 노드(330)의 전위가 전원 전압(VDD)으로 리셋된다. 단위 픽셀(300)에서 출력되는 픽셀 신호(POUT)는 플로팅 확산 노드(330)의 리셋 상태에 상응하는 리셋 레벨(RL)을 가지며, 램프 신호(VRAMP)는 리셋 레벨(RL)과 실질적으로 동일한 시작 전압 레벨(SL)을 가진다.
시간 t1에서, 램프 신호(VRAMP)가 오프셋 레벨(OL)을 가진다. 시간 t1 내지 t2의 제1 프리차지 구간에서, 상관 이중 샘플링부(222)에 포함된 상기 타이밍 제어 대역 제한부는 제1 프리차지 동작을 수행한다. 램프 신호(VRAMP)의 레벨이 픽셀 신호(POUT)의 레벨보다 높으므로 상관 이중 샘플링부(222)에서 출력되는 샘플링 신호(VSMP)는 논리 하이 레벨을 가지며, 랜덤 노이즈로 인하여 샘플링 신호(VSMP)의 파형이 왜곡된다.
시간 t2에서, 타이밍 제어 신호(TCON) 및 램프 인에이블 신호(VRAMPEN)가 활성화된다. 이에 따라, 시간 t2 내지 t4의 제1 비교 구간에서 램프 신호(VRAMP)가 활성화되며, 상기 타이밍 제어 대역 제한부는 샘플링 신호(VSMP)에 대한 제1 노이즈 제거 동작을 수행한다. 샘플링 신호(VSMP)는 램프 신호(VRAMP)와 픽셀 신호(POUT)가 교차하는 시간 t3에서 논리 하이 레벨에서 논리 로우 레벨로 천이된다. 상기 제1 노이즈 제거 동작에 의하여 샘플링 신호(VSMP)의 파형의 왜곡이 제거된다. 아날로그 디지털 변환부(223)에 포함된 상기 카운터는 픽셀 신호(POUT)의 리셋 성분(RL)에 상응하는 시간 t2 내지 t3의 제1 구간에서 제1 카운팅 동작을 수행하고 카운팅 신호(CNT)를 발생한다.
시간 t4에서, 타이밍 제어 신호(TCON) 및 램프 인에이블 신호(VRAMPEN)가 비활성화된다. 이에 따라 시간 t4 내지 t6의 제2 프리차지 구간에서 램프 신호(VRAMP)가 비활성화되며, 상기 타이밍 제어 대역 제한부는 제2 프리차지 동작을 수행한다. 한편, 시간 ta에서, 전송 신호(TX)가 활성화되어 전송 트랜지스터(320)가 턴온되면 광전 변환부(310)에 축적된 전하는 플로팅 확산 노드(330)로 전달된다. 시간 t5에서, 전송 신호(TX)가 비활성화되고 상기 전하 전송 동작이 완료되면 픽셀 신호(POUT)는 상기 입사광에 상응하는 이미지 레벨(IL)을 가진다.
시간 t6에서, 타이밍 제어 신호(TCON) 및 램프 인에이블 신호(VRAMPEN)가 활성화된다. 이에 따라, 시간 t6 내지 t8의 제2 비교 구간에서 램프 신호(VRAMP)가 활성화되며, 상기 타이밍 제어 대역 제한부는 샘플링 신호(VSMP)에 대한 제2 노이즈 제거 동작을 수행한다. 샘플링 신호(VSMP)는 램프 신호(VRAMP)와 픽셀 신호(POUT)가 교차하는 시간 t7에서 논리 하이 레벨에서 논리 로우 레벨로 천이된다. 상기 제2 노이즈 제거 동작에 의하여 샘플링 신호(VSMP)의 파형의 왜곡이 제거된다. 상기 카운터는 픽셀 신호(POUT)의 이미지 성분(IL)에 상응하는 시간 t6 내지 t7의 제2 구간에서 제2 카운팅 동작을 수행하고 카운팅 신호(CNT)를 발생한다.
아날로그 디지털 변환부(224)는 상기 제2 구간에서의 카운팅 횟수에서 상기 제1 구간에서의 카운팅 횟수를 감산하여 상기 유효한 신호 성분에 상응하는 상기 디지털 신호를 발생한다.
상기 제1 및 제2 프리차지 동작들 및 상기 제1 및 제2 노이즈 제거 동작들은, 도 3을 참조하여 상술한 프리차지 동작들 및 노이즈 제거 동작들과 각각 실질적으로 동일할 수 있다.
도 11은 본 발명의 실시예들에 따른 이미지 센서를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 11을 참조하면, 컴퓨팅 시스템(400)은 프로세서(410), 메모리 장치(420), 저장 장치(430), 이미지 센서(440), 입출력 장치(450) 및 전원 장치(460)를 포함할 수 있다. 한편, 도 11에는 도시되지 않았지만, 컴퓨팅 시스템(400)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 시스템들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다.
프로세서(410)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라서, 프로세서(410)는 마이크로프로세서(micro-processor) 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(410)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등을 통하여 메모리 장치(420), 저장 장치(430) 및 입출력 장치(450)에 연결되어 통신을 수행할 수 있다. 실시예에 따라서, 프로세서(410)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
메모리 장치(420)는 컴퓨팅 시스템(400)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리 장치(420)는 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM), 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 등과 같은 휘발성 메모리 장치 및 이피롬(Erasable Programmable Read-Only Memory; EPROM), 이이피롬(Electrically Erasable Programmable Read-Only Memory; EEPROM) 및 플래시 메모리 장치(flash memory device) 등과 같은 비휘발성 메모리 장치를 포함할 수 있다.
저장 장치(430)는 솔리드 스테이트 드라이브(solid state drive), 하드 디스크 드라이브(hard disk drive) 및 씨디롬(CD-ROM) 등을 포함할 수 있다. 입출력 장치(450)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(460)는 컴퓨팅 시스템(400)의 동작에 필요한 동작 전압을 공급할 수 있다.
이미지 센서(440)는 상기 버스들 또는 다른 통신 링크를 통해서 프로세서(410)와 연결되어 통신을 수행할 수 있다. 이미지 센서(440)는 도 8의 이미지 센서(200)일 수 있으며, 도 1, 2, 4, 5, 6 및 7을 참조하여 상술한 상관 이중 샘플링 회로들을 포함할 수 있다. 즉, 이미지 센서(440)의 상관 이중 샘플링 회로는, 샘플링부 및 상기 샘플링부의 후단부 및/또는 중간 부분에 연결되는 타이밍 제어 대역 제한부를 포함하여 구현되고, 상기 타이밍 제어 대역 제한부는 커패시터 및 스위치를 포함하는 간단한 구조로 구현되며 타이밍 제어 신호에 기초하여 프리차지 동작 및 노이즈 제거 동작을 수행함으로써, 이미지 센서(440)의 크기를 증가시키지 않으면서도 랜덤 노이즈를 효율적으로 감소시킬 수 있다.
이미지 센서(440)는 다양한 형태들의 패키지로 구현될 수 있다. 예를 들어, 이미지 센서(440)의 적어도 일부의 구성들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
실시예에 따라서, 이미지 센서(440)는 프로세서(410)와 함께 하나의 칩에 집적될 수도 있고, 서로 다른 칩에 각각 집적될 수도 있다. 한편, 컴퓨팅 시스템(400)은 이미지 센서를 이용하는 임의의 컴퓨팅 시스템으로 해석되어야 할 것이다. 예를 들어, 컴퓨팅 시스템(400)은 디지털 카메라, 이동 전화기, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 스마트폰 등을 포함할 수 있다.
도 12는 도 11의 컴퓨팅 시스템에서 사용되는 인터페이스의 일 예를 나타내는 블록도이다.
도 12를 참조하면, 컴퓨팅 시스템(1000)은 MIPI 인터페이스를 사용 또는 지원할 수 있는 데이터 처리 장치(예를 들어, 이동 전화기, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 스마트폰 등)로 구현될 수 있고, 어플리케이션 프로세서(1110), 이미지 센서(1140) 및 디스플레이(1150) 등을 포함할 수 있다.
어플리케이션 프로세서(1110)의 CSI 호스트(1112)는 카메라 시리얼 인터페이스(Camera Serial Interface; CSI)를 통하여 이미지 센서(1140)의 CSI 장치(1141)와 시리얼 통신을 수행할 수 있다. 일 실시예에서, CSI 호스트(1112)는 광 디시리얼라이저(DES)를 포함할 수 있고, CSI 장치(1141)는 광 시리얼라이저(SER)를 포함할 수 있다. 어플리케이션 프로세서(1110)의 DSI 호스트(1111)는 디스플레이 시리얼 인터페이스(Display Serial Interface; DSI)를 통하여 디스플레이(1150)의 DSI 장치(1151)와 시리얼 통신을 수행할 수 있다. 일 실시예에서, DSI 호스트(1111)는 광 시리얼라이저(SER)를 포함할 수 있고, DSI 장치(1151)는 광 디시리얼라이저(DES)를 포함할 수 있다.
또한, 컴퓨팅 시스템(1000)은 어플리케이션 프로세서(1110)와 통신을 수행할 수 있는 알에프(Radio Frequency; RF) 칩(1160)을 더 포함할 수 있다. 컴퓨팅 시스템(1000)의 PHY(1113)와 RF 칩(1160)의 PHY(1161)는 MIPI(Mobile Industry Processor Interface) DigRF에 따라 데이터 송수신을 수행할 수 있다. 또한, 어플리케이션 프로세서(1110)는 PHY(1161)의 MIPI DigRF에 따른 데이터 송수신을 제어하는 DigRF MASTER(1114)를 더 포함할 수 있고, RF 칩(1160)은 DigRF MASTER(1114)를 통하여 제어되는 DigRF SLAVE(1162)를 더 포함할 수 있다.
한편, 컴퓨팅 시스템(1000)은 지피에스(Global Positioning System; GPS)(1120), 스토리지(1170), 마이크(1180), 디램(Dynamic Random Access Memory; DRAM)(1185) 및 스피커(1190)를 포함할 수 있다. 또한, 컴퓨팅 시스템(1000)은 초광대역(Ultra WideBand; UWB)(1210), 무선랜(Wireless Local Area Network; WLAN)(1220) 및 와이맥스(Worldwide Interoperability for Microwave Access; WIMAX)(1230) 등을 이용하여 통신을 수행할 수 있다. 다만, 컴퓨팅 시스템(1000)의 구조 및 인터페이스는 하나의 예시로서 이에 한정되는 것이 아니다.
본 발명은 상관 이중 샘플링 회로를 구비하는 이미지 센서 및 이를 포함하는 전자 기기에 이용될 수 있으며, 컴퓨터, 디지털 카메라, 3차원 카메라, 휴대폰, PDA, 스캐너, 차량용 네비게이션, 비디오 폰, 감시 시스템, 자동 포커스 시스템, 추적 시스템, 동작 감지 시스템, 이미지 안정화 시스템 등에 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 램프 신호를 기초로 픽셀 어레이로부터 제공되는 입력 신호에 포함되는 리셋 성분 및 이미지 성분에 대한 상관 이중 샘플링(Correlated Double Sampling; CDS)을 수행하여 출력 신호를 발생하는 샘플링부; 및
    상기 샘플링부와 연결되고, 상기 램프 신호와 상기 입력 신호의 리셋 성분에 대한 제1 비교 동작이 수행되는 제1 비교 구간 및 상기 램프 신호와 상기 입력 신호의 이미지 성분에 대한 제2 비교 동작이 수행되는 제2 비교 구간에서 각각 활성화되는 타이밍 제어 신호에 기초하여, 상기 출력 신호의 노이즈를 제거하는 타이밍 제어 대역 제한(Timing Controlled Band-Limitation; TCBL)부를 포함하고,
    상기 타이밍 제어 대역 제한부는,
    상기 제1 비교 구간 이전의 제1 프리차지 구간에서 상기 타이밍 제어 신호에 기초하여 제1 프리차지 동작을 수행하고, 상기 제1 비교 구간에서 상기 타이밍 제어 신호 및 상기 제1 프리차지 동작의 결과에 기초하여 상기 출력 신호에 대한 제1 노이즈 제거 동작을 수행하고, 상기 제1 비교 구간과 상기 제2 비교 구간 사이의 제2 프리차지 구간에서 상기 타이밍 제어 신호에 기초하여 제2 프리차지 동작을 수행하며, 상기 제2 비교 구간에서 상기 타이밍 제어 신호 및 상기 제2 프리차지 동작의 결과에 기초하여 상기 출력 신호에 대한 제2 노이즈 제거 동작을 수행하는 상관 이중 샘플링 회로.
  2. 삭제
  3. 삭제
  4. 램프 신호를 기초로 픽셀 어레이로부터 제공되는 입력 신호에 포함되는 리셋 성분 및 이미지 성분에 대한 상관 이중 샘플링(Correlated Double Sampling; CDS)을 수행하여 출력 신호를 발생하는 샘플링부; 및
    상기 샘플링부와 연결되고, 상기 램프 신호와 상기 입력 신호의 리셋 성분에 대한 제1 비교 동작이 수행되는 제1 비교 구간 및 상기 램프 신호와 상기 입력 신호의 이미지 성분에 대한 제2 비교 동작이 수행되는 제2 비교 구간에서 각각 활성화되는 타이밍 제어 신호에 기초하여, 상기 출력 신호의 노이즈를 제거하는 타이밍 제어 대역 제한(Timing Controlled Band-Limitation; TCBL)부를 포함하고,
    상기 샘플링부는 상기 램프 신호와 상기 입력 신호를 비교하여 상기 출력 신호를 발생하는 제1 비교부를 포함하고,
    상기 타이밍 제어 대역 제한부는 상기 출력 신호를 제공하는 상기 제1 비교부의 출력 단자와 연결되며,
    상기 타이밍 제어 대역 제한부는,
    접지 전압과 제1 노드 사이에 연결되는 커패시터;
    상기 타이밍 제어 신호의 반전 신호에 기초하여, 상기 제1 노드를 상기 출력 신호의 논리 하이 레벨과 동일한 전압 레벨을 가지는 제1 전압이 인가되는 제1 전압 단자와 선택적으로 연결하는 제1 스위치; 및
    상기 타이밍 제어 신호에 기초하여, 상기 제1 노드를 상기 제1 비교부의 출력 단자와 선택적으로 연결하는 제2 스위치를 포함하는 것을 특징으로 하는 상관 이중 샘플링 회로.
  5. 램프 신호를 기초로 픽셀 어레이로부터 제공되는 입력 신호에 포함되는 리셋 성분 및 이미지 성분에 대한 상관 이중 샘플링(Correlated Double Sampling; CDS)을 수행하여 출력 신호를 발생하는 샘플링부; 및
    상기 샘플링부와 연결되고, 상기 램프 신호와 상기 입력 신호의 리셋 성분에 대한 제1 비교 동작이 수행되는 제1 비교 구간 및 상기 램프 신호와 상기 입력 신호의 이미지 성분에 대한 제2 비교 동작이 수행되는 제2 비교 구간에서 각각 활성화되는 타이밍 제어 신호에 기초하여, 상기 출력 신호의 노이즈를 제거하는 타이밍 제어 대역 제한(Timing Controlled Band-Limitation; TCBL)부를 포함하고,
    상기 샘플링부는,
    상기 램프 신호와 상기 입력 신호를 비교하여 중간 신호를 발생하는 제1 비교부; 및
    상기 중간 신호와 기준 신호를 비교하여 상기 출력 신호를 발생하는 제2 비교부를 포함하는 것을 특징으로 하는 상관 이중 샘플링 회로.
  6. 제 5 항에 있어서, 상기 타이밍 제어 대역 제한부는,
    상기 중간 신호를 제공하는 상기 제1 비교부의 출력 단자와 연결되는 것을 특징으로 하는 상관 이중 샘플링 회로.
  7. 제 6 항에 있어서, 상기 타이밍 제어 대역 제한부는,
    접지 전압과 제1 노드 사이에 연결되는 커패시터;
    상기 타이밍 제어 신호의 반전 신호에 기초하여, 상기 제1 노드를 상기 중간 신호의 논리 하이 레벨과 동일한 전압 레벨을 가지는 제1 전압이 인가되는 제1 전압 단자와 선택적으로 연결하는 제1 스위치; 및
    상기 타이밍 제어 신호에 기초하여, 상기 제1 노드를 상기 제1 비교부의 출력 단자와 선택적으로 연결하는 제2 스위치를 포함하는 것을 특징으로 하는 상관 이중 샘플링 회로.
  8. 제 5 항에 있어서, 상기 타이밍 제어 대역 제한부는,
    상기 출력 신호를 제공하는 상기 제2 비교부의 출력 단자와 연결되는 것을 특징으로 하는 상관 이중 샘플링 회로.
  9. 제 5 항에 있어서, 상기 타이밍 제어 대역 제한부는,
    상기 중간 신호를 제공하는 상기 제1 비교부의 출력 단자와 연결되는 제1 타이밍 제어 대역 제한 블록; 및
    상기 출력 신호를 제공하는 상기 제2 비교부의 출력 단자와 연결되는 제2 타이밍 제어 대역 제한 블록을 포함하는 것을 특징으로 하는 상관 이중 샘플링 회로.
  10. 입사광을 감지하여 상기 입사광에 상응하는 픽셀 신호들을 발생하는 복수의 단위 픽셀들을 구비하는 픽셀 어레이;
    상기 픽셀 신호들에 대한 상관 이중 샘플링을 수행하여 샘플링 신호들을 발생하는 상관 이중 샘플링부; 및
    상기 샘플링 신호들을 디지털 변환하여 디지털 신호들을 발생하는 아날로그-디지털 변환부를 포함하고,
    상기 상관 이중 샘플링부는 상기 픽셀 어레이의 컬럼 라인들과 각각 연결되는 복수의 상관 이중 샘플링 회로들을 포함하며, 상기 복수의 상관 이중 샘플링 회로들 각각은,
    램프 신호를 기초로 상기 픽셀 신호들 중 제1 픽셀 신호에 포함되는 리셋 성분 및 이미지 성분에 대한 상관 이중 샘플링(Correlated Double Sampling; CDS)을 수행하여 상기 샘플링 신호들 중 제1 샘플링 신호를 발생하는 샘플링부; 및
    상기 샘플링부와 연결되고, 상기 램프 신호와 상기 제1 픽셀 신호의 리셋 성분에 대한 제1 비교 동작이 수행되는 제1 비교 구간 및 상기 램프 신호와 상기 제1 픽셀 신호의 이미지 성분에 대한 제2 비교 동작이 수행되는 제2 비교 구간에서 각각 활성화되는 타이밍 제어 신호에 기초하여, 상기 제1 샘플링 신호의 노이즈를 제거하는 타이밍 제어 대역 제한(Timing Controlled Band-Limitation; TCBL)부를 포함하며,
    상기 타이밍 제어 대역 제한부는,
    상기 제1 비교 구간 이전의 제1 프리차지 구간에서 상기 타이밍 제어 신호에 기초하여 제1 프리차지 동작을 수행하고, 상기 제1 비교 구간에서 상기 타이밍 제어 신호 및 상기 제1 프리차지 동작의 결과에 기초하여 상기 제1 샘플링 신호에 대한 제1 노이즈 제거 동작을 수행하고, 상기 제1 비교 구간과 상기 제2 비교 구간 사이의 제2 프리차지 구간에서 상기 타이밍 제어 신호에 기초하여 제2 프리차지 동작을 수행하며, 상기 제2 비교 구간에서 상기 타이밍 제어 신호 및 상기 제2 프리차지 동작의 결과에 기초하여 상기 제1 샘플링 신호에 대한 제2 노이즈 제거 동작을 수행하는 이미지 센서.
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