KR20130074286A - 이미지 센서 및 이를 포함하는 이미지 처리 시스템 - Google Patents

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KR20130074286A
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Abstract

이미지 센서는 델타-시그마 아날로그-디지털 변환기 및 전압 조절 회로를 포함한다. 델타-시그마 아날로그-디지털 변환기는 유닛 픽셀로부터 출력된 아날로그 신호에 대한 델타-시그마 변조를 수행하는 델타-시그마 변조기를 구비하며 아날로그 신호를 디지털 신호로 변환한다. 전압 조절 회로는 델타-시그마 변조기에 포함되는 적어도 하나의 인버터와 동일한 구조의 레플리카 인버터를 구비하고 레플리카 인버터에 흐르는 전류에 기초하여 상기 적어도 하나의 인버터에 제공되는 공급 전원과 입력 전압을 조절한다.

Description

이미지 센서 및 이를 포함하는 이미지 처리 시스템{Image sensor and image processing system including the same}
본 발명은 이미지 처리 분야에 관한 것으로, 보다 상세하게는 이미지 센서 및 이를 포함하는 이미지 처리 시스템에 관한 것이다.
다양한 디지털 신호 처리 시스템들은 디지털 신호 처리를 위하여 아날로그 신호를 디지털 신호들로 변환하는 신호 변환 장치들을 필요로 한다. 이러한 신호 변환 장치들로써 아날로그-디지털 변환기가 사용된다. 상기 아날로그-디지털 변환기를 구현하기 위하여 하드웨어의 복잡성과 공정 산포에 따라 성능 변화가 심하다.
본 발명의 일 목적은 공정 산포 변화에도 일정한 성능을 나타낼 수 있는 이미지 센서를 제공하는데 있다.
본 발명의 일 목적은 상기 이미지 센서를 포함하는 이미지 처리 시스템을 제공하는데 있다.
상술한 본 발명의 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른 이미지 센서는 델타-시그마 아날로그-디지털 변환기 및 전압 조절 회로를 포함한다. 상기 델타-시그마 아날로그-디지털 변환기는 유닛 픽셀로부터 출력된 아날로그 신호에 대한 델타-시그마 변조를 수행하는 델타-시그마 변조기를 구비하며 상기 아날로그 신호를 디지털 신호로 변환한다. 상기 전압 조절 회로는 델타-시그마 변조기에 포함되는 적어도 하나의 인버터와 동일한 구조의 레플리카 인버터를 구비하고 상기 레플리카 인버터에 흐르는 전류에 기초하여 상기 적어도 하나의 인버터에 제공되는 공급 전원과 입력 전압을 조절한다.
실시예에 있어서, 상기 전압 조절 회로는 상기 레플리카 인버터에 흐르는 전류가 변환된 제1 감지 전압과 제2 감지 전압을 감지하여 출력 감지 신호를 제공하는 감지 회로; 상기 감지 신호와 제1 기준 전압을 비교하여 조절된 공급 전원으로 제공하는 제1 비교기; 및 상기 제2 감지 전압과 제2 기준 전압을 비교하여 조절된 입력 전압으로 제공하는 제2 비교기를 더 포함할 수 있다.
상기 레플리카 인버터는 상기 조절된 공급 전원에 연결되는 소스 및 상기 조절된 입력 전압을 수신하는 게이트를 구비하는 피모스 트랜지스터; 상기 피모스 트랜지스터의 드레인에 연결되는 제1 저항; 및 상기 저항에 연결되는 드레인, 상기 조절된 입력 전압을 수신하는 게이트 및 접지 전압에 연결되는 소스를 구비하는 엔모스 트랜지스터를 포함할 수 있다.
상기 피모스 트랜지스터의 드레인에서 상기 제1 감지 전압이 제공되고, 상기 엔모스 트랜지스터의 드레인에서 상기 제2 감지 전압이 제공될 수 있다.
상기 감지 회로는 양의 입력 단자로 상기 제1 감지 전압을 수신하고, 음의 입력 단자는 출력 단자와 연결되는 제1 연산 증폭기; 양의 입력 단자로 상기 제2 감지 전압을 수신하고, 음의 입력 단자는 출력 단자와 연결되는 제2 연산 증폭기; 및 상기 제1 연산 증폭기의 출력 단자와 제2 저항을 통하여 연결되는 음의 입력 단자, 상기 제2 연산 증폭기의 출력 단자와 제3 저항을 통하여 연결되는 양의 입력 단자 및 상기 음의 입력 단자와 제4 저항을 통하여 연결되는 출력 단자를 구비하는 제3 연산 증폭기를 포함할 수 있다. 상기 제1 연산 증폭기의 음의 입력 단자와 상기 제2 연산 증폭기의 음의 입력 단자는 제5 저항을 통하여 연결되고, 상기 제3 연산 증폭기의 양의 입력 단자는 제6 저항을 통하여 접지 전압과 연결되고, 상기 제3 연산 증폭기의 출력 단자에서 상기 출력 감지 신호가 제공될 수 있다.
상기 제2 저항과 상기 제3 저항의 저항값은 서로 동일하고, 상기 제5 저항과 상기 제6 저항의 저항값은 서로 동일하고, 상기 제5 저항의 저항값은 상기 제2 저항의 저항값의 두 배일 수 있다.
상기 엔모스 트랜지스터는 상기 조절된 입력 전압에 응답하여 새츄레이션 영역에서 동작할 수 있다.
실시예에 있어서, 상기 이미지 센서는 상기 공급 전원과 상기 입력 전압의 레벨을 일정하게 유지시켜 상기 델타-시그마 아날로그-디지털 변환기에 제공하는 레귤레이터부를 더 포함할 수 있다.
상기 레귤레이터부는 상기 공급 전원의 레벨을 일정하게 유지시켜 상기 델타-시그마 변조기에 포함되는 적어도 하나의 인버터에 제공하는 제1 레귤레이터; 및 상기 입력 전압의 레벨을 일정하게 유지시켜 델타-시그마 변조기에 포함되는 적어도 하나의 인버터에 입력 전압으로 제공하는 제2 레귤레이터를 포함할 수 있다.
실시예에 있어서, 델타-시그마 아날로그-디지털 변환기는 상기 델타-시그마 변조기의 출력에 연결되어 상기 디지털 신호를 제공하는 디지털 필터를 더 포함할 수 있다.
실시예에 있어서, 상기 델타-시그마 변조기는 각각이 인버터를 구비하고 캐스케이드 접속된 복수의 스위치드-커패시터 적분기들을 포함하고, 상기 복수의 스위치드 커패시터 적분기들은 제1 클럭 페이즈에서 자신의 입력 신호에 대한 샘플링 동작을 수행하고, 제2 클럭 페이즈에서 상기 자신의 인버터를 이용하여 적분 동작을 수행할 수 있다.
상기 복수의 스위치드 커패시터 적분기들 각각은 리셋 동작시마다 자신의 인버터의 입력의 전압을 일정한 리셋 전압으로 리셋시킬 수 있다.
상술한 본 발명의 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른 이미지 처리 시스템은 이미지 센서 및 상기 이미지 센서로부터 출력된 신호를 처리하기 위한 프로세서를 포함한다. 상기 이미지 센서는 델타-시그마 아날로그-디지털 변환기 및 전압 조절 회로를 포함한다. 상기 델타-시그마 아날로그-디지털 변환기는 유닛 픽셀로부터 출력된 아날로그 신호에 대한 델타-시그마 변조를 수행하는 델타-시그마 변조기를 구비하며 상기 아날로그 신호를 디지털 신호로 변환한다. 상기 전압 조절 회로는 델타-시그마 변조기에 포함되는 적어도 하나의 인버터와 동일한 구조의 레플리카 인버터를 구비하고 상기 레플리카 인버터에 흐르는 전류에 기초하여 상기 적어도 하나의 인버터에 제공되는 공급 전원과 입력 전압을 조절한다.
따라서 본 발명의 실시예들에 따르면 델타-시그마 아날로그-디지털 변환기의 델타-시그마 변조기에 포함되는 인버터들과 동일한 구조의 레플리카 인버터를 구비하는 전압 조절 회로를 구비하여 인버터에 흐르는 전류가 PVT에 상관없이 일정하도록 공급 전원과 입력 전압을 조절하는 역할을 수행할 수 있다.
도 1은 본 발명의 일 실시예에 따른 이미지 센서를 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 도 1의 복수의 델타-시그마 아날로그-디지털 변환기들 중 하나의 구성을 나타내는 블록도이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 도 2의 델타-시그마 변조기의 구성을 나타내는 회로도이다.
도 4는 도 3의 델타-시그마 변조기에 포함되는 인버터들 중 하나를 나타낸다.
도 5는 도 3의 델타-시그마 변조기에 포함되는 스위치들에 인가되는 리셋 신호와 클럭 신호들을 나타낸다.
도 6은 본 발명의 일 실시예에 따른 도 1의 전압 조절 회로의 구성을 나타내는 블록도이다.
도 7은 본 발명의 일 실시예에 따른 도 6의 감지 회로의 구성을 나타내는 회로도이다.
도 8은 도 1의 레귤레이터부의 제1 레귤레이터 및 제2 레귤레이터 중 하나의 구성을 나타낸다.
도 9는 본 발명의 일 실시예에 따른 이미지 센서의 블럭도를 나타낸다.
도 10은 본 발명의 실시 예에 따른 아날로그 디지털 변환기와 상관 이중 샘플링 회로를 포함하는 도 9의 이미지 센서의 블럭도를 나타낸다.
도 11은 본 발명의 다른 실시 예에 따른 아날로그 디지털 변환기와 상관 이중 샘플링 회로를 포함하는 도 9의 이미지 센서의 블럭도를 나타낸다.
도 12는 본 발명의 일 실시예에 따른 3차원 이미지 센서를 카메라에 응용한 예를 나타내는 블록도이다.
도 13은 본 발명의 일 실시예에 따른 이미지 센서를 이미지 처리 시스템에 응용한 예를 나타내는 블록도이다.
도 14는 도 13의 이미지 처리 시스템에서 사용되는 인터페이스의 일 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일하거나 유사한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 이미지 센서를 나타내는 블록도이다.
도 1을 참조하면, 이미지 센서(10)는 전압 조절 회로(100), 레귤레이터부(400) 및 아날로그-디지털 변환부(500)를 포함할 수 있다.
레귤레이터부(400)는 제1 레귤레이터(410) 및 제2 레귤레이터(420)를 포함할 수 있고, 아날로그-디지털 변환부(500)는 칼럼 방향으로 병렬로 배치된(column-parallel) 복수의 델타-시그마 아날로그-디지털 변환기들(510~5n0)을 포함할 수 있다. 도 1에서는 이미지 센서(10)에 포함되는 구성요소들 중 본 실시예를 설명하기 위한 구성요소들을 도시한 것으로 도시되지 않은 구성요소들도 포함될 수 있다.
전압 조절 회로(100)는 조절된 공급 전원(VDDC)과 조절된 입력 전압(VCMC)을 제공한다. 제1 레귤레이터(410)는 조절된 공급 전원(VDDC)의 레벨을 일정하게 유지하여 레귤레이티드(regulated) 공급 전압(VDDR)으로서 아날로그-디지털 변환부(500)에 제공하고, 제2 레귤레이터(420)는 조절된 입력 전압(VCMC)의 레벨을 일정하게 유지하여 레귤레이티드 입력 전압(VCMR)으로서 아날로그-디지털 변환부(500)에 제공한다.
아날로그-디지털 변환부(500)에 포함되는 델타-시그마 변조기(도 3의 600 참조)는 유닛 픽셀로부터 출력되는 아날로그 신호(VIN)에 대한 델타-시그마 변조를 수행하며, 복수의 델타-시그마 아날로그-디지털 변환기들(510~5n0) 각각은 상기 아날로그 신호(VIN)를 디지털 신호로 변환한다. 전압 조절 회로(100)는 델타-시그마 변조기(도 3의 600 참조)에 포함되는 적어도 하나의 인버터와 동일한 구조의 레플리카 인버터(도 6의 110)를 구비하고 상기 레플리카 인버터를 통하여 흐르는 전류에 기초하여 델타-시그마 변조기(도 3의 600 참조)에 포함되는 적어도 하나의 인버터에 제공되는 공급 전원(VDDC)과 입력 전압(VCMC)을 조절한다.
도 2는 본 발명의 일 실시예에 따른 도 1의 복수의 델타-시그마 아날로그-디지털 변환기들 중 하나의 구성을 나타내는 블록도이다.
도 2를 참조하면, 델타-시그마 아날로그-디지털 변환기(510)는 델타-시그마 변조기(600) 및 디지털 필터(700)를 포함하여 구성될 수 있다.
델타-시그마 변조기(600)는 입력되는 아날로그 신호(VIN)에 대하여 델타-시그마 변조를 수행하여 N 비트의 코드 스트림(OUT)을 생성한다. 디지털 필터(700)는 상기 N 비트의 코드 스트림(OUT)에 대하여 저역 통과 디지털 필터를 적용하여 고주파 잡음을 감쇠시키거나 또는 데시메이션 필터(decimation filter)를 이용하여 디지털 출력 데이터(DOUT)의 전송 속도를 낮출 수 있다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 도 2의 델타-시그마 변조기의 구성을 나타내는 회로도이다.
도 3을 참조하면, 델타-시그마 변조기(600)는 제1 스위치드 커패시터 적분기(610), 제2 스위치드 커패시터 적분기(630), 제3 스위치드 커패시터 적분기(650), 비교 회로(670), 합산 회로(680) 및 전압 공급 회로(695)를 포함하여 구성될 수 있다. 즉 델타-시그마 변조기(600)는 각각이 인버터(611, 631, 651)를 구비하고 캐스케이드 연결된 복수의 스위치드-커패시터 적분기들(610, 630, 650)을 포함한다.
제1 스위치드 커패시터 적분기(610)는 인버터(611), 복수의 스위치들(612~618) 및 복수의 커패시터들(621~623)을 포함한다. 스위치(612)는 아날로그 입력 전압(VIN)과 노드(N11) 사이에 연결되고, 제1 지연 클럭 신호(P1D)에 응답하여 스위칭된다. 스위치(613)는 노드(N11)와 전압 공급 회로(695)가 연결되는 노드(N16) 사이에 연결되고, 제2 지연 클럭 신호(P2D)에 응답하여 스위칭된다. 스위치(614)는 레귤레이티드 입력 전압(VCMR)이 인가되는 단자와 노드(N12) 사이에 연결되고, 제1 클럭 신호(P1)에 응답하여 스위칭된다. 스위치(615)는 노드(N12)와 노드(N14) 사이에 연결되고, 제2 클럭 신호(P2)에 응답하여 스위칭된다. 스위치(616)는 노드(N14)와 노드(N15) 사이에 연결되고, 리셋 신호(RST)에 응답하여 스위칭된다. 스위치(617)는 노드(N13)와 노드(N15) 사이에 연결되고, 리셋 신호(RST)에 응답하여 스위칭된다. 스위치(618)는 노드(N13)와 노드(N14) 사이에 연결되고, 제1 지연 클럭 신호(P1D)에 응답하여 스위칭된다. 커패시터(621)는 노드(N11)와 노드(N12) 사이에 연결되어 샘플링 커패시터로서 동작한다. 커패시터(622)는 노드(N12)와 노드(13) 사이에 연결되어 커플링 커패시터로서 동작한다. 커패시터(623)는 노드(N14)와 노드(N15) 사이에 연결되고, 적분 커패시터로서 동작한다.
제2 스위치드 커패시터 적분기(630)는 인버터(631), 복수의 스위치들(632~638) 및 복수의 커패시터들(641~643)을 포함한다. 스위치(632)는 인버터(611)의 출력인 노드(N15)와 노드(N21) 사이에 연결되고, 제1 지연 클럭 신호(P1D)에 응답하여 스위칭된다. 스위치(633)는 노드(N21)와 레귤레이티드 입력 전압(VCMR)이 인가되는 단자 사이에 연결되고, 제2 지연 클럭 신호(P2D)에 응답하여 스위칭된다. 스위치(634)는 레귤레이티드 입력 전압(VCMR)이 인가되는 단자와 노드(N22) 사이에 연결되고, 제1 클럭 신호(P1)에 응답하여 스위칭된다. 스위치(635)는 노드(N22)와 노드(N24) 사이에 연결되고, 제2 클럭 신호(P2)에 응답하여 스위칭된다. 스위치(636)는 노드(N24)와 노드(N25) 사이에 연결되고, 리셋 신호(RST)에 응답하여 스위칭된다. 스위치(637)는 노드(N23)와 노드(N25) 사이에 연결되고, 리셋 신호(RST)에 응답하여 스위칭된다. 스위치(638)는 노드(N23)와 노드(N24) 사이에 연결되고, 제1 지연 클럭 신호(P1D)에 응답하여 스위칭된다. 커패시터(641)는 노드(N21)와 노드(N22) 사이에 연결되어 샘플링 커패시터로서 동작한다. 커패시터(642)는 노드(N22)와 노드(N23) 사이에 연결되어 커플링 커패시터로서 동작한다. 커패시터(643)는 노드(N24)와 노드(N25) 사이에 연결되고, 적분 커패시터로서 동작한다.
제3 스위치드 커패시터 적분기(650)는 인버터(651), 복수의 스위치들(652~658) 및 복수의 커패시터들(661~663)을 포함한다. 스위치(652)는 인버터(631)의 출력인 노드(N25)와 노드(N31) 사이에 연결되고, 제1 지연 클럭 신호(P1D)에 응답하여 스위칭된다. 스위치(653)는 노드(N31)와 레귤레이티드 입력 전압(VCMR)이 인가되는 단자 사이에 연결되고, 제2 지연 클럭 신호(P2D)에 응답하여 스위칭된다. 스위치(654)는 레귤레이티드 입력 전압(VCMR)이 인가되는 단자와 노드(N32) 사이에 연결되고, 제1 클럭 신호(P1)에 응답하여 스위칭된다. 스위치(655)는 노드(N32)와 노드(N34) 사이에 연결되고, 제2 클럭 신호(P2)에 응답하여 스위칭된다. 스위치(656)는 노드(N34)와 노드(N35) 사이에 연결되고, 리셋 신호(RST)에 응답하여 스위칭된다. 스위치(657)는 노드(N33)와 노드(N35) 사이에 연결되고, 리셋 신호(RST)에 응답하여 스위칭된다. 스위치(658)는 노드(N33)와 노드(N34) 사이에 연결되고, 제1 지연 클럭 신호(P1D)에 응답하여 스위칭된다. 커패시터(661)는 노드(N31)와 노드(N32) 사이에 연결되어 샘플링 커패시터로서 동작한다. 커패시터(662)는 노드(N32)와 노드(N33) 사이에 연결되어 커플링 커패시터로서 동작한다. 커패시터(663)는 노드(N34)와 노드(N35) 사이에 연결되고, 적분 커패시터로서 동작한다.
전압 공급 회로(695)는 스위치들(696, 697)을 포함한다. 스위치(696)는 전압(VH)이 인가되는 단자와 노드(N16) 사이에 연결되어, 비교 회로(670)에서 출력되는 비트 스트림(FO)에 응답하여 스위칭된다. 스위치(697)는 전압(VL)이 인가되는 단자와 노드(N16) 사이에 연결되고, 비교 회로(670)에서 출력되는 코드 스트림(FO)에 응답하여 스위치(696)와 상보적으로 스위칭된다.
합산회로(680)는 복수의 스위치들(681~687) 및 복수의 커패시터들(688~690)을 포함한다. 스위치(681)는 노드(N35)와 노드(N41) 사이에 연결되고, 제2 지연 클럭 신호(P2D)에 응답하여 스위칭된다. 스위치(682)는 레귤레이티드 입력 전압(VCMR)이 인가되는 단자와 노드(N41) 사이에 연결되고, 제1 지연 클럭 신호(P1D)에 응답하여 스위칭된다. 스위치(683)는 레귤레이티드 입력 전압(VCMR)이 인가되는 단자와 노드(N42) 사이에 연결되고, 제1 클럭 신호(P1)에 응답하여 스위칭된다. 스위치(684)는 노드(N15)와 노드(N43) 사이에 연결되고, 제2 지연 클럭 신호(P2D)에 응답하여 스위칭된다. 스위치(685)는 레귤레이티드 입력 전압(VCMR)이 인가되는 단자와 노드(N43) 사이에 연결되고 제1 지연 클럭 신호(P1D)에 응답하여 스위칭된다. 스위치(686)는 노드(N25)와 노드(N44) 사이에 연결되고, 제2 지연 클럭 신호(P2D)에 응답하여 스위칭된다. 스위치(687)는 레귤레이티드 입력 전압(VCMR)이 인가되는 단자와 노드(N44) 사이에 연결되고 제1 지연 클럭 신호(P1D)에 응답하여 스위칭된다. 커패시터(688)는 노드(N43)와 노드(N42) 사이에 연결된다. 커패시터(689)는 노드(N44)와 노드(N42) 사이에 연결된다. 커패시터(690)는 노드(N41)와 노드(N42) 사이에 연결된다. 커패시터들(688, 689, 690)은 샘플링 커패시터로서 동작한다.
비교 회로(670)는 래치드(latched) 비교기(671) 및 스위치들(672, 673)을 포함한다. 스위치(672)는 노드(N42)와 노드(N51) 사이에 연결되고, 제2 클럭 신호(P2)에 응답하여 스위칭된다. 스위치(673)는 노드(N51)와 접지 전압(VSS) 사이에 연결되고 리셋 신호(RST)에 응답하여 스위칭된다. 래치드(latched) 비교기(671)의 양의 입력 단자는 노드(N51)에 연결되고 음의 입력 단자에는 레귤레이티드 입력 전압(VCMR)이 인가된다. 또한 래치드(latched) 비교기(671)의 음의 출력 단자에서는 N 비트의 코드 스트림(OUT)을 출력하고, 양의 출력 단자에서는 코드 스트림(FO)을 출력한다. 또한 래치드(latched) 비교기(671)는 제1 클럭 신호(P1)에 동기되어 동작한다.
도 4는 도 3의 델타-시그마 변조기에 포함되는 인버터들 중 하나를 나타낸다.
도 4를 참조하면, 인버터(611)는 레귤레이티드 공급 전압(VDDR)과 접지 전압(VSS) 사이에 캐스코드 방식으로 연결되는 피모스 트랜지스터(6111)와 엔모스 트랜지스터(6113)를 포함할 수 있다.
도 5는 도 3a 및 도 3b의 델타-시그마 변조기에 포함되는 스위치들에 인가되는 리셋 신호와 클럭 신호들을 나타낸다.
도 5에서 리셋 신호(RST)가 활성화되는 경우를 리셋 모드라 하고, 제1 클럭 신호(P1)와 제1 지연 클럭 신호(P1D)가 활성화되는 경우를 제1 클럭 페이즈라 하고, 제2 클럭 신호(P2)와 제2 지연 클럭 신호(P2D)가 활성화되는 경우를 제2 클럭 페이즈라 한다. 또한 제1 클럭 신호(P1)와 제1 지연 클럭 신호(P1D)는 제2 클럭 신호(P2)와 제2 지연 클럭 신호(P2D)와 활성화 구간이 서로 중복되는 않는 non-overlapping 신호들이다.
이하 도 3a 내지 도 5를 참조하여 본 발명의 실시예에 따른 델타-시그마 변조기(600)의 동작을 설명한다.
리셋 모드에서 리셋 신호(RST)가 제1 로직 레벨(하이 레벨)로 활성화되면, 스위치들(616, 617, 636, 637, 656, 657, 673)이 온(on) 되어, 인버터들(611, 631, 651)은 입력단과 출력단이 서로 연결되어 인버터들(611, 631, 651) 각각은 오프셋 전압으로 리셋된다. 또한 래치드 비교기(671)의 양의 출력 단자는 접지 전압(VSS)으로 리셋된다.
제1 스위치드 커패시터 적분기(610)는 제1 클럭 신호(P1) 또는 제1 지연 클럭 신호(P1D)가 제1 로직 레벨(하이 레벨)로 활성화되는 제1 클럭 페이즈(또는 샘플링 모드)에서 샘플링 동작을 수행하고, 제2 클럭 신호(P2) 또는 제2 지연 클럭 신호(P2D)가 제1 로직 레벨(하이 레벨)로 활성화되는 제2 클럭 페이즈(또는 적분 모드)에서 증폭 동작 및 또는 적분 동작(이하 적분 동작)을 수행한다. 샘플링 모드에서 스위치들(612, 614, 616)이 닫히므로 아날로그 입력 신호(VIN)와 레귤레이티드 입력 전압(VCMR)의 차이에 해당하는 전압이 커패시터(621)에 샘플링되고, 커패시터(623)는 노드(N13)와 노드(N15) 사이에 연결된다. 즉 커패시터(623)는 인버터(611)의 입력단과 출력단 사이에 연결된다. 적분 모드에서 스위치들(613, 615)이 닫히므로 인버터(611)는 커패시터들(621, 622, 623)을 이용하여 커패시터(621)에 샘플링된 전압을 적분하고 적분된 전압을 제1 출력 신호(FF1)로서 출력한다.
제2 스위치드 커패시터 적분기(630)는 제1 클럭 신호(P1) 또는 제1 지연 클럭 신호(P1D)가 제1 로직 레벨(하이 레벨)로 활성화되는 제1 클럭 페이즈(또는 샘플링 모드)에서 샘플링 동작을 수행하고, 제2 클럭 신호(P2) 또는 제2 지연 클럭 신호(P2D)가 제1 로직 레벨(하이 레벨)로 활성화되는 제2 클럭 페이즈(또는 적분 모드)에서 증폭 동작 및 또는 적분 동작(이하 적분 동작)을 수행한다. 샘플링 모드에서 스위치들(632, 634, 636)이 닫히므로 제1 출력 신호(FF1)와 레귤레이티드 입력 전압(VCMR)의 차이에 해당하는 전압이 커패시터(641)에 샘플링되고, 커패시터(643)는 노드(N23)와 노드(N25) 사이에 연결된다. 즉 커패시터(643)는 인버터(631)의 입력단과 출력단 사이에 연결된다. 적분 모드에서 스위치들(633, 635)이 닫히므로 인버터(631)는 커패시터들(641, 642, 643)을 이용하여 커패시터(641)에 샘플링된 전압을 적분하고 적분된 전압을 제2 출력 신호(FF2)로서 출력한다.
제3 스위치드 커패시터 적분기(650)는 제1 클럭 신호(P1) 또는 제1 지연 클럭 신호(P1D)가 제1 로직 레벨(하이 레벨)로 활성화되는 제1 클럭 페이즈(또는 샘플링 모드)에서 샘플링 동작을 수행하고, 제2 클럭 신호(P2) 또는 제2 지연 클럭 신호(P2D)가 제1 로직 레벨(하이 레벨)로 활성화되는 제2 클럭 페이즈(또는 적분 모드)에서 증폭 동작 및 또는 적분 동작(이하 적분 동작)을 수행한다. 샘플링 모드에서 스위치들(652, 654, 656)이 닫히므로 제2 출력 신호(FF2)와 레귤레이티드 입력 전압(VCMR)의 차이에 해당하는 전압이 커패시터(661)에 샘플링되고, 커패시터(663)는 노드(N33)와 노드(N35) 사이에 연결된다. 즉 커패시터(663)는 인버터(651)의 입력단과 출력단 사이에 연결된다. 적분 모드에서 스위치들(653, 655)이 닫히므로 인버터(651)는 커패시터들(661, 662, 663)을 이용하여 커패시터(661)에 샘플링된 전압을 적분하고 적분된 전압을 제3 출력 신호(FF3)로서 출력한다.
제1 클럭 페이즈에서 스위치들(682, 683, 685, 687)이 닫히므로 커패시터들(688, 689, 690)의 양단에는 레귤레이티드 입력 전압(VCMR)이 인가되므로 커패시터들(688, 689, 690)은 리셋된다. 제2 클럭 페이즈에서 스위치들(681, 684, 686)이 닫히므로 제1 출력 전압(FF1)은 커패시터(688)에 샘플링된 후 노드(N42)로 전송되고, 제2 출력 전압(FF2)은 커패시터(689)에 샘플링된 후 노드(N42)로 전송되고, 제3 출력 전압(FF3)은 커패시터(690)에 샘플링된 후 노드(N42)로 전송된다. 즉 제2 클럭 페이즈에서 제1 내지 제3 출력 전압들(FF1, FF2, FF3)이 노드(N42)에서 합산되고 래치드 비교기(671)는 노드(N42)의 전압과 레귤레이티드 입력 전압(VCMR)을 비교하여 N 비트 코드 스트림(OUT, FO)을 출력한다.
전압 공급 회로(695)의 스위치(696)는 N 비트 코드 스트림(FO)이 하이 레벨과 로우 레벨 중 어느 하나일 때, 제1 전압(VH)을 노드(N16)로 제공하고, 전압 공급 회로(695)의 스위치(697)는 N 비트 코드 스트림(FO)이 하이 레벨과 로우 레벨 중 다른 하나일 때 제2 전압(VL)을 노드(N16)로 제공한다. 즉 스위치들(696, 697)은 서로 상보적으로 동작한다. 또한 전압 공급 회로(695)는 커패시터(621)에 샘플링된 전압의 레벨을 쉬프트하기 위한 레벨 쉬프터의 기능을 수행할 수 있다.
즉 복수의 스위치드-커패시터 적분기들(610, 630, 650)은 제1 클럭 페이즈에서 자신의 입력 신호에 대한 샘플링 동작을 수행하고, 제2 클럭 페이즈에서 자신의 인버터를 이용하여 적분 동작을 수행할 수 있다. 또한 스위치드-커패시터 적분기들(610, 630, 650)은 리셋 모드에서 자신의 인버터의 입력 단자의 전압을 일정한 리셋 전압으로 리셋시킬 수 있다.
도 6은 본 발명의 일 실시예에 따른 도 1의 전압 조절 회로의 구성을 나타내는 블록도이다.
도 6의 전압 조절 회로(100)를 인버터를 기반으로 하는 일반적인 회로들에 적용되어 PVT에 따른 성능 차이를 감소시킬 수 있다.
도 6을 참조하면, 전압 조절 회로(100)는 레플리카 인버터(110), 감지 회로(120), 제1 비교기(130) 및 제2 비교기(140)를 포함하여 구성될 수 있다. 레플리카 인버터(110)는 도 3의 델타-시그마 변조기(600)에 포함되는 인버터들(611, 631, 651)과 동일한 구조를 갖을 수 있다. 즉 레플리카 인버터(110)는 피모스 트랜지스터(111) 엔모스 트랜지스터(112) 및 저항(113, R1)을 포함한다. 피모스 트랜지스터(111)는 조절된 공급 전원(VDDC)에 연결되는 소스, 노드(N1)에서 저항(113)에 연결되는 드레인 및 조절된 입력 전압(VCMC)이 인가되는 게이트를 구비한다. 엔모스 트랜지스터(112)는 노드(N2)에서 저항(113)에 연결되는 드레인, 접지 전압(VSS)에 연결되는 소스 및 조절된 입력 전압(VCMC)이 인가되는 게이트를 구비한다. 피모스 트랜지스터(111)의 드레인과 엔모스 트랜지스터(112)의 드레인에는 저항(113)이 연결되고 저항(113)의 양단에서는 제1 감지 전압(VS1)과 제2 감지 전압(VS2)이 제공된다. 제1 감지 전압(VS1)과 제2 감지 전압(VS2)은 레플리카 인버터(110)를 통하여 흐르는 전류를 감지하기 위한 것이다. 감지 회로(120)는 제1 감지 전압(VS1)과 제2 감지 전압(VS2)에 기초하여 레플리카 인버터(110)를 통하여 흐르는 전류를 감지하고, 감지된 전류를 전압으로 변환하여 출력 감지 신호(SOUT)로서 제1 비교기(130)에 제공한다. 즉 감지 회로(120)는 레플리카 인버터(110)에 흐르는 전류가 변환된 제1 감지 전압(VS1)과 제2 감지 전압(VS2)을 감지하여 출력 감지 신호(SOUT)를 제공할 수 있다.
제1 비교기(130)는 출력 감지 신호(SOUT)와 제1 기준 전압(REF1)을 비교하여 그 비교결과에 따라 조절된 공급 전원(VDDC)의 레벨을 조절하여 레플리카 인버터(111)의 피모스 트랜지스터(111)의 소스와 제1 레귤레이터(410)에 제공된다. 예를 들어, 출력 감지 신호(SOUT)의 레벨이 제1 기준 전압(REF1) 보다 낮은 경우에는 제1 비교기(130)는 조절된 공급 전원(VDDC)의 레벨이 증가되도록 한다. 조절된 공급 전원(VDDC)의 레벨이 증가하면, 저항(R1)의 양단의 전압 차이에 해당하는 출력 감지 신호(SOUT)의 레벨이 증가하게 된다. 또한 예를 들어, 출력 감지 신호(SOUT)의 레벨이 제1 기준 전압(REF1) 보다 높은 경우에는 제1 비교기(130)는 조절된 공급 전원(VDDC)의 레벨이 감소되도록 한다. 조절된 공급 전원(VDDC)의 레벨이 감소하면, 저항(R1)의 양단의 전압 차이에 해당하는 출력 감지 신호(SOUT)의 레벨이 감소하게 된다.
제2 비교기(140)는 제2 감지 전압(VS2)과 제2 기준 전압(REF2)을 비교하고 그 비교 결과에 따라 조절된 입력 전압(VCMC)의 레벨을 조절하여 레플리카 인버터(110)의 피모스 트랜지스터(111)와 엔모스 트랜지스터(112)의 게이트와 제2 레귤레이터(420)에 제공한다. 예를 들어, 제2 감지 전압(VS2)의 레벨이 제2 기준 전압(REF2) 보다 높으면, 제2 비교기(140)는 조절된 입력 전압(VCMC)의 레벨을 증가시킨다. 조절된 입력 전압(VCMC)의 레벨이 증가되면, 엔모스 트랜지스터(112)의 게이트-소스 전압이 증가하여 제2 감지 전압(VS2)의 레벨이 감소하게 된다. 예를 들어, 제2 감지 전압(VS2)의 레벨이 제2 기준 전압(REF2) 보다 낮으면, 제2 비교기(140)는 조절된 입력 전압(VCMC)의 레벨을 감소시킨다. 조절된 입력 전압(VCMC)의 레벨이 감소하면, 엔모스 트랜지스터(112)의 게이트-소스 전압이 감소하여 제2 감지 전압(VS2)의 레벨이 증가하게 된다. 즉 제2 비교기(140)는 제2 감지 전압(VS2)과 제2 기준 전압(REF2)의 차이에 따라 조절된 입력 전압(VCMC)의 레벨을 조절하여 엔모스 트랜지스터(112)가 새츄레이션 영역에서 동작하도록 하여 엔모스 트랜지스터(112)에는 프로세스, 전압 및 온도(process, voltage, temperature, 이하 PVT)에 상관없이 일정한 전류가 흐르도록 할 수 있다.
도 7은 본 발명의 일 실시예에 따른 도 6의 감지 회로의 구성을 나타내는 회로도이다.
도 7을 참조하면, 감지 회로(120)는 연산 증폭기들(121, 122, 123) 및 저항들(124, 125, 126, 127, 128)을 포함하여 구성될 수 있다.
연산 증폭기(121)의 양의 입력 단자에는 제1 감지 전압(VS1)이 입력되고, 음의 입력 단자에는 저항(124, R4)이 연결되고, 출력단자가 피드백된다. 연산 증폭기(122)의 양의 입력 단자에는 제2 감지 전압(VS2)이 입력되고, 음의 입력 단자에는 저항(124)이 연결되고, 출력 단자가 피드백된다. 저항(124)은 노드들(N4, N6) 사이에 연결된다. 노드들(N3, N7) 사이에는 저항(R2, 125)이 연결된다. 노드들(N6, N9) 사이에는 저항(127, R2)이 연결된다. 연산 증폭기(123)의 음의 입력 단자에는 노드(N7)가 연결되고 양의 입력 단자에는 노드(N9)가 연결되고, 출력 단자는 노드(N8)에 연결된다. 즉 연산 증폭기(123)의 출력 단자와 음의 입력 단자에는 저항(126, R3)이 연결되고 출력 단자에서는 출력 감지 신호(SOUT)를 제공한다. 저항(128, R3)은 연산 증폭기(123)의 양의 입력 단자와 접지 전압(VSS) 사이에 연결된다. 여기서 저항들(125, 127)은 동일한 저항값(R2)을 갖고, 저항들(126, 128)은 동일한 저항값(R3)을 갖을 수 있다. 또한 저항(126)의 저항값은 저항(125)의 저항값의 두 배일 수 있다. 즉 출력 감지 신호(SOUT)의 전압은 도 6의 저항(113) 양단의 전압차이에 두 배에 해당할 수 있다. 예를 들어, 도 6의 저항(113) 양단의 전압 차이가 165mV인 경우, 출력 감지 신호(SOUT)는 330mV일 수 있고, PVT의 변화에도 레플리카 인버터(110)에 일정한 전류가 흐르도록 하기 위하여 제1 기준 전압은 330mV일 수 있다. 또한 제2 기준 전압(REF2)은 엔모스 트랜지스터(112)가 PVT의 변화에 관계없이 새츄레이션 영역에서 동작하도록 결정될 수 있다. 즉 피모스 트랜지스터(111)와 엔모스 트랜지스터(112)가 실질적으로 동일한 드레인-소스 전압을 갖도록 결정될 수 있다.
도 8은 도 1의 레귤레이터부의 제1 레귤레이터 및 제2 레귤레이터 중 하나의 구성을 나타낸다.
도 8을 참조하면, 제1 레귤레이터(410)는 연산 증폭기(411), 피모스 트랜지스터(412) 및 엔모스 트랜지스터(413)를 포함한다. 연산 증폭기(411)의 양의 입력 단자에는 제2 비교기(140)의 출력인 조절된 공급 전원(VDDC)이 인가된다. 피모스 트랜지스터(412)의 소스는 전원 전압(VDD)에 연결되고, 게이트는 연산 증폭기(411)의 출력 단자에 연결되고, 드레인은 노드(N31) 및 연산 증폭기(411)의 음의 입력 단자에 연결되어 레귤레이티드 공급 전원(VDDR)을 제공한다. 엔모스 트랜지스터(413)의 드레인은 노드(N31)에 연결되고 드레인은 접지 전압(VSS)에 연결되고 게이트는 바이어스 전압(VB)을 수신한다. 즉 제1 레귤레이터(410)는 조절된 공급 전원(VDDC)을 수신하고 레귤레이티드 공급 전원(VDDR)의 레벨을 일정하게 유지하여 델타-시그마 변조기(600)에 제공한다.
제2 레귤레이터(420)의 구성도 제1 레귤레이터(410)의 구성과 실질적으로 동일하다. 즉 제2 레귤레이터(420)는 조절된 입력 전압(VCMC)을 수신하고 레귤레이티드 입력 전압(VCMC)의 레벨을 일정하게 유지하여 델타-시그마 변조기(600)에 제공한다.
도 9는 본 발명의 일 실시예에 따른 이미지 센서의 블럭도를 나타낸다.
도 9를 참조하면, 이미지 픽-업 장치의 예로서 사용되는 이미지 센서(800)는 복수의 단위 픽셀들(811)을 포함하는 픽셀 어레이(810), 복수의 픽셀들(811)을 제어하기 위한 다수의 제어 신호들을 출력하기 위한 로우 디코더(820), 도 5에 도시된 신호들(RST, P1, P1D, P2, P2D)을 생성하기 위한 신호 생성기(830) 및 픽셀 어레이(810)로부터 출력된 아날로그 신호를 디지털 신호로 변환하기 위한 아날로그 디지털 변환 블록(840)을 포함한다. 또한 이미지 센서(800)는 전압 조절 회로(850) 및 레귤레이터부(860)를 포함한다. 이미지 센서(800)는 CMOS 공정을 이용한 CMOS 이미지 센서일 수 있다.
아날로그 디지털 변환 블록(840)은 각각의 컬럼 라인에 접속된 다수의 변환 블록들을 포함한다.
복수의 단위 픽셀들(811) 각각은 광전 변환 소자, 예컨대 포토다이오드, 포토 트랜지스터, 또는 핀드 포토다이오드를 포함한다. 복수의 픽셀들(611) 각각은 광학 신호를 전기 신호로 광전 변환한다.
전압 조절 회로(850)는 도 1 내지 도 8을 참조하여 설명한 바와 같이 도 3의 델타-시그마 변조기(600)에 포함되는 인버터들(611, 631, 651)과 동일한 구조를 갖는 레플리카 인버터(도 6의 110)를 포함하고, 레플리카 인버터(110)를 통하여 흐르는 전류가 PVT에 상관없이 일정하도록 공급 전원(VDDC)과 입력 전압(VCMC)을 조절하는 역할을 수행한다. 레귤레이터부(860)는 아날로그 디지털 변환 블록(840)에 포함되는 델타-시그마 변조기에 제공되는 공급 전원(VDDR)과 입력 전압(VCMR)의 레벨을 일정하게 유지한다. 따라서 아날로그 디지털 변환 블록(840)에 포함되는 복수의 델타-시그마 아날로그-디지털 변환기들이 인버터를 기반으로 구성되어도 PVT의 변화에 관계없이 일정한 성능을 나타낼 수 있다.
도 10은 본 발명의 실시 예에 따른 아날로그 디지털 변환기와 상관 이중 샘플링 회로를 포함하는 도 9의 이미지 센서의 블럭도를 나타낸다.
도 10은 설명의 편의를 위하여 하나의 픽셀(811), 및 하나의 컬럼 라인을 통하여 출력된 픽셀 신호를 처리하는 변환 블록(840a)을 도시한다.
변환 블록(840a)은 상관 이중 샘플링 회로(841) 및 아날로그-디지털 변환기(843)를 포함한다. 상관 이중 샘플링 회로(841)는 픽셀(811)로부터 출력되는 아날로그 신호들, 예컨대 리셋 신호와 이미지 신호에 대하여 상관 이중 샘플링을 수행하고 상관 이중 샘플된 아날로그 신호를 출력한다.
아날로그 디지털 변환기(843)는 상관 이중 샘플링 회로(841)로부터 출력된 상관 이중 샘플된 아날로그 신호를 디지털 신호로 변환한다. 아날로그 디지털 변환기(843)는 델타-시그마 아날로그-디지털 변환기일 수 있다.
아날로그 디지털 변환기(843)는 델타-시그마 변조기(845) 및 디지털 필터(847)를 포함한다. 도 5에 도시된 신호들(RST, P1, P1D, P2, P2D)의 조합에 따라 제1클락 페이즈, 제2클락 페이즈, 또는 리셋 모드를 수행하는 델타-시그마 변조기(845)는 도 3을 참조하여 설명한 바와 같은 구조를 갖고 상관 이중 샘플링 회로(841)로부터 출력된 상관 이중 샘플된 아날로그 신호에 대하여 델타-시그마 변조를 수행하여 N(N은 실수, 예컨대 N=1)-비트 코드 스트림을 생성한다.
디지털 필터(847)는 상기 1-비트 코드 스트림에 대하여 저역 통과 디지털 필터를 적용하여 고주파 잡음을 감쇠시키거나 또는 데시메이터 필터(Decimator Filter)를 이용하여 디지털 출력 데이터(DOUT)의 전송 속도를 낮출 수 있다.
도 11은 본 발명의 다른 실시 예에 따른 아날로그 디지털 변환기와 상관 이중 샘플링 회로를 포함하는 도 9의 이미지 센서의 블럭도를 나타낸다.
도 11은 설명의 편의를 의하여 하나의 픽셀(811), 및 하나의 컬럼 라인을 통하여 출력된 픽셀 신호를 처리하는 변환 블록(840b)을 도시한다.
델타-시그마 변조기(845)는 도 3을 참조하여 설명한 바와 같은 구조를 갖고 하나의 컬럼 라인으로부터 출력된 아날로그 픽셀 신호에 대하여 델타-시그마 모듈레이션을 수행하여 N-비트 코드 스트림을 생성한다.
디지털 필터(847)는 상기 N-비트 코드 스트림에 저역 통과 디지털 필터를 적용하여 고주파 잡음을 감쇠시키거나 또는 데시메이터 필터(Decimator Filter)를 이용하여 디지털 출력 데이터(DOUT)의 전송 속도를 낮출 수 있다.
도 12는 본 발명의 일 실시예에 따른 3차원 이미지 센서를 카메라에 응용한 예를 나타내는 블록도이다.
도 12를 참조하면, 카메라(900)는 수광 렌즈(910), 이미지 센서(905) 및 엔진부(940)를 포함할 수 있다. 이미지 센서(905)는 이미지 센서 칩(920) 및 광원 모듈(930)을 포함할 수 있다. 실시예에 따라, 이미지 센서 칩(920) 및 광원 모듈(930)은 각각 별도의 장치로 구현되거나, 광원 모듈(930) 중 적어도 일부의 구성이 이미지 센서 칩(920)에 포함되도록 구현될 수 있다. 또한 수광 렌즈(910)는 3차원 이미지 센서(905)의 일부 구성 요소로서 포함될 수도 있다. 광원 모듈(930)은 광원(931) 및 렌즈(932)를 포함할 수 있다. 이미지 센서 칩(920)은 도 9에 도시된 바와 같이 픽셀 어레이(810), 복수의 픽셀들(811)을 제어하기 위한 다수의 제어 신호들을 출력하기 위한 로우 디코더(820), 도 5에 도시된 신호들(RST, P1, P1D, P2, P2D)을 생성하기 위한 신호 생성기(830) 및 픽셀 어레이(810)로부터 출력된 아날로그 신호를 디지털 신호로 변환하기 위한 아날로그 디지털 변환 블록(840), 전압 조절 회로(850) 및 레귤레이터부(860)를 포함할 수 있다. 전압 조절 회로(850)는 도 1 내지 도 8을 참조하여 설명한 바와 같이 도 3의 델타-시그마 변조기(600)에 포함되는 인버터들(611, 631, 651)과 동일한 구조를 갖는 레플리카 인버터(도 6의 110)를 포함하고, 레플리카 인버터(110)를 통하여 흐르는 전류가 PVT에 상관없이 일정하도록 공급 전원(VDDC)과 입력 전압(VCMC)을 조절하는 역할을 수행할 수 있다.
수광 렌즈(910)는 이미지 센서 칩(920)의 수광 영역(예를 들어, 도 9의 픽셀 어레이(810))로 입사광을 집광시킬 수 있다. 이미지 센서 칩(920)은 수광 렌즈(910)를 통하여 입사된 광을 처리하여 컬러 및/또는 거리 정보를 포함하는 데이터(DATA1)를 생성할 수 있다. 예를 들어, 이미지 센서 칩(920)에서 생성되는 데이터(DATA1)는 광원 모듈(930)에서 방출된 적외선 또는 근적외선을 이용하여 생성된 거리 데이터 및 외부 가시광선을 이용하여 생성된 베이어 패턴의 RGB 데이터를 포함할 수 있다. 이미지 센서 칩(920)은 클록 신호(CLK)에 기초하여 데이터(DATA1)를 엔진부(940)에 제공할 수 있다. 실시예에 따라, 이미지 센서 칩(920)은 MIPI(Mobile Industry Processor Interface) 및/또는 CSI(Camera Serial Interface)를 통하여 엔진부(940)와 인터페이싱할 수 있다.
엔진부(940)는 이미지 센서(905)를 제어한다. 또한, 엔진부(940)는 이미지 센서 칩(920)으로부터 수신된 데이터(DATA1)를 처리할 수 있다. 예를 들어, 엔진부(940)는 이미지 센서 칩(920)으로부터 수신된 데이터(DATA1)에 기초하여 컬러 데이터를 생성할 수 있다. 다른 예에서, 엔진부(940)는 데이터(DATA1)에 포함된 상기 RGB 데이터에 기초하여 휘도 성분, 상기 휘도 성분과 청색 성분의 차, 및 휘도 성분과 적색 성분의 차를 포함하는 YUV 데이터를 생성하거나, 압축 데이터, 예를 들어 JPEG(Joint Photography Experts Group) 데이터를 생성할 수 있다. 엔진부(940)는 호스트/어플리케이션(950)에 연결될 수 있으며, 엔진부(940)는 마스터 클록(MCLK)에 기초하여 데이터(DATA2)를 호스트/어플리케이션(950)에 제공할 수 있다. 또한, 엔진부(940)는 SPI(Serial Peripheral Interface) 및/또는 I2C(Inter Integrated Circuit)를 통하여 호스트/어플리케이션(950)과 인터페이싱할 수 있다.
도 13은 본 발명의 일 실시예에 따른 이미지 센서를 이미지 처리 시스템에 응용한 예를 나타내는 블록도이다.
도 13을 참조하면, 이미지 처리 시스템(1000)은 프로세서(1010), 메모리 장치(1020), 저장 장치(1030), 입출력 장치(1040), 파워 서플라이(1050) 및 이미지 센서(900)를 포함할 수 있다. 한편, 도 13에는 도시되지 않았지만, 컴퓨팅 시스템(1000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다.
프로세서(1010)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(1010)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(1010)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus)를 통하여 메모리 장치(1020), 저장 장치(1030) 및 입출력 장치(1040)와 통신을 수행할 수 있다. 실시예에 따라, 프로세서(1010)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다. 메모리 장치(1020)는 컴퓨팅 시스템(1000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리 장치(1020)는 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다. 저장 장치(1030)는 솔리드 스테이트 드라이브(solid state drive), 하드 디스크 드라이브(hard disk drive), 씨디롬(CD-ROM) 등을 포함할 수 있다. 입출력 장치(1040)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 파워 서플라이(1050)는 전자 기기(1000)의 동작에 필요한 동작 전압을 공급할 수 있다.
이미지 센서(900)는 상기 버스들 또는 다른 통신 링크를 통해서 프로세서(1010)와 연결되어 통신을 수행할 수 있다. 이미지 센서(900)는 델타-시그마 모듈레이터에 포함되는 인버터에 흐르는 전류가 PVT에 상관없이 일정하도록 공급 전원(VDDC)과 입력 전압(VCMC)을 조절하는 역할을 수행할 수 있다. 이미지 센서(900)는 프로세서(1010)와 함께 하나의 칩에 집적될 수도 있고, 서로 다른 칩에 각각 집적될 수도 있다.
이미지 센서(900)는 다양한 형태들의 패키지로 구현될 수 있다. 예를 들어, 3차원 이미지 센서(900)의 적어도 일부의 구성들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 이미지 처리 시스템(1000)은 이미지 센서를 이용하는 모든 컴퓨팅 시스템으로 해석되어야 할 것이다. 예를 들어, 컴퓨팅 시스템(1000)은 디지털 카메라, 이동 전화기, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 스마트폰 등을 포함할 수 있다.
도 14는 도 13의 이미지 처리 시스템에서 사용되는 인터페이스의 일 예를 나타내는 블록도이다.
도 14를 참조하면, 이미지 처리 시스템(1100)은 MIPI 인터페이스를 사용 또는 지원할 수 있는 데이터 처리 장치로 구현될 수 있고, 어플리케이션 프로세서(1110), 이미지 센서(1140) 및 디스플레이(1150) 등을 포함할 수 있다. 어플리케이션 프로세서(1110)의 CSI 호스트(1112)는 카메라 시리얼 인터페이스(Camera Serial Interface; CSI)를 통하여 이미지 센서(1140)의 CSI 장치(1141)와 시리얼 통신을 수행할 수 있다. 일 실시예에서, CSI 호스트(1112)는 디시리얼라이저(DES)를 포함할 수 있고, CSI 장치(1141)는 시리얼라이저(SER)를 포함할 수 있다. 어플리케이션 프로세서(1110)의 DSI 호스트(1111)는 디스플레이 시리얼 인터페이스(Display Serial Interface; DSI)를 통하여 디스플레이(1150)의 DSI 장치(1151)와 시리얼 통신을 수행할 수 있다.
일 실시예에서, DSI 호스트(1111)는 시리얼라이저(SER)를 포함할 수 있고, DSI 장치(1151)는 디시리얼라이저(DES)를 포함할 수 있다. 나아가, 컴퓨팅 시스템(1100)은 어플리케이션 프로세서(1110)와 통신을 수행할 수 있는 알에프(Radio Frequency; RF) 칩(1160)을 더 포함할 수 있다. 컴퓨팅 시스템(1100)의 PHY(1113)와 RF 칩(1160)의 PHY(1161)는 MIPI(Mobile Industry Processor Interface) DigRF에 따라 데이터 송수신을 수행할 수 있다. 또한, 어플리케이션 프로세서(1110)는 PHY(1161)의 MIPI DigRF에 따른 데이터 송수신을 제어하는 DigRF MASTER(1114)를 더 포함할 수 있다.
한편, 컴퓨팅 시스템(1100)은 지피에스(Global Positioning System; GPS)(1120), 스토리지(1170), 마이크(1180), 디램(Dynamic Random Access Memory; DRAM)(1185) 및 스피커(1190)를 포함할 수 있다. 또한, 컴퓨팅 시스템(1100)은 초광대역(Ultra WideBand; UWB)(1210), 무선 랜(Wireless Local Area Network; WLAN)(1220) 및 와이맥스(Worldwide Interoperability for Microwave Access; WIMAX)(1230) 등을 이용하여 통신을 수행할 수 있다. 다만, 이미지 처리 시스템(1100)의 구조 및 인터페이스는 하나의 예시로서 이에 한정되는 것이 아니다.
본 발명의 실시예에 따른 이미지 센서 및 이미지 처리 시스템은 델타-시그마 아날로그-디지털 변환기의 델타-시그마 변조기에 포함되는 인버터들과 동일한 구조의 레플리카 인버터를 구비하는 전압 조절 회로를 구비하여 인버터에 흐르는 전류가 PVT에 상관없이 일정하도록 공급 전원(VDDC)과 입력 전압(VCMC)을 조절하는 역할을 수행할 수 있다. 따라서 본 발명의 실시예들은 다양한 이미지 센싱 분야에 적용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 전압 조절 회로 110: 레플리카 인버터
120: 감지 회로 600: 델타-시그마 변조기
610, 630, 650: 적분기

Claims (10)

  1. 유닛 픽셀로부터 출력된 아날로그 신호에 대한 델타-시그마 변조를 수행하는 델타-시그마 변조기를 구비하며 상기 아날로그 신호를 디지털 신호로 변환하는 델타-시그마 아날로그-디지털 변환기; 및
    상기 델타-시그마 변조기에 포함되는 적어도 하나의 인버터와 동일한 구조의 레플리카 인버터를 구비하고 상기 레플리카 인버터에 흐르는 전류에 기초하여 상기 적어도 하나의 인버터에 제공되는 공급 전원과 입력 전압을 조절하는 전압 조절 회로를 포함하는 이미지 센서.
  2. 제1항에 있어서, 상기 전압 조절 회로는,
    상기 레플리카 인버터에 흐르는 전류가 변환된 제1 감지 전압과 제2 감지 전압을 감지하여 출력 감지 신호를 제공하는 감지 회로;
    상기 감지 신호와 제1 기준 전압을 비교하여 조절된 공급 전원으로 제공하는 제1 비교기; 및
    상기 제2 감지 전압과 제2 기준 전압을 비교하여 조절된 입력 전압으로 제공하는 제2 비교기를 더 포함하는 것을 특징으로 하는 이미지 센서.
  3. 제2항에 있어서, 상기 레플리카 인버터는,
    상기 조절된 공급 전원에 연결되는 소스 및 상기 조절된 입력 전압을 수신하는 게이트를 구비하는 피모스 트랜지스터;
    상기 피모스 트랜지스터의 드레인에 연결되는 제1 저항; 및
    상기 저항에 연결되는 드레인, 상기 조절된 입력 전압을 수신하는 게이트 및 접지 전압에 연결되는 소스를 구비하는 엔모스 트랜지스터를 포함하고,
    상기 피모스 트랜지스터의 드레인에서 상기 제1 감지 전압이 제공되고, 상기 엔모스 트랜지스터의 드레인에서 상기 제2 감지 전압이 제공되는 것을 특징으로 하는 이미지 센서.
  4. 제3항에 있어서, 상기 감지 회로는,
    양의 입력 단자로 상기 제1 감지 전압을 수신하고, 음의 입력 단자는 출력 단자와 연결되는 제1 연산 증폭기;
    양의 입력 단자로 상기 제2 감지 전압을 수신하고, 음의 입력 단자는 출력 단자와 연결되는 제2 연산 증폭기; 및
    상기 제1 연산 증폭기의 출력 단자와 제2 저항을 통하여 연결되는 음의 입력 단자, 상기 제2 연산 증폭기의 출력 단자와 제3 저항을 통하여 연결되는 양의 입력 단자 및 상기 음의 입력 단자와 제4 저항을 통하여 연결되는 출력 단자를 구비하는 제3 연산 증폭기를 포함하고,
    상기 제1 연산 증폭기의 음의 입력 단자와 상기 제2 연산 증폭기의 음의 입력 단자는 제5 저항을 통하여 연결되고,
    상기 제3 연산 증폭기의 양의 입력 단자는 제6 저항을 통하여 접지 전압과 연결되고,
    상기 제3 연산 증폭기의 출력 단자에서 상기 출력 감지 신호가 제공되는 것을 특징으로 하는 이미지 센서.
  5. 제4항에 있어서,
    상기 제2 저항과 상기 제3 저항의 저항값은 서로 동일하고, 상기 제5 저항과 상기 제6 저항의 저항값은 서로 동일하고, 상기 제5 저항의 저항값은 상기 제2 저항의 저항값의 두 배이고,
    상기 엔모스 트랜지스터는 상기 조절된 입력 전압에 응답하여 새츄레이션 영역에서 동작하는 것을 특징으로 하는 이미지 센서.
  6. 제1항에 있어서,
    상기 공급 전원과 상기 입력 전압의 레벨을 일정하게 유지시켜 상기 델타-시그마 아날로그-디지털 변환기에 제공하는 레귤레이터부를 더 포함하는 것을 특징으로 하는 이미지 센서.
  7. 제6항에 있어서, 상기 레귤레이터부는
    상기 공급 전원의 레벨을 일정하게 유지시켜 상기 델타-시그마 변조기에 포함되는 적어도 하나의 인버터에 제공하는 제1 레귤레이터; 및
    상기 입력 전압의 레벨을 일정하게 유지시켜 델타-시그마 변조기에 포함되는 적어도 하나의 인버터에 입력 전압으로 제공하는 제2 레귤레이터를 포함하는 것을 특징으로 하는 이미지 센서.
  8. 제1항에 있어서, 상기 델타-시그마 아날로그-디지털 변환기는
    상기 델타-시그마 변조기 출력에 연결되어 상기 디지털 신호를 제공하는 디지털 필터를 더 포함하는 것을 특징으로 하는 이미지 센서.
  9. 제1항에 있어서, 상기 델타-시그마 변조기는,
    각각이 인버터를 구비하고 캐스케이드 접속된 복수의 스위치드 커패시터 적분기들을 포함하고,
    상기 복수의 스위치드 커패시터 적분기들은 제1 클럭 페이즈에서 자신의 입력 신호에 대한 샘플링 동작을 수행하고, 제2 클럭 페이즈에서 상기 자신의 인버터를 이용하여 적분 동작을 수행하는 것을 특징으로 하는 이미지 센서.
  10. 이미지 센서; 및
    상기 이미지 센서로부터 출력된 신호를 처리하기 위한 프로세서를 포함하며, 상기 이미지 센서는
    유닛 픽셀로부터 출력된 아날로그 신호에 대한 델타-시그마 변조를 수행하는 델타-시그마 변조기를 구비하며 상기 아날로그 신호를 디지털 신호로 변환 델타-시그마 아날로그-디지털 변환기; 및
    상기 델타-시그마 변조기에 포함되는 적어도 하나의 인버터와 동일한 구조의 레플리카 인버터를 구비하고 상기 레플리카 인버터에 흐르는 전류에 기초하여 상기 델타-시그마 변조기에 제공되는 공급 전원과 입력 전압을 조절하는 전압 조절 회로를 포함하는 이미지 처리 시스템.
KR1020110142279A 2011-12-26 2011-12-26 이미지 센서 및 이를 포함하는 이미지 처리 시스템 KR101906226B1 (ko)

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