JP4141587B2 - コンパレータ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、コンパレータに関し、特にインバータのスレショルド電圧を制御する構成のコンパレータに関する。コンパレータは、携帯無線機器やクロック周波数変換等に利用されるＰＬＬ（フェーズロックドループ）を構成するＶＣＯ回路（電圧制御発振回路）やＡ／Ｄ変換器（アナログ−ディジタル変換器）などの、アナログ回路に使用される。近時、アナログ回路は高速化が進み、それに伴いコンパレータにも遅延時間の小さい、高速な特性が要求されてきている。
【０００２】
【従来の技術】
図１０、図１１および図１２は、それぞれ、従来のインバータ型コンパレータの回路記号、回路および出力特性を示す図である。このコンパレータ１１は、ＰＭＯＳトランジスタＱ１およびＮＭＯＳトランジスタＱ２よりなるＣＭＯＳインバータで構成されており、それらトランジスタＱ１，Ｑ２のゲートに入力電圧Ｖinが入力され、それらトランジスタＱ１，Ｑ２の共通接続されたドレインから出力電圧Ｖoutが出力される。
【０００３】
このＣＭＯＳインバータよりなるコンパレータ１１は、動作の遅延時間が数ナノ秒程度と小さく、高速で動作する。このコンパレータ１１の基準電圧、すなわち比較対象である入力電圧の大小を比較するための基準となる電圧は、トランジスタＱ１，Ｑ２のスレショルド電圧である。したがって、図１２に示すように、入力電圧Ｖinがスレショルド電圧Ｖthよりも低い場合には、ＰＭＯＳトランジスタＱ１がオンするため、出力電圧Ｖoutは相対的に電位が高い「Ｈ」レベルとなる。一方、入力電圧Ｖinがスレショルド電圧Ｖthよりも高い場合には、ＮＭＯＳトランジスタＱ２がオンするため、出力電圧Ｖoutは相対的に電位が低い「Ｌ」レベルとなる。
【０００４】
図１３、図１４および図１５は、それぞれ、従来の差動コンパレータの回路記号、回路および出力特性を示す図である。このコンパレータ１２は、ＰＭＯＳトランジスタＱ３，Ｑ４、ＮＭＯＳトランジスタＱ５，Ｑ６および電流源１３よりなる差動増幅回路と、ＰＭＯＳトランジスタＱ７およびＮＭＯＳトランジスタＱ８よりなるシングルエンド増幅回路とを組み合わせた構成となっている。
【０００５】
ＮＭＯＳのトランジスタＱ５およびトランジスタＱ６の各ゲートには、それぞれ基準電圧ＶRおよび入力電圧Ｖinが入力される。トランジスタＱ６のドレイン出力は、ＰＭＯＳトランジスタＱ７およびＮＭＯＳトランジスタＱ８の各ゲートに入力され、それらトランジスタＱ７，Ｑ８の共通接続されたドレインから、出力電圧Ｖoutが出力される。
【０００６】
この差動コンパレータ１２は、差動増幅回路を用いているため、入力電圧Ｖinと基準電圧ＶRとの正確な比較動作を行うことができる。すなわち、入力電圧Ｖinが基準電圧ＶRよりも低い場合には、トランジスタＱ６のドレイン出力は「Ｈ」レベルとなるので、ＮＭＯＳトランジスタＱ８がオンし、図１５に示すように、出力電圧Ｖoutは「Ｌ」レベルとなる。一方、入力電圧Ｖinが基準電圧ＶRよりも高い場合には、トランジスタＱ６のドレイン出力は「Ｌ」レベルとなるので、ＰＭＯＳトランジスタＱ７がオンし、出力電圧Ｖoutは「Ｈ」レベルとなる。
【０００７】
図１６は、従来のチョッパ型コンパレータの回路図である。このコンパレータは、インバータ１４、キャパシタ１５、ラッチ回路１６および第１〜第３の３つのスイッチング素子１７，１８，１９により構成される。第１および第２のスイッチング素子１７，１８はクロック信号φによりオン／オフ制御され、第３のスイッチング素子１９はクロック信号φの反転信号／φ（「／」は反転のバーを表す）によりオン／オフ制御される。
【０００８】
図１７は、図１６に示すチョッパ型コンパレータの動作タイミング図である。クロック信号φが「Ｈ」レベルの時（／φが「Ｌ」の時）は、第１および第２のスイッチング素子１７，１８がオンしてオートゼロ動作となる。このオートゼロ動作期間では、インバータ１４の入力側および出力側の各ノードにおける電圧Ｖ1，Ｖ2はインバータのスレショルド電圧Ｖthとなり、このスレショルド電圧Ｖthと基準電圧ＶRとの電位差がキャパシタ１５の両端に蓄積される。
【０００９】
クロック信号φが「Ｌ」レベルの時（／φが「Ｈ」の時）は、第３のスイッチング素子１９がオンして比較動作となる。この比較動作期間では、入力電圧Ｖinが基準電圧ＶRよりも高いと、インバータ１４の出力電圧Ｖ2は「Ｌ」レベルとなる。これがつぎのクロック信号の立ち上がりに同期してラッチ回路１６から「Ｌ」レベルの出力電圧Ｖoutとして出力される。一方、比較動作期間において、入力電圧Ｖinが基準電圧ＶRよりも低いと、インバータ１４の出力電圧Ｖ2は「Ｈ」レベルとなり、これがつぎのクロック信号の立ち上がりに同期してラッチ回路１６から「Ｈ」レベルの出力電圧Ｖoutとして出力される。
【００１０】
図１８は、コンパレータを２つ用いて構成された発振回路の回路図である。この発振回路２は、２つのコンパレータ２１ａ，２１ｂ、それら２つのコンパレータ２１ａ，２１ｂに比較電圧Ｖcを供給するために充電または放電されるキャパシタ２２、そのキャパシタ２２を充電または放電させるための２つの電流源２３ａ，２３ｂ、それら２つの電流源２３ａ，２３ｂのオン／オフをそれぞれ制御するための２つのスイッチング素子２４ａ，２４ｂおよびインバータ２５、一方のコンパレータ２１ａの出力信号をインバータ２６で反転した信号およびもう一方のコンパレータ２１ｂの出力信号をラッチし、出力電圧Ｖoutの発振信号を出力する、２つのナンドゲート２７ａ，２７ｂからなるラッチ回路を備えた構成となっている。
【００１１】
一方のコンパレータ２１ａには、基準電圧として相対的に電位が高い「Ｈ」レベルの電圧信号（以下、高基準電圧ＶRHとする）が入力される。もう一方のコンパレータ２１ｂには、基準電圧として相対的に電位が低い「Ｌ」レベルの電圧信号（以下、低基準電圧ＶRLとする）が入力される。一方のスイッチング素子２４ａは、ラッチ回路の出力信号、すなわち発振信号により制御され、もう一方のスイッチング素子２４ｂは、発振信号をインバータ２５により反転した信号により制御される。
【００１２】
図１９は、図１８に示す発振回路２の動作タイミング図である。キャパシタ２２の端子電圧、すなわち充電により上昇する比較電圧Ｖcが、高基準電圧ＶRHを超えると、コンパレータ２１ａは、遅延時間ｔdだけ遅延した後、比較動作を行う。その結果、そのコンパレータ２１ａの出力信号を入力とするインバータ２６の出力電圧（インバータ２６の出力側のノードＡの電圧）は、「Ｈ」レベルから「Ｌ」レベルに切り替わる。それによって、ラッチ回路はリセットされ、ラッチ回路の出力電圧Ｖoutは「Ｈ」レベルから「Ｌ」レベルに切り替わる。
【００１３】
また、放電によりキャパシタ２２の端子電圧、すなわち比較電圧Ｖcが下降し、低基準電圧ＶRLよりも低くなると、コンパレータ２１ｂは、遅延時間ｔdだけ遅延した後、比較動作を行う。その結果、そのコンパレータ２１ｂの出力電圧（コンパレータ２１ｂの出力側のノードＢの電圧）は、「Ｈ」レベルから「Ｌ」レベルに切り替わる。それによって、ラッチ回路はセットされ、ラッチ回路の出力電圧Ｖoutは「Ｌ」レベルから「Ｈ」レベルに切り替わる。
【００１４】
【発明が解決しようとする課題】
たとえば図１８に示す構成の発振回路の場合、高速かつ正確な発振周波数を生成するためには、比較電圧と、高基準電圧ＶRHおよび低基準電圧ＶRLとの比較を高速かつ正確に行う必要がある。また、上述した発振回路２では、比較電圧Ｖcが高基準電圧ＶRHまたは低基準電圧ＶRLに到達するタイミングを外部のクロックに同期させることができない。
【００１５】
その理由は、発振回路２に外部クロックを使用すると、発振のエッジがそのクロックに同期してしまうため、発振周期にばらつきを生じたり、周期の設定が不連続になったりするという不具合が生じるからである。したがって、図１８に示す構成の発振回路２においては、２つのコンパレータ２１ａ，２１ｂは連続して比較動作を行う必要がある。
【００１６】
しかしながら、図１０乃至図１２に示す従来のインバータ型コンパレータでは、ＰＭＯＳおよびＮＭＯＳのトランジスタＱ１，Ｑ２の特性で決定されるスレショルド電圧が基準電圧となるため、電源電圧依存、温度依存およびサンプル依存などの要因により、基準電圧すなわちスレショルド電圧が極めて不正確であるという問題点がある。したがって、従来のインバータ型コンパレータは、正確な比較動作を行うことが困難であるため、上述した発振回路には不適である。
【００１７】
また、図１３乃至図１５に示す従来の差動コンパレータでは、その動作速度は、差動増幅回路の動作速度に律速されるため、たとえば、差動増幅回路がＣＭＯＳ構成の場合には、遅延時間が数十ナノ秒となってしまう。したがって、従来の差動コンパレータは、高速に比較動作を行うことが困難であるため、上述した発振回路には不適である。
【００１８】
また、図１６および図１７に示す従来のチョッパ型コンパレータでは、クロック信号φの半周期の期間はオートゼロ動作となり、その期間は比較動作を行うことができないため、非同期で比較を行う際には使用することができない。したがって、従来のチョッパ型コンパレータは、上述した発振回路には不適である。
【００１９】
本発明は、上記問題点に鑑みてなされたものであって、高速かつ正確な比較動作を連続して行うことができるコンパレータを提供することを目的とする。
【００２０】
【課題を解決するための手段】
図１は、本発明にかかるコンパレータの原理説明図である。このコンパレータ３は、スレショルド電圧Ｖthを比較時の基準電圧として、入力電圧Ｖinをそのスレショルド電圧Ｖthと比較し、出力電圧Ｖoutを出力するインバータ３１と、ダミーインバータ３２と、インバータ３１およびダミーインバータ３２のそれぞれのスレショルド電圧Ｖthを制御するための制御回路３３とを備えた構成となっている。
【００２１】
インバータ３１およびダミーインバータ３２は、いずれも制御回路３３から出力されるＶth制御電圧Ｖtcにより、それぞれのスレショルド電圧Ｖthが制御されるようになっている。そして、インバータ３１およびダミーインバータ３２は、同一の構成でかつ近接して配置されており、また同一の半導体基板上に同一のプロセスにより作製されているため、それらの電気的特性、たとえばスレショルド電圧Ｖthは略等しいと見なすことができる。
【００２２】
ダミーインバータ３２は、制御回路３３から出力されるＶth検出用入力電圧Ｖin'を入力信号とし、Ｖth検出用出力電圧Ｖout'を制御回路３３に出力する。制御回路３３は、Ｖth検出用入力電圧Ｖin'を生成してダミーインバータ３２に出力するとともに、Ｖth検出用出力電圧Ｖout'をダミーインバータ３２から受け取る。また、御回路３３には、外部から基準電圧ＶRが入力される。
【００２３】
つぎに、図１に示す構成のコンパレータ３の動作について説明する。制御回路３３は、ダミーインバータ３２にＶth検出用入力電圧Ｖin'を供給する。ダミーインバータ３２は、そのＶth検出用入力電圧Ｖin'とスレショルド電圧Ｖthとに基づいてＶth検出用出力電圧Ｖout'を出力する。制御回路３３は、そのＶth検出用出力電圧Ｖout'とＶth検出用入力電圧Ｖin'とに基づいてダミーインバータ３２のスレショルド電圧Ｖthを検出する。
【００２４】
そして、制御回路３３は、検出したダミーインバータ３２のスレショルド電圧Ｖthと、外部から入力する基準電圧ＶRとの大小を比較し、その比較結果に基づいて、ダミーインバータ３２のスレショルド電圧Ｖth、すなわちコンパレータとして動作するインバータ３１のスレショルド電圧Ｖthが外部の基準電圧ＶRと一致するように、Ｖth制御電圧Ｖtcを調整し、それをダミーインバータ３２およびインバータ３１に出力する。
【００２５】
それによって、インバータ３１およびダミーインバータ３２の各スレショルド電圧Ｖthは、一定の基準電圧ＶRに一致するようになる。したがって、インバータ３１を高精度で比較動作を行うコンパレータとして使用することが可能となる。また、インバータ３１は、遅延時間が数ナノ秒程度と小さいため、高速で動作するコンパレータが実現される。さらに、インバータ３１は、連続動作が可能であるため、非同期で比較を行う場合にも使用可能である。
【００２６】
つぎに、制御回路３３から出力されるＶth制御電圧Ｖtcによって、インバータ３１およびダミーインバータ３２のスレショルド電圧Ｖthが制御可能であることの原理について、図２を参照しながら説明する。ＮＭＯＳトランジスタ（ＰＭＯＳトランジスタも同様）のスレショルド電圧について説明すると、基板電圧に対するＮＭＯＳトランジスタのスレショルド電圧Ｖthnは、ＮＭＯＳトランジスタのバックゲート電圧ＶBnの関数であり、つぎの（１）式で表される。
【００２７】
Ｖthn（ＶBn）＝Ｖthn＋ΔＶthn（ＶBn） ・・・（１）
【００２８】
この（１）式において、ΔＶthn（ＶBn）は、つぎの（２）式で表される。ただし、（２）式において、ＫnおよびφFnは、トランジスタの製造プロセスや温度により決まる係数である。
【００２９】
ΔＶthn（ＶBn）＝Ｋn（√（２・φFn−ＶBn）−√（２・φFn））・・・（２）
【００３０】
基板電圧に対するＰＭＯＳトランジスタのスレショルド電圧をＶthpとし、ＰＭＯＳトランジスタのバックゲート電圧をＶBpとし、ＰＭＯＳトランジスタの電流増幅率βpに対するＮＭＯＳトランジスタの電流増幅率βnの比をβRとすると（βR＝βn／βp）、インバータのスレショルド電圧Ｖthは、つぎの（３）式で表される。ただし、（３）式において、ＶDDは電源電圧である。
【００３１】
Ｖth＝（ＶDD−｜Ｖthp（ＶBn）｜＋Ｖthn（ＶBp）・√βR）／（１＋√βR）
・・・（３）
【００３２】
この（３）式より、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのバックゲート電圧ＶBn，ＶBpの一方または両方を制御することによって、インバータのスレショルド電圧を制御できることがわかる。したがって、本発明においては、インバータ３１およびダミーインバータ３２のスレショルド電圧を制御するために、インバータ３１およびダミーインバータ３２を構成するＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのバックゲート電圧を制御するようにしてもよい。
【００３３】
【発明の実施の形態】
以下に、本発明の実施の形態にかかるコンパレータについて図３〜図９を参照しつつ詳細に説明する。
【００３４】
（実施の形態１）
図３は、本発明の実施の形態１にかかるコンパレータの構成を回路記号で示す回路図である。この実施の形態１のコンパレータ４は、入力電圧Ｖinをそのスレショルド電圧Ｖthと比較して出力電圧Ｖoutを出力するインバータ４１と、インバータ４１のスレショルド電圧Ｖthを制御するためにインバータ４１と同一の電気的特性を具えている見なすことができるダミーインバータ４２と、インバータ４１およびダミーインバータ４２のそれぞれのスレショルド電圧Ｖthを制御するための制御回路４３とを備えた構成となっている。
【００３５】
制御回路４３は、差動増幅回路４４を備えている。差動増幅回路４４は、その非反転入力端子に外部の基準電圧ＶRが入力され、一方、ダミーインバータ４２の出力信号であるＶth検出用出力電圧Ｖout'が反転入力端子に入力される構成となっている。
【００３６】
そして、差動増幅回路４４は、インバータ４１およびダミーインバータ４２に、それらインバータ４１，４２のスレショルド電圧Ｖthを制御するためのＶth制御電圧Ｖtcを出力する。インバータ４１およびダミーインバータ４２は、そのＶth制御電圧Ｖtcの入力によって、スレショルド電圧Ｖthが制御される構成となっている。また、Ｖth検出用出力電圧Ｖout'は、Ｖth検出用入力電圧Ｖin'として、インバータ４１およびダミーインバータ４２のそれぞれの入力端子に入力される。
【００３７】
図４は、インバータ４１およびダミーインバータ４２の一例を示す回路図である。なお、図４では、インバータ４１の符号を付し、ダミーインバータ４２については、符合を括弧内に示す（図５〜図７においても同じ）。
【００３８】
インバータ４１（ダミーインバータ４２）は、ＰＭＯＳトランジスタＱ３のバックゲートに、制御回路４３の差動増幅回路４４から出力されるＶth制御電圧Ｖtcが印加され、かつＮＭＯＳトランジスタＱ４のバックゲートに、Ｖth制御電圧Ｖtcが入力されたレベルシフタ４５の出力電圧が印加される構成となっている。
【００３９】
レベルシフタ４５は、負荷抵抗となるＮＭＯＳトランジスタＱ５および電流源４６により構成されている。Ｖth制御電圧Ｖtcは、ＮＭＯＳトランジスタＱ５のゲートに入力される。レベルシフタ４５は、そのＮＭＯＳトランジスタＱ５のソースの電圧をＮＭＯＳトランジスタＱ４に出力する。
【００４０】
つぎに、実施の形態１の作用について説明する。ダミーインバータ４２のＶth検出用入力電圧Ｖin'とＶth検出用出力電圧Ｖout'とが短絡され、直流帰還となっていることにより、Ｖth検出用出力電圧Ｖout'はダミーインバータ４２のスレショルド電圧Ｖthとなる。
【００４１】
差動増幅回路４４により、Ｖth検出用出力電圧Ｖout'、すなわちダミーインバータ４２のスレショルド電圧Ｖthと基準電圧ＶRとの差が増幅され、それがインバータ４１およびダミーインバータ４２に、Ｖth制御電圧Ｖtcとして入力されることにより、インバータ４１およびダミーインバータ４２のスレショルド電圧Ｖthが基準電圧ＶRに一致するように制御される。
【００４２】
実施の形態１によれば、コンパレータとして機能するインバータ４１と同等の電気的特性を有するダミーインバータ４２を設け、ダミーインバータ４２のＶth検出用入力電圧Ｖin'とＶth検出用出力電圧Ｖout'とを短絡してＶth検出用出力電圧Ｖout'をダミーインバータ４２のスレショルド電圧Ｖthと一致させることにより、ダミーインバータ４２のスレショルド電圧Ｖthを検出する。
【００４３】
そして、そのスレショルド電圧Ｖthが外部の基準電圧ＶRに一致するように、ダミーインバータ４２およびインバータ４１をそれぞれ構成するＭＯＳトランジスタＱ３，Ｑ４のバックゲート電圧を制御することにより、インバータ４１のスレショルド電圧Ｖthを制御することができる。したがって、インバータ４１を用いて、高速かつ正確な比較動作を連続して行うことができるコンパレータが得られる。
【００４４】
また、実施の形態１では、ＰＭＯＳトランジスタＱ３およびＮＭＯＳトランジスタＱ４の両方のバックゲート電圧を制御しているため、感度が高いという利点がある。
【００４５】
なお、上記実施の形態においては、ＰＭＯＳトランジスタＱ３およびＮＭＯＳトランジスタＱ４の両方のバックゲート電圧を制御することによりインバータ４およびダミーインバータ４２のスレショルド電圧Ｖthを制御をするとしたが、これに限らず、たとえば、図５に示すように、ＰＭＯＳトランジスタＱ３のみのバックゲート電圧を制御するようにしてもよいし、図６に示すように、ＮＭＯＳトランジスタＱ４のみのバックゲート電圧を制御するようにしてもよい。
【００４６】
このようにすれば、レベルシフタ４５が不要となるため、コンパレータの回路規模が小さくなるという利点と、ＰＭＯＳトランジスタＱ３およびＮＭＯＳトランジスタＱ４の両方のバックゲート電圧を制御することができない場合に有効であるという利点がある。
【００４７】
また、図７に示すように、ＰＭＯＳトランジスタＱ３のソースおよびＮＭＯＳトランジスタＱ４のソースに、それぞれＰＭＯＳトランジスタＱ７およびＮＭＯＳトランジスタＱ８を直列に接続し、ＰＭＯＳトランジスタＱ７のゲートにＶth制御電圧Ｖtcを印加するとともに、Ｖth制御電圧Ｖtcをレベルシフタ４５によりレベルシフトしてＮＭＯＳトランジスタＱ８のゲートに印加するようにしてもよい。
【００４８】
このように直列に接続したＰＭＯＳトランジスタＱ７およびＮＭＯＳトランジスタＱ８のゲート電圧を制御することにより、ＰＭＯＳトランジスタＱ３およびＮＭＯＳトランジスタＱ４により構成されるインバータのスレショルド電圧Ｖthを制御するようにしてもよい。そうすれば、安定性の高いコンパレータが得られる。
【００４９】
（実施の形態２）
図８は、本発明の実施の形態２にかかるコンパレータの構成を回路記号で示す回路図である。この実施の形態２のコンパレータ５は、入力電圧Ｖinをそのスレショルド電圧Ｖthと比較して出力電圧Ｖoutを出力するインバータ５１と、インバータ５１のスレショルド電圧Ｖthを制御するためにインバータ４５と同一の電気的特性を具えている見なすことができるダミーインバータ５２と、インバータ５１およびダミーインバータ５２のそれぞれのスレショルド電圧Ｖthを制御するための制御回路５３とを備えた構成となっている。
【００５０】
制御回路５３は、差動増幅回路５４、たとえば差動型の内部コンパレータ５５、ローパスフィルタ（ＬＰＦ）５６，５７および交流信号発生回路である三角波発生回路５８を備えている。三角波発生回路５８は、交流信号であるたとえば三角波を生成し、それをＶth検出用入力電圧Ｖin'としてダミーインバータ５２の入力端子に出力する。ダミーインバータ５２はＶth検出用出力電圧Ｖout'を出力し、そのＶth検出用出力電圧Ｖout'は第１のローパスフィルタ５６に入力され、そこで直流成分の電圧信号Ｖ0が抽出される。
【００５１】
また、三角波発生回路５８は、生成した三角波を差動コンパレータ５５の反転入力端子に出力する。差動コンパレータ５５の非反転入力端子には、外部の基準電圧ＶRが入力される。すなわち、差動コンパレータ５５は、三角波発生回路５８で生成された三角波を外部の基準電圧ＶRと比較し、方形波の信号Ｖ1を出力する。差動コンパレータ５５から出力された方形波信号Ｖ1は、第２のローパスフィルタ５７に入力され、そこで直流成分の電圧信号Ｖ1'が抽出される。
【００５２】
２つのローパスフィルタ５６，５７から出力された２つの直流成分の電圧信号Ｖ0，Ｖ1'は、それぞれ差動増幅回路５４の反転入力端子および非反転入力端子に入力される。差動増幅回路５４は、それら直流成分の電圧信号Ｖ0，Ｖ1'の差を増幅して、インバータ５１およびダミーインバータ５２のスレショルド電圧Ｖthを制御するためのＶth制御電圧Ｖtcとして出力する。
【００５３】
インバータ５１およびダミーインバータ５２は、それぞれ実施の形態１のインバータ４１およびダミーインバータ４２の構成と同じであるので、説明を省略する。
【００５４】
つぎに、実施の形態２の作用について説明する。図９は、実施の形態２のコンパレータ５の動作タイミング図である。三角波発生回路５８から出力された三角波よりなるＶth検出用入力電圧Ｖin'は、ダミーインバータ５２において、そのスレショルド電圧Ｖthによりスライスされ、それによって、方形波よりなるＶth検出用出力電圧Ｖout'が得られる。また、三角波発生回路５８から出力された三角波の信号は、制御回路５３内のコンパレータ５５において、外部の基準電圧ＶRによりスライスされ、それによって、方形波の信号Ｖ1が得られる。
【００５５】
そして、ローパスフィルタ５６，５７により、それら２つの方形波信号、すなわちＶth検出用出力電圧Ｖout'と信号Ｖ1とからそれぞれ直流成分の電圧信号Ｖ0，Ｖ1'が抽出される。それら電圧信号Ｖ0，Ｖ1'の差は、差動増幅回路５４において増幅されて、Ｖth制御電圧Ｖtcが得られる。
【００５６】
このＶth制御電圧Ｖtcにより、ダミーインバータ５２のスレショルド電圧Ｖthが制御され、Ｖth検出用出力電圧Ｖout'のデューティ比が変化する。そして、Ｖth検出用出力電圧Ｖout'のデューティ比と信号Ｖ1のデューティ比とが一致すると、Ｖth検出用出力電圧Ｖout'から抽出された直流成分の電圧信号Ｖ0と、信号Ｖ1から抽出された直流成分の電圧信号Ｖ1'とが一致し、すなわち差動増幅回路５４の２つの入力信号の差がゼロとなる。
【００５７】
したがって、差動増幅回路５４の出力信号、すなわちＶth制御電圧Ｖtcはゼロとなる。この時、ダミーインバータ５２のスレショルド電圧Ｖth、すなわちインバータ５１のスレショルド電圧Ｖthは外部の基準電圧ＶRに一致する。
【００５８】
実施の形態２によれば、インバータ５１のスレショルド電圧Ｖthを制御することができるので、インバータ５１を用いて、高速かつ正確な比較動作を連続して行うことができるコンパレータが得られる。
【００５９】
なお、上記各実施の形態においては、コンパレータとして機能するインバータ４１，５１を１個設けたが、これに限らず、コンパレータとして機能するインバータを複数個設けてもよい。この場合、ダミーインバータは１個でもよいし、複数個設けられていてもよい。
【００６０】
【発明の効果】
本発明によれば、コンパレータとしてインバータを用い、そのインバータのスレショルド電圧を制御回路により制御する構成としたため、高速、正確かつ連続した比較動作が可能なコンパレータが得られる。
【図面の簡単な説明】
【図１】本発明にかかるコンパレータの原理説明図である。
【図２】本発明にかかるコンパレータを構成するインバータのスレショルド電圧の制御原理を説明するための原理説明図である。
【図３】本発明の実施の形態１にかかるコンパレータの構成を示す回路図である。
【図４】本発明の実施の形態１にかかるコンパレータのインバータの構成を示す回路図である。
【図５】インバータの他の例を示す回路図である。
【図６】インバータの他の例を示す回路図である。
【図７】インバータの他の例を示す回路図である。
【図８】本発明の実施の形態２にかかるコンパレータの構成を示す回路図である。
【図９】本発明の実施の形態２にかかるコンパレータの動作タイミング図である。
【図１０】従来のインバータ型コンパレータの回路記号図である。
【図１１】従来のインバータ型コンパレータの回路図である。
【図１２】従来のインバータ型コンパレータの出力特性図である。
【図１３】従来の差動コンパレータの回路記号図である。
【図１４】従来の差動コンパレータの回路図である。
【図１５】従来の差動コンパレータの出力特性図である。
【図１６】従来のチョッパ型コンパレータの回路図である。
【図１７】従来のチョッパ型コンパレータの動作タイミング図である。
【図１８】コンパレータを用いた発振回路の回路図である。
【図１９】コンパレータを用いた発振回路の動作タイミング図である。
【符号の説明】
Ｑ３ ＰＭＯＳトランジスタ
Ｑ４ ＮＭＯＳトランジスタ
Ｑ７ 第２のＰＭＯＳトランジスタ
Ｑ８ 第２のＮＭＯＳトランジスタ
３，４，５ コンパレータ
３１，４１，５１ インバータ
３２，４２，５２ ダミーインバータ
３３，４３，５３ 制御回路
４４，５４ 差動増幅回路
５５ 内部コンパレータ
５８ 三角波発生回路（交流信号発生回路）
【発明の属する技術分野】
本発明は、コンパレータに関し、特にインバータのスレショルド電圧を制御する構成のコンパレータに関する。コンパレータは、携帯無線機器やクロック周波数変換等に利用されるＰＬＬ（フェーズロックドループ）を構成するＶＣＯ回路（電圧制御発振回路）やＡ／Ｄ変換器（アナログ−ディジタル変換器）などの、アナログ回路に使用される。近時、アナログ回路は高速化が進み、それに伴いコンパレータにも遅延時間の小さい、高速な特性が要求されてきている。
【０００２】
【従来の技術】
図１０、図１１および図１２は、それぞれ、従来のインバータ型コンパレータの回路記号、回路および出力特性を示す図である。このコンパレータ１１は、ＰＭＯＳトランジスタＱ１およびＮＭＯＳトランジスタＱ２よりなるＣＭＯＳインバータで構成されており、それらトランジスタＱ１，Ｑ２のゲートに入力電圧Ｖinが入力され、それらトランジスタＱ１，Ｑ２の共通接続されたドレインから出力電圧Ｖoutが出力される。
【０００３】
このＣＭＯＳインバータよりなるコンパレータ１１は、動作の遅延時間が数ナノ秒程度と小さく、高速で動作する。このコンパレータ１１の基準電圧、すなわち比較対象である入力電圧の大小を比較するための基準となる電圧は、トランジスタＱ１，Ｑ２のスレショルド電圧である。したがって、図１２に示すように、入力電圧Ｖinがスレショルド電圧Ｖthよりも低い場合には、ＰＭＯＳトランジスタＱ１がオンするため、出力電圧Ｖoutは相対的に電位が高い「Ｈ」レベルとなる。一方、入力電圧Ｖinがスレショルド電圧Ｖthよりも高い場合には、ＮＭＯＳトランジスタＱ２がオンするため、出力電圧Ｖoutは相対的に電位が低い「Ｌ」レベルとなる。
【０００４】
図１３、図１４および図１５は、それぞれ、従来の差動コンパレータの回路記号、回路および出力特性を示す図である。このコンパレータ１２は、ＰＭＯＳトランジスタＱ３，Ｑ４、ＮＭＯＳトランジスタＱ５，Ｑ６および電流源１３よりなる差動増幅回路と、ＰＭＯＳトランジスタＱ７およびＮＭＯＳトランジスタＱ８よりなるシングルエンド増幅回路とを組み合わせた構成となっている。
【０００５】
ＮＭＯＳのトランジスタＱ５およびトランジスタＱ６の各ゲートには、それぞれ基準電圧ＶRおよび入力電圧Ｖinが入力される。トランジスタＱ６のドレイン出力は、ＰＭＯＳトランジスタＱ７およびＮＭＯＳトランジスタＱ８の各ゲートに入力され、それらトランジスタＱ７，Ｑ８の共通接続されたドレインから、出力電圧Ｖoutが出力される。
【０００６】
この差動コンパレータ１２は、差動増幅回路を用いているため、入力電圧Ｖinと基準電圧ＶRとの正確な比較動作を行うことができる。すなわち、入力電圧Ｖinが基準電圧ＶRよりも低い場合には、トランジスタＱ６のドレイン出力は「Ｈ」レベルとなるので、ＮＭＯＳトランジスタＱ８がオンし、図１５に示すように、出力電圧Ｖoutは「Ｌ」レベルとなる。一方、入力電圧Ｖinが基準電圧ＶRよりも高い場合には、トランジスタＱ６のドレイン出力は「Ｌ」レベルとなるので、ＰＭＯＳトランジスタＱ７がオンし、出力電圧Ｖoutは「Ｈ」レベルとなる。
【０００７】
図１６は、従来のチョッパ型コンパレータの回路図である。このコンパレータは、インバータ１４、キャパシタ１５、ラッチ回路１６および第１〜第３の３つのスイッチング素子１７，１８，１９により構成される。第１および第２のスイッチング素子１７，１８はクロック信号φによりオン／オフ制御され、第３のスイッチング素子１９はクロック信号φの反転信号／φ（「／」は反転のバーを表す）によりオン／オフ制御される。
【０００８】
図１７は、図１６に示すチョッパ型コンパレータの動作タイミング図である。クロック信号φが「Ｈ」レベルの時（／φが「Ｌ」の時）は、第１および第２のスイッチング素子１７，１８がオンしてオートゼロ動作となる。このオートゼロ動作期間では、インバータ１４の入力側および出力側の各ノードにおける電圧Ｖ1，Ｖ2はインバータのスレショルド電圧Ｖthとなり、このスレショルド電圧Ｖthと基準電圧ＶRとの電位差がキャパシタ１５の両端に蓄積される。
【０００９】
クロック信号φが「Ｌ」レベルの時（／φが「Ｈ」の時）は、第３のスイッチング素子１９がオンして比較動作となる。この比較動作期間では、入力電圧Ｖinが基準電圧ＶRよりも高いと、インバータ１４の出力電圧Ｖ2は「Ｌ」レベルとなる。これがつぎのクロック信号の立ち上がりに同期してラッチ回路１６から「Ｌ」レベルの出力電圧Ｖoutとして出力される。一方、比較動作期間において、入力電圧Ｖinが基準電圧ＶRよりも低いと、インバータ１４の出力電圧Ｖ2は「Ｈ」レベルとなり、これがつぎのクロック信号の立ち上がりに同期してラッチ回路１６から「Ｈ」レベルの出力電圧Ｖoutとして出力される。
【００１０】
図１８は、コンパレータを２つ用いて構成された発振回路の回路図である。この発振回路２は、２つのコンパレータ２１ａ，２１ｂ、それら２つのコンパレータ２１ａ，２１ｂに比較電圧Ｖcを供給するために充電または放電されるキャパシタ２２、そのキャパシタ２２を充電または放電させるための２つの電流源２３ａ，２３ｂ、それら２つの電流源２３ａ，２３ｂのオン／オフをそれぞれ制御するための２つのスイッチング素子２４ａ，２４ｂおよびインバータ２５、一方のコンパレータ２１ａの出力信号をインバータ２６で反転した信号およびもう一方のコンパレータ２１ｂの出力信号をラッチし、出力電圧Ｖoutの発振信号を出力する、２つのナンドゲート２７ａ，２７ｂからなるラッチ回路を備えた構成となっている。
【００１１】
一方のコンパレータ２１ａには、基準電圧として相対的に電位が高い「Ｈ」レベルの電圧信号（以下、高基準電圧ＶRHとする）が入力される。もう一方のコンパレータ２１ｂには、基準電圧として相対的に電位が低い「Ｌ」レベルの電圧信号（以下、低基準電圧ＶRLとする）が入力される。一方のスイッチング素子２４ａは、ラッチ回路の出力信号、すなわち発振信号により制御され、もう一方のスイッチング素子２４ｂは、発振信号をインバータ２５により反転した信号により制御される。
【００１２】
図１９は、図１８に示す発振回路２の動作タイミング図である。キャパシタ２２の端子電圧、すなわち充電により上昇する比較電圧Ｖcが、高基準電圧ＶRHを超えると、コンパレータ２１ａは、遅延時間ｔdだけ遅延した後、比較動作を行う。その結果、そのコンパレータ２１ａの出力信号を入力とするインバータ２６の出力電圧（インバータ２６の出力側のノードＡの電圧）は、「Ｈ」レベルから「Ｌ」レベルに切り替わる。それによって、ラッチ回路はリセットされ、ラッチ回路の出力電圧Ｖoutは「Ｈ」レベルから「Ｌ」レベルに切り替わる。
【００１３】
また、放電によりキャパシタ２２の端子電圧、すなわち比較電圧Ｖcが下降し、低基準電圧ＶRLよりも低くなると、コンパレータ２１ｂは、遅延時間ｔdだけ遅延した後、比較動作を行う。その結果、そのコンパレータ２１ｂの出力電圧（コンパレータ２１ｂの出力側のノードＢの電圧）は、「Ｈ」レベルから「Ｌ」レベルに切り替わる。それによって、ラッチ回路はセットされ、ラッチ回路の出力電圧Ｖoutは「Ｌ」レベルから「Ｈ」レベルに切り替わる。
【００１４】
【発明が解決しようとする課題】
たとえば図１８に示す構成の発振回路の場合、高速かつ正確な発振周波数を生成するためには、比較電圧と、高基準電圧ＶRHおよび低基準電圧ＶRLとの比較を高速かつ正確に行う必要がある。また、上述した発振回路２では、比較電圧Ｖcが高基準電圧ＶRHまたは低基準電圧ＶRLに到達するタイミングを外部のクロックに同期させることができない。
【００１５】
その理由は、発振回路２に外部クロックを使用すると、発振のエッジがそのクロックに同期してしまうため、発振周期にばらつきを生じたり、周期の設定が不連続になったりするという不具合が生じるからである。したがって、図１８に示す構成の発振回路２においては、２つのコンパレータ２１ａ，２１ｂは連続して比較動作を行う必要がある。
【００１６】
しかしながら、図１０乃至図１２に示す従来のインバータ型コンパレータでは、ＰＭＯＳおよびＮＭＯＳのトランジスタＱ１，Ｑ２の特性で決定されるスレショルド電圧が基準電圧となるため、電源電圧依存、温度依存およびサンプル依存などの要因により、基準電圧すなわちスレショルド電圧が極めて不正確であるという問題点がある。したがって、従来のインバータ型コンパレータは、正確な比較動作を行うことが困難であるため、上述した発振回路には不適である。
【００１７】
また、図１３乃至図１５に示す従来の差動コンパレータでは、その動作速度は、差動増幅回路の動作速度に律速されるため、たとえば、差動増幅回路がＣＭＯＳ構成の場合には、遅延時間が数十ナノ秒となってしまう。したがって、従来の差動コンパレータは、高速に比較動作を行うことが困難であるため、上述した発振回路には不適である。
【００１８】
また、図１６および図１７に示す従来のチョッパ型コンパレータでは、クロック信号φの半周期の期間はオートゼロ動作となり、その期間は比較動作を行うことができないため、非同期で比較を行う際には使用することができない。したがって、従来のチョッパ型コンパレータは、上述した発振回路には不適である。
【００１９】
本発明は、上記問題点に鑑みてなされたものであって、高速かつ正確な比較動作を連続して行うことができるコンパレータを提供することを目的とする。
【００２０】
【課題を解決するための手段】
図１は、本発明にかかるコンパレータの原理説明図である。このコンパレータ３は、スレショルド電圧Ｖthを比較時の基準電圧として、入力電圧Ｖinをそのスレショルド電圧Ｖthと比較し、出力電圧Ｖoutを出力するインバータ３１と、ダミーインバータ３２と、インバータ３１およびダミーインバータ３２のそれぞれのスレショルド電圧Ｖthを制御するための制御回路３３とを備えた構成となっている。
【００２１】
インバータ３１およびダミーインバータ３２は、いずれも制御回路３３から出力されるＶth制御電圧Ｖtcにより、それぞれのスレショルド電圧Ｖthが制御されるようになっている。そして、インバータ３１およびダミーインバータ３２は、同一の構成でかつ近接して配置されており、また同一の半導体基板上に同一のプロセスにより作製されているため、それらの電気的特性、たとえばスレショルド電圧Ｖthは略等しいと見なすことができる。
【００２２】
ダミーインバータ３２は、制御回路３３から出力されるＶth検出用入力電圧Ｖin'を入力信号とし、Ｖth検出用出力電圧Ｖout'を制御回路３３に出力する。制御回路３３は、Ｖth検出用入力電圧Ｖin'を生成してダミーインバータ３２に出力するとともに、Ｖth検出用出力電圧Ｖout'をダミーインバータ３２から受け取る。また、御回路３３には、外部から基準電圧ＶRが入力される。
【００２３】
つぎに、図１に示す構成のコンパレータ３の動作について説明する。制御回路３３は、ダミーインバータ３２にＶth検出用入力電圧Ｖin'を供給する。ダミーインバータ３２は、そのＶth検出用入力電圧Ｖin'とスレショルド電圧Ｖthとに基づいてＶth検出用出力電圧Ｖout'を出力する。制御回路３３は、そのＶth検出用出力電圧Ｖout'とＶth検出用入力電圧Ｖin'とに基づいてダミーインバータ３２のスレショルド電圧Ｖthを検出する。
【００２４】
そして、制御回路３３は、検出したダミーインバータ３２のスレショルド電圧Ｖthと、外部から入力する基準電圧ＶRとの大小を比較し、その比較結果に基づいて、ダミーインバータ３２のスレショルド電圧Ｖth、すなわちコンパレータとして動作するインバータ３１のスレショルド電圧Ｖthが外部の基準電圧ＶRと一致するように、Ｖth制御電圧Ｖtcを調整し、それをダミーインバータ３２およびインバータ３１に出力する。
【００２５】
それによって、インバータ３１およびダミーインバータ３２の各スレショルド電圧Ｖthは、一定の基準電圧ＶRに一致するようになる。したがって、インバータ３１を高精度で比較動作を行うコンパレータとして使用することが可能となる。また、インバータ３１は、遅延時間が数ナノ秒程度と小さいため、高速で動作するコンパレータが実現される。さらに、インバータ３１は、連続動作が可能であるため、非同期で比較を行う場合にも使用可能である。
【００２６】
つぎに、制御回路３３から出力されるＶth制御電圧Ｖtcによって、インバータ３１およびダミーインバータ３２のスレショルド電圧Ｖthが制御可能であることの原理について、図２を参照しながら説明する。ＮＭＯＳトランジスタ（ＰＭＯＳトランジスタも同様）のスレショルド電圧について説明すると、基板電圧に対するＮＭＯＳトランジスタのスレショルド電圧Ｖthnは、ＮＭＯＳトランジスタのバックゲート電圧ＶBnの関数であり、つぎの（１）式で表される。
【００２７】
Ｖthn（ＶBn）＝Ｖthn＋ΔＶthn（ＶBn） ・・・（１）
【００２８】
この（１）式において、ΔＶthn（ＶBn）は、つぎの（２）式で表される。ただし、（２）式において、ＫnおよびφFnは、トランジスタの製造プロセスや温度により決まる係数である。
【００２９】
ΔＶthn（ＶBn）＝Ｋn（√（２・φFn−ＶBn）−√（２・φFn））・・・（２）
【００３０】
基板電圧に対するＰＭＯＳトランジスタのスレショルド電圧をＶthpとし、ＰＭＯＳトランジスタのバックゲート電圧をＶBpとし、ＰＭＯＳトランジスタの電流増幅率βpに対するＮＭＯＳトランジスタの電流増幅率βnの比をβRとすると（βR＝βn／βp）、インバータのスレショルド電圧Ｖthは、つぎの（３）式で表される。ただし、（３）式において、ＶDDは電源電圧である。
【００３１】
Ｖth＝（ＶDD−｜Ｖthp（ＶBn）｜＋Ｖthn（ＶBp）・√βR）／（１＋√βR）
・・・（３）
【００３２】
この（３）式より、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのバックゲート電圧ＶBn，ＶBpの一方または両方を制御することによって、インバータのスレショルド電圧を制御できることがわかる。したがって、本発明においては、インバータ３１およびダミーインバータ３２のスレショルド電圧を制御するために、インバータ３１およびダミーインバータ３２を構成するＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのバックゲート電圧を制御するようにしてもよい。
【００３３】
【発明の実施の形態】
以下に、本発明の実施の形態にかかるコンパレータについて図３〜図９を参照しつつ詳細に説明する。
【００３４】
（実施の形態１）
図３は、本発明の実施の形態１にかかるコンパレータの構成を回路記号で示す回路図である。この実施の形態１のコンパレータ４は、入力電圧Ｖinをそのスレショルド電圧Ｖthと比較して出力電圧Ｖoutを出力するインバータ４１と、インバータ４１のスレショルド電圧Ｖthを制御するためにインバータ４１と同一の電気的特性を具えている見なすことができるダミーインバータ４２と、インバータ４１およびダミーインバータ４２のそれぞれのスレショルド電圧Ｖthを制御するための制御回路４３とを備えた構成となっている。
【００３５】
制御回路４３は、差動増幅回路４４を備えている。差動増幅回路４４は、その非反転入力端子に外部の基準電圧ＶRが入力され、一方、ダミーインバータ４２の出力信号であるＶth検出用出力電圧Ｖout'が反転入力端子に入力される構成となっている。
【００３６】
そして、差動増幅回路４４は、インバータ４１およびダミーインバータ４２に、それらインバータ４１，４２のスレショルド電圧Ｖthを制御するためのＶth制御電圧Ｖtcを出力する。インバータ４１およびダミーインバータ４２は、そのＶth制御電圧Ｖtcの入力によって、スレショルド電圧Ｖthが制御される構成となっている。また、Ｖth検出用出力電圧Ｖout'は、Ｖth検出用入力電圧Ｖin'として、インバータ４１およびダミーインバータ４２のそれぞれの入力端子に入力される。
【００３７】
図４は、インバータ４１およびダミーインバータ４２の一例を示す回路図である。なお、図４では、インバータ４１の符号を付し、ダミーインバータ４２については、符合を括弧内に示す（図５〜図７においても同じ）。
【００３８】
インバータ４１（ダミーインバータ４２）は、ＰＭＯＳトランジスタＱ３のバックゲートに、制御回路４３の差動増幅回路４４から出力されるＶth制御電圧Ｖtcが印加され、かつＮＭＯＳトランジスタＱ４のバックゲートに、Ｖth制御電圧Ｖtcが入力されたレベルシフタ４５の出力電圧が印加される構成となっている。
【００３９】
レベルシフタ４５は、負荷抵抗となるＮＭＯＳトランジスタＱ５および電流源４６により構成されている。Ｖth制御電圧Ｖtcは、ＮＭＯＳトランジスタＱ５のゲートに入力される。レベルシフタ４５は、そのＮＭＯＳトランジスタＱ５のソースの電圧をＮＭＯＳトランジスタＱ４に出力する。
【００４０】
つぎに、実施の形態１の作用について説明する。ダミーインバータ４２のＶth検出用入力電圧Ｖin'とＶth検出用出力電圧Ｖout'とが短絡され、直流帰還となっていることにより、Ｖth検出用出力電圧Ｖout'はダミーインバータ４２のスレショルド電圧Ｖthとなる。
【００４１】
差動増幅回路４４により、Ｖth検出用出力電圧Ｖout'、すなわちダミーインバータ４２のスレショルド電圧Ｖthと基準電圧ＶRとの差が増幅され、それがインバータ４１およびダミーインバータ４２に、Ｖth制御電圧Ｖtcとして入力されることにより、インバータ４１およびダミーインバータ４２のスレショルド電圧Ｖthが基準電圧ＶRに一致するように制御される。
【００４２】
実施の形態１によれば、コンパレータとして機能するインバータ４１と同等の電気的特性を有するダミーインバータ４２を設け、ダミーインバータ４２のＶth検出用入力電圧Ｖin'とＶth検出用出力電圧Ｖout'とを短絡してＶth検出用出力電圧Ｖout'をダミーインバータ４２のスレショルド電圧Ｖthと一致させることにより、ダミーインバータ４２のスレショルド電圧Ｖthを検出する。
【００４３】
そして、そのスレショルド電圧Ｖthが外部の基準電圧ＶRに一致するように、ダミーインバータ４２およびインバータ４１をそれぞれ構成するＭＯＳトランジスタＱ３，Ｑ４のバックゲート電圧を制御することにより、インバータ４１のスレショルド電圧Ｖthを制御することができる。したがって、インバータ４１を用いて、高速かつ正確な比較動作を連続して行うことができるコンパレータが得られる。
【００４４】
また、実施の形態１では、ＰＭＯＳトランジスタＱ３およびＮＭＯＳトランジスタＱ４の両方のバックゲート電圧を制御しているため、感度が高いという利点がある。
【００４５】
なお、上記実施の形態においては、ＰＭＯＳトランジスタＱ３およびＮＭＯＳトランジスタＱ４の両方のバックゲート電圧を制御することによりインバータ４およびダミーインバータ４２のスレショルド電圧Ｖthを制御をするとしたが、これに限らず、たとえば、図５に示すように、ＰＭＯＳトランジスタＱ３のみのバックゲート電圧を制御するようにしてもよいし、図６に示すように、ＮＭＯＳトランジスタＱ４のみのバックゲート電圧を制御するようにしてもよい。
【００４６】
このようにすれば、レベルシフタ４５が不要となるため、コンパレータの回路規模が小さくなるという利点と、ＰＭＯＳトランジスタＱ３およびＮＭＯＳトランジスタＱ４の両方のバックゲート電圧を制御することができない場合に有効であるという利点がある。
【００４７】
また、図７に示すように、ＰＭＯＳトランジスタＱ３のソースおよびＮＭＯＳトランジスタＱ４のソースに、それぞれＰＭＯＳトランジスタＱ７およびＮＭＯＳトランジスタＱ８を直列に接続し、ＰＭＯＳトランジスタＱ７のゲートにＶth制御電圧Ｖtcを印加するとともに、Ｖth制御電圧Ｖtcをレベルシフタ４５によりレベルシフトしてＮＭＯＳトランジスタＱ８のゲートに印加するようにしてもよい。
【００４８】
このように直列に接続したＰＭＯＳトランジスタＱ７およびＮＭＯＳトランジスタＱ８のゲート電圧を制御することにより、ＰＭＯＳトランジスタＱ３およびＮＭＯＳトランジスタＱ４により構成されるインバータのスレショルド電圧Ｖthを制御するようにしてもよい。そうすれば、安定性の高いコンパレータが得られる。
【００４９】
（実施の形態２）
図８は、本発明の実施の形態２にかかるコンパレータの構成を回路記号で示す回路図である。この実施の形態２のコンパレータ５は、入力電圧Ｖinをそのスレショルド電圧Ｖthと比較して出力電圧Ｖoutを出力するインバータ５１と、インバータ５１のスレショルド電圧Ｖthを制御するためにインバータ４５と同一の電気的特性を具えている見なすことができるダミーインバータ５２と、インバータ５１およびダミーインバータ５２のそれぞれのスレショルド電圧Ｖthを制御するための制御回路５３とを備えた構成となっている。
【００５０】
制御回路５３は、差動増幅回路５４、たとえば差動型の内部コンパレータ５５、ローパスフィルタ（ＬＰＦ）５６，５７および交流信号発生回路である三角波発生回路５８を備えている。三角波発生回路５８は、交流信号であるたとえば三角波を生成し、それをＶth検出用入力電圧Ｖin'としてダミーインバータ５２の入力端子に出力する。ダミーインバータ５２はＶth検出用出力電圧Ｖout'を出力し、そのＶth検出用出力電圧Ｖout'は第１のローパスフィルタ５６に入力され、そこで直流成分の電圧信号Ｖ0が抽出される。
【００５１】
また、三角波発生回路５８は、生成した三角波を差動コンパレータ５５の反転入力端子に出力する。差動コンパレータ５５の非反転入力端子には、外部の基準電圧ＶRが入力される。すなわち、差動コンパレータ５５は、三角波発生回路５８で生成された三角波を外部の基準電圧ＶRと比較し、方形波の信号Ｖ1を出力する。差動コンパレータ５５から出力された方形波信号Ｖ1は、第２のローパスフィルタ５７に入力され、そこで直流成分の電圧信号Ｖ1'が抽出される。
【００５２】
２つのローパスフィルタ５６，５７から出力された２つの直流成分の電圧信号Ｖ0，Ｖ1'は、それぞれ差動増幅回路５４の反転入力端子および非反転入力端子に入力される。差動増幅回路５４は、それら直流成分の電圧信号Ｖ0，Ｖ1'の差を増幅して、インバータ５１およびダミーインバータ５２のスレショルド電圧Ｖthを制御するためのＶth制御電圧Ｖtcとして出力する。
【００５３】
インバータ５１およびダミーインバータ５２は、それぞれ実施の形態１のインバータ４１およびダミーインバータ４２の構成と同じであるので、説明を省略する。
【００５４】
つぎに、実施の形態２の作用について説明する。図９は、実施の形態２のコンパレータ５の動作タイミング図である。三角波発生回路５８から出力された三角波よりなるＶth検出用入力電圧Ｖin'は、ダミーインバータ５２において、そのスレショルド電圧Ｖthによりスライスされ、それによって、方形波よりなるＶth検出用出力電圧Ｖout'が得られる。また、三角波発生回路５８から出力された三角波の信号は、制御回路５３内のコンパレータ５５において、外部の基準電圧ＶRによりスライスされ、それによって、方形波の信号Ｖ1が得られる。
【００５５】
そして、ローパスフィルタ５６，５７により、それら２つの方形波信号、すなわちＶth検出用出力電圧Ｖout'と信号Ｖ1とからそれぞれ直流成分の電圧信号Ｖ0，Ｖ1'が抽出される。それら電圧信号Ｖ0，Ｖ1'の差は、差動増幅回路５４において増幅されて、Ｖth制御電圧Ｖtcが得られる。
【００５６】
このＶth制御電圧Ｖtcにより、ダミーインバータ５２のスレショルド電圧Ｖthが制御され、Ｖth検出用出力電圧Ｖout'のデューティ比が変化する。そして、Ｖth検出用出力電圧Ｖout'のデューティ比と信号Ｖ1のデューティ比とが一致すると、Ｖth検出用出力電圧Ｖout'から抽出された直流成分の電圧信号Ｖ0と、信号Ｖ1から抽出された直流成分の電圧信号Ｖ1'とが一致し、すなわち差動増幅回路５４の２つの入力信号の差がゼロとなる。
【００５７】
したがって、差動増幅回路５４の出力信号、すなわちＶth制御電圧Ｖtcはゼロとなる。この時、ダミーインバータ５２のスレショルド電圧Ｖth、すなわちインバータ５１のスレショルド電圧Ｖthは外部の基準電圧ＶRに一致する。
【００５８】
実施の形態２によれば、インバータ５１のスレショルド電圧Ｖthを制御することができるので、インバータ５１を用いて、高速かつ正確な比較動作を連続して行うことができるコンパレータが得られる。
【００５９】
なお、上記各実施の形態においては、コンパレータとして機能するインバータ４１，５１を１個設けたが、これに限らず、コンパレータとして機能するインバータを複数個設けてもよい。この場合、ダミーインバータは１個でもよいし、複数個設けられていてもよい。
【００６０】
【発明の効果】
本発明によれば、コンパレータとしてインバータを用い、そのインバータのスレショルド電圧を制御回路により制御する構成としたため、高速、正確かつ連続した比較動作が可能なコンパレータが得られる。
【図面の簡単な説明】
【図１】本発明にかかるコンパレータの原理説明図である。
【図２】本発明にかかるコンパレータを構成するインバータのスレショルド電圧の制御原理を説明するための原理説明図である。
【図３】本発明の実施の形態１にかかるコンパレータの構成を示す回路図である。
【図４】本発明の実施の形態１にかかるコンパレータのインバータの構成を示す回路図である。
【図５】インバータの他の例を示す回路図である。
【図６】インバータの他の例を示す回路図である。
【図７】インバータの他の例を示す回路図である。
【図８】本発明の実施の形態２にかかるコンパレータの構成を示す回路図である。
【図９】本発明の実施の形態２にかかるコンパレータの動作タイミング図である。
【図１０】従来のインバータ型コンパレータの回路記号図である。
【図１１】従来のインバータ型コンパレータの回路図である。
【図１２】従来のインバータ型コンパレータの出力特性図である。
【図１３】従来の差動コンパレータの回路記号図である。
【図１４】従来の差動コンパレータの回路図である。
【図１５】従来の差動コンパレータの出力特性図である。
【図１６】従来のチョッパ型コンパレータの回路図である。
【図１７】従来のチョッパ型コンパレータの動作タイミング図である。
【図１８】コンパレータを用いた発振回路の回路図である。
【図１９】コンパレータを用いた発振回路の動作タイミング図である。
【符号の説明】
Ｑ３ ＰＭＯＳトランジスタ
Ｑ４ ＮＭＯＳトランジスタ
Ｑ７ 第２のＰＭＯＳトランジスタ
Ｑ８ 第２のＮＭＯＳトランジスタ
３，４，５ コンパレータ
３１，４１，５１ インバータ
３２，４２，５２ ダミーインバータ
３３，４３，５３ 制御回路
４４，５４ 差動増幅回路
５５ 内部コンパレータ
５８ 三角波発生回路（交流信号発生回路）
Claims (3)
- 外部から入力された入力電圧をスレショルド電圧と比較し、その比較結果に基づく出力電圧を出力するインバータと、
前記インバータのスレショルド電圧と等しいか、または略等しいと見なされるスレショルド電圧を具えたダミーインバータと、
前記ダミーインバータのスレショルド電圧を検出し、その検出結果に基づいて、前記インバータおよび前記ダミーインバータのそれぞれのスレショルド電圧を制御する制御回路と、
を具備し、
前記制御回路は、
交流信号を生成して前記ダミーインバータに出力する交流信号発生回路、前記交流信号発生回路で生成された交流信号を外部の基準電圧と比較する内部コンパレータ、および前記内部コンパレータの出力電圧の直流成分と前記ダミーインバータの出力電圧の直流成分との差を、前記インバータおよび前記ダミーインバータのそれぞれのスレショルド電圧を制御するための制御信号として出力する差動増幅回路を備えていることを特徴とするのコンパレータ。 - 前記インバータおよび前記ダミーインバータは、それらインバータを構成するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの一方または両方のバックゲート電圧を、前記制御回路から出力された制御信号により制御されることによって、それぞれのスレショルド電圧が制御される構成となっていることを特徴とする請求項１に記載のコンパレータ。
- 前記インバータおよび前記ダミーインバータは、インバータとして動作するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの各ソースにそれぞれ第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタが直列に接続されて構成されており、それら第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタの各ゲート電圧を、前記制御回路から出力された制御信号により制御されることによって、それぞれのスレショルド電圧が制御される構成となっていることを特徴とする請求項１に記載のコンパレータ。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15359099A JP4141587B2 (ja) | 1999-06-01 | 1999-06-01 | コンパレータ |
| DE60033204T DE60033204T2 (de) | 1999-06-01 | 2000-03-29 | Spannungsgesteuerte Oszillatorschaltung |
| KR1020000016093A KR100722747B1 (ko) | 1999-06-01 | 2000-03-29 | 비교기 |
| EP05002168A EP1530293B1 (en) | 1999-06-01 | 2000-03-29 | Voltage controlled oscillator circuit |
| DE60020451T DE60020451T2 (de) | 1999-06-01 | 2000-03-29 | Komparatorschaltung |
| EP00302616A EP1058385B1 (en) | 1999-06-01 | 2000-03-29 | Comparator circuit |
| US09/538,720 US6456170B1 (en) | 1999-06-01 | 2000-03-30 | Comparator and voltage controlled oscillator circuit |
| KR1020060058989A KR100629196B1 (ko) | 1999-06-01 | 2006-06-28 | 전압 제어 발진 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15359099A JP4141587B2 (ja) | 1999-06-01 | 1999-06-01 | コンパレータ |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000349604A JP2000349604A (ja) | 2000-12-15 |
| JP2000349604A5 JP2000349604A5 (ja) | 2007-05-31 |
| JP4141587B2 true JP4141587B2 (ja) | 2008-08-27 |
Family
ID=15565827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15359099A Expired - Lifetime JP4141587B2 (ja) | 1999-06-01 | 1999-06-01 | コンパレータ |
Country Status (1)
| Country | Link |
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| JP (1) | JP4141587B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101906226B1 (ko) | 2011-12-26 | 2018-10-11 | 삼성전자주식회사 | 이미지 센서 및 이를 포함하는 이미지 처리 시스템 |
-
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- 1999-06-01 JP JP15359099A patent/JP4141587B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000349604A (ja) | 2000-12-15 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S531 | Written request for registration of change of domicile |
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| S533 | Written request for registration of change of name |
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| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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