KR100616066B1 - 주파수 가변발진회로와, 그것을 이용한 위상동기회로 및 클럭동기회로 - Google Patents

주파수 가변발진회로와, 그것을 이용한 위상동기회로 및 클럭동기회로 Download PDF

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Abstract

본 발명은 주파수 가변발진회로를 이용한 위상동기회로에 관한 것으로, 특히 낮은 전원전압으로 동작하는 반도체 집적회로장치에 적용해서 적절한 주파수 가변발진회로 및 그것을 이용한 PLL에 관한 것이다.
종래, 주파수 발진회로는 높은 전원전압에서 동작됨과 더불어, 발진주파수의 가변범위가 좁은 문제점이 있었다.
본 발명은 pMOS 트랜지스터와 nMOS 트랜지스터의 게이트를 서로 접속해서 입력단자로 함과 더불어, 드레인을 서로 접속해서 출력단자로 한 상보형 증폭회로를 이용해서 차동증폭회로 및 입출력단자를 서로 교차해서 접속한 정귀환회로를 구성하고, 상기 차동증폭회로의 출력단자 간에 정귀환회로를 접속하며, 상기 상보형 증폭회로의 소오스 전류를 제어하기 위한 주파수 제어신호를 게이트에 입력하는 MOS트랜지스터와 상기 상보형 증폭회로를 전원단자와 접지단자 간에 직렬로 접속해서 구성한 지연회로를 환상으로 종속접속하여 주파수 가변발진회로를 구성함으로써, 낮은 전원전압으로 동작함과 동시에, 높은 주파수로 발진할 수 있는 주파수 가변발진회로와, 그것을 이용한 넓은 발진주파수 범위를 갖는 위상동기회로 및 클럭동기회로를 제시하고 있다.

Description

주파수 가변발진회로와, 그것을 이용한 위상동기회로 및 클럭동기회로 {Variable frequency oscillator, and Phase locked loop and Clock synchronizer using thereof}
도 1은 본 발명에 따른 주파수 가변발진회로의 제 1 실시예를 설명하기 위한 구성도이다.
도 2는 제 1 실시예의 주파수 가변발진회로에 사용되는 지연회로의 예를 설명하기 위한 회로도이다.
도 3은 제 1 실시예의 주파수 가변발진회로에 사용되는 디지탈 신호변환기의 예를 설명하기 위한 회로도이다.
도 4는 본 발명의 주파수 가변발진회로를 사용한 PLL의 제 1실시예를 설명하기 위한 구성도이다.
도 5는 제 1실시예의 PLL에 사용되는 전압전류변환회로 및 보조차지펌프의 예를 설명하기 위한 회로도이다.
도 6은 본 발명의 주파수 가변발진회로의 제어전압에 대한 발진주파수의 관계를 설명하기 위한 곡선도이다.
도 7은 본 발명의 주파수 가변발진회로의 제 2발명의 실시형태를 설명하기 위한 구성도이다.
도 8은 제 2 실시예의 주파수 가변발진회로에 사용되는 지연회로의 예를 설명하기 위한 회로도이다.
도 9는 도 8의 지연회로에 사용되는 제어신호 생성회로의 예를 설명하기 위한 회로도이다.
도 10은 본 발명의 제 3 발명의 실시형태를 설명하기 위한 구성도이다.
도 11은 종래 PLL을 설명하기 위한 구성도이다.
도 12는 종래 차지 펌프 및 루프필터를 설명하기 위한 회로도이다.
도 13은 종래 전압전류 변환회로를 설명하기 위한 회로도이다.
도 14는 종래 지연회로를 설명하기 위한 회로도이다.
〈도면의 주요부분에 대한 부호의 설명〉
1 : 위상비교기 2 : 차지펌프
3 : 루프필터 4 : VIC
5 : ACP 6 : 가산회로
7 : ICO 8, 9 : 분주기
28-1, 28-2, 28-3, 38-4 : 지연회로 29 : 디지탈 신호변환회로
15,16,17,18,21,22,23,24,30,31,32,33,41,42,48 : pMOS트랜지스터
19,20,25,26,27,34,35,36,37,38,43,44,47 : nMOS트랜지스터
45 : 정전류원 49 : 데이타 발생회로
50-1, 50-2 : 출력회로 51 : PLL
52 : 취입회로 53 : 입력회로
54 : 외부IC
본 발명은 주파수 가변발진회로를 이용한 위상동기회로(이하, PLL이라 한다)에 관한 것으로, 특히 낮은 전원전압으로 동작하는 반도체 집적회로장치에 적용해서 적절한 주파수가변발진회로 및 그것을 이용한 PLL에 관한 것이다.
마이크로 프로세서를 장착한 대규모 반도체 집적회로장치(이하, LSI라 한다)의 개발이 이루어지고, 그 대규모화, 고속화, 저소비전력화가 이루어지고 있다. 상기 마이크로 프로세서는 프로그램 등에 의해 지시된 연산을 실행한는 연산장치에서, 전체가 클럭에 동기해서 동작한다.
상기 클럭을 발생하는 회로로서, PLL을 이용한 주파수 신디사이저(synthesizer)가 널리 알려져 있다(예를들면, IEEE journal of Solid-State Circuits 제 SC - 29권(1994년 3월 발행) 제 27면 - 제 279면(D. Mijuskovic 외 "Cell Based Fully Integrated CMOS Frequency Synthesizer") 참조).
상기 LSI에서 일반적으로 사용되는 주파수 신디사이저의 구성은 도 11에 도시되어 있다.
도 11에 있어서, 위상비교기(1), 루프필터(3) 및 전류제어발진기(7)에 의해 귀환루프가 형성되고, 상기 전류제어발진기(7 ; 이하, ICO라 한다)은 외부로부터의 기준신호(fr)에 동기된 클럭신호(fvco)를 출력한다.
상기 ICO(7)은 입력전류에 따라서 발진주파수를 변화시키는 주파수 가변발진회로이다. 또한, 분주기(9)는 외부의 수정발진자 등에서 입력된 낮은 주파수의 입력신호(fi)를 분주하는 기준신호발생용 분주기이고, 분주기(8)은 귀환루프에 삽입된 귀환용 분주기이며, 양자의 각각의 분주수를 적당히 설정함으로써, 소정 주파수의 클럭신호(fvco)를 얻을 수 있다.
또, 상기 위상비교기(1)로의 비교신호(fp)는 상기 분주기(8)로부터 취출된다.
여기서, 도 11에 도시된 구성의 기본기능은 귀환루프에 의해 입력신호에 위상동기된 신호를 생성하는 PLL이고, 상기 분주기(8, 9)의 설치는 임의이며, 상기 PLL은 이들을 설치함으로써, 특히 주파수 신디사이저(sythesizer)로서 기능하게 된다.
또한, 상기 PLL은 출력신호가 클럭신호로 되는 경우, 클럭발생회로가 된다.
이와 같은 주파수 신디사이저를 LSI에 의해 형성하는 경우, 반도체 집적회로의 특질을 고려한 구성이 채용된다. 즉, 반도체 집적회로에서 정전용량은 얻기 쉽지만, 저항을 얻기 어려운 경우가 있고, 인덕턴스의 형성은 매우 곤란하다.
여기서, 상기 루프필터(3)을 정전용량으로 형성하고, 같은 정전용량으로의 전류의 충방전을 차지펌프(2 ; charge pump)에서 행하게 되며, 보조차지펌프(5 ; 이하, ACP라 한다)를 설치해서 루프필터(3)을 바이패스하게 된다.
상기 ACP(5)는 저항과 등가인 작용을 하게 되고, 귀환루프의 전달함수에 영점을 형성하며, 상기의 영점을 설치함으로써 귀환루프가 안정화된다.
상기 위상비교기(1)은 기준신호(fr)과 분주기(8)의 출력신호(fp)와의 위상차를 검출하고, ICO(7)을 제어하기 위한 UP신호(주파수를 상승시키는 제어신호)와 DN신호(주파수를 저하시키는 신호)를 출력한다.
또한, 상기 UP신호와 DN신호 각각의 반전신호인 UPB신호와 DNB신호도 동시에 출력하며, 상기 UP신호 및 DN신호는 기준신호(fr)과 출력신호(fp)와의 위상차에 상당하는 펄스폭 변조신호이다.
또한, 상기 ICO(7)은 반도체 집적회로로 구성하는 경우, 발진주파수와 전류와의 관계를 전압과의 관계보다 직선성을 양호하게 하는 것이 용이한 경향이 있기 때문에, 전압제어발진기(VCO)보다 더 많이 채용되고, 전압전류변환기(4 ; 이하, VIC라 한다)가 루프필터(3)의 정전용량의 단자간 전압을 전류로 변환하게 된다.
또, 상기 ACP(5)는 전류를 출력하도록 구성되어 있기 때문에, 상기 바이패스를 형성하기 위해 가산회로(6)에서 VIC(4)와 ACP(5)의 출력전류가 가산된다.
이어, 이와 같은 PLL의 주요 회로에 대해 설명한다.
도 12는 상기 차지펌프(2)와 루프필터(3)의 구성을 나타낸 도면으로서, 상기 차지펌프(2)는 2조의 트랜지스터에 의한 스위치(12, 13)과 전류원(10, 11)로 구성되고, 상기 위상비교기(1)로부터의 UP신호와 DNB신호를 입력한다.
여기서, 상기 UP신호 및 DN신호는 0인 때 유효하며, 또한 상기 루프필터(3)은 차지펌프(2)의 출력에 접속되어, 정전용량(Cp)로 구성된다.
상기 차지펌프(2)는, 루프필터(3)의 정전용량(Cp)에 저장되어 있는 전하로부터 입력된 UP신호와 DNB신호에 대응한 전하를 충방전한다. 여기서, 상기의 충방전되는 전하량은 차지펌프(2)를 구성하는 전류원(10, 11)의 전류치(Iup, Idn)에, 상기 UP신호와 DNB신호와의 펄스폭의 차이분을 곱한 값으로 된다.
정전용량의 단자간 전압을 전류로 변환하는 VIC(4)의 예가 도 13에 도시되어 있다(예를들면, IEEE ISSCC '95 Digest Technical Papers (1995년 2월 발행) 제 112면 - 113면 (Ilya Novof 저 "Fully Intergrated CMOS Phased-Locked Loop with 15 to 240 ㎒ Locking Range and ± 50 ps Jitter") 참조).
상기 VIC(4)는 포화영역에서 동작하는 트랜지스터를 3단 이상 종속접속시키는 회로구성이고, 전원전압은 3V이상이 필요하다.
이어, 상기 ICO(7)은 상기 반도체 집적회로의 특질과 고속동작의 요구 때문에 이득을 가진 복수의 전류제어형 지연회로를 환상으로 종속접속한 링 오실레이터(ring oscillator)로 하는 것이 보통이다(예를들면, 1996년 IEEE Press 사 발행 B. Razavi 저 「Design of Monolithic Phase-Locked Loops and Clock Recovery Circuits」제 1면 - 제 39면 참조).
상기 지연회로의 예가 도 14에 도시되어 있다.
서로 극성이 반전되어 있는 차동신호(Vin)을 입력하여 차동신호(Vout)을 출력하는 트랜지스터(M21, M22)가 차동증폭회로를 형성하고, 트랜지스터(M23, M24)가 이들의 부하저항이 된다.
상기 차동증폭회로의 각각의 출력단자에 접속된 트랜지스터(M25, M26)이 정 귀환회로를 이루고, 정귀환에 의해 형성되는 부성 저항이 상기 부하저항을 상쇄하게 된다.
이것에 의해, 외관상 부하저항이 높게 되며, 또 상기 트랜지스터(M25, M26)의 각각은 게이트 전극을 입력단자, 드레인 전극을 출력단자로 하는 증폭회로이며, 정귀환회로는 그 입출력단자를 서로 교차해서 접속함으로써 형성된다.
여기서, 주파수 제어신호(Vcont)을 입력하는 트랜지스터(M27, M28)은 상기 트랜지스터(M23, M24)의 공통 소오스 전류와 상기 트랜지스터(M25, M26)의 공통 소오스 전류를 각각 변화시켜, 상기 외관상의 부하저항을 변화시킨다.
또한, 증폭회로의 출력단자에는 도시되어 있지 않지만, 부유 용량이 있고, 동일 부유용량과 외관상의 부하 저항으로 시정수를 형성하지만, 외관상의 부하 저항이 변화됨으로써, 시정수가 변화된다.
즉, 전류에 의해 지연회로의 지연량이 변화되고, 이와 같은 지연회로를 순회종속접속한 링 오실레이터인 ICO(7)의 발진주파수가 변화된다.
도 14의 지연회로는 또한, 상기 트랜지스터(M27, M28)가 상기 트랜지스터(M21, M22)와 종속접속되지 않는 구성으로 함으로써, 전원전압을 낮게 억제하도록 하고 있다.
증폭회로 및 정전전류의 트랜지스터를 포화영역에서 사용하는 것과 상기 증폭회로의 출력단자가 후단의 지연회로의 증폭회로의 입력단자에 접속되는 것 등의 이유로 전원전압은 트랜지스터의 게이트·소오스 간 전압의 약 3배, 구체적으로는 최저 2.5V가 필요로 된다.
마이크로프로세서를 장착한 LSI에서는 대규모화에 수반해서 반도체 소자의 거리가 미소하게 되고, 이 때문에 소자의 내압이 저하되며, 전원의 저전압화가 진행되어, 5V였던 전압이 3V가 되고, 최근은 1V정도로 낮추고자 하는 움직임이 나오고 있다. 또, 전원의 저전압화는 LSI의 소비전력의 저감에 직접 기여한다. 또한, LSI의 대규모화 외, 응용 확대에 수반해서 동작속도의 향상과 주파수 가변범위의 확대요구가 높아지고 있다.
그러나, 상기 종래의 회로는 3V내외를 대상으로 하고 있기 때문에, 이것을 1V정도로 낮추는 경우, ICO(7)에 대해서는, 트랜지스터의 동작전류가 떨어져, 지연회로의 이득이 감소하며, 발진주파수 부근의 지연회로의 이득이 1을 넘지 못할 가능성이 있게 된다.
이 경우, 주파수의 가변범위가 좁아지게 되고, 경우에 따라서는 발진이 정지되기도 한다. 이 대책으로서, 지연회로의 종속접속단수를 많게 하는 방법이 고려되지만, 발진주파수의 상한이 낮아짐과 더불어, 소비전력이 증가되기 때문에, 적절한 개선책이 될 수는 없다.
또한, VIC(4)에 대해서는 포화영역에서 동작하고 있던 트랜지스터가 저항영역(비포화영역)으로 옮겨지게 되고, 그 과정에서 선형성이 좋은 전압전류변환을 행할 수 없게 된다.
이어, 발진주파수의 가변범위에 관해서는, 도 11에 도시된 ACP(5)에 의해 바 이패스하는 회로구성에서는 가변범위를 확대하는 것이 곤란한 문제점이 있다.
즉, UP신호나 DN신호가 발생하게 되면, 순간적으로 그 전류가 가산되기 때문에, 발진주파수는 단시간 튀는 것과 같은 상태가 된다. 여기서, 정규의 주파수를 fo, 그 주기를 T로 해서, 순간적인 주파수의 튀는 양 및 주기의 튀는 양을 각각 △f, △T로 한 경우, 다음의 식(1)이 성립된다.
△T／T ≒△f／fo …… (1)
따라서, 종래 ACP(5)를 이용하는 경우와 같이, 상기 UP신호나 DN신호를 그대로 관련시켜서 가감산하게 되면, △f가 일정하기 때문에, fo가 낮아지게 됨에 따라서, 주기의 오차 △T／T 가 크게 된다. 즉, 지터(jitter)가 크게 된다. 하지만, 상기 지터의 크기에 허용되는 한계가 있기 때문에, 상기 fo를 어느 정도 이하로 낮출 수 없으며, 발진주파수의 가변범위가 좁아지게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 발명한 것으로서, 본 발명의 목적은 낮은 전원전압하에서 동작함과 더불어, 높은 주파수에서 발진할 수 있는 신규의 주파수 가변발진회로와, 그것을 이용한 넓은 발진주파수범위를 갖는 PLL 및 클럭동기회로를 제공하는 데 있다.
상기한 목적을 달성하기 위한 본 발명의 제 1특징은, pMOS(Metal Oxide Semiconductor) 트랜지스터와 nMOS 트랜지스터의 게이트 전극을 서로 접속해서 입력단자로 함과 더불어, 드레인 전극을 서로 접속해서 출력단자로 한 상보형 증폭회로를 증폭회로요소로 채용하고, 차동증폭회로와 입출력단자를 서로 교차해서 접속한 정귀환 회로를 상기 상보형 증폭회로를 이용해서 구성하고, 차동증폭회로의 출 력단자 간에 정귀환 회로를 접속하고, 상기 상보형 증폭회로의 소오스 전류를 제어하기 위한 제어용 MOS 트랜지스터와 상기 상보형 증폭회로를 전원단자와 접지단자 간에 직렬로 접속해서 구성한 지연회로를 주파수 가변발진회로에 채용한 점이다.
이와 같은 지연회로의 구성에서는, 차동증폭회로 및 정귀환 회로에 이용한 상기 상보형 증폭회로의 pMOS트랜지스터의 소오스 전극이 서로 접속되고, 게다가 nMOS 트랜지스터의 소오스 전극이 서로 접속된다. 또한, 상기 제어용 MOS 트랜지스터의 게이트 전극에 주파수 제어신호가 공급되고, 상기 제어용 트랜지스터의 드레인 전류가 제어전류가 되어, 상보형 증폭회로의 소오스 전류를 제어하게 된다.
상기 상보형 증폭회로는 일방의 트랜지스터가 온 상태(저항영역)인 때, 타방의 트랜지스터가 오프 상태가 되는 인버터로서 이용할 수 있다.
본 발명에서는 상보형 증폭회로를 이와 같은 인버터로서 이용함으로써, 차동증폭회로를 서로 상태를 반전한 인버터의 차동회로로 하고, 정귀환 회로를 래치회로로 하고 있다. 이 때문에, 차동증폭회로 및 정귀환 회로를 동작시키는 전압은, 일방의 트랜지스터를 온 상태로 하는 전압, 즉 트랜지스터의 스레스홀드 전압(Threshold voltage) 정도로 할 수 있다(오프 상태의 트랜지스터에는 전압의 인가는 필요하지 않다). 구체적으로는, 0.7V정도가 된다.
한편, 상기 상보형 증폭회로의 소오스 전류를 제어하는 제어용 MOS트랜지스터는 포화영역을 유지할 필요가 있지만, 이를 위해 드레인·소오스 간 전압은 0.3V정도가 된다. 따라서, 본 발명의 지연회로는 상기의 스레스홀드 전압0.7V에 상기 0.3V를 더한 1V의 전원전압으로 동작가능하게 된다.
이어, 상기 정귀환 회로는 차동증폭회로의 출력의 미소 전압차를 검출하고, 출력단자를 전원전위로부터 접지전위의 방향에, 또는 그 역 방향으로 변환시키도록 가속시키기 때문에, 지연회로는 외관상 큰 이득을 갖을 수 있음과 더불어, 고속 동작이 가능하게 된다. 또한, 지연회로의 종속 단수를 작게 할 수 있다.
이와 같이 해서, 본 발명의 지연회로를 이용해서 구성한 주파수 가변발진회로는 낮은 전원전압하에서 이득 저하를 일으키지 않고, 안정하게 발진하게 된다.
본 발명의 다른 특징은 게이트 전극을 드레인 전극보다 높은 전압으로 바이어스한 제 1 MOS트랜지스터와, 루프필터의 출력전압을 게이트 전극에 입력해서 출력전류를 드레인 전극에서 취출하도록 하고, 상기 제 1 MOS트랜지스터의 드레인 전극에 소오스 전극을 접속한 제 2 MOS트랜지스터로 이루어지는 회로를 전압전류 변환회로의 전류전압 변환부로 한 점에 있다.
상기 바이어스는 예를들면, 게이트 전극을 전원에 접속함으로써, 실현할 수 있다.
상기와 같이, 바이어스된 트랜지스터는 저항영역에서 동작하게 되고, 전원전압이 1V정도의 낮은 전압에서는 저항과 거의 동일한 작용을 한다. 이와 같은 저항을 소오스 저항으로 함으로써, 상기 제 2 MOS트랜지스터는 낮은 전원전압 하에서 선형인 전압전류 변환을 행할 수 있다.
이로써, 선형범위가 넓은 변환전류가 얻어지고, 이것에 수반해서 PLL의 넓은 동작범위가 확보된다.
본 발명의 다른 특징은, 제 1 정전류원 및 제 2 정전류원과, UP신호와 UPB신 호를 입력해서 제 1 정전류원의 전류를 절환하는 제 1 차동회로와, DN신호와 DNB신호를 입력해서 제 2 정전류원의 전류를 절환하는 제 2 차동회로와, DN신호가 유효한 때 상기 제 2 차동회로가 출력하는 전류를 복제하는 전류미러회로로 보조차지펌프를 구성하고, UP신호가 유효인 때 상기 제 2 차동회로가 전류를 출력하는 단자와 전류미러회로가 복제전류를 출력하는 단자를 결합한 단자를 보조차지펌프의 출력단자로 한 점이며, 게다가 바람직하게는 상기 제 1 정전류원 및 제 2 정전류원의 전류를 상기 루프필터의 출력신호에 비례하여 변화시키는 점이다.
이와 같은 비례관계를 설정함으로써, 본 제안의 보조차지펌프를 갖는 PLL에 있어서, 상기 식(1)의 △f가 fo에 비례하게 되고, 주파수에 관계없이 주기오차△T/T가 일정하게 된다.
따라서, 발진주파수를 낮추어도 지터가 크게 되지 않고, PLL은 넓은 발진주파수 범위를 얻을 수 있다.
이하, 본 발명에 따른 주파수 가변발진회로와, 그것을 이용한 PLL 및 클럭동기회로를 도면에 도시한 몇 개의 실시예를 참조해서 상세히 설명한다. 또, 도 1 ~ 도 14에 있어서, 동일 부호는 동일물 또는 유사물을 표시한다.
<실시예 1>
본 실시예의 주파수 가변발진회로는 도 2에 도시된 지연회로를 환(環)상으로 종속접속한 것으로, 그 회로구성은 도 1에 도시되어 있다. 도 1에 있어서, 도면부호(28 - 1 ∼ 28 - 4)는 차동 입출력단자를 갖는 지연회로이고, 도면부호(29)는 지 연회로(28 - 4)의 차동의 2출력신호를 단일한 신호로 하는 디지탈 신호변환회로이다.
상기 지연회로(28)은 차동신호(Vin1, Vin2)를 입력해서 차동신호(Vout1, Vout2)를 출력한다.
도 2에 있어서, 도면부호(30 ∼ 33)은 pMOS 트랜지스터, 도면부호(34 ∼ 38)은 nMOS 트랜지스터이고, 상기 트랜지스터의 30 과 34, 31 과 35, 32 와 36 및 33 과 37의 각각은 게이트 전극을 서로 접속해서 입력단자로 하고 드레인 전극을 서로 접속해서 출력단자로 한 상보형 증폭회로이다.
상기 상보형 증폭회로는 일방의 트랜지스터가 타방의 트랜지스터의 부하(負荷)가 되도록 동작하기 때문에 높은 이득을 갖는다.
상기 각 상보형 증폭회로의 pMOS 트랜지스터(30 ∼ 33)의 소오스 전극을 서로 접속하고, 상기 nMOS 트랜지스터(34 ∼ 37)의 소오스 전극을 서로 접속함으로써, 신호(Vin1, Vin2)를 입력하는 상보형 증폭회로로 차동증폭회로를 구성하고, 입출력단자를 서로 교차해서 접속하며, 거기에 차동증폭회로의 출력단자를 접속하는 2개의 상보형 증폭회로로 정귀환회로를 구성하였다.
이와 같이, 상기 상보형 증폭회로를 증폭회로요소로서 사용했다.
그리고, 전원단자(전원전압VDD)와 접지단자의 사이에 이들의 상보형 증폭회로와 nMOS트랜지스터(38)을 직렬로 접속하였다.
여기서, 상기 차동형 증폭회로의 출력단자에는 상보형 증폭회로의 출력용량, 배선용량, 다음 단의 입력용량 등에 의한 부유용량(Cs1, Cs2)가 부가된다.
이 지연회로에 차동신호(Vin1, Vin2)가 입력되면, 상기 차동증폭회로가 용량(Cs1, Cs2)에 대해 충방전을 행하고, 차동출력을 생성한다. 그리고, 방전전류와 용량(Cs1, Cs2)로 지연회로의 지연량이 정해지기 때문에, 상기 방전전류가 트랜지스터(38)에 의해서만 결정지어지도록 해서 가변지연회로의 동작을 수행시킨다.
이를 위해, 상기 트랜지스터(34, 37)이 갖는 전류공급능력보다도 상기 트랜지스터(38)이 갖는 전류공급능력이 상회하도록 하였다.
상기 트랜지스터(38)은 주파수 제어신호(Vcont)를 입력해서 방전전류가 되는 제어전류를 출력한다. 그리고, 상기 트랜지스터(38)은, 후술하지만, 전류미러(current mirror)회로의 후단이 되는 것으로, 동일한 전류미러회로에 있어서, 입력전류를 복제하기 위한 전단의 트랜지스터의 게이트·소오스 간 전압이 주파수 제어어신호(Vcont)로서 생성된다.
또, 전류제어용 트랜지스터(38)은 도 2에 도시된 접지측에 한정되지 않고, 전원측에 배치되는 것이 가능하다. 이 경우, 트랜지스터는 pMOS트랜지스터가 되고, 입력되는 주파수 제어신호는 상기 신호와 극성이 반전된 것이 된다.
본 발명에 있어서, 전원을 저전압으로 하기 위해, 상보형 증폭회로의 어느 일방의 트랜지스터가 온 상태인 때, 타방의 트랜지스터가 오프 상태가 되도록 하였다.
상기 트랜지스터(38)은, 전류제어를 행하도록 하기 위해 포화영역에서 동작시킨다. 온 상태(저항영역)의 트랜지스터에는 그 게이트·소오스간에 스레스홀드 전압(threshold voltage ; 약 0.7V)를 가하면 좋으며, 오프 상태의 트랜지스터는 전압을 필요로 하지 않는다.
한편, 상기 트랜지스터(38)의 드레인·소오스간에는, 포화영역으로 이행하기 위해 필요한 전압(약 0.3V)를 가한다. 여기서, 전원전압(VDD)를 스레스홀드 전압의 0.7V에 이 포화전압(0.3V)를 더한 1V를 하한으로 설정하였다.
상기 온·오프 상태에서 동작하는 상보형 증폭회로는 인버터가 되고, 상기 차동증폭회로는 서로 상태가 반전된 인버터의 차동회로로서 동작되며, 정귀환회로는 래치회로로서 동작한다. 상보형 증폭회로가 높은 이득을 갖기 때문에, 이와 같은 동작을 고속으로 할 수 있고, 게다가 주파수 가변발진회로에 있어서 지연회로의 종속단수를 줄일 수 있다.
상기 차동증폭회로에 신호(Vin1, Vin2)가 입력되어 출력신호(Vout1, Vout2 )에 미소한 전압차가 발생하게 되면, 래치회로동작의 정귀환회로는 그 전압차를 검출해서, 차동출력신호(Vout1, Vout2)가 전원전압 또는 접지전위의 방향으로 변화되도록 가속시킴과 더불어, 차동출력이 충분한 진폭을 확보하도록 동작된다.
이 때문에, 외관상 지연회로는 큰 이득을 가질 수 있다.
또, 안정된 동작을 위해, 차동증폭회로의 각 트랜지스터의 전압전류 변환이득을 정귀환회로의 각 트랜지스터의 전압전류 변환이득보다 크게 하는 것이 필요로 된다. 따라서, 상기 차동증폭회로의 각 트랜지스터의 게이트 폭을 정귀환회로의 각 트랜지스터의 게이트 폭보다 크게 하였다.
여기서, 반대의 설정의 경우, 발진정지를 초래하게 된다.
도 1에 도시된 바와 같이, 상기 주파수 가변발진회로는 이와 같은 지연회로(28)을 환상으로 종속접속함으로써 구성되며, 제어신호(Vcont)는 각 지연회로에 동시에 공급된다. 여기서, 발진주파수는 지연회로(28)의 지연량에 의해 정해지기 때문에, 각 지연회로의 트랜지스터(38)의 제어전류에 의해 발진주파수가 제어되는 주파수 가변발진회로, 즉 ICO를 얻을 수 있다.
그런데, 상기 지연회로(28)이 입출력에서 위상이 반전되는 회로이기 때문에, 최종단의 지연회로(28 - 4)의 시작단의 지연회로(28 - 1)로의 접속을 다른 접속과 역으로 하고 있다.
또, 상기 주파수 발진회로는 지연회로의 4단의 종속접속으로 구성했지만, 단수는 이에 한정되지 않고, 다른 짝수 단수로 하는 것도 가능하다.
이어, 도 1에 도시된 디지탈 신호변환회로(29 ; 이하, DSC라 한다)의 구성예가 도 3에 도시되어 있다.
상기 DSC(29)는 정전류원(45), 차동증폭회로를 구성하는 4개의 트랜지스터(41, 42, 43, 44)로 이루어진다.
여기서, 차동입력신호(Vin1, Vin2 ; 지연회로28-4의 차동출력신호Vout1, Vout2)는 트랜지스터(43, 44)로 구성되는 소오스 결합형의 차동증폭회로에 의해 증폭되고, 그 드레인 전극에 접속되는 2개의 트랜지스터(41, 42)에 의해, 디지탈 신호에 필요한 진폭을 갖는 단일한 디지탈 신호(fvco)로 변환된다.
이어, 이상의 주파수 가변발진회로를 채용한 PLL의 구성이 도 4에 도시되어 있다.
전체의 구성은 VIC(4)의 출력신호를 ACP(5)가 받는 배선이 있는 것 외에, 도 11에 도시된 구성과 기본적으로 동일하고, 본 실시예의 주파수 가변발진회로가 ICO(7)로 도시되어 있다.
본 실시예의 PLL에 채용된 VIC(4), ACP(5) 및 가산회로(6)이 도 5에 도시되어 있다.
상기 ICO(7)을 제외한 그 밖의 회로는 먼저 설명한 종래 회로와 동일하기 때문에 설명은 생략한다.
도 5에 있어서, 좌측의 점선이 VIC(4), 우측을 넓게 포위한 점선이 ACP(5), 트랜지스터(27)과 그 주위가 가산회로(6)이다.
상기 가산회로(6)은 ICO(7)에 공급되는 제어신호(Vcont)를 출력한다.
상기 VIC(4)는 2개의 트랜지스터(15, 16)에 의해 구성되는 전류미러회로, 루프필터(3)의 출력의 제어전압신호(Vlpf)를 전류신호로 변환하는 트랜지스터(19), 상기 트랜지스터(19)의 소오스 단자에 접속되고, 게이트 단자를 전원단자에 접속한 트랜지스터(20)으로 구성된다.
이와 같은 게이트 단자를 전원단자에 접속하는 구성을 채용함으로써, 전원전압을 낮게 하고, 상기 트랜지스터(20)을 선형영역에 바이어스해서 사용하는 것이 가능하게 된다.
이 경우, 상기 트랜지스터(20)은 저항과 동일한 동작을 하게 된다.
따라서, 상기 트랜지스터(19)는 게이트 단자의 신호(Vlpf)를 선형인 전압 - 전류변환특성 하에서 전류로 변화하고, 그 복제전류인 전류신호(Ivic)가 트랜지스터(16)에서 VIC(4)의 출력신호로서 출력된다.
이어, 상기 ACP(5)는 트랜지스터(21, 22)에 의한 제 1 차동회로, 트랜지스터(23, 24)에 의한 제 2 차동회로, 트랜지스터(22, 23)에 접속된 트랜지스터(25, 26)에 의한 부하회로 및 제 1과 제 2 차동회로에 전류를 공급하는 2개의 트랜지스터(17, 18)로 구성된다.
상기 트랜지스터(25, 26)은 전류미러회로를 구성해서 상기 부하회로가 된다.
상기 제 1 차동회로의 입력단자에 위상비교기(1)의 출력의 UP신호와, 그 반전신호인 UPB신호가 가해지고, 상기 제 2 차동회로의 입력단자에 위상비교기(1)의 출력의 DN신호와, 그 반전신호인 DNB신호가 가해진다.
또한, 상기 트랜지스터(17)은 트랜지스터(15)와, 트랜지스터(18)도 동일하게 트랜지스터(15)와 전류미러회로를 형성하고, 각각 전류신호(Itail)를 출력한다.
따라서, 상기 전류(Itail)는 전류(Ivic)와 비례관계를 갖고, 신호(Vlpf)에 대응하는 것이 된다.
즉, 도 5에 도시된 VIC(4)로부터 ACP(5)로의 접속은 트랜지스터(15)에서 트 랜지스터(17, 18)로의 전류미러회로를 형성하기 위한 접속에 의해 이루어진다.
상기 ACP(5)는 상기 UP신호 및 DN신호의 1 또는 0의 상태에 의해, 상기 2개의 차동회로의 온·오프를 결정하고, 그 결과 루프필터(3)을 거치지 않고, 귀환전류신호(Iaux)를 출력한다. 또, 여기서는 UP신호 및 DN신호는 0인 때 유효한 것으로 하였다.
이하, 상기 UP신호 및 DN신호가 취할 수 있는 4개의 경우로 나누어서, 상기 전류(Iaux)를 출력하는 ACP(5)의 동작을 설명한다. 여기서, 전류의 방향을 정부(+, -)의 기호를 사용해서 표시한다.
(1) UP신호가 0이고 DN신호가 1인 경우
상기 트랜지스터(17, 18)에서 가해지는 전류(Itail)이 트랜지스터(22) 및 트랜지스터(24)로 흐른다. 그 결과, 상기 전류(Itail)가 트랜지스터(22)를 통해 출력전류(Iaux)가 된다. 즉, Iaux = Itail이 된다. 전류(Iaux)는 전류(Ivic)에 가산된다.
(2) UP신호가 1이고 DN신호가 0인 경우
전류(Itail)은 트랜지스터(21) 및 트랜지스터(23)으로 흐른다. 그 결과, 트랜지스터(25, 26)의 전류미러회로의 동작에 의해, 전류(Itail)가 트랜지스터(25)를 향해서 흐르게 된다. 즉 Iaux = -Itail이 된다.
(3) UP신호가 1이고 DN신호가 1인 경우
전류(Itail)은 트랜지스터(21) 및 트랜지스터(24)으로 흐른다. 그 결과, 트랜지스터(22) 및 트랜지스터(23)에는 전류가 흐르지 않게 되고, Iaux = 0이 된다.
(4) UP신호가 0이고 DN신호가 0인 경우
전류(Itail)은 트랜지스터(22) 및 트랜지스터(23)으로 흐르지만, 트랜지스터(22)에 흐르는 전류치와 트랜지스터(25)에 흐르는 전류치가 동일하기 때문에, 동일하게 Iaux = 0이 된다.
그런데, 트랜지스터(27)은 상기한 지연회로(28)의 제어용 트랜지스터(38)과 더불어, 전류미러회로를 구성한다.
따라서, 상기 전류(lvic)와 전류(laux)는 가산되고, 전류미러회로의 전단이 되는 상기 트랜지스터(27)에 입력된다. 상기 트랜지스터(27)에 전류(lico) = lvic + laux가 흐르고, 상기 트랜지스터(27)은 제어용 트랜지스터(38)이 전류(lico)에 대응하는 제어전류를 출력하기 위한 주파수 제어신호(Vcont) 를 생성한다.
이상, 4개의 조건과 전류(lico)와의 대응을 표 1에 나타낸다.
UP DOWN laux lico
0 1 +ltail lvic+ltail
1 0 -ltail lvic-ltail
1 1 0 lvic
0 0 0 lvi
여기서, 상기 ACP(5)에 의한 직접의 귀환전류신호(Iaux)는 루프필터(3)의 출 력의 제어신호(Vlpf)에 따라, 즉 발진주파수에 따라서 변화되기 때문에, 상기한 바와 같이, PLL이 발생시키는 지터(jitter)를 억제할 수 있고, 발진주파수의 범위를 넓힐 수 있다.
또, 발진주파수의 범위를 넓게 차지하지 않는 등의 다른 사용목적에 따라서는, 신호(Iaux)를 고정된 것으로 할 수 있다. 이 경우는 상기 트랜지스터(17, 18)의 게이트 단자에 임의의 고정 바이어스 전압을 가하고, 전류(Itail)를 고정전류로 한다. 이 전류(Itail)에 의해서도, 귀환루프의 전달관수에 영점을 생성할 수 있다.
상기 전류(Itail)에 관해서 중요한 점은, 상기 VIC(4)가 가하는 전류(Ivic)와 상기 ACP(5)가 가하는 전류(Iaux)와의 관계를, PLL의 귀환루프가 안정되도록 결정하는 것이다. 본 실시형태에서는 트랜지스터(15)와 트랜지스터(17, 18)의 전류미러비에 의해, 그 관계를 결정할 수 있도록 구성하였다.
상기 전류미러비는 대개 트랜지스터(17, 18)의 사이즈를 트랜지스터(15)에 대해 1/2보다 작은 범위가 되도록 설정하였다. 또, 본 발명은 이 비율에 제한되는 것은 아니고, 귀환루프의 안정성을 확보할 수 있는 값이 있으면 다른 비율을 채용하는 것이 가능하다.
여기서, 본 실시예의 주파수 가변발진회로의 발진주파수의 시뮬레이션 결과가 도 6에 도시되어 있다.
도 6의 횡축은 본 발명의 실시형태의 전압전류 변환회로에 입력되는 제어신 호(Vlpf)이고, 종축은 발진주파수(Fosc)이다.
상기의 시뮬레이션은 전원전압이 다른 3개의 조건으로 행하였으며, 도 6에 도시된 바와 같이, 전원전압이 1.05V의 조건에서 400㎒ 이상의 발진주파수를 얻을 수 있고, 1.2V에서는 800㎒를 초과하게 된다.
또한, 발진주파수의 하한은 10㎒ 전후로 낮고, 넓은 발진주파수 범위를 얻을 수 있었다.
이와 같은 특성을 4단이라고 하는 적은 지연회로 단수로 실현할 수 있고, 소비전력은 대개 2mW 정도로 낮게 할 수 있다.
본 발명의 PLL은 이와 같이 소규모이고, 전원을 저전압화함과 동시에 저소비전력화할 수 있기 때문에, LSI로의 내장이 용이하게 된다.
본 실시예에서는 마이크로 프로세서를 탑재한 LSI에 PLL을 내장하고, 상기 PLL을 마이크로 프로세서의 클럭발생회로로서 사용하였다.
<실시예 2>
지연회로의 종속단수를 홀수로 한 주파수 가변발진회로가 도 7에 도시되어 있다. 여기서는 3단의 예를 사용해서 설명하지만, 홀수단이면 5단, 7단, 9단과 같이, 다른 단수이어도 동작은 동일하다.
또, 최종단의 지연회로(28-3)에서 시작단의 지연회로(28-1)로의 접속은, 단수가 짝수인 주파수 가변발진회로의 경우와 다르며, 다른 단 간의 접속과 동일하다.
상기 지연회로는 실시예(1)의 것을 채용하는 것이 가능하지만, 본 실시예에서는 특히, 전원측에도 제어용의 트랜지스터를 설치한 도 8에 도시된 지연회로를 사용하였다.
도 8에 있어서, 도면부호(46)은 전원과, 도 2에 도시된 차동증폭회로 및 정귀환회로의 공통 소오스전극과의 사이에 접속된 pMOS트랜지스터이다. 상기 트랜지스터(46)의 게이트 전극에는 제어신호(Vcont)와 위상이 반전된 제어신호(Vcont2)가 가해진다.
상기 제어신호(Vcont2)를 생성하는 회로가 도 9에 도시되어 있다.
트랜지스터(47)은 제어신호(Vcont)를 입력해서 트랜지스터(38)과 동일한 제어전류를 출력하게 되며, 트랜지스터(48)은 상기 트랜지스터(46)과 더불어, 전류미러회로를 형성하고, 이 제어전류의 복제전류를 트랜지스터(46)에 출력시키기 위한 제어신호(Vcont2)를 생성한다.
상기 트랜지스터(46)은 제어신호(Vcont2)를 받아서 트랜지스터(38)과 연동하고, 전류제어를 행하게 된다. 상기 트랜지스터(46)의 전류공급능력을 트랜지스터(30, 33)의 전류공급능력보다 크게 하고, 용량(Cs1, Cs2)로의 충전전류가 트랜지스터(46)에 의해서만 결정되도록 하였다.
이상의 구성을 이용함으로써, 상기 트랜지스터(38, 46)의 양자에 의해 제어전류, 즉 지연량을 제어가능하게 되기 때문에, 도 2에 도시된 지연회로를 이용할 때보다 넓은 범위의 발진주파수를 제어가능하게 된다.
또, 전원전압은 트랜지스터(46)을 포화영역에 이행시키기 위해 필요한 전압(약 0.3V)만큼 증가시킨다.
<실시예 3>
상기 실시예에서는 본 발명에 의한 PLL을 마이크로 프로세서의 클럭발생회로로서 사용하였지만, 이와 같은 사용방법에 한정되지 않고, 예를들면 도 10에 도시된 LSI내부의 반도체 내부회로와 외부의 반도체 집적회로(이하, IC라 한다)와의 위상동기를 확보하기 위한 클럭동기회로에 있어서, 클럭공급회로로서 적용할 수 있다.
도 10에는, 반도체 내부회로(점선 내)에서 데이터(Dxo)가 출력되고, 외부 IC(54)에서, 그 데이타(Dxo)를 처리하고, 그 결과로서 데이터(Dxi)가 다시 반도체 내부회로에 취입되도록 한 구성이 도시되어 있다.
이 경우, 상기 반도체 내부회로, 외부 IC(54)도 동일 위상의 클럭으로 동작할 필요가 있다. 이를 위해, 클럭동기회로가 본 발명의 PLL(51), 2개의 출력회로(50-1, 50-2), 데이터 발생회로(49), 입력회로(53) 및 취입회로(52)로 구성된다.
단, 상기 입력회로(53)과 출력회로(50-1, 50-2)의 수는 합계 3개로 한정되는 것은 아니고, 외부 IC(54)와의 데이터를 주고 받기 위해 필요한 수에 따른 것이다.
여기서는, 간단하도록 하기 위해 3개로서 설명한다.
반도체 내부의 소정의 클럭에서 외부 IC(54)로의 데이터(Do)는 데이터 발생회로(49)와 출력회로(50-1)를 거쳐 데이터(Dxo)가 된다. 또한, 상기 외부 IC(54)를 동작시키기 위한 클럭(CK)는 기준신호(fr)에 동기해서 발진하는 PLL(51)에 접속된 출력회로(50-2)로부터 취출된다.
게다가, 상기 출력회로(50-2)에서 취출되는 신호는, 클럭(CK)와 분기해서 상기 PLL(51)의 비교신호(fp)가 된다.
또한, 상기 외부 IC(54)의 출력 데이타(Dxi)는 입력회로(53)을 통해, 취입회로(52)에 입력되어 데이터(Di)가 되고, 반도체 내부의 소정의 다른 클럭으로 송출된다.
상기 데이터 발생회로(49)와 취입회로(52)로의 제어클럭은 상기 PLL(51)로부터 취출된다.
일반적으로, 반도체 내부회로에서 외부 IC를 구동하는 경우, 부하용량이 수(pF) 이상과 같이 크게 되는 경우가 많고, 이 경우 상기 출력회로(50-1, 50-2)이 지연량이 커지는 것을 피하지 못해, 전체 동작속도가 크게 손상받는 문제가 있다.
도 10에 도시된 바와 같이, 상기 PLL(51)의 비교신호(fp)에 출력회로(50-2)의 출력신호를 이용하고, 상기 데이터 발생회로(49)와 취입회로(52)의 제어클럭에는 PLL(51)의 출력신호를 이용함으로써, 상기 출력회로(50-1) 및 출력회로(50-2)에 의한 지연량을 보정하는 것이 가능하게 된다.
도 10에 도시된 구성에 의해, 반도체 내부와 외부 IC의 클럭위상을 일치시킬 수 있고, 전체를 고속동작시키는 것이 가능하게 된다.
본 발명에 의하면, 저항영역에서 동작하는 트랜지스터의 채용을 가능하게 하는 회로구성의 지연회로를 이용함으로써, 낮은 전원전압으로 고주파 발진동작이 가능한 주파수 가변발진회로를 실현할 수 있다.
게다가, 상기 주파수 가변발진회로와, 게이트 전극을 드레인 전극보다 높은 전압으로 바이어스 한 트랜지스터를 이용한 전압전류 변환기와, 직접 귀환전류를 발진주파수에 따라 변환되도록 한 보조차지펌프를 이용함으로써, 낮은 전원전압에서 동작하고, 발진주파수 범위가 넓은 PLL을 실현할 수 있다.
상기 PLL은 낮은 전원전압에서 동작하기 때문에 LSI로의 내장이 용이하게 되고, 대규모, 고성능의 LSI화 마이크로 프로세서를 위한 클럭생성회로로 할 수 있다.
상기한 바와 같이, 본 발명은 pMOS트랜지스터와 nMOS 트랜지스터의 게이트 전극을 서로 접속해서 입력단자로 함과 더불어, 드레인 전극을 서로 접속해서 출력단자로 한 상보형 증폭회로를 증폭회로요소로 채용하고, 차동증폭회로와 입력단자를 서로 교차해서 접속한 정귀환 회로를 상기 상보형 증폭회로를 이용해서 구성하고, 차동증폭회로의 출력단자 간에 정귀환 회로를 접속하고, 상기 상보형 증폭회로의 소오스 전류를 제어하기 위한 제어용 MOS 트랜지스터와 상기 상보형 증폭회로를 전원단자와 접지단자 간에 직렬로 접속해서 구성한 지연회로를 주파수 가변발진회로에 채용하여, 상기 차동증폭회로 및 정귀환 회로에 이용한 상기 상보형 증폭회로 의 pMOS트랜지스터의 소오스 전극이 서로 접속되도록 하고, 상기 nMOS트랜지스터의 소오스 전극이 서로 접속되도록 함과 더불어, 상기 제어용 MOS트랜지스터의 게이트 전극에 주파수 제어신호가 공급되고, 상기 제어용 트랜지스터의 드레인 전류가 제어전류가 되어, 상보형 증폭회로의 소오스 전류를 제어하도록 함으로써, 상기 상보형 증폭회로는 일방의 트랜지스터가 온 상태(저항영역)인 때, 타방의 트랜지스터가 오프 상태가 되는 인버터로서 이용할 수 있는 효과가 있다.
상기와 같이 상보형 증폭회로를 인버터로 이용함으로써, 차동증폭회로를 서로 상태를 반전한 인버터의 차동회로로 하고, 정귀환 회로를 래치회로로 하고 있기 때문에, 차동증폭회로 및 정귀환 회로를 동작시키는 전압은, 일방의 트랜지스터를 온 상태로 하는 전압, 즉 트랜지스터의 스레스홀드 전압(Threshold voltage) 정도로 할 수 있다.
또한, 상기 정귀환 회로는 차동증폭회로의 출력의 미소 전압차를 검출하고, 출력단자를 전원전위로부터 접지전위의 방향에, 또는 그 역 방향으로 변환시키도록 가속시키기 때문에, 지연회로는 외관상 큰 이득을 가질 수 있음과 더불어, 고속 동작이 가능함과 동시에, 지연회로의 종속단수를 작게 할 수 있는 효과가 있다.
따라서, 본 발명의 지연회로를 이용해서 구성한 주파수 가변발진회로는 낮은 전원전압하에서 이득 저하를 일으키지 않고, 안정하게 발진하게 되는 효과가 있다.
또한, 본 발명은 게이트 전극을 드레인 전극보다 높은 전압으로 바이어스한 제 1 MOS 트랜지스터와, 루프필터의 출력전압을 게이트 전극에 입력해서 출력전류를 드레인 전극에서 취출하도록 하고, 상기 제 1 MOS 트랜지스터의 드레인 전극에 소오스 전극을 접속한 제 2 MOS 트랜지스터로 이루어지는 회로를 전압전류 변환회로의 전류전압 변환부로 하고, 상기의 바이어스된 트랜지스터는 저항영역에서 동작하게 되고, 전원전압이 1V정도의 낮은 전압에서는 저항과 거의 동일한 작용을 하게 되고, 상기 저항을 소오스 저항으로 함으로써, 상기 제 2 MOS 트랜지스터는 낮은 전원전압 하에서 선형인 전압전류 변환을 행할 수 있게 되며, 이에 의해, 선형범위가 넓은 변환전류가 얻어지고, 이것에 수반해서 PLL의 넓은 동작범위가 확보되는 효과가 있다.
게다가, 본 발명은, 제 1 정전류원 및 제 2 정전류원과, UP신호와 UPB신호를 입력해서 제 1 정전류원의 전류를 절환하는 제 1 차동회로와, DN신호와 DNB신호를 입력해서 제 2 정전류원의 전류를 절환하는 제 2 차동회로와, DN신호가 유효한 때, 상기 제 2 차동회로가 출력하는 전류를 복제하는 전류미러회로로 보조차지펌프를 구성하고, UP신호가 유효인 때, 상기 제 2 차동회로가 전류를 출력하는 단자와 전류미러회로가 복제전류를 출력하는 단자와를 결합한 단자를 보조차지펌프의 출력단자로 하고, 상기 제 1 정전류원 및 제 2 정전류원의 전류를 상기 루프필터의 출력신호에 비례하여 변화시키고, 이와 같은 비례관계를 설정함으로써, 보조차지펌프를 갖는 PLL에 있어서, 상기 식(1)의 △f가 fo에 비례되도록 하고, 주파수에 관계하지 않고 주기오차△T/T가 일정하게 된다.
따라서, 발진주파수를 낮추어도 지터가 크게 되지 않고, PLL은 넓은 발진주파수 범위를 얻을 수 있는 효과가 있다.

Claims (22)

  1. 종속접속되며, 최종단의 지연회로의 출력이 최초단의 입력에 귀환되는 복수의 지연회로를 구비하는 주파수 가변발생회로에 있어서,
    상기 복수의 지연회로의 각각은 지연량 가변의 지연회로이고 또한 차동 증폭회로 및 정귀환회로를 가지며,
    상기 차동증폭회로는 극성이 상호 반전하고 있는 차동신호를 입력하여 증폭하고, 상기 정귀환회로는 입력단자 및 출력단자가 상호 교차하여 접속되며, 또한 상기 차동증폭회로의 출력단자는 접속되는 2개의 증폭회로를 가지며,
    상기 차동증폭회로는 제1의 증폭회로 요소에 의해 구성되고,
    상기 정귀환회로를 구성하는 2개의 증폭회로가 제2의 증폭회로 요소에 의해 구성되고,
    상기 제 1 및 제 2의 증폭회로 요소의 각각은 pMOS 트랜지스터와 nMOS 트랜지스터를 직렬로 접속하여 이루어지는 상보형 증폭회로이며, 상기 상보형 증폭회로는 상기 pMOS 트랜지스터 및 nMOS 트랜지스터의 게이트 전극을 서로 접속함으로써 형성되는 입력단자와 상기 pMOS 트랜지스터 및 nMOS 트랜지스터의 드레인 전극을 서로 접속함으로써 형성되는 출력단자를 구비하고,
    상기 지연회로의 각각은 상기 상보형 증폭회로의 소스전류를 제어하기 위한 제어용 MOS트랜지스터를 가지고, 상기 제어용 MOS트랜지스터와 상기 상보형 증폭회로의 각각이 전원공급단자와 접지 단자 사이에 직렬로 접속되며,
    상기 차동증폭회로의 상기 상보형증폭회로의 상기 pMOS 트랜지스터 및 nMOS트랜지스터의 각각의 전압전류 변환 이득이 상기 정귀환회로의 상기 상보형 증폭회로의 상기 pMOS 트랜지스터 및 nMOS 트랜지스터의 각각의 전압 전류 변환이득보다도 큰 것을 특징으로 하는 주파수 가변 발진회로.
  2. 청구항 1에 있어서,
    상기 차동증폭회로의 상기 상보형 증폭회로의 상기 pMOS 트랜지스터 및 nMOS트랜지스터의 각각의 게이트 폭이 상기 정귀환 회로의 상기 pMOS트랜지스터 및 nMOS트랜지스터의 각각의 게이트 폭보다도 큰 것을 특징으로 하는 주파수가변 발진 회로.
  3. 입력되는 기준신호와 비교신호를 비교하여 위상차를 출력하는 위상비교기와, 상기 위상차를 제 1의 전류로 바꾸는 챠지펌프와, 상기 제 1의 전류를 정전용량으로 충전하여 충전전압을 출력신호로 하는 루프 필터와, 상기 루프 필터의 출력신호에 따라 주파수를 바꾸고 상기 비교신호를 출력하는 주파수 가변 발진회로와, 상기 루프 필터의 출력신호를 전류로 변환하기 위한 전압전류변환회로를 구비하는 위상동기회로에 있어서,
    상기 위상 동기회로는 상기 위상 비교기, 상기 챠지 펌프, 상기 루프 필터 및 상기 주파수가변발진회로를 이용하여 귀환 루프를 형성하고 있으며,
    상기 주파수 가변발진회로는 종속접속되며, 최종단의 지연회로의 출력이 최초단의 지연회로의 입력에 귀환되는 복수의 지연회로를 구비하고,
    상기 복수의 지연회로의 각각은 지연량 가변의 지연회로이며, 또한 차동증폭회로 및 정귀환회로를 가지며, 상기 차동증폭회로는 극성이 상호 반전되고 잇는 파동신호를 입력하여 증폭하고, 상기 정귀환회로는 그 입력단자 및 출력단자가 상호 교차하여 접속되며, 또한 상기 차동증폭회로의 출력단자에 접속되는 2개의 증폭회로를 구비하고,
    상기 차동증폭회로는 제1의 증폭회로 요소에 의해 구성되며, 상기 정귀환회로를 구성하는 2개의 증폭회로가 제 2의 증폭회로 요소에 의해 구성되며, 상기 제 1 및 제 2의 증폭회로 요소의 각각은 pMOS 트랜지스터와 nMOS 트랜지스터를 직렬로 접속하여 이루어지는 상보형 증폭회로이며, 상기 상보형 증폭회로는 상기 pMOS 트랜지스터 및 nMOS 트랜지스터의 게이트 전극을 서로 접속함으로써 형성되는 입력단자와, 상기 pMOS 트랜지스터 및 nMOS 트랜지스터의 드레인 전극을 서로 접속함으로써 형성되는 출력단자를 구비하고,
    상기 지연회로의 각각은 상기 상보형 증폭회로의 소스 전류를 제어하기 위한 제어용 MOS트랜지스터를 가지며, 상기 제어용 MOS트랜지스터와 상기 상보형 증폭회로의 각각이 전원공급단자와 접지단자와의 사이데 직렬로 접속되며,
    상기 전압전류 변환회로는 루프필터의 출력신호를 게이트전극으로 입력하고 드레인 전극으로부터 전류를 출력하는 제1의 MOS 트랜지스터와, 드레인 전극을 상기 제1의 MOS 트랜지스터의 소스전극에 접속하며 또한 게이트ㆍ소스간 전압을 드레인ㆍ소스간 전압보다도 높게 한 제2의 MOS 트랜지스터를 구비하고 있는 것을 특징으로 하는 위상동기회로.
  4. 청구항 3에 있어서,
    상기 제2의 MOS 트랜지스터의 게이트 전극 및 소스 전극이 전원공급단자와 접지단자 간에 접속되어 있는 것을 특징으로 하는 위상동기회로.
  5. 입력되는 기준신호와 비교신호를 비교하여 위상차를 출력하는 위상비교기와,
    상기 위상차를 제1의 전류로 바꾸는 챠지 펌프와,
    상기 위상차를 제2의 전류로 바꾸어 출력신호로 하는 보조 챠지 펌프와,
    상기 제1의 전류를 정전용량으로 충전하여 충전전압을 출력신호로 하는 루프 필터와,
    상기 루프 필터의 출력신호와 상기 보조 챠지 펌프의 출력신호를 가산한 신호에 따라 주파수를 바꾸고 상기 비교신호를 출려하는 주파수가변발진회로를 구비하는 위상동기회로에 있어서,
    상기 위상동기회로는 상기 위상 비교기, 상기 챠지 펌프, 상기 보조 챠지 펌프, 상기 루프 필터 및 상기 주파수 가변 발진회로를 이용하여 귀환 루프를 형성하고 있으며,
    상기 주파수 가변발진회로는, 종속접속되며, 최종단의 지연회로의 출력이 최초단의 지연회로의 입력에 귀환되는 복수의 지연회로를 구비하고,
    상기 복수의 지연회로의 각각은 지연량 가변의 지연회로이며, 또한 차동 증폭회로 및 정귀환회로를 가지며, 상기 차동 증폭회로는 극성이 상호 반전되고 있는 차동신호를 입력하여 증폭하고, 상기 정귀환회로는 그 입력단자 및 출력단자가 상호 교차하여 접속되며, 또한 상기 차동 증폭회로의 출력단자에 접속되는 2개의 증폭회로를 구비하고,
    상기 차동증폭회로는 제1의 증폭회로 요소에 의해 구성되며, 상기 정귀환 회로를 구성하는 2개의 증폭회로가 제 2의 증폭회로 요소에 의해 구성되며, 상기 제 1및 제 2의 증폭회로 요소의 각각은 pMOS 트랜지스터와 nMOS트랜지스터를 직렬로 접속하여 이루어지는 상보형 증폭회로이며, 상기 상보형 증폭회로는 상기 pMOS트랜지스터 및 nMOS트랜지스터의 게이트 전극을 서로 접속함으로써 형성되는 입력단자와, 상기 pMOS트랜지스터 및 MOS트랜지스터의 드레인 전극을 상호 접속함으로써 형성되는 출력단자를 구비하고,
    상기 지연회로의 각각은 상기상보형 증폭회로의 소스 전류를 제어하기 위한 제어용 MOS 트랜지스터를 가지며, 상기 제어용 MOS 트랜지스터와 상기 상보형 증폭회로의 각각이 전원공급단자와 접지단자의 사이에 직렬로 접속되며,
    상기 위상 비교기는 상기 주파수 가변발진회로의 발진 주파수를 상승시키기 위한 제어신호(이하"UP 신호"라고 함)와 하강시키기 위한 제어신호(이하 "DN 신호"라고 함)와 각각의 반전신호(이하, 상기순으로 "UPB 신호", "DNB 신호"라고 함)를 전기 위상찰서 출력하는 것이며,
    상기 보조 챠지 펌프는,
    제1의 정전류원과,
    제2의 정전류원과,
    UP신호와 UPB신호를 출력하여 제1의 정전류원의 전류를 바꾸는 제1의 차동회로와,
    DN신호와 DNB신호를 입력하여 제2의 정전류원의 전류를 바구는 제 2의 차동회로와,
    DN신호가 유효할 때 제2의 차동회로가 전류를 출력하는 전류를 복제하는 커런트 미러회로로 이루어지며,
    UP신호가 유효할 때 제 2의 차동회로가 전류를 출력하는 단자와 커런트 미러 회로가 복제전류를 출력하는 단자를 이어서 이루어지는 단자가 보조 퍄지 펌프의 전기 출력신호를 출력하는 단자인 것을 특징으로 하는 위상동기회로.
  6. 청구항 5에 있어서,
    상기 보조 챠지 펌프는 상기 제1의 정전류원 및 상기 제2의 정전원 및 상기 제2의 정전류 전류를 상기 루프 필터의 출력신호에 비례하여 변화시키는 수단을 갖는 것을 특징으로 하는 위상동기회로.
  7. 반도체 기판상에 집적화된 제 1 집적회로와 다른 반도체 기판상에 집적화한 제 2 집적회로와의 사이의 데이터 송신을 행하기 위해 제 1 집적회로에 설치한 클럭동기회로에 있어서,
    상기 제 2 집적회로로 데이터의 송신을 행하는 제 1 출력회로와,
    상기 제 2 집적회로로 클럭을 송신하는 제 2 출력회로와,
    상기 제 2 집적회로로부터의 데이터의 수신을 행하는 입력회로와,
    상기 제 1 출력회로로 데이터를 공급하는 데이터 발생회로와,
    상기 입력회로로부터의 데이터를 입력하는 취입회로와,
    타이밍을 제어하기 위한 클럭을 상기 데이터 발생회로와 상기 취입회로에 공급하고 또한 상기 클럭을 제 2 출력회로에 공급하는 클럭 공급회로를 구비하고,
    상기 클럭공급회로는 위상비교기를 가지며, 또한, 상기 제 1 집적회로내의 기준신호를 상기 위상비교기의 한쪽의 입력단자에 입력하고, 상기 위상비교기의 다른쪽의 입력단자에 상기 제 2 출력회로로부터 출력된 상기 클럭을 입력하는 위상 동기회로인 것을 특징으로 하는 클럭동기회로.
  8. 청구항 7에 있어서,
    상기 위상동기회로는,
    입력되는 기준신호와 비교신호를 비교하여 위상차를 출력하는 위상비교기와,
    상기 위상차를 제 1 전류로 바꾸는 챠지 펌프와,
    상기 제 1 전류를 정전용량으로 충전하고 충전 전압을 출력신호로 하는 루프필터와,
    상기 루프필터의 출력신호에 따라 주파수를 바꾸고 상기 비교신호를 출력하는 주파수 가변 발진회로를 구비하고,
    상기 위상동기회로는 상기 위상비교기, 상기 챠지 펌프, 상기 루프 필터 및 상기 주파수 가변 발진회로를 이용하여 귀환 루프를 형성하고 있으며,
    상기 주파수가변 발진회로는,
    종속접속되며, 최종단의 지연회로의 출력이 최초단의 지연회로의 입력에 귀환되는 복수의 지연회로를 구비하고,
    상기 복수의 지연회로의 각각은 지연량 가변의 지연회로이며, 또한 차동 증폭회로 및 정귀환회로를 가지며, 상기 차동증폭회로는 극성이 상호 반전하고 있는 차동신호를 입력하여 증폭하고, 상기 정귀환회로는 그 입력단자 및 출력단자가 상호 교차하여 접속되며, 또한 상기 차동 증폭횔의 출력단자에 접속되는 2개의 증폭회로를 가지며,
    상기 차동증폭회로는 제 1 증폭회로 요소에 의해 구성되며, 상기 정귀환회로를 구성하는 2개의 증폭회로가 제 2 증폭회로 요소에 의해 구성되며, 상기 제 1 및 제 2 증폭회로 요소의 각각은 pMOS 트랜지스터와 nMOS트랜지스터를 직렬로 접속하여 이루어지는 상보형 증폭회로이며, 상기 상보형 증폭회로는 상기 pMOS 트랜지스터 및 nMOS 트랜지스터의 게이트 전극을 서로 접속함으로써 형성되는 입력단자와, 상기 pMOS 트랜지스터 및 nMOS 트랜지스터의 드레인 전극을 상호 접속함으로써 형성되는 출력단자를 구비하고,
    상기 지연회로의 각각은 상기 상보형증폭회로의 소스전류를 제어하기 위한 제어용 MOS 트랜지스터를 구비하고, 상기 제어용 MOS 트랜지스터와 상기 상보형증폭회로의 각각이 전원공급단자와 접속단자 간에 직렬로 접속되며,
    상기 제 2 출력회로는 상기 위상비교기의 상기 비교신호를 입력하는 입력단자와 상기 주파수 가변 발진회로의 출력단자와의 사이에 배치되는 것을 특징으로 하는 클럭동기회로.
  9. 청구항 7에 있어서,
    상기 위상동기회로는,
    입력되는 기준신호와 비교신호를 비교하여 위상차를 출력하는 위상비교기와,
    상기 위상차를 제 1 전류로 바꾸는 챠지 펌프와,
    상기 제 1 전류를 정전용량으로 충전하고 충전전압을 출력신호로 하는 루프 필터와,
    상기 루프 필터의 출력신호에 따라 주파수를 바꾸고 상기 비교신호를 출력하는 주파수 가변발진회로를 구비하고,
    상기 위상동기회로는 상기 위상비교기, 상기 챠지 펌프, 상기 루프 필터 및 상기 주파수 가변 발진회로를 이용하여 구환 루프를 형성하고 있으며,
    상기 주파수 가변 발진회로는,
    종속접속되며, 최종단의 지연회로의 출력이 최초단의 지연회로의 입력으로 귀환되는 복수의 지연회로를 구비하고,
    상기 복수의 지연회로의 각각은 지연량 가변의 지연회로이며, 또한 차동증폭회로 및 정귀환회로를 가지며, 상기 차동 증폭회로는 극성이 상호 반전하고 있는 차동신호를 입력하여 증폭하고, 상기 정귀환 회로는 입력단자 및 출력단자가 상호 교차하여 접속되며, 또한 상기 차동 증폭회로의 출력단자에 접속되는 2개의 증폭회로를 가지며,
    상기 차동증폭회로는 제 1 증폭회로 요소에 의해 구성되며, 상기 정귀환회로를 구성하는 2개의 증폭회로가 제 2 증폭회로 요소에 의해 구성되며, 상기 제 1 및 제 2 증폭회로 요소의 각각은 pMOS 트랜지스터와 nMOS 트랜지스터를 직렬로 접속하여 이루어지는 상보형증폭회로이며, 상기 상보형증폭회로는 상기 pMOS 트랜지스터 및 nMOS 트랜지스터의 게이트 전극을 서로 접속함으로써 형성되는 입력단자와, 상기 pMOS 트랜지스터 및 nMOS트랜지스터의 드레인 전극을 서로 접속함으로써 형성되는 출력단자를 구비하고,
    상기 복수의 지연회로의 각각은 상기 pMOS 트랜지스터의 소스 전류를 제어하기 위한 제어용 pMOS 트랜지스터와 상기 nMOS 트랜지스터이 소스 전류를 제어하기 위한 제어용 nMOS 트랜지스터를 가지며, 상기 제어용 pMOS 트랜지스터와 상기 제어용 nMOS 트랜지스터와 상보형증폭회로의 각각이 전원공급단자와 접지단자 간에 직렬로 접속되며,
    상기 제 2 출력회로는 상기 위상 비교기의 상기 비교신호를 입력하는 입력단자와 상기 주파수 가변 발진회로의 출력단자의 사이에 배치되는 것을 특징으로 하는 클럭동기회로.
  10. 종속접속되며, 최종단의 지연회로의 출력이 최초단의 지연회로의 입력으로 귀환되는 복수의 지연회로를 구비하고,
    상기 복수의 지연회로의 각각은 지연량 가변의 지연회로이며, 또한 차동 증폭회로 및 정귀환회로를 가지며, 상기 차동증폭회로는 극성이 상호 반전하고 있는 차동신호를 입력하여 증폭하고, 상기 정귀환회로는 그 입력단자 및 출력단자가 상호 교차하여 접속되며, 또한 상기 차동증폭회로의 출력단자에 접속되는 2개의 증폭회로를 가지며,
    상기 차동증폭회로는 제 1 증폭회로 요소에 의해 구성되며, 상기 귀환회로를 구성하는 2개의 증폭회로가 제 2 증폭회로 요소에 의해 구성되며, 상기 제 1 및 제 2 증폭회로 요소의 각각은 pMOS 트랜지스터와 MOS 트랜지스터를 직렬로 접속하여 이루어지는 상보형증폭회로이며, 상기 상보형증폭회로는 상기 pMOS 트랜지스터 및 nMOS 트랜지스터의 게이트 전극을 서로 접속함으로써 형성되는 입력단자와, 상기 pMOS 트랜지스터 및 nMOS 트랜지스터의 드레인 전극을 서로 접속함으로써 형성되는 출력단자를 구비하고,
    상기 지연회로의 각각은 상기 상보형증폭회로의 소스 전류를 제어하기 위한 제어용 MOS 트랜지스터를 가지며, 상기 제어용 MOS 트랜지스터는 상기 차동증폭회로 및 상기 정귀환 회로를 구성하는 상기 상보형증폭회로에 공통으로 설치되며, 상기 제어용 MOS 트랜지스터와 상기 상보형 증폭회로가 전원공급단자와 접지단자간에 접속되어 있는 것을 특징으로 하는 주파수 가변발진회로.
  11. 청구항 10에 있어서,
    상기 지연회로의 각각은 상기 제어용 MOS 트랜지스터로 하고, 상기 pMOS 트랜지스터의 소스 전류를 제어하기 위한 제어용 pMOS 트랜지스터와 상기 nMOS 트랜지스터의 소스 전류를 제어하기 위한 제어용 nMOS 트랜지스터를 가지며, 상기 제어용 pMOS 트랜지스터와 상기 제어용 nMOS 트랜지스터와 상보형증폭회로의 각각이 전원공급단자와 접지단자 간에 직렬로 접속되어 있는 것을 특징으로 하는 주파수 가변 발진회로.
  12. 청구항 10 또는 청구항 11에 있어서,
    상기 차동증폭회로의 상기 상보형증폭회로의 상기 pMOS 트랜지스터 및 nMOS 트랜지스터의 각각의 전압전류변환 이득이 상기 정귀환 회로의 상기 상보형증폭회로의 상기 pMOS 트랜지스터 및 nMOS 트랜지스터의 각각의 전압 전류 변환이득보다도 큰 것을 특징으로 하는 주파수 가변 발진회로.
  13. 청구항 12에 있어서,
    상기 차동증폭회로의 상기 상보형증폭회로의 상기 pMOS 트랜지스터 및 nMOS 트랜지스터의 각각의 게이트 폭이 상기 정귀환 회로의 상기 pMOS 트랜지스터 및 nMOS 트랜지스터의 게이트 폭보다도 큰 것을 특징으로 하는 주파수 가변 발진회로.
  14. 입력하는 기준신호와 비교신호를 비교하여 위상차를 출력하는 위상차 비교기와,
    상기 위상차를 제 1 전류로 바꾸는 챠지 펌프와,
    상기 제 1 전류를 정전용량으로 충전하고 충전전압을 출력신호로 하는 루프 필터와,
    상기 루프 필터의 출력신호에 따라 주파수를 바꾸고 상기 비교신호를 출력하는 주파수 가변 발진회로와,
    상기 루프 필터의 출력신호를 전류로 변환하기 위한 전압전류 변환회로를 구비하는 위상동기회로에 있어서,
    상기 위상 동기회로는 상기 위상 비교기, 상기 챠지 펌프, 상기 루프 필터 및 상기 주파수 가변 발진회로를 이용하여 귀환 루프를 형성하고 있으며,
    상기 주파수 가변발진회로는,
    종속접속되며, 최종단의 지연회로의 출력이 최초단의 지연회로의 입력으로 귀환되는 복수의 지연회로를 구비하고,
    상기 복수의 지연회로의 각각은 지연량 가변의 지연회로이며, 또한 차동 증폭회로 및 정귀환 회로를 가지며, 상기 차동 증폭회로는 극성이 상호 반전하고 있는 차동신호를 입력하여 증폭하고, 상기 정귀환회로는 그 입력단자 및 출력단자가 상호 교차하여 접속되며, 또한 상기 차동증폭회로의 출력단자에 접속되는 2개의 증폭회로를 가지며,
    상기 차동증폭회로는 제 1 증폭회로 요소에 의해 구성되며, 상기 정귀환회로를 구성하는 2개의 증폭회로가 제 2 증폭회로 요소에 의해 구성되며, 상기 제 1 및 제 2 증폭회로 요소의 각각은 pMOS 트랜지스터와 nMOS 트랜지스터를 직렬로 접속하여 이루어지는 상보형증폭회로이며, 상기 상보형증폭회로는 상기 pMOS 트랜지스터 및 nMOS 트랜지스터의 게이트 전극을 서로 접속함으로써 형성되는 입력단자와, 상기 pMOS 트랜지스터 및 nMOS 트랜지스터의 드레인 전극을 서로 접속함으로써 형성되는 출력단자를 구비하고,
    상기 지연회로의 각각은 상기 상보형증폭회로의 소스전류를 제어하기 위한 제어용 MOS 트랜지스터를 가지며, 상기 제어용 MOS 트랜지스터는 상기 차동 증폭회로 및 상기 정귀환회로를 구성하는 상기 상보형증폭회로에 공통으로 설치되며, 상기 제어용 MOS 트랜지스터와 상기 상보형 증폭회로가 전원 공급단자와 접지단자 간에 접속되며,
    상기 전압전류변환회로는 루프 필터의 출력신호를 게이트 전극으로 출력하여 드레인 전극으로부터 전류를 출력하는 제 1 MOS 트랜지스터와, 드레인 전극을 상기 제 1 MOS트랜지스터의 소스 전극에 접속하고 또한 게이트ㆍ소스 간 전압을 드레인ㆍ소스간 전압보다도 높게 한 제 2 MOS 트랜지스터를 구비하고 있는 것을 특징으로 하는 위상동기회로.
  15. 청구항 14에 있어서,
    상기 제 2 MOS 트랜지스터의 게이트 전극 및 소스 전극이 전원 공급단자와 접지단자 간에 접속되어 있는 것을 특징으로 하는 위상동기회로.
  16. 입력되는 기준신호와 비교신호를 비교하여 위상차를 출력하는 위상비교기와,
    상기 위상차를 제 1 전류로 바꾸는 챠지 펌프와,
    상기 위상차를 다른 제 2 전류로 바꾸어 출력신호로 하는 보조 챠지 펌프와,
    상기 제 1 전류를 정전용량으로 충전하여 충전전압을 출력신호로 하는 루프 필터와,
    상기 루프 필터의 출력신호와 상기 보조 챠지 펌프의 출력신호를 가산한 신호에 따라 주파수를 바꾸고 상기 비교신호를 출력하는 주파수 가변 발진회로와,
    상기 루프 필터의 출력신호를 전류로 변환하기 위한 전압전류 변환회로를 구비하는 위상동기회로에 있어서,
    상기 위상동기회로는 상기 위상 비교기, 상기 챠지 펌프, 상기 보조 챠지 펌프, 상기 루프 필터 및 상기 주파수 가변 발진회로를 이용하여 귀환 루프를 형성하고 있으며,
    상기 주파수 가변 발진회로는,
    종속접속되며, 최종단의 지연회로의 출력이 최초단의 지연회로의 출력으로 귀환되는 복수의 지연회로를 구비하며,
    상기 복수의 지연회로의 각각은 지연량 가변의 지연회로이며, 또한 차동증폭회로 및 정귀환회로를 가지며, 상기 차동증폭회로는 극성이 상호 반전하고 있는 차동신호를 입력하여 증폭하고, 상기 정귀환회로는 그 입력단자 및 제 1 출력단자가 상호 교차하여 접속되며, 또한 상기 차동증폭회로의 출력단자에 접속되는 2개의 증폭회로를 구비하고,
    상기 차동증폭회로는 제 1 증폭회로 요소에 의해 구성되며, 상기 정귀환 회로를 구성하는 2개의 증폭회로가 제 2 증폭회로 요소에 의해 구성되며, 상기 제 1 및 제 2 증폭회로 요소의 각각은 pMOS 트랜지스터와 nMOS 트랜지스터를 직렬로 접속하여 이루어지는 상보형증폭회로이며, 상기 상보형증폭회로는 상기 pMOS트랜지스터 및 nMOS 트랜지스터의 게이트전극을 서로 접속함으로써 형성되는 입력단자와, 상기 pMOS 트랜지스터 및 nMOS 트랜지스터의 드레인 전극을 서로 접속함으로써 형성되는 출력단자를 구비하고,
    상기 지연회로의 각각은 상기 상보형증폭회로의 소스전류를 제어하기 위한 제어용 MOS 트랜지스터를 가지며, 상기 제어용 MOS 트랜지스터는 상기 차동증폭회로 및 상기 정귀환회로를 구성하는 상기 상보형증폭회로에 공통으로 설치되며, 상기 제어용 MOS 트랜지스터와 상기 상보형증폭회로가 전원공급단자와 접지단자 간에 직렬로 접속되며,
    상기 위상비교기는 상기 주파수 가변 발진회로의 발진주파수를 상승시키기 위한 제어신호(이하 "UP 신호"라고 함)와 하강시키기 위한 제어신호(이하 "DN 신호"라고 함)와 각각의 반전신호(이하, 상기순으로 "UPB 신호, DNB 신호"라고 함)를 상기 위상차로서 출력하는 것이며,
    상기 보조 챠지 펌프는,
    제 1 정전류원과,
    제 2 정전류원과,
    UP신호와 UPB신호를 입력하여 제 1 정전류원의 전류를 바꾸는 제 1 차동회로와,
    DN신호와 DNB신호를 입력하여 제 2 정전류원의 전류를 바꾸는 제 2 차동회로와,
    DN신호가 유효할 때 제 2 차동회로가 출력하는 전류를 복제하는 커런트밀러회로로 이루어지며,
    UP신호가 유효할 때 제 2 차동회로가 전류를 출력하는 단자와 커런트밀러 회로가 복제전류를 출력하는 단자를 연결하여 이루어지는 단자가 보조 챠지 펌프의 상기 출력신호를 출력하는 단자인 것을 특징으로 하는 위상동기회로.
  17. 청구항 16에 있어서,
    상기 보조 챠지 펌프는 상기 제 1 정전류원 및 상기 제 2 정전류원의 전류를 상기 루프 필터의 출력신호에 비례하여 변화시키는 수단을 갖는 것을 특징으로 하는 위상동기회로.
  18. 종속접속되며, 최종단의 지연회로의 출력이 최초단의 지연회로의 입력에 귀환되는 복수의 지연회로를 구비하고,
    상기 복수의 지연회로의 각각은 지연량 가변의 지연회로이며, 또한 차동증폭회로 및 정귀환회로로 이루어지며, 상기 차동증폭회로는 2개의 제 1 증폭회로 요소에 의해 구성되며, 극성이 상호 반전하고 있는 차동신호를 입력하여 증폭하고, 상기 정귀환회로는 2개의 제 2 증폭회로 요소에 의해 구성되며, 그 입력단자 및 출력단자가 상호 교차하여 접속되며 또한 상기 차동증폭회로의 출력단자에 접속되며,
    상기 제 1 증폭회로 요소 및 제 2 증폭회로 요소의 각각은 pMOS 트랜지스터와 nMOS 트랜지스터를 직렬로 접속하여 이루어지는 상보형증폭회로이며, 상기 상보형증폭회로는 상기 pMOS 트랜지스터 및 nMOS 트랜지스터의 게이트 전극을 서로 접속함으로써 형성되는 입력단자와, 상기 pMOS 트랜지스터 및 nMoS 트랜지스터의 드레인 전극을 서로 접속함으로써 형성되는 출력단자를 구비하고,
    상기 지연회로의 각각은 상기 상보형증폭회로의 소스전류를 제어하기 위한 제어용 MOS 트랜지스터를 가지며, 상기 제어용 MOS 트랜지스터와 상기 상보형증폭회로의 각각이 전원공급단자와 접지단자 간에 직렬로 접속되며,
    상기 정귀환회로의 상기 상보형증폭회로의 상기 pMOS 트랜지스터 및 nMOS 트랜지스터의 한쪽이 온상태이고 상기 pMOS 트랜지스터 및 nMOS 트랜지스터의 다른 쪽이 오프상태이며,
    상기 차동증폭회로의 상기 상보형 증폭회로의 상기 pMOS 트랜지스터 및 nMOS 트랜지스터의 각각의 게이트 폭이 상기 정귀환회로의 상기 pMOS 트랜지스터 및 nMOS 트랜지스터의 각각의 게이트 폭보다도 큰 것을 특징으로 하는 주파수 가변발진회로.
  19. 청구항 18에 있어서,
    상기 차동증폭회로의 상기 상보형증폭회로의 상기 pMOS 트랜지스터 및 nMOS 트랜지스터의 각각의 전압전류 변환 이득이 상기 정귀환회로의 상기 상보형증폭회로의 상기 pMOS 트랜지스터 및 nMOS 트랜지스터의 각각의 전압전류 변환이득보다도 큰 것을 특징으로 하는 주파수 가변 발진회로.
  20. 청구항 18 또는 청구항 19에 있어서,
    상기 제어용 MOS 트랜지스터는 상기 상보형증폭회로의 출력의 상태에 따라 그 전류가 변동하는 것을 특징으로 하는 주파수 가변 발진회로.
  21. 청구항 18 또는 청구항 19에 있어서,
    상기 제어용 MOS 트랜지스터를 흐르는 전류는 상기 상보형증폭회로의 출력이 과도상태에 있는지 안정상태에 있는지에 따라 변화하는 것을 특징으로 하는 주파수 가변 발진회로.
  22. 청구항 18 또는 청구항 19에 있어서,
    상기 제어용 MOS트랜지스터는 상기 상보형증폭회로의 출력이 안정상태에 있을 때 전류가 최소가 되는 것을 특징으로 하는 주파수 가변 발진회로.
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