JP2006303554A - 論理レベル変換回路及びそれを用いた位相同期回路 - Google Patents

Abstract

【課題】閾値変動要因（プロセス、温度、電源電圧）があっても後続の論理回路が正しく動作する出力信号を生成する論理レベル変換回路及びそれを用いた位相同期回路を提供すること。
【解決手段】論理レベル変換回路５では、位相同期回路の電圧制御発振器の出力信号８が閾値可変インバータ５１に入力される。閾値可変インバータ５１の出力信号１９の直流成分１０が低域通過フィルタ５２によって取り出される。直流成分１０はコンパレータ５３に入力され、コンパレータ５３で、比較電圧と比較される。比較結果を基に閾値可変インバータ５１に閾値設定信号１１を出力する。閾値設定信号１１によって閾値可変インバータ５１の閾値が変更され、出力信号８が出力信号１９に変換される。比較結果が所定の状態なったら、閾値設定信号１１の値が保持され、出力信号１９が出力信９として出力される。
【選択図】図２

Description

本発明は、周波数が高まるに従って振幅が低下し、かつ直流レベルが変化する信号を論理レベルに変換する論理レベル変換回路とそれを用いた位相同期回路に係り、特に低い電源電圧で低周波数帯からＧＨｚ帯までの広い周波数範囲で動作する半導体集積回路装置に適用して好適な論理レベル変換回路及びそれを用いた位相同期回路に関する。

磁気ディスク装置（以下「ＨＤＤ：Hard Disk Drive」という）、ＣＤ（Compact Disc）やＤＶＤ（Digital Versatile Disc）を代表とする光ディスク装置、或いは無線通信携帯端末等では、論理回路を動作させるためのクロック信号の生成に位相同期回路が用いられる。位相同期回路は、周辺の回路と共に半導体集積回路装置として構成されるのが一般的である。近年、これらの情報機器の高速化は著しく、位相同期回路の動作周波数はＧＨｚ帯に及んでいる。

半導体集積回路装置として構成するのに適した高速動作の位相同期回路の例として、その主要構成回路の一つである周波数可変発振回路を、電流によって遅延量が変化する遅延回路を複数段環状に接続してなる発振回路を用いる例が例えば特許文献１及び特許文献２に開示されている。

また、デジタル信号解析装置において、周波数が高まると、入力されるデジタル信号が振幅の低下や、直流レベルの変化、即ちＤＣオフセットを伴い易くなる。このようなデジタル信号の波形整形を行なって、振幅変化及びＤＣオフセットを補正する補正回路の例が特許文献３に開示されている。

特開平１１−２９８３０２号公報 特開２００１−３５８５６５号公報 特開平５−７１３５号公報

周波数可変発振回路は一般にアナログ回路で構成されるので、デジタル信号を出力する位相同期回路は、アナログデジタル混載信号処理ＬＳＩ（Large Scale Integrated circuit）（以後、「アナデジ混載ＬＳＩ」と称す）によって集積化されるのが普通である。そのため、アナデジ混載ＬＳＩの位相同期回路では、周波数可変発振回路である電圧制御発振器（以下、「ＶＣＯ」と称す）にアナログのＶＣＯ出力信号をデジタル信号に変換する論理レベル変換回路が接続される。

特に、近年、アナデジ混載ＬＳＩの低消費電力化及び高速化が著しくＶＣＯ出力信号がより高速になっていることから、論理レベル変換回路の低消費電力化及び広帯域化が必要になっている。

ここで、特許文献１，２において示されたＶＣＯの例を図３０に示す。ＶＣＯ２４は、制御電圧ｖｃを電流に変換する電圧電流変換回路（ＶＩＣ）２４１と、電圧電流変換回路２４１が生成した電流を複製するための電圧ｖｃｏｎｔを受けて複製される電流によって遅延量を調節する電流制御発振器（ＩＣＯ）２４７と、電流制御発振器２４７のアナログの差動出力信号をデジタルのシングル信号（単相信号）に変換する差動シングル変換回路（ＤＳＣ）２４６を含んで構成される。差動シングル変換回路２４６は、論理レベル変換回路としても機能する。また、電流制御発振器２４７には、駆動電流によって遅延量を調整する遅延回路をリング状に接続する構成が採用される。図３０において、電流制御発振器２４７は、遅延回路（ＤＬ）２４２ａ〜２４２ｃを奇数段（３段）に接続して構成される。

図３１に遅延回路２４２の構成例を示す。遅延回路２４２は、トランジスタＭ１，Ｍ３によって差動対の一方を構成する第１の増幅器と、同様にトランジスタＭ２，Ｍ４によって差動対の他方を構成する第２の増幅器と、トランジスタＭ６，Ｍ７によって構成され、出力が入力に相互接続される第３、第４の増幅器と、トランジスタＭ５による可変電流源を含んで構成される。第１及び第２の増幅器は差動型をなし、その差動型増幅器に差動信号ｖｉ１，ｖｉ２が入力され、差動信号ｖｏ１，ｖｏ２が出力される。

遅延回路２４２は、第１と第３の増幅器で負荷を共有し、第２と第４の増幅器で負荷を共有することにより、トランジスタ数を削減し、遅延回路の負荷容量を低減する遅延回路である。また、遅延回路２４２は、低電源電圧に対応するために可変電流源をトランジスタＭ５によって片側のみで駆動する非対称な遅延回路である。このため、特に高速動作では遅延回路２４２の出力信号が接地側にオフセットするようになる。この接地側にオフセットした高速な差動信号ｖｏ１，ｖｏ２をシングルに変換する回路が差動シングル変換回路２４６である。

図３２に差動シングル変換回路２４６の回路例を示す。差動シングル変換回路２４６は、駆動トランジスタＭ２，Ｍ３と、駆動トランジスタＭ２，Ｍ３に駆動電流を供給するトランジスタＭ１による電流源と、駆動トランジスタＭ２，Ｍ３の負荷になるそれぞれ負荷トランジスタＭ４、Ｍ５とを含んで構成される。

高い周波数においては、前段の遅延回路２４２ｃの出力信号が接地側にオフセットして出力されるようになるため、差動シングル変換回路２４６に入力される差動信号ｖｉ１、ｖｉ２は接地側にオフセットした信号となる。このとき、差動シングル変換回路２４６の出力信号であるｆｖｃｏは電源電圧側にオフセットして出力される。このため、差動シングル変換回路２４６の出力信号（ｆｖｃｏ）８を受ける後続の論理回路（図示しない）は、電源電圧側にオフセットした高速信号を処理しなければならない。

一方、近年、プロセスの微細化から、閾値変動要因（プロセス、温度、電源電圧）による閾値の変動が大きくなっている。このため、アナデジ混載ＬＳＩにおいて、閾値変動要因が原因で論理回路の閾値が変動し、オフセットしたアナログ信号を正しく認識することができない現象が起こり得る。閾値変動はプロセスが微細化するほど大きくなるため、高速動作を要求される、微細プロセスで構成されたアナデジ混載ＬＳＩでは、特に、アナログ信号とデジタル信号の伝達部分で誤動作が発生し易くなる。

次に、アナデジ混載ＬＳＩに搭載される位相同期回路の例を図３３に示す。位相同期回路は、周波数位相比較器（ＰＦＤ）１と、チャージポンプ（ＣＰ）２と、ループフィルタ（ＬＦ）３と、ＶＣＯ４と、ＶＣＯ４の出力周波数を分周する分周器（ＭＭＤ）６とを含んで構成される。ＶＣＯ４の出力信号（ｆｖｃｏ）８は後続の論理回路（図示しない）に入力される。出力信号８は、論理レベル（例えば、電圧が０〜電源電圧Ｖｄｄ）のデジタル信号と同等の信号である。

位相同期回路において、分周器６がＶＣＯ４の出力信号８を分周する。この分周により得られた比較信号（ｆｄｉｖ）３２は、位相比較器１へ帰還される。位相比較器１は、基準信号（ｆｒｅｆ）３１と比較信号３２との位相差を検出して、その位相差に対応したパルス幅の電圧パルスをチャージポンプ２へ出力する。

チャージポンプ２は、前記電圧パルスに対応して、電荷の放電、充電、又はハイインピーダンスのいずれかの状態となり、チャージポンプ２の出力電流をループフィルタ３に出力する。このチャージポンプ２の出力電流は、ループフィルタ３により平滑化、電圧変換されて、ＶＣＯ４の制御電圧となる。

位相同期回路と論理回路を搭載したアナデジ混載ＬＳＩは、閾値変動要因（プロセス、温度、電源電圧）によって出力信号８が変動し、それを受けた論理回路が正しく動作することができず、誤動作する結果を招くことがある。つまり、周波数が高くなると、ＶＣＯ４は閾値変動要因によりＶＣＯ４の出力信号８の直流レベル、信号振幅が大きく変動するようになる。一方、出力信号８が入力される論理回路も、閾値変動要因により閾値が大きく変動する。このとき、ある条件において、入力される出力信号８の直流レベルが論理回路の閾値を切ることができないことが起こり得る。そのようなことが起こると、論理回路が誤動作する。このように、プロセスの微細化が進むと、アナデジ混載ＬＳＩにおいて、歩留まりと生産効率の低下が避けられなくなり、アナデジ混載ＬＳＩの低価格化が阻害される。

従って、位相同期回路を搭載したアナデジ混載ＬＳＩが備えられるインタフェース装置や、ＨＤＤ／ＤＶＤアクセスの記録再生装置では、プロセスの微細化が進むと、製造歩留まりが低減するばかりか、動作不良を起こすおそれが大きくなり、信頼性や生産性の低下が避けられなくなる。また、位相同期回路を搭載したアナデジ混載ＬＳＩが備えられる無線通信端末機器では、通信動作に誤動作を引き起こすおそれが大きくなり、信頼性の低下が避けられなくなる。

上記の問題に対して、従来、差動シングル変換回路の利得及び帯域を広げる対策が行なわれてきたが、広帯域化するに伴って消費電力が増大することが避けられない。また、近年の論理回路の高速化に伴い、必要な帯域を持つ差動シングル変換回路を実装することが困難になってきている。なお、ＤＶＤアクセスなどの記録再生装置に用いる位相同期回路では、低周波から高周波まで広範囲な周波数に対応することが求められる。そのため、低域を遮断し、高域を通過させる特性を持つ特許文献３の補正回路は、低周波を通すためには使用する容量面積が大きくなるため、大規模集積回路上に実装することが困難になる。また、インタフェース装置や記録再生装置や無線通信端末機器は、いずれも使用環境が多岐にわたるため、信頼性の低下が助長される。

本発明の目的は、閾値変動要因（プロセス、温度、電源電圧）があっても後続の論理回路が正しく動作する出力信号を生成する論理レベル変換回路を提供することにあり、又はそれを用いた位相同期回路を提供することにある。

上記目的を達成するための本発明の論理レベル変換回路は、第１の信号と第２の信号を入力して、上記第２の信号により設定される閾値によって上記第１の信号を第３の信号に変換する閾値可変インバータと、上記第２に信号を所定の値にしてから、所定の状態を基準に上記第３の信号を判定し、判定結果を用いて上記第２の信号を新たに生成し、かつ、上記第３の信号を第４の信号として出力する判定回路とを具備しており、上記判定回路は、上記第３の信号が上記所定の状態にあるときに上記第２の信号の値を保持することを特徴とする。

上記の論理レベル変換回路によって、第１の信号の直流レベルと上記閾値可変インバータの閾値とがほぼ一致するように調整され、それにより第１の信号の振幅と直流レベルが論理レベルになるように調整されるので、閾値変動要因（プロセス、温度、電源電圧）があっても後続の論理回路が正しく動作する第１の信号、即ち出力信号を生成することが可能になる。

上記目的を達成するための本発明の位相同期回路は、入力される基準信号と参照信号を比較して位相差を出力する位相比較器と、上記位相差を電流に変換するチャージポンプと、上記チャージポンプが出力する上記電流の低域周波数成分を取り出し、取り出した上記電流の低域周波数成分を制御電圧に変換して出力するループフィルタと、上記制御電圧に応じて発振周波数を変え、発振出力を第１の信号として出力する電圧制御発振器と、上記第１の信号を分周して上記参照信号を出力する分周器と、上記第１の信号を入力して第４の信号を出力する上記の論理レベル変換回路とを具備している。

上記の位相同期回路の出力段に配置される論理レベル変換回路から後続の論理回路が正しく動作する第１の信号が出力されるので、位相同期回路を広帯域の信号を扱う広い分野に応用可能である。そのような分野として、例えば、ＣＤ及びＤＶＤを代表とする光ディスク装置やＨＤＤとコンピュータを接続するためのインタフェース装置、若しくはＨＤＤや光ディスク装置の内部で用いられる記録再生装置、或いは無線通信携帯端末等がある。

本発明によれば、論理レベル変換回路によって出力信号の振幅と直流レベルが論理レベルになるように調整されるので、閾値変動要因（プロセス、温度、電源電圧）があっても上記出力信号を入力する後続の論理回路が正しく動作することが可能になる。

以下、本発明に係る論理レベル変換回路及びそれを用いた位相同期回路、並びに同位相同期回路を用いたインタフェース装置、記録再生回路及び無線通信端末機器を図面に示した幾つかの実施形態を参照して更に詳細に説明する。なお、説明に用いる全図面において、同一の符号は同一物又は類似物を表示するものとする。
＜実施形態１＞
図１及び図２に本発明の実施形態１を示す。本実施形態は、本発明の特徴を最もよく表している論理レベル変換回路とそれを用いた位相同期回路（ＰＬＬ）である。

図１に示すように、本実施形態の位相同期回路は、周波数位相比較器（ＰＦＤ）１と、チャージポンプ（ＣＰ）２と、ループフィルタ（ＬＦ）３と、電圧制御発振器（以下「ＶＣＯ」と表記する）４、ＶＣＯ４の出力信号（ｆｖｃｏ）８を後続の論理回路（図示しない）が正しく認識可能なデジタルの出力信号（ｏｕｔ）９に変換する論理レベル変換回路（ＬＣＣ）５と、出力信号８を分周する分周器（ＭＭＤ）６を含んで構成される。

ＶＣＯ４には、例えば、図３０に示したＶＣＯ２４が採用される。図３０において、ＶＣＯ２４は、制御電圧ｖｃを電流に変換する電圧電流変換回路（ＶＩＣ）２４１と、電圧電流変換回路２４１が生成した電流を複製するための電圧ｖｃｏｎｔを受けて複製される電流によって遅延量を調節する電流制御発振器（ＩＣＯ）２４７と、電流制御発振器２４７のアナログの差動出力信号をデジタルのシングル信号（単相信号）に変換する差動シングル変換回路（ＤＳＣ）２４６とを含んで構成される。電流制御発振器２４７には、駆動電流によって遅延量を調整する遅延回路（ＤＬ）２４２ａ〜２４２ｃをリング状に接続する構成が採用される。遅延回路２４２には、例えば、図３１に示した回路が採用される。図３１の遅延回路２４２は、トランジスタＭ１，Ｍ３によって差動対の一方を構成する第１の増幅器と、同様にトランジスタＭ２，Ｍ４によって差動対の他方を構成する第２の増幅器と、トランジスタＭ６，Ｍ７によって構成され、出力が入力に相互接続される第３、第４の増幅器と、トランジスタＭ５による可変電流源を含んで構成される。第１及び第２の増幅器は差動型をなし、その差動型増幅器に差動信号ｖｉ１，ｖｉ２が入力され、差動信号ｖｏ１，ｖｏ２が出力される。差動信号ｖｏ１，ｖｏ２をシングル信号に変換する回路が差動シングル変換回路２４６である。差動シングル変換回路２４６には、例えば、図３２に示した回路が採用される。図３２の差動シングル変換回路２４６は、駆動電流を作るトランジスタＭ１による電流源と、駆動トランジスタＭ２，Ｍ３と、負荷トランジスタＭ４、Ｍ５とを含んで構成される。差動シングル変換回路２４６は、差動信号ｖｏ１，ｖｏ２を差動信号ｖｉ１，ｖｉ２として入力し、シングル信号である出力信号８を出力する。

図１の位相同期回路において、分周器６がＶＣＯ４の出力信号８を分周する。この分周により得られた比較信号（ｆｄｉｖ）３２は、位相比較器１へ帰還される。位相比較器１は、基準信号（ｆｒｅｆ）３１と比較信号３２の位相差を検出して、その位相差に対応したパルス幅の電圧パルスをチャージポンプ２へ出力する。

チャージポンプ２は、前記電圧パルスに対応して、電荷の放電、充電、又はハイインピーダンスのいずれかの状態となり、チャージポンプ出力電流をループフィルタ３に出力する。このチャージポンプ出力電流は、ループフィルタ３により平滑化、電圧変換されて、電圧制御発振器４の制御電圧となる。

次に、図２を用いて論理レベル変換回路５の構成例と動作を説明する。論理レベル変換回路５は、ＶＣＯ４の出力信号８（第１の信号）と閾値設定信号（ｃｏ）１１（第２の信号）を入力して閾値設定信号１１によって設定された閾値で出力信号８を処理して信号１９（第３の信号）を出力する閾値可変インバータ５１と、信号１９を入力し、入力した信号１９を判定して判定結果をもとに、位相同期回路の出力信号（ｏｕｔ）９（第４の信号）と閾値設定信号１１とを出力する判定回路５６を含んで構成される。

図３に、図２に示した判定回路５６の第１の構成例を示す。第１の判定回路５６は、信号１９を出力信号９として出力して、更に、信号１９を入力して信号１９の直流成分（ｌｏ）１０を出力する低域通過フィルタ（ＬＰＦ）５２と、直流成分１０を入力して、比較電圧と比較した結果から閾値設定信号１１を出力するコンパレータ（ＣＯＭＰ）５３を含んで構成される。

図４にコンパレータ５３の構成例を示す。コンパレータ５３は、比較電圧Ｖｒ１と直流成分１０を入力して比較信号を出力するコンパレータ５３１と、比較電圧Ｖｒ２と直流成分１０を入力して比較信号を出力するコンパレータ５３２と、コンパレータ５３１が出力した比較信号とコンパレータ５３２が出力した比較信号を入力して比較結果を生成し、比較結果を基に閾値設定信号１１を出力する論理回路（ＬＯＧＩＣ）５３３を含んで構成される。

図５にコンパレータ５３の入出力特性を示す。直流成分１０が比較電圧Ｖｒ１より小さいとき、比較結果は−１となる。このとき、コンパレータ５３は閾値可変インバータ５１の閾値を一段階高くするように閾値設定信号１１を出力する。直流成分１０が比較電圧Ｖｒ１より大きくＶｒ２より小さいとき、比較結果は０となる。このとき、コンパレータ５３は閾値可変インバータ５１の閾値を保持する閾値設定信号１１を出力する。直流成分１０が比較電圧Ｖｒ２より大きいとき、比較結果は１となる。このとき、コンパレータ５３は閾値可変インバータ５１の閾値を一段低くするように閾値設定信号１１を出力する。比較結果が０になるまでこの動作を行なう。比較結果が０になると、コンパレータ５３は閾値設定信号１１を保持する動作を行なう。コンパレータ５３の構成は、上記動作を実現する構成であれば、上記に述べた手段と異なってもよい。

ここで、信号１９が比較結果が０となる状態にあるとき、信号１９は所定の状態にあると言うこととする。従って、判定回路５６は、所定の状態を基準に信号１９を判定し、その結果を用いて閾値設定信号１１を生成することとなる。

図６に図２に示す出力信号８と閾値設定信号１１を入力して信号１９を出力する第１の閾値可変インバータ５１の構成例を示し、その動作を説明する。第１の閾値可変インバータ５１は、出力信号８をゲートから入力してドレインから信号１９を出力するＰＭＯＳトランジスタ５１４、５１５、５１６と、ＮＭＯＳトランジスタ５１７、５１８、５１９と、閾値設定信号１１によって制御される、電源電圧とＰＭＯＳトランジスタの間に挿入されているスイッチ５１１、５１２、５１３（第１のスイッチ）と、同じく閾値設定信号１１によって制御される、接地とＮＭＯＳトランジスタの間に挿入されているスイッチ５１Ａ、５１Ｂ、５１Ｃ（第２のスイッチ）とを含んで構成される。なお、第１の閾値可変インバータ５１は、閾値設定信号１１によって動作の制御が可能であれば、上記の構成と異なってもよい。

図７に本実施形態の論理レベル変換回路５の動作波形を示し、これを用いて論理レベル変換回路５の動作を説明する。

時刻ｔ０でＶＣＯ４の出力信号８が論理レベル変換回路５に入力される。初期設定として閾値設定信号１１はＭという信号になっている。Ｍである閾値設定信号１１によって、閾値可変インバータ５１において、スイッチ５１１と５１Ａがオンになり、他の全てのスイッチはオフになる。オン状態のトランジスタ５１４、５１７による閾値はＶｔｈｃ１である。ここで、閾値Ｖｔｈｃ１は、出力信号８よりも電圧が高く、出力信号８と交差していないとする。そのとき、論理レベル変換回路５の出力信号９はハイ（Ｈｉｇｈ）に固定される。これにより、低域通過フィルタ５２が出力する直流成分１０はハイとなり、コンパレータ５３の内部信号である比較結果は１となる。

その結果、時刻ｔ１においてコンパレータ５３から閾値可変インバータ５１に対して、閾値を一段階低くするＭ−１という閾値設定信号１１が出力される。Ｍ−１である閾値設定信号１１を受信した閾値可変インバータ５１は、時刻ｔ１において、スイッチ５１１、５１Ａに加えて更にスイッチ５１Ｂを新たにオンにする。その結果、閾値はＶｔｈｃ１からＶｔｈｃ２に変更される。

これにより、閾値Ｖｔｈｃ２は出力信号８と交差することが可能になり、論理レベル変換回路５の出力信号９は振幅がＶｄｄのクロック信号、即ち論理レベルのクロック信号となる。このとき、低域通過フィルタ５２が出力する直流成分１０は１／２Ｖｄｄとなり、コンパレータ５３の内部信号である比較結果は０となる。この結果、コンパレータ５３は、閾値設定信号１１をＭ−１に保持する動作を行ない、論理レベル変換回路５の動作が終了する。なお、閾値が変更されても出力信号８との交差が無ければ、更に閾値の変更が行なわれる。閾値の変更は出力信号８との交差が起こるまで継続される。

ここで、出力信号８が閾値Ｖｔｈｃ１よりも電圧が高く、動作が上記とは逆になる場合を説明する。初期設定として閾値設定信号１１はＭとなる。Ｍである閾値設定信号１１によって、閾値可変インバータ５１において、スイッチ５１１と５１Ａがオンになり、他の全てのスイッチはオフになる。オン状態のトランジスタ５１４、５１７による閾値はＶｔｈｃ１である。ここで、閾値Ｖｔｈｃ１は、出力信号８よりも電圧が低く、出力信号８と交差していない。そのため、論理レベル変換回路５の出力信号９はロウ（Ｌｏｗ）に固定される。これにより、低域通過フィルタ５２が出力する直流成分１０はロウとなり、コンパレータ５３の内部信号である比較結果は−１となる。

その結果、コンパレータ５３から閾値可変インバータ５１に対して、閾値を一段階高くするＭ＋１という閾値設定信号１１が出力される。Ｍ＋１である閾値設定信号１１を受信した閾値可変インバータ５１は、スイッチ５１１、５１Ａに加えて更にスイッチ５１２を新たにオンにする。その結果、閾値はＶｔｈｃ１からＶｔｈｃ３に変更される。

これにより、閾値Ｖｔｈｃ３は出力信号８と交差することが可能となり、論理レベル変換回路５の出力信号９は振幅がＶｄｄのクロック信号、即ち論理レベルのクロック信号となる。このとき、低域通過フィルタ５２が出力する直流成分１０は１／２Ｖｄｄとなり、コンパレータ５３の内部信号である比較結果は０となる。この結果、コンパレータ５３は、閾値設定信号１１をＭ＋１に保持する動作を行ない、論理レベル変換回路５の動作が終了する。なお、上記と同様に、閾値が変更されても出力信号８との交差が無ければ、更に閾値の変更が行なわれる。閾値の変更は出力信号８との交差が起こるまで継続される。

以上の本実施形態の論理レベル変換回路５により、発振周波数が高くなって、ＶＣＯ４の出力信号８の振幅が低下すると同時に、電圧レベルが変化しても、出力信号９として常に振幅がＶｄｄであるクロック信号を出力することが可能になる。

なお、判定回路５６及び閾値可変インバータ５１はそれぞれ幾つか変形が可能であり、それらを用いることにより、幾つかの異なる構成の論理レベル変換回路５を実現することができる。

判定回路５６の第２の構成例を図８に示す。第２の判定回路５６は、信号１９を入力して信号１９の直流成分１０を出力する低域通過フィルタ５２と、直流成分０を入力して、比較電圧と比較した結果から閾値設定信号１１と動作判定信号２０を出力するコンパレータ５３と、信号１９と動作判定信号２０を入力し、動作判定信号２０によって制御されて出力信号９を出力するスイッチ（ＳＷ）５７とを含んで構成される。

以下に、図８の第２の判定回路５６を用いた論理レベル変換回路５の動作を説明する。

ある時刻にＶＣＯ４の出力信号８が論理レベル変換回路５に入力される。初期設定として閾値設定信号１１はＭであり、これにより、図６の閾値可変インバータ５１において、スイッチ５１１と５１Ａがオンになり、他の全てのスイッチはオフになる。オン状態のトランジスタ５１４、５１７による閾値はＶｔｈｃ１である。また、初期設定として、動作判定信号２０により、スイッチ５７はオフになるように制御される。ここで、閾値Ｖｔｈｃ１は出力信号８よりも電圧が高く、出力信号８と交差していないとする。そのとき、閾値可変インバータ５１の出力信号１９はハイに固定される。それにより、低域通過フィルタ５２が出力する直流成分１０はハイとなりコンパレータ５３の内部信号である比較結果は１となる。

その結果、コンパレータ５３から閾値可変インバータ５１に対して、閾値を一段階低くするＭ−１という閾値設定信号１１が出力される。Ｍ−１である閾値設定信号１１を受信した閾値可変インバータ５１は、スイッチ５１１、５１Ａに加えて更にスイッチ５１Ｂを新たにオンにして閾値をＶｔｈｃ１からＶｔｈｃ２に変更する。

これにより、閾値Ｖｔｈｃ２は出力信号８と交差することが可能となり、閾値可変インバータ５１が出力する信号１９は振幅がＶｄｄとなる。このとき、低域通過フィルタ５２が出力する直流成分１０は１／２Ｖｄｄとなり、コンパレータ５３の内部信号である比較結果は０となる。この結果、コンパレータ５３は、閾値設定信号１１をＭ−１に保持する動作を行なう。更に、コンパレータ５３は、スイッチ５７をオンにする動作判定信号２０を出力する。オン状態になったスイッチ５７は、信号１９を出力信号９として出力し、論理レベル変換回路５の動作が終了する。

ここで、出力信号８が閾値Ｖｔｈｃ１よりも電圧が高く、動作が上記とは逆になる場合を説明する。初期設定として閾値設定信号１１はＭとなる。Ｍである閾値設定信号により、第１の閾値可変インバータ５１において、スイッチ５１１と５１Ａがオンになり、他の全てのスイッチはオフになる。オン状態のトランジスタ５１４、５１７による閾値はＶｔｈｃ１である。また、初期設定として、動作判定信号２０により、スイッチ５７はオフになるように制御される。ここで、閾値Ｖｔｈｃ１は出力信号８よりも電圧が低く、出力信号８と交差していない。そのため、閾値可変インバータ５１の出力信号１９はロウに固定される。これにより、低域通過フィルタ５２が出力する直流成分１０はロウとなりコンパレータ５３の内部信号である比較結果は−１となる。

その結果、コンパレータ５３から閾値可変インバータ５１に対して、閾値を一段階高くするＭ＋１という閾値設定信号１１が出力される。この閾値設定信号１１を受信した閾値可変インバータ５１は、スイッチ５１１、５１Ａに加えて更にスイッチ５１２を新たにオンする。その結果、閾値はＶｔｈｃ１からＶｔｈｃ３に変更される。

これにより、閾値Ｖｔｈｃ３は出力信号８と交差することが可能となり、閾値可変インバータ５１が出力する信号１９は振幅がＶｄｄとなる。このとき、低域通過フィルタ５２が出力する直流成分１０は１／２Ｖｄｄとなり、コンパレータ５３の内部信号である比較結果は０となる。この結果、コンパレータ５３は、閾値設定信号１１をＭ＋１に保持する動作を行なう。更に、コンパレータ５３は、スイッチ５７をオンにする動作判定信号２０を出力する。オン状態になったスイッチ５７は、信号１９を出力信号９として出力し、論理レベル変換回路５の動作が終了する。

第２の判定回路５６では、上記の初期動作においてハイに固定の信号、又はロウに固定の信号が出力信号９として出力されることがないため、出力信号９を入力する論理回路のパワーオンシーケンスの制御が容易になる。

次に、判定回路５６の第３の構成例を図９に示す。図９に示す第３の判定回路５６は、信号１９を出力信号９として出力する他、信号１９を入力してある一定期間カウントして、カウント結果を基に閾値設定信号１１を出力するカウンタ（ＣＴＲ）５５を含んで構成される。カウンタ５５は、カウント結果と所定の状態を表す目標カウント数とを比較し、適切なカウント結果が得られるまで閾値設定信号１１を変更して出力する。

以下に、図９の第３の判定回路５６を用いた論理レベル変換回路５の動作を説明する。

ＶＣＯ４の出力信号８が閾値可変インバータ５１に入力される。初期設定として閾値設定信号１１はＭであり、これにより、図６の閾値可変インバータ５１において、スイッチ５１１と５１Ａがオンになり、他の全てのスイッチはオフになる。オン状態のトランジスタ５１４、５１７による閾値はＶｔｈｃ１である。ここで、閾値Ｖｔｈｃ１は出力信号８よりも電圧が高く、出力信号８と交差していないとする。そのとき、閾値可変インバータ５１の出力信号１９はハイに固定される。このような処理が行なわれて信号１９がカウンタ５５に入力される。出力信号１９はハイに固定されているため、カウント結果は目標カウント数より少ない。

カウンタ５５は、出力信号１９のハイ、ロウの区別をせずにカウントを行なうため、先ず初期動作設定として、閾値可変インバータ５１の閾値を一段上げる閾値設定信号１１を出力する。このとき、閾値設定信号１１はＭ＋１となる。Ｍ＋１である閾値設定信号１１を受信した閾値可変インバータ５１は、スイッチ５１１、５１Ａに加えて更にスイッチ５１２を新たにオンにして閾値を一段上げ、再び出力信号８を処理して信号１９を出力する。信号１９はカウンタ５５に入力される。カウンタ５５は、ある一定期間出力信号９をカウントして、カウント結果と目標カウント数とを比較する。比較した結果、再びカウント結果が目標カウント数より少ない場合、第１の閾値可変インバータ５１の閾値を更に一段上げる閾値設定信号１１を出力する。このとき、閾値設定信号１１はＭ＋２となる。

もし、閾値可変インバータ５１が設定可能な最大の閾値を設定しても適切なカウント結果が得られない場合、閾値設定信号１１はＭ−１に設定される。Ｍ−１である閾値設定信号１１を受信した閾値可変インバータ５１は、スイッチ５１１、５１Ａに加えて更にスイッチ５１Ｂを新たにオンにし、閾値を一段下げて再び出力信号８を処理して信号１９を出力する。信号１９はカウンタ５５に入力される。カウンタ５５は、ある一定期間出力信号９をカウントして、カウント結果と目標カウント数とを比較する。比較した結果が、再びカウント結果が目標カウント数より少ない場合、第１の閾値可変インバータ５１の閾値を更に一段下げる閾値設定信号１１を出力する。このとき、閾値設定信号１１はＭ−２となる。

このようにして順次閾値可変インバータ５１の閾値を下げていき、所定の状態を表す適切なカウント結果が得られたところで、カウンタ５５はカウント動作を終了し、そのときの閾値設定信号１１を保持する。なお、言うまでもなく、閾値を上げていく段階で適切なカウント結果が得られれば、その時点でカウンタ５５はカウント動作を終了し、そのときの閾値設定信号１１を保持する。

以上の第３の判定回路５６は、論理回路のみで構成されるため、微細プロセスで集積化した場合に実装面積が少なくなり、消費電流を低減することができる。

次に、判定回路５６の第４の構成例を図１０に示す。図１０に示す第４の判定回路５６は、信号１９を入力してある一定期間カウントし、カウント結果を基に閾値設定信号１１と動作判定信号２０を出力するカウンタ５５と、動作判定信号２０によってオンオフが制御され、オンのときに信号１９を出力信号９として出力するスイッチ５７とを含んで構成される。

以下に図１０の第４の判定回路５６を用いた論理レベル変換回路５の動作を説明する。

ＶＣＯ４の出力信号８が閾値可変インバータ５１に入力される。初期設定として閾値設定信号１１はＭであり、これにより、図６の閾値可変インバータ５１において、スイッチ５１１と５１Ａがオンになり、他の全てのスイッチはオフになる。オン状態のトランジスタ５１４、５１７による閾値はＶｔｈｃ１である。また、初期設定として、動作判定信号２０により、スイッチ５７はオフになるように制御される。ここで、閾値Ｖｔｈｃ１は出力信号８よりも電圧が高く、出力信号８と交差していないとする。このとき、閾値可変インバータ５１の出力信号１９はハイに固定される。このような処理が行なわれて信号１９がカウンタ５５に入力される。出力信号１９はハイに固定されているため、カウント結果は目標カウント数より少ない。

カウンタ５５は、出力信号１９のハイ、ロウの区別をせずにカウントを行なうため、先ず初期動作設定として、閾値可変インバータ５１の閾値を一段上げる閾値設定信号１１を出力する。このとき、閾値設定信号１１はＭ＋１となる。Ｍ＋１である閾値設定信号１１を受信した閾値可変インバータ５１は、スイッチ５１１、５１Ａに加えて更にスイッチ５１２を新たにオンにして閾値を一段上げ、再び出力信号８を処理して信号１９を出力する。信号１９はカウンタ５５に入力される。カウンタ５５は、ある一定期間出力信号９をカウントして、カウント結果と目標カウント数とを比較する。比較した結果、再びカウント結果が目標カウント数より少ない場合、第１の閾値可変インバータ５１の閾値を更に一段上げる閾値設定信号１１を出力する。このとき、閾値設定信号１１はＭ＋２となる。

もし、閾値可変インバータ５１が設定可能な最大の閾値を設定しても適切なカウント結果が得られない場合、閾値設定信号１１はＭ−１に設定される。Ｍ−１である閾値設定信号１１を受信した閾値可変インバータ５１は、スイッチ５１１、５１Ａに加えて更にスイッチ５１Ｂを新たにオンにし、閾値を一段下げて再び出力信号８を処理して信号１９を出力する。信号１９はカウンタ５５に入力される。カウンタ５５は、ある一定期間出力信号９をカウントして、カウント結果と目標カウント数とを比較する。比較した結果が、再びカウント結果が目標カウント数より少ない場合、第１の閾値可変インバータ５１の閾値を更に一段下げる閾値設定信号１１を出力する。このとき、閾値設定信号１１はＭ−２となる。

このようにして順次閾値可変インバータ５１の閾値を下げていき、所定の状態を表す適切なカウント結果が得られたところで、カウンタ５５はカウント動作を終了し、そのときの閾値設定信号１１を保持する。なお、言うまでもなく、閾値を上げていく段階で適切なカウント結果が得られれば、その時点でカウンタ５５はカウント動作を終了し、そのときの閾値設定信号１１を保持する。適切なカウント結果が得られたことによってカウンタ５５がカウント動作を終了した時点で、カウンタ５５は、スイッチ５７をオンにする動作判定信号２０を出力する。オン状態になったスイッチ５７は、信号１９を出力信号９として出力し、論理レベル変換回路５の動作が終了する。

以上の第４の判定回路５６では、上記の初期動作においてハイに固定の信号、又はロウに固定の信号が出力信号９として出力されることがないため、出力信号９を入力する論理回路のパワーオンシーケンスの制御が容易になる。加えて、第４の判定回路５６は、論理回路のみで構成されるため、微細プロセスで集積化した場合に実装面積が少なくなり、消費電流を低減することができる。

次に、判定回路５６の第５の構成例を図１１に示す。図１１に示す第５の判定回路５６は、信号１９を出力信号９として出力する他、出力信号９をチップ外で測定し、その測定結果を基にテスタ５８に設定信号を出力するチップ外のパッド５８Ａと、当該設定信号を入力して閾値設定信号１１を出力するテスタ（ＴＳＴ）５８を含んで構成される。

以下に第５の判定回路５６の動作を説明する。出力信号９がチップ外にてパッド５８Ａによって測定される。測定結果がハイ固定信号の場合、閾値可変インバータ５１の閾値を一段下げるようにパッド５８Ａからテスタ５８に設定信号が出力される。設定信号を受けたテスタ５８は、閾値可変インバータ５１の閾値を一段下げる閾値設定信号１１を設定する。閾値設定信号１１が設定されたら、再び出力信号９がチップ外部にて測定される。このようにして、閾値可変インバータ５１の閾値を設定可能な範囲内で出力信号９が最もデューティが良く適切な信号になるように、即ち所定の状態になるように閾値設定信号１１が設定される。ここで、デューティとは、信号１周期の区間に対する信号のハイの区間の割合を百分率で表したものである。

続いて、出力信号８と閾値設定信号１１を入力して信号１９を出力する図２に示す閾値可変インバータ５１の第２の構成例を図１２に示す。第２の閾値可変インバータ５１は、信号１９を出力するインバータ５０１、５０２、５０３、５０４、５０５と、出力信号８とインバータ５０１、５０２、５０３、５０４、５０５の間に介在し、閾値設定信号１１によって制御されるスイッチ５０６、５０７、５０８、５０９、５０Ａを含んで構成される。

第２の閾値可変インバータ５１は、出力信号８と閾値設定信号１１を入力して、インバータ５０１、５０２、５０３、５０４、５０５の出力信号をそれぞれ信号１９として出力する。インバータ５０１、５０２、５０３、５０４、５０５は、それぞれ閾値が異なるように設定されている。

以下に、図１２に示す第２の閾値可変インバータ５１と図３に示した第１の判定回路５６を用いた図２に示す論理レベル変換回路５の動作を説明する。

時刻ｔ０で出力信号８が論理レベル変換回路５に入力される。初期設定として閾値設定信号１１はＭであり、これにより、第２の閾値可変インバータ５１において、スイッチ５０８がオンで他の全てのスイッチはオフになる。ここで、スイッチ５０８に接続されているインバータ５０３の閾値が出力信号８に比べて電圧が高く、閾値は出力信号８と交差していないとする。このとき、信号１９はハイに固定される。これにより、低域通過フィルタ５２が出力する直流成分１０はハイとなりコンパレータ５３の内部信号である比較結果は１となる。

その結果、コンパレータ５３から第２の閾値可変インバータ５１に対して、閾値を一段階低くするＭ−１という閾値設定信号１１が出力される。Ｍ−１である閾値設定信号１１を受信した第２の閾値可変インバータ５１は、スイッチ５０８をオフにしてスイッチスイッチ５０９をオンにする。

これにより、スイッチスイッチ５０９に接続されているインバータ５０４の閾値が出力信号８と交差することが可能となり、論理レベル変換回路５の出力信号９は、振幅がＶｄｄの論理レベルのクロック信号となる。このとき、低域通過フィルタ５２が出力する直流成分１０は１／２Ｖｄｄとなり、コンパレータ５３の内部信号である比較結果は０となる。この結果、コンパレータ５３は閾値設定信号１１をＭ−１に保持する動作を行ない、論理レベル変換回路５としての動作が終了する。

ここで、出力信号８がインバータ５０３の閾値よりも電圧が高く、動作が上記とは逆になる場合を説明する。初期設定として閾値設定信号はＭとなる。Ｍである閾値設定信号によって、第２の閾値可変インバータ５１において、スイッチ５０３がオンで他の全てのスイッチはオフになる。インバータ５０３の閾値は、出力信号８に比べて電圧が低く、出力信号８と交差していない。このため、信号１９はロウに固定される。これにより、低域通過フィルタ５２が出力する直流成分１０はロウとなり、コンパレータ５３の内部信号である比較結果は−１となる。

その結果、コンパレータ５３から閾値可変インバータ５１に対して、閾値を一段階高くするＭ＋１の閾値設定信号１１が出力される。Ｍ＋１である閾値設定信号１１を受信した第２の閾値可変インバータ５１は、スイッチ５０８をオフにしてスイッチスイッチ５０７をオンにする。これにより、スイッチスイッチ５０７に接続されているインバータ５０２の閾値が出力信号８と交差することが可能となり、論理レベル変換回路５の出力信号９は振幅がＶｄｄの論理レベルのクロック信号となる。このとき、低域通過フィルタ５２が出力する直流成分１０は１／２Ｖｄｄとなり、コンパレータ５３の内部信号である比較結果は０となる。この結果、コンパレータ５３は、閾値設定信号１１をＭ＋１に保持する動作を行ない、論理レベル変換回路５の動作が終了する。

次に、図１２に示す第２の閾値可変インバータ５１と図８に示す第２の判定回路５６を用いた図２の論理レベル変換回路５の動作を説明する。

ある時刻に出力信号８が論理レベル変換回路５に入力される。初期設定として、閾値設定信号１１はＭであり、更に、動作判定信号２０により、スイッチ５７はオフになるように制御される。この状態で、第２の閾値可変インバータ５１において、スイッチ５０８がオンになり、他の全てのスイッチはオフになる。ここで、インバータ５０３の閾値は、出力信号８に比べて電圧が高く、出力信号８と交差していないとする。このとき、第２の閾値可変インバータ５１の出力信号１９はハイに固定される。これにより、低域通過フィルタ５２が出力する直流成分１０はハイとなりコンパレータ５３の内部信号である比較結果は１となる。

その結果、コンパレータ５３から第２の閾値可変インバータ５１に対して、閾値を一段階低くするＭ−１の閾値設定信号が出力される。Ｍ−１である閾値設定信号１１を受信した第２の閾値可変インバータ５１は、スイッチ５０８をオフにしてスイッチ５０９をオンにする。

これにより、スイッチ５０９に接続されているインバータ５０４において、その閾値が出力信号８と交差することが可能となり、論理レベル変換回路５の出力信号９は振幅がＶｄｄの論理レベルのクロック信号となる。このとき、低域通過フィルタ５２が出力する直流成分１０は１／２Ｖｄｄとなり、コンパレータ５３の内部信号である比較結果は０となる。この結果、コンパレータ５３は、閾値設定信号１１をＭ−１に保持する動作を行なう。更に、コンパレータ５３は、スイッチ５７をオンにする動作判定信号２０を出力する。オン状態になったスイッチ５７は、信号１９を出力信号９として出力し、論理レベル変換回路５としての動作が終了する。

ここで、インバータ５０３の閾値が出力信号８に比べて電圧が低く、動作が上記とは逆になる場合を説明する。初期設定として、閾値設定信号１１はＭであり、更に、動作判定信号２０により、スイッチ５７はオフになるように制御される。この状態で、第２の閾値可変インバータ５１において、スイッチ５０８がオンになり、他の全てのスイッチはオフになる。ここで、インバータ５０３の閾値が出力信号８に比べて電圧が低く、出力信号８と交差していない。このため、信号１９はロウに固定される。これにより、低域通過フィルタ５２が出力する直流成分１０はロウとなり、コンパレータ５３の内部信号である比較結果は−１となる。

その結果、コンパレータ５３から第２の閾値可変インバータ５１に対して、閾値を一段階高くするＭ＋１の閾値設定信号１１が出力される。この閾値設定信号１１を受信した第２の閾値可変インバータ５１は、スイッチ５０８をオフにしてスイッチスイッチ５０７をオンにする。その結果、インバータ５０４の閾値が出力信号８と交差することが可能になり、第２の閾値可変インバータ５１が出力する信号１９は振幅がＶｄｄとなる。このとき、低域通過フィルタ５２が出力する直流成分１０は１／２Ｖｄｄとなり、コンパレータ５３の内部信号である比較結果は０になる。この結果、コンパレータ５３は、閾値設定信号１１をＭ＋１に保持する動作を行なう。更に、コンパレータ５３は、スイッチ５７をオンにする動作判定信号２０を出力する。オン状態になったスイッチ５７は、信号１９を出力信号９として出力し、論理レベル変換回路５の動作が終了する。

更に、以下に、図１２に示す第２の閾値可変インバータ５１と図８に示す第２の判定回路５６を用いた図２の論理レベル変換回路５の第２の動作を説明する。

ある時刻にＶＣＯ４の出力信号８が論理レベル変換回路５に入力される。初期設定として、スイッチ５０６、５０７．５０８、５０９、５０Ａは全てオンしている。また、初期設定として、動作判定信号２０により、スイッチ５７はオフになるように制御されている。このとき、出力信号８を入力されたインバータ５０１、５０２、５０３、５０４、５０５は、それぞれ信号１９を出力する。全ての出力信号１９が入力された低域通過フィルタ５２は、それぞれの出力信号１９の直流成分１０を出力する。コンパレータ５３は、それぞれの直流成分１０を比較電圧と比較し、比較結果が０になるインバータだけを選択して他のインバータは動作させないように制御する閾値設定信号１１を出力する。更に、コンパレータ５３はスイッチ５７をオンする動作判定信号２０を出力し、論理レベル変換回路５の動作が終了する。

次に、図１２に示す第２の閾値可変インバータ５１と図９に示す第３の判定回路５６を用いた図２の論理レベル変換回路５の動作を説明する。

ＶＣＯ４の出力信号８が第２の閾値可変インバータ５１に入力される。初期設定として閾値設定信号１１はＭであり、これにより、第２の閾値可変インバータ５１において、スイッチ５０８がオンで他の全てのスイッチはオフになる。ここで、スイッチ５０８に接続されるインバータ５０３の閾値は、出力信号８よりも電圧が高く、出力信号８と交差していないとする。そのとき、第２の閾値可変インバータ５１が出力する信号１９はハイに固定される。このような処理を受けた信号１９がカウンタ５５に入力される。出力信号１９はハイに固定されているため、カウント結果は目標カウント数よりも少ない。

カウンタ５５は、出力信号１９のハイ、ロウの区別をしないでカウントを行なうため、先ず初期設定として、第２の閾値可変インバータ５１の閾値を一段上げる閾値設定信号１１を出力する。このとき、閾値設定信号１１はＭ＋１となる。Ｍ＋１である閾値設定信号１１を受信した第２の閾値可変インバータ５１は、スイッチ５０８をオフにしてスイッチ５０７をオンにする。第２の閾値可変インバータ５１は、このように再び出力信号８を処理して信号１９を出力する。信号１９はカウンタ５５に入力される。カウンタ５５は信号１９をある一定期間カウントして、カウント結果と目標カウント数とを比較する。比較した結果、再びカウント結果が目標カウント数より少ない場合、第１の閾値可変インバータ５１の閾値を更に一段上げる設定をするように閾値設定信号１１を出力する。このとき、閾値設定信号１１はＭ＋２となる。Ｍ＋２である閾値設定信号を受信した第２の閾値可変インバータ５１は、スイッチ５０７をオフにしてスイッチ５０６をオンにする。

もし、第２の閾値可変インバータ５１が設定可能な最大の閾値を設定しても適切なカウント結果が得られない場合、次に、閾値設定信号１１はＭ−１に設定される。Ｍ−１である閾値設定信号を受信した第２の閾値可変インバータ５１は、スイッチ５０６をオフにしてスイッチ５０９をオンにする。第２の閾値可変インバータ５１は、このように再び出力信号８を処理して信号１９を出力する。信号１９はカウンタ５５に入力される。カウンタ５５は信号１９をある一定期間カウントして、カウント結果と目標カウント数とを比較する。比較した結果が、再びカウント結果が目標カウント数より少ない場合、第１の閾値可変インバータ５１の閾値を更に一段下げる閾値設定信号１１を出力する。このとき、閾値設定信号１１はＭ−２となる。

このようにして順次閾値可変インバータ５１の閾値を下げていき、適切なカウント結果が得られたところで、カウンタ５５はカウント動作を終了し、そのときの閾値設定信号１１を保持する。なお、閾値を上げていく段階で適切なカウント結果が得られれば、その時点でカウンタ５５はカウント動作を終了し、そのときの閾値設定信号１１を保持する。

次に、図１２に示す第２の閾値可変インバータ５１と図１０に示す第４の判定回路５６を用いた図２の論理レベル変換回路５の動作を説明する。

ＶＣＯ４の出力信号８が第２の閾値可変インバータ５１に入力される。初期設定として閾値設定信号１１はＭであり、これにより、図１２の第２の閾値可変インバータ５１において、スイッチ５０８がオンで他の全てのスイッチはオフになる。また、初期設定として、動作判定信号２０により、スイッチ５７はオフになるように制御される。ここで、スイッチ５０８に接続されているインバータ５０３の閾値は、出力信号８よりも電圧が高く、出力信号８と交差していないとする。このとき、第２の閾値可変インバータ５１の出力信号１９はハイに固定される。このような処理が行なわれて信号１９がカウンタ５５に入力される。出力信号１９はハイに固定されているため、カウント結果は目標カウント数より少ない。

カウンタ５５は、出力信号１９のハイ、ロウの区別をせずにカウントを行なうため、先ず初期動作設定として、閾値可変インバータ５１の閾値を一段上げる閾値設定信号１１を出力する。このとき、閾値設定信号１１はＭ＋１となる。Ｍ＋１である閾値設定信号１１を受信した第２の閾値可変インバータ５１は、スイッチ５０８をオフにしてスイッチ５０７をオンにする。第２の閾値可変インバータ５１は、このようにして再び出力信号８を処理して信号１９を出力する。信号１９はカウンタ５５に入力される。カウンタ５５は信号１９をある一定期間カウントして、カウント結果と目標カウント数とを比較する。比較した結果、再びカウント結果が目標カウント数より少ない場合、第２の閾値可変インバータ５１の閾値を更に一段上げる閾値設定信号１１を出力する。このとき、閾値設定信号１１はＭ＋２となる。Ｍ＋２である閾値設定信号１１を受信した第２の閾値可変インバータ５１は、スイッチ５０７をオフにしてスイッチ５０６をオンにする。

もし、第２の閾値可変インバータ５１が設定可能な最大の閾値を設定しても適切なカウント結果が得られない場合、次に、閾値設定信号１１はＭ−１に設定される。Ｍ−１である閾値設定信号１１を受信した第２の閾値可変インバータ５１は、スイッチ５０６をオフしてスイッチ５０９をオンにする。このようにして、第２の閾値可変インバータ５１は再び出力信号８を処理して信号１９を出力する。信号１９はカウンタ５５に入力される。カウンタ５５は信号１９をある一定期間カウントして、カウント結果と目標カウント数とを比較する。比較した結果、再びカウント結果が目標カウント数より少ない場合、第２の閾値可変インバータ５１の閾値を更に一段下げる閾値設定信号１１を出力するとする。このとき、閾値設定信号１１はＭ−２となる。

このようにして順次閾値可変インバータ５１の閾値を下げていき、適切なカウント結果が得られたところで、カウンタ５５はカウント動作を終了し、そのときの閾値設定信号１１を保持する。また、適切なカウント結果が得られたことによってカウンタ５５がカウント動作を終了した時点で、カウンタ５５は、スイッチ５７がオンになり動作判定信号２０を出力する。オン状態になったスイッチ５７は信号１９を出力信号９として出力し、論理レベル変換回路５の動作が終了する。

更に、以下に、図１２に示す第２の閾値可変インバータ５１と図１０に示す第４の判定回路５６を用いた図２の論理レベル変換回路５の第２の動作を説明する。

ある時刻に出力信号８が論理レベル変換回路５に入力される。初期設定として、スイッチ５０６、５０７．５０８、５０９、５０Ａは全てオンになっている。また、初期設定として、動作判定信号２０により、スイッチ５７はオフになるように制御されている。この状態で、出力信号８を入力されたインバータ５０１、５０２、５０３、５０４、５０５は、それぞれ出力信号１９を出力する。全ての出力信号１９を入力したカウンタ５５は、信号１９をある一定期間カウントして、カウント結果と目標カウント数とを比較する。カウンタ５５は、比較した結果が最適なインバータだけを選択し、他のインバータは動作させないように制御する閾値設定信号１１を出力する。更に、カウンタ５５は、スイッチ５７をオンにする動作判定信号２０を出力し、論理レベル変換回路５の動作が終了する。

次に、図１２に示す第２の閾値可変インバータ５１と図１１に示す第５の判定回路５６を用いた図２の論理レベル変換回路５の動作を説明する。

第２の閾値可変インバータ５１において、初期設定としてスイッチ５０８がオンになっていて他のスイッチは全てオフになっている。このとき、出力信号９がチップ外部にてパッド５８Ａによって測定される。測定結果がハイ固定信号の場合、第２の閾値可変インバータ５１の閾値を一段下げるようにチップ外部のパッド５８Ａからテスタ５８に設定信号が出力される。設定信号を受けたテスタ５８は、第２の閾値可変インバータ５１の閾値を一段下げる閾値設定信号１１を設定する。閾値設定信号１１が設定されたら、再び出力信号９をチップ外部にて測定する。このようにして、閾値可変インバータ５１の閾値を設定可能な範囲内で出力信号９が最もデューティが良く適切な信号になるように閾値設定信号１１が設定される。

上記の論理レベル変換回路の各々は、実装面積を小規模にすることができ、更に、低周波から高周波まで広範囲な入力周波数に対して低消費電流で動作可能である。そのため、大規模集積回路に実装することが可能となる。また、上記の論理レベル変換回路はデューティ補正動作も行なうことから、上記論理レベル変換回路を具備した位相同期回路は、低周波から高周波まで広範囲な入力周波数に対してデューティ５０％を維持した信号を出力することが可能である。
＜実施形態２＞
図１３に本発明の実施形態２を示す。図１３に示すように、本実施形態の位相同期回路は、周波数位相比較器１と、チャージポンプ２と、ループフィルタ３と、直流電圧調整信号（ｉｄｃｏ）１５を受けて出力信号（ｆｖｃｏ）８の直流レベルを調整するＶＣＯ２４、直流電圧調整信号１５を出力して出力信号８を後続の論理回路（図示しない）が正しく認識可能な出力信号９に変換する論理レベル変換回路２５と、ＶＣＯ２４の出力周波数を分周する分周器６とを含んで構成される。

本実施形態の位相同期回路は、実施形態１の位相同期回路と同等の動作を行なうのでその説明を省略する。

図１４にＶＣＯ２４の構成例を示す。ＶＣＯ２４は制御電圧ｖｃと直流電圧調整信号１５を入力して、出力信号８を出力する。ＶＣＯ２４は、制御電圧ｖｃを電流に変換する電圧電流変換回路２４１と、電圧電流変換回路２４１が生成した電流によって遅延量を調節する電流制御発振器２４７と、電流制御発振器２４７の差動出力信号１６、１７と直流電圧調整信号１５を入力して、電流制御発振器２４７の差動出力信号１６、１７をシングル信号に変換する差動シングル変換回路２４５を含んで構成される。差動シングル変換回路２４５は、直流電圧調整信号１５で直流成分を調整して、シングル信号を出力信号８として出力する。

図１５に電流制御発振器２４７の構成例を示す。電流制御発振器２４７は駆動電流によって遅延量を調整する遅延回路２４２をリング状に接続して成る。図１５では、電流制御発振器２４７は、遅延回路２４２を奇数段（３段）接続して構成される。

図１６に差動シングル変換回路２４５の構成例を示す。差動シングル変換回路２４５はバイアス信号ｖｂによって駆動電流を生成するトランジスタ２４５１と、差動信号（ｖｉ１）１６、（ｖｉ２）１７を受けるトランジスタ２４５２、２４５３と、負荷トランジスタ２４５４、２４５５とから成る。Ａ点において、出力信号８は直流電圧調整信号１５によって直流レベルを調整されて論理レベル変換回路２５に出力される。

ＶＣＯ２４、電圧電流変換回路２４１、電流制御発振器２４７、及び差動シングル変換回路２４５の構成は、制御電圧ｖｃを入力して所望の発振周波数を出力信号８によって得られる構成であれば、上記に述べた手段と異なってもよい。

次に、差動シングル変換回路２４５と論理レベル変換回路２５の接続構成例を図１７Ａに示し、差動シングル変換回路２４５と論理レベル変換回路２５の動作について説明する。論理レベル変換回路２５は、差動シングル変換回路２４５の出力信号であるＶＣＯ２４の出力信号８を入力して信号１９を出力するインバータ２５１と、信号１９を入力して信号１９を判定し、判定結果を基に出力信号９と直流電圧調整信号１５を出力する判定回路（ＪＣ）５９を含んで構成される。直流電圧調整信号１５は、差動シングル変換回路２４５のＡ点に与えられる。

なお、差動シングル変換回路２４５と論理レベル変換回路２５とは入出力が１配線で接続されるので、Ａ点が論理レベル変換回路２５の入力側に在るとしても差し支えない。その場合、直流電圧調整信号１５は、論理レベル変換回路２５の内部のＡ点に与えられ、インバータ２５１に与えられる出力信号８の直流レベルが調整される。このことは、図１７Ｂに示すように、論理レベル変換回路２５の内部のＡ点に加算器２５２を配置し、加算器２５２で差動シングル変換回路２４５の出力信号に直流電圧調整信号１５を加算するとしても良い。加算器２５２では、電流を加算して直流レベルを調整する他、直流電圧調整信号１５を電圧の信号とし、電圧を加算して直流レベルを調整することが可能である。なお、以下では、図１７Ａを用いて説明する。

図１７Ａに示した判定回路５９の第１の構成例を図１８に示す。第１の判定回路５９は、信号１９を出力信号９として出力すると共に、信号１９を入力して信号１９の直流成分１０を出力する低域通過フィルタ５２と、直流成分１０を入力して、比較電圧と比較した結果から閾値設定信号１１を出力するコンパレータ５３と、閾値設定信号１１をアナログ変換して直流電圧調整信号１５を出力するＤＡ（Digital to Analog）コンバータ（ＤＡＣ）２５４を含んで構成される。

以下に、図１８に示す第１の判定回路５９を用いた図１７Ａに示す差動シングル変換回路２４５と論理レベル変換回路２５の動作を説明する。

初期設定として、ＤＡコンバータ２５４は直流電圧調整信号１５を出力しない。ある時刻に差動シングル変換回路２４５は、差動信号１６、１７を入力してＶＣＯ２４の出力信号８を出力する。出力信号８は論理レベル変換回路２５に入力される。インバータ２５１の閾値はＶｔｈｉである。ここで、出力信号８は、インバータ２５１の閾値に比べて電圧が低く、インバータ２５１の閾値と交差していないとする。このとき、信号１９はハイに固定される。それにより、低域通過フィルタ５２が出力する直流成分１０はハイとなり、コンパレータ５３の内部信号である比較結果は１となる。

その結果、コンパレータ５３は、差動シングル変換回路２４５において出力信号８の直流成分を一段上げるＭ＋１という閾値設定信号１１を出力する。Ｍ＋１である閾値設定信号１１を受信したＤＡコンバータ２５４は、差動シングル変換回路２４５に対して出力信号８の直流成分を一段上げるように電流値Ｉの直流電圧調整信号１５を出力する。電流値Ｉの直流電圧調整信号１５を入力した差動シングル変換回路２４５は、Ａ点において、出力信号８の直流成分を電流値Ｉだけ増加させる。このとき、出力信号８の交流成分に変化はない。こうして直流成分を増加された出力信号８は、再びインバータ２５１に入力される。

出力信号８がインバータ２５１の閾値と交差することができるようになるまで上記動作が繰り返される。出力信号８がインバータ２５１の閾値と交差するようになると、コンパレータ５３はその状態（所定の状態）を保持するために、出力信号８がインバータ２５１の閾値と交差するように設定された閾値設定信号１１をそのまま保持し、論理レベル変換回路２５の動作が終了する。

ここで、出力信号８がインバータ２５１の閾値に比べて電圧が高く、動作が上記と逆になる場合を説明する。初期設定として、ＤＡコンバータ２５４は直流電圧調整信号１５を出力しない。ある時刻に差動シングル変換回路２４５は、差動信号１６、１７を入力して出力信号８を出力する。出力信号８は論理レベル変換回路５に入力される。ここで、インバータ２５１の閾値はＶｔｈｉであり、出力信号８がインバータ２５１の閾値に比べて電圧が高いため、出力信号８はインバータ２５１の閾値と交差していない。このため、信号１９はロウで固定される。これにより、低域通過フィルタ５２が出力する直流成分１０はロウとなりコンパレータ５３の内部信号である比較結果は−１となる。

その結果、コンパレータ５３は、差動シングル変換回路２４５に対して、出力信号８の直流成分を一段下げるようにＭ−１という閾値設定信号１１を出力する。Ｍ−１である閾値設定信号１１を受信したＤＡコンバータ２５４は、差動シングル変換回路２４５に対して出力信号８の直流成分を一段下げるように電流値−Ｉの直流電圧調整信号１５を出力する。電流値−Ｉの直流電圧調整信号が入力された差動シングル変換回路２４５は、Ａ点において、出力信号８の直流成分を電流値−Ｉだけ増加させる、即ち、電流値Ｉだけ減少させる。このとき出力信号８の交流成分は変化しない。こうして直流成分が減少された出力信号８は再びインバータ２５１に入力される。

出力信号８がインバータ２５１の閾値と交差することができるようになるまで上記動作が繰り返される。出力信号８がインバータ２５１の閾値と交差するようになると、コンパレータ５３はその状態（所定の状態）を保持するために、出力信号８がインバータ２５１の閾値と交差するように設定された閾値設定信号１１をそのまま保持し、論理レベル変換回路２５の動作が終了する。

次に、図１７Ａに記載の判定回路５９の第２の構成例を図１９に示す。第２の判定回路５９は、信号１９を入力して信号１９の直流成分１０を出力する低域通過フィルタ５２と、直流成分１０を入力して、比較電圧と比較した結果から閾値設定信号１１と動作判定信号２０を出力するコンパレータ５３と、動作判定信号２０によってオンオフが制御され、オン状態のときに信号１９を出力信号９として出力するスイッチ５７と、閾値設定信号１１をアナログ変換して直流電圧調整信号１５を出力するＤＡコンバータ２５４とを含んで構成される。

以下に、図１９に示す第２の判定回路５９を用いた図１７Ａの差動シングル変換回路２４５と論理レベル変換回路２５の動作を説明する。

初期設定として、ＤＡコンバータ２５４は直流電圧調整信号１５を出力しない。また、初期設定として、動作判定信号２０によって制御されるスイッチ５７はオフ状態になっている。ある時刻に差動シングル変換回路２４５は、差動信号１６、１７を入力して出力信号８を出力する。出力信号８は論理レベル変換回路２５に入力される。ここで、インバータ２５１の閾値はＶｔｈｉであるが、出力信号８は、インバータ２５１の閾値に比べて電圧が低く、インバータ２５１の閾値と交差していないとする。このとき、信号１９はハイに固定される。これにより、低域通過フィルタ５２の出力信号１０はハイとなり、コンパレータ５３の内部信号である比較結果は１となる。

その結果、コンパレータ５３は、差動シングル変換回路２４５に対して、出力信号８の直流成分を一段上げるようにＭ＋１という閾値設定信号１１を出力する。Ｍ＋１である閾値設定信号１１を受信したＤＡコンバータ２５４は、差動シングル変換回路２４５に対して、出力信号８の直流成分を一段上げるように電流値Ｉの直流電圧調整信号１５を出力する。電流値Ｉの直流電圧調整信号１５が入力された差動シングル変換回路２４５は、Ａ点において、出力信号８の直流成分を電流値Ｉだけ増加させる。このとき、出力信号８の交流成分に変化はない。こうして直流成分を増加された出力信号８は再びインバータ２５１に入力される。

出力信号８がインバータ２５１の閾値と交差することができるようになるまで上記動作が繰り返される。出力信号８がインバータ２５１の閾値と交差するようになると、コンパレータ５３は、その状態（所定の状態）を保持するために、出力信号８がインバータ２５１の閾値と交差するように設定された閾値設定信号１１をそのまま保持する動作を行なう。更に、コンパレータ５３は、内部信号である比較結果が０になると、スイッチ５７をオンにする動作判定信号２０を出力する。オン状態になったスイッチ５７は、信号１９を出力信号９として出力し、論理レベル変換回路５の動作が終了する。

ここで、出力信号８がインバータ２５１の閾値に比べて電圧が高く、動作が上記と逆になる場合を説明する。初期設定としてＤＡコンバータ２５４は直流電圧調整信号１５を出力しない。また、スイッチ５７は、動作判定信号２０によってオフに成るように制御されている。ある時刻に差動シングル変換回路２４５は、差動信号１６、１７を入力して出力信号８を出力する。出力信号８は論理レベル変換回路５に入力される。インバータ２５１の閾値はＶｔｈｉである。ここで、出力信号８は、インバータ２５１の閾値に比べて電圧が高く、インバータ２５１の閾値と交差していないとする。このとき、信号１９はロウに固定される。これにより、低域通過フィルタ５２の出力信号１０はロウとなり、コンパレータ５３の内部信号である比較結果は−１となる。

その結果、コンパレータ５３は、差動シングル変換回路２４５に対して、出力信号８の直流成分を一段下げるようにＭ−１という閾値設定信号１１としてＭ−１という信号を出力する。Ｍ−１である閾値設定信号１１を受信したＤＡコンバータ２５４は、差動シングル変換回路２４５に対して、出力信号８の直流成分を一段下げる電流値−Ｉの直流電圧調整信号１５を出力する。直流電圧調整信号１５として電流値−Ｉを入力した差動シングル変換回路２４５は、Ａ点において、出力信号８の直流成分を電流値−Ｉだけ増加させる、即ち、直流成分を電流値Ｉだけ減少させる。このとき、出力信号８の交流成分に変化はない。こうして直流成分を減少された出力信号８が再びインバータ２５１に入力される。

出力信号８がインバータ２５１の閾値と交差することができるようになるまで上記動作が繰り返される。出力信号８がインバータ２５１の閾値と交差するようになると、コンパレータ５３は、その状態（所定の状態）を保持するために、出力信号８がインバータ２５１の閾値と交差するように設定された閾値設定信号１１をそのまま保持する動作を行なう。更に、コンパレータ５３は、内部信号である比較結果が０になると、スイッチ５７をオンにする動作判定信号２０を出力する。オン状態になったスイッチ５７は、信号１９を出力信号９として出力し、論理レベル変換回路２５の動作が終了する。

次に、図１７Ａに記載の判定回路５９の第３の構成例を図２０に示す。第３の判定回路５９は、信号１９を出力信号９として出力すると共に、信号１９を入力して信号１９をある一定期間カウントし、カウント結果を基に閾値設定信号１１を出力するカウンタ５５と、閾値設定信号１１をアナログ変換して直流電圧調整信号１５を出力するＤＡコンバータ２５４とを含んで構成される。

以下に、図２０に示す第３の判定回路５９を用いた図１７Ａの差動シングル変換回路２４５と論理レベル変換回路２５の動作を説明する。

初期設定としてＤＡコンバータ２５４は直流電圧調整信号１５を出力しない。ある時刻に差動シングル変換回路２４５は差動信号１６、１７を入力して出力信号８を出力する。出力信号８は論理レベル変換回路５に入力される。インバータ２５１の閾値はＶｔｈｉである。ここで、出力信号８は、インバータ２５１の閾値に比べて電圧が低く、インバータ２５１の閾値と交差していないとする。このとき、信号１９はハイに固定される。信号１９はカウンタ５５に入力される。出力信号１９はハイに固定されているため、カウント結果は目標カウント数より少ない。

カウンタ５５は、出力信号１９のハイ、ロウの区別をせずにカウントを行なうため、先ず初期動作設定として、出力信号８の直流成分を一段上げる閾値設定信号１１を出力する。このとき、閾値設定信号１１はＭ＋１となる。Ｍ＋１である閾値設定信号１１を受信したＤＡコンバータ２５４は差動シングル変換回路２４５に対して出力信号８の直流成分を一段上げるように電流値Ｉの直流電圧調整信号１５を出力する。直流電圧調整信号１５として電流値Ｉが入力された差動シングル変換回路２４５は、Ａ点において、出力信号８の直流成分を電流値Ｉだけ増加させる。このとき出力信号８の交流成分に変化はない。こうして直流成分を増加された出力信号８は再びインバータ２５１に入力される。出力信号８を入力したインバータ２５１は信号１９を出力する。信号１９はカウンタ５５に入力される。カウンタ５５はある一定期間出力信号９を間カウントし、カウント結果と目標カウント数とを比較する。比較した結果、再びカウント結果が目標カウント数より少ない場合、差動シングル変換回路２４５に対して、出力信号８の直流成分を一段上げる閾値設定信号１１を出力する。このとき、閾値設定信号１１はＭ＋２となる。

もし、ＤＡコンバータ２５４が設定可能な最大の直流電圧調整信号１５を設定しても適切なカウント結果が得られない場合、次に、閾値設定信号１１はＭ−１に設定される。Ｍ−１である閾値設定信号１１を受信したＤＡコンバータ２５４は、差動シングル変換回路２４５に対して、出力信号８の直流成分を一段下げるように電流値−Ｉの直流電圧調整信号１５を出力する。電流値−Ｉの直流電圧調整信号１５が入力された差動シングル変換回路２４５は、Ａ点において、出力信号８の直流成分を電流値−Ｉだけ増加させる、即ち、直流成分を電流値Ｉだけ減少させる。このとき出力信号８の交流成分に変化はない。インバータ２５１は再び出力信号８を入力して信号１９を出力する。信号１９はカウンタ５５に入力される。カウンタ５５はある一定期間出力信号９をカウントし、カウント結果と目標カウント数とを比較する。比較した結果、再びカウント結果が目標カウント数より少ない場合、出力信号８の直流成分を更に一段下げる設定をする閾値設定信号１１を出力する。このとき、閾値設定信号１１はＭ−２となる。

このようにして出力信号８の直流成分を下げていき、所定の状態を表す適切なカウント結果が得られたところで、カウンタ５５はカウント動作を終了し、そのときの閾値設定信号１１を保持する。なお、言うまでもなく、閾値を上げていく段階で適切なカウント結果が得られれば、その時点でカウンタ５５は、カウント動作を終了し、そのときの閾値設定信号１１を保持する。以上により、論理レベル変換回路２５の動作が終了する。

次に、図１７Ａに記載の判定回路５９の第４の構成例を図２１に示す。第４の判定回路５９は、信号１９を入力して信号１９をある一定期間カウントし、カウント結果を基に閾値設定信号１１と動作判定信号２０を出力するカウンタ５５と、動作判定信号２０によってオンオフが制御され、オンのときに信号１９を出力信号９として出力するスイッチ５７とを含んで構成される。

以下に、図２１に示す第４の判定回路５９を用いた図１７Ａの差動シングル変換回路２４５と論理レベル変換回路２５の動作を説明する。

初期設定としてＤＡコンバータ２５４は直流電圧調整信号１５を出力しない。また、スイッチ５７は動作判定信号２０によってオフになるように制御されている。ある時刻に差動シングル変換回路２４５は差動信号１６、１７を入力して出力信号８を出力する。出力信号８は論理レベル変換回路５に入力される。インバータ２５１の閾値はＶｔｈｉである。ここで、出力信号８は、インバータ２５１の閾値に比べて電圧が低く、インバータ２５１の閾値と交差していないとする。このとき、信号１９はハイに固定される。信号１９はカウンタ５５に入力される。出力信号１９はハイに固定されているため、カウント結果は目標カウント数より少ない。

カウンタ５５は、出力信号１９のハイ、ロウの区別をせずにカウントを行なうため、先ず初期動作設定として、出力信号８の直流成分を一段上げる閾値設定信号１１を出力する。このとき、閾値設定信号１１はＭ＋１となる。Ｍ＋１である閾値設定信号１１を受信したＤＡコンバータ２５４は、差動シングル変換回路２４５に対して、出力信号８の直流成分を一段上げるように電流値Ｉの直流電圧調整信号を出力する。直流電圧調整信号１５として電流値Ｉが入力された差動シングル変換回路２４５は、Ａ点において、出力信号８の直流成分を電流値Ｉだけ増加させる。このとき出力信号の交流成分に変化はない。こうして直流成分を増加された出力信号８は再びインバータ２５１に入力される。出力信号８を入力したインバータ２５１は信号１９を出力する。信号１９はカウンタ５５に入力される。カウンタ５５はある一定期間出力信号９をカウントし、カウント結果と目標カウント数とを比較する。比較した結果、再びカウント結果が目標カウント数より少ない場合、差動シングル変換回路２４５に対して、出力信号８の直流成分を一段上げる閾値設定信号１１を出力する。このとき、閾値設定信号１１はＭ＋２となる。

もし、ＤＡコンバータ２５４が設定可能な最大の直流電圧調整信号１５を設定しても適切なカウント結果が得られない場合、次に、閾値設定信号１１はＭ−１に設定される。Ｍ−１である閾値設定信号を入力されたＤＡコンバータ２５４は、差動シングル変換回路２４５に対して、出力信号８の直流成分を一段下げる電流値−Ｉの直流電圧調整信号１５を出力する。直流電圧調整信号１５として電流値Ｉが入力された差動シングル変換回路２４５は、Ａ点において、出力信号８の直流成分を電流値−Ｉだけ増加させる、即ち電流値Ｉだけ減少させる。このとき出力信号８の交流成分に変化はない。インバータ２５１は再び出力信号８を入力して信号１９を出力する。信号１９はカウンタ５５に入力される。カウンタ５５はある一定期間出力信号９をカウントして、カウント結果と目標カウント数とを比較する。比較した結果、再びカウント結果が目標カウント数より少ない場合、出力信号８の直流成分を更に一段下げる設定をする閾値設定信号１１を出力する。このとき、閾値設定信号１１はＭ−２となる。

このようにして出力信号８の直流成分を下げていき、所定の状態を表す適切なカウント結果が得られたところで、カウンタ５５はカウント動作を終了し、そのときの閾値設定信号１１を保持する。なお、言うまでもなく、閾値を上げていく段階で適切なカウント結果が得られれば、その時点でカウンタ５５は、カウント動作を終了し、そのときの閾値設定信号１１を保持する。また、カウンタ５５は、スイッチ５７をオンにする動作判定信号２０を出力する。オン状態になったスイッチ５７は、信号１９を出力信号９として出力し、論理レベル変換回路２５の動作が終了する。

本実施形態では、判定回路５９に直流出力のＤＡコンバータ２５４が必要になるが、インバータ２５１は、閾値固定になるため、閾値可変のインバータ５１に比べて回路構成が簡単になる。一般に、回路構成が簡単なほど周波数特性を向上させることが可能になるので、本実施形態により、周波数範囲拡大の効果を得ることが期待される。
＜実施形態３＞
図２２に本発明の実施形態３を示す。本実施形態はインタフェース装置に係り、同装置において、実施形態１、２に示した位相同期回路が用いられる。一般に、光ディスク装置やハードディスク装置等の記憶メディアをパーソナルコンピュータ等のコンピュータに接続するためのインタフェースとして、標準規格のＡＴＡ（Advanced Technology Attachment）がある。ＡＴＡを使用することにより、各種の記憶メディアが同じコマンドや制御ソフトウエアの基で、コンピュータに接続される。本実施形態では、記憶メディアの例として光ディスク装置が採り上げられ、同装置がホストコンピュータとシリアルＡＴＡ（ＳＡＴＡ）で接続される。

図２２において、光ディスク装置は、光ディスク４１と、光ディスク４１に光ビームを照射して書込データ４５を入力して光ディスク４１に書込を行ない、一方、光ディスク４１からデータを読み出して、読出データ４６を出力する光ピックアップ（ｐｉｃｋ−ｕｐ）４２と、入力データ４３６を入力されて適切な処理を行ない光ピックアップ４２に書込データ４５を出力し、一方、光ピックアップ４２から読出データ４６を入力されて適切な処理を行ない出力データ４３７を出力する信号処理装置（ＲＥＡＤＷＲＩＴＥ）４３１とを含んでいる。更に、光ディスク装置は、受信データを入力して規格に沿う処理を行ない入力データ４３６として信号処理装置４３１に信号を出力し、一方、信号処理装置４３１から出力データ４３７を入力されて規格に沿う処理を行ない送信データとしてデータを出力するインタフェース装置（ＳＡＴＡ：シリアルＡＴＡインタフェース装置）４３２を含んでいる。光ディスク装置に接続されるホストコンピュータ（ＨＯＳＴ）４４は、受信データ４７をインタフェース装置４３２に出力し、一方、送信データ４８をインタフェース装置４３２から入力する。

信号処理装置４３１及びシリアルＡＴＡインタフェース装置４３２は、それぞれ半導体集積回路装置によって構成することが可能であり、両装置でデジタルシグナルプロセッサ（ＤＳＰ：Digital Signal Processor）４３が構成される。

信号処理装置４３１において、書込データ４５、読出データ４６、入力データ４３６、出力データ４３７はパラレルで処理される。一方、デジタルシグナルプロセッサ４３とホストコンピュータ４４はシリアル転送により、受信データ４７、送信データ４８の送受信が行なわれる。そのため、インタフェース装置４３２において、ホストコンピュータ４４からのシリアルの受信データ４７はシリアルパラレル変換装置（Ｓ／Ｐ）４３３でパラレルの入力データ４３６に変換される。

一方、信号処理装置４３２からのパラレルの出力データ４３７は、パラレルシリアル変換装置（Ｐ／Ｓ）４３４でシリアルの送信データ４８に変換された後、ホストコンピュータ４４に供給される。シリアルＡＴＡインタフェース装置４３２は、このようなホストコンピュータ４４からの受信データ４７の受信及びホストコンピュータ４４への送信データ４８の送信をシリアルＡＴＡ規格に基づいて行なう。

パラレルシリアル変換装置４３４に供給するクロック信号４３８を生成する位相同期回路（ＰＬＬ）４３５に実施形態１、２の位相同期回路が採用される。

本実施形態における閾値設定の動作の説明では、位相同期回路４３５として、代表的に、図１に示す実施形態１の位相同期回路であって、図２に示す論理レベル変換回路５において図３に示す第１の判定回路５６と図６に示す第１の閾値可変インバータ５１とを用いた位相同期回路が取り上げられる。

閾値設定の動作のフローチャートを図２３に示す。まず、インタフェース装置４３２の電源を投入する（ステップ４０１）。電源を投入すると、位相同期回路４３５が起動して周波数ロック動作を開始する（ステップ４０２）。位相同期回路４３５のＶＣＯ４が安定になり所望の発振周波数を出力できるようになるまで、ある一定時間の間、ＰＬＬロック動作を待つ（ステップ４０３）。一定時間が経過した後に、コンパレータ５３が動作し（ステップ４０４）、比較電圧Ｖｒ１、Ｖｒ２に対して出力信号９の直流成分（ｌｏ）１０の比較を行なう。比較結果が０でないとき（ステップ４０５）、コンパレータ５３は閾値可変インバータ５１に閾値設定信号１１を出力する。判定結果が１のとき、コンパレータ５３はＭ−１を出力して閾値可変インバータ５１の閾値を一段低くする命令を出力する。一方、判定結果が−１のとき、コンパレータ５３はＭ＋１を出力して閾値可変インバータ５１の閾値を一段高くする命令を出力する。コンパレータ５３から閾値設定信号１１を受けた閾値可変インバータ５１は閾値を変更する（ステップ４０７）。

閾値を変更した後に、ＶＣＯ４が安定になり所望の周波数を出力できるようになるまで再度ある一定時間を待つ（ステップ４０３）。この間、コンパレータ５３は動作しない。ある一定時間が経過したら、コンパレータ５３が起動し（ステップ４０４）、再度比較電圧Ｖｒ１、Ｖｒ２に対して出力信号９の直流成分１０の比較を行なう。比較結果が０にならない場合（ステップ４０５）、上述の動作を比較結果が０になるまで繰り返す。比較結果が０（所定の状態）になったとき（ステップ４０５）、コンパレータ５３は現在の閾値設定信号１１の値を保持する（ステップ４０９）。そして、パラレルシリアル変換回路４３３を起動してホストコンピュータ４４との通信を開始する（ステップ４１０）。

上述のように、位相同期回路４３５において、論理レベル変換回路５は、ＶＣＯ４の出力信号８を論理回路が正しく認識可能な出力信号９に変換する。それにより、ホストコンピュータ４４の誤動作が回避される。従って、ホストコンピュータ４４と光ディスク４１のデータ通信が正常に行なわれ半導体集積回路装置で構成された信号処理装置４３１及びインタフェース装置４３２の信頼性が高められる。このような効果は、ＶＣＯ２４の出力信号８を論理回路が正しく認識可能な出力信号９に変換する図１７Ａ，１７Ｂに示した論理レベル変換回路２５を採用した位相同期回路４３５の場合にも得られることは言うまでもない。

上記に示した動作例は、図２２に示すインタフェース装置４３２において出力データ４３７を入力して規格に沿うようにパラレル・シリアル変換回路４３４が送信データ４８を出力できるように位相同期回路４３５が動作することができれば上記と異なってもよい。

また、図２２に記載の位相同期回路４３５として、実施形態１〜２で示した位相同期回路以外にも、本発明の論理レベル変換回路を用いることが可能な、例えば図３４に示すような分周器６としてカウンタ（ＣＮＴ）１８と、クロック信号（ｃｌｏｃｋ）と分周入力信号ｄｉｖｉを入力してカウンタ１８への分周出力信号ｄｉｖｏを出力する変調回路（ＭＯＤ）７を用いたフラクショナル位相同期回路を用いてもよい。

本実施形態では、メディア側が光ディスク装置、ホスト側がホストコンピュータであるが、本発明はそのような組合せに限定されない。例えば、メディア側がハードディスク装置等の記憶メディア一般、ホスト側がネットワークサーバ、ＤＶＤ（Digital Versatile Disk）レコーダ等の組合せに適用可能である。
＜実施形態４＞
図２４に本発明の実施形態４を示す。本実施形態は記録再生装置に係り、同装置に実施形態１、２の位相同期回路が用いられる。一般に、光ディスク装置やハードディスク装置等の記憶メディアをパーソナルコンピュータ等のコンピュータに接続するためのインタフェースとして、上述のように標準規格のＡＴＡがある。ＡＴＡを使用することにより、各種の記憶メディアが同じコマンドや制御ソフトウエアの基で、コンピュータに接続される。本実施形態では、記憶メディアの例として光ディスク装置が採り上げられ、同装置がホストコンピュータとＡＴＡで接続される。

図２４において、光ディスク装置は、光ディスク４１と、光ディスク４１に光ビームを照射してデータの読出、書込を行なう光ピックアップ４２と、光ピックアップ４２への書込データの処理を行なう書込装置（ＷＲＩＴＥ）４４１及び読出データの処理を行なう読込装置（ＲＥＡＤ）４４３、書込装置４４１及び読込装置４４３のデータをホストコンピュータ４４へ入出力するためのＡＴＡインタフェース装置４３２とを含んで構成される。書込装置４４１、読込装置４４３及びＡＴＡインタフェース装置４３２は、それぞれ半導体集積回路装置によって構成することが可能である。また、書込装置４４１、読込装置４４３及びＡＴＡインタフェース装置４３２を含んで信号処理装置４３が構成される。更に、光ピックアップ４２と信号処理装置４３とを含んで本実施形態の記録再生装置が構成される。また、ＡＴＡインタフェース装置４３２には、図２２に示したインタフェース装置４３２が用いられる。

書込装置４４１は、論理回路（ＬＯＧＩＣ）４４２と位相同期回路（ＰＬＬ）４３Ａを含んで構成される。位相同期回路４３Ａは，メディア４１へのデータ書込信号４５の書込倍速を決定して、論理回路４４２の動作クロック（出力信号９）４３Ｆを生成する。

論理回路４４２の動作クロック４３Ｆを生成する位相同期回路４３Ａに実施形態１、２による本発明の位相同期回路が採用される。

読込装置４４３は、クロック・データ復元回路（ＣＤＲ）とその出力信号を受けて動作する論理回路（ＬＯＧＩＣ）４３Ｂとを含んで構成される。

本実施形態における閾値設定の動作の説明では、位相同期回路４３５として、代表的に、図１に示す実施形態１の位相同期回路であって、図２に示す論理レベル変換回路５において図３に示す第１の判定回路５６と図６に示す第１の閾値可変インバータ５１とを用いた位相同期回路が取り上げられる。

閾値設定の動作のフローチャートを図２５に示す。まず、記録再生装置の電源を投入する（ステップ５０１）。電源を投入すると、位相同期回路４３Ａが起動して周波数ロック動作を開始する（ステップ５０２）。位相同期回路４３ＡのＶＣＯ４が安定になり所望の発振周波数を出力できるようになるまで、ある一定時間の間、ＰＬＬロック動作を待つ（ステップ５０３）。一定時間が経過した後に、コンパレータ５３が動作し（ステップ５０４）、比較電圧Ｖｒ１、Ｖｒ２に対して出力信号９の直流成分（ｌｏ）１０の比較を行なう。比較結果が０でないとき（ステップ５０５）、コンパレータ５３は閾値可変インバータ５１に閾値設定信号１１を出力する。判定結果が１のとき、コンパレータ５３はＭ−１を出力して閾値可変インバータ５１の閾値を一段低くする命令を出力する。一方、判定結果が−１のとき、コンパレータ５３はＭ＋１を出力して閾値可変インバータ５１の閾値を一段高くする命令を出力する。コンパレータ５３から閾値設定信号１１を受けた閾値可変インバータ５１は閾値を変更する（ステップ５０７）。

閾値を変更した後に、ＶＣＯ４が安定になり所望の周波数を出力できるようになるまで再度ある一定時間を待つ（ステップ５０３）。この間、コンパレータ５３は動作しない。ある一定時間が経過したら、コンパレータ５３を起動し（ステップ５０４）、再度比較電圧Ｖｒ１、Ｖｒ２に対して出力信号９の直流成分１０の比較を行なう。比較結果が０にならない場合（ステップ５０５）、上述の動作を比較結果が０になるまで繰り返す。比較結果が０（所定の状態）になったとき（ステップ５０５）、コンパレータ５３は現在の閾値設定信号１１の値を保持する（ステップ５０９）。そして、論理回路４４２を起動し、インタフェース装置４３２を介してホストコンピュータ４４との通信を開始する（ステップ５１０）。

上述のように、位相同期回路４３５において、論理レベル変換回路５は、ＶＣＯ４の出力信号８を論理回路４４２が正しく認識可能な出力信号９（動作クロック４３Ｆ）に変換する。それにより、メディア４１への書込動作において書込の誤動作が回避され、半導体集積回路装置で構成された記録再生装置の信号処理装置４３の信頼性が高められる。このような効果は、ＶＣＯ２４の出力信号８を論理回路４４２が正しく認識可能な出力信号９に変換する図１７Ａに示した論理レベル変換回路２５を採用した位相同期回路４３５の場合にも得られることは言うまでもない。

本実施形態では、メディア側が光ディスク装置、ホスト側がホストコンピュータであるが、本発明はそのような組合せに限定されない。例えば、メディア側がハードディスク装置等の記憶メディア一般、ホスト側がネットワークサーバ、ＤＶＤレコーダ等の組合せに適用可能である。
＜実施形態５＞
図２６に本発明の実施形態５を示す。本実施形態は無線通信端末機器に係り、同装置に実施形態１、２の論理レベル変換回路が用いられる。本実施形態の無線通信端末機器は、ベースバンド回路（ＢＢ）６３と、送信系（Ｔｘ）６２と、アンテナスイッチ（ＡＮＴＳＷ）６４と、アンテナ６１と、受信回路（Ｒｘ）６５とを含んで構成される。送信系６２は更に、変調器（ＭＯＤ）６８と、実施形態１、２の論理レベル変換回路を用いた位相同期回路６７と、電力増幅器（ＰＡ）６６とを含んで構成される。また、送信系６２と、アンテナスイッチ６４と、受信回路６５とを含んで送受信回路７０が構成される。

ベースバンド回路６３は、音声信号やデータ信号に基づいて変調器６８にベースバンド信号６Ｂを出力し、受信回路６５から入力されるベースバンド信号６９に基づいて音声信号やデータ信号を再生する。また、送受信回路７０の各部を制御するための制御信号６Ａを出力する。

変調器６８において、ベースバンド信号６Ｂに基づきＩＦ（Intermediate Frequency）帯の変調信号ｉｆが生成される。変調器６８が出力する変調信号ｉｆは位相同期回路６７に入力され、周波数変換が施される。その結果、位相同期回路６７から送信信号ｒｆが出力される。送信信号ｒｆは、電力増幅器６６に入力されて電力増幅され、アンテナスイッチ６４を通ってアンテナ６１から送信される。アンテナスイッチ６４により、送信時にアンテナ６１と電力増幅器６６が接続され、受信時にアンテナ６１と受信回路６５が接続される。アンテナ６１で受信された信号は、受信回路６５に入力され、復調が行なわれ、ベースバンド信号６９となってベースバンド回路６３に出力される。

図２７，２８に位相同期回路６７の構成例を示す。位相同期回路６７は、変調器６８が出力する変調信号ｉｆとローカル信号ｌｏｓを入力して送信信号ｒｆを生成するオフセット位相同期回路６７Ｃと、参照信号ｆｒｅｆを入力してローカル信号ｌｏｓを出力するＲＦ（Radio Frequency）位相同期回路６７Ｄとで構成される。ＲＦ位相同期回路６７Ｄには、論理レベル変換回路に実施形態１の論理レベル変換回路５を用いた第１のＲＦ位相同期回路６７Ｄ（図２７）と、実施形態２の論理レベル変換回路２５を用いた第２のＲＦ位相同期回路６７Ｄ（図２８）とがある。

オフセット位相同期回路６７Ｃは、位相比較器６７１と、チャージポンプ６７２と、ループフィルタ６７３と、ＶＣＯ６７４と、ミキサ（ＭＩＸ）６７６とを具備して成る。位相比較器６７１には、基準信号として変調信号ｉｆが入力され、比較信号としてミキサ６７６が出力する比較信号ｆｄｉｖが入力される。

図２７において、第１のＲＦ位相同期回路６７Ｄは、位相比較器６７７と、チャージポンプ６７８と、ループフィルタ６７９と、ＶＣＯ６７Ａと、論理レベル変換回路５と、分周器（ＤＩＶ）６７Ｂとを具備して成る。

以下に、図２７を用いて本発明の論理レベル変換回路５を具備した第１のＲＦ位相同期回路６７Ｄの動作を説明する。第１のＲＦ位相同期回路６７Ｄの構成は、ＶＣＯ６７Ａと分周器６７Ｂの間に論理レベル変換回路５が介在している他は、図１に示した位相同期回路と同様である。

分周器６７Ｂは、ＶＣＯ６７Ａが出力するローカル信号ｌｏｓ（図１におけるＶＣＯ４の出力信号（ｆｖｃｏ）８に相当する）を分周する。この分周により得られた比較信号ｆｄｉｖは、位相比較器６７７へ帰還される。位相比較器６７７は、基準信号ｆｒｅｆと比較信号ｆｄｉｖとの位相差を検出して、その位相差に対応したパルス幅の電圧パルスをチャージポンプ６７８へ出力する。チャージポンプ６７８は、前記電圧パルスに対応して、電荷の放電、充電、又はハイインピーダンスのいずれかの状態となり、チャージポンプ出力電流をループフィルタ６７９に出力する。このチャージポンプ出力電流は、ループフィルタ６７９により平滑化、電圧変換されて、ＶＣＯ６７Ａの制御電圧となる。

ＶＣＯ６７Ａはこの制御電圧に応じた出力信号ｌｏｓを出力して、オフセット位相同期回路６７Ｃと論理レベル変換回路５に供給する。論理レベル変換回路５はＶＣＯ６７Ａの出力信号ｌｏｓを入力して分周器６７Ｂが正常に動作できる信号（振幅がＶｄｄ、直流成分が１／２Ｖｄｄ）を生成して出力する。

本実施形態における閾値設定の動作の説明では、第１のＲＦ位相同期回路６７Ｄにおいて、代表的には、図３に示す第１の判定回路５６と図６に示す第１の閾値可変インバータ５１とを用いた図２に示す論理レベル変換回路５が取り上げられる。

閾値設定の動作のフローチャートを図２９に示す。まず、無線通信端末装置の電源を投入する（ステップ６０１）。電源を投入すると、第１のＲＦ位相同期回路６７Ｄが起動して周波数ロック動作を開始する（ステップ６０２）。ＶＣＯ６７Ａが安定になり所望の発振周波数を出力できるようになるまで、ある一定時間の間、ＰＬＬロック動作を待つ（ステップ６０３）。一定時間が経過した後に、コンパレータ５３が動作し（ステップ６０４）、比較電圧Ｖｒ１、Ｖｒ２に対して出力信号９の直流成分（ｌｏ）１０の比較を行なう。比較結果が０でないとき（ステップ６０５）、コンパレータ５３は閾値可変インバータ５１に閾値設定信号１１を出力する。判定結果が１のとき、コンパレータ５３はＭ−１を出力して閾値可変インバータ５１の閾値を一段低くする命令を出力する。一方、判定結果が−１のとき、コンパレータ５３はＭ＋１を出力して閾値可変インバータ５１の閾値を一段高くする命令を出力する。コンパレータ５３から閾値設定信号１１を受けた閾値可変インバータ５１は閾値を変更する（ステップ６０７）。

閾値を変更した後に、ＶＣＯ６７Ａが安定になり所望の周波数を出力できるようになるまで再度ある一定時間を待つ（ステップ６０３）。この間、コンパレータ５３は動作しない。ある一定時間が経過したら、コンパレータ５３を起動し（ステップ６０４）、再度比較電圧Ｖｒ１、Ｖｒ２に対して出力信号９の直流成分１０の比較を行なう。比較結果が０にならない場合（ステップ６０５）、上述の動作を比較結果が０になるまで繰り返す。比較結果が０になったとき（ステップ６０５）、コンパレータ５３は現在の閾値設定信号１１の値を保持する（ステップ６０９）。そして、オフセット位相同期回路６７Ｃを起動して送信信号ＲＦを増幅器６６に送信する（６１０）。

次に、図２８に第２のＲＦ位相同期回路６７Ｄを用いた位相同期回路６７を示す。第２のＲＦ位相同期回路６７Ｄは、位相比較器６７７と、チャージポンプ６７８と、ループフィルタ６７９と、ＶＣＯ６７Ｃと、論理レベル変換回路２５と、分周器６７Ｂとを具備して成る。

以下に論理レベル変換回路２５を具備した第２のＲＦ位相同期回路の動作を説明する。分周器６７Ｂは、ＶＣＯ６７Ａが出力するローカル信号ｌｏｓ（図１におけるＶＣＯ４の出力信号（ｆｖｃｏ）８に相当する）を分周する。この分周により得られた比較信号ｆｄｉｖは、位相比較器６７７へ帰還される。位相比較器６７７は、基準信号ｆｒｅｆと比較信号ｆｄｉｖとの位相差を検出して、その位相差に対応したパルス幅の電圧パルスをチャージポンプ６７８へ出力する。チャージポンプ６７８は、前記電圧パルスに対応して、電荷の放電、充電、又はハイインピーダンスのいずれかの状態となり、チャージポンプ出力電流をループフィルタ６７９に出力する。このチャージポンプ出力電流は、ループフィルタ６７９により平滑化、電圧変換されて、ＶＣＯ６７Ａの制御電圧となる。ＶＣＯ６７Ａは、この制御電圧に応じた出力信号ｌｏｓであって、かつ直流電圧調整信号ｉｄｃｏによって直流成分が調整された出力信号ｌｏｓを出力する。出力信号ｌｏｓは、オフセット位相同期回路６７Ｃと論理レベル変換回路２５に出力される。論理レベル変換回路２５はＶＣＯ６７Ａの出力信号ｌｏｓを入力して分周器６７Ｂが正常に動作できるように直流電圧調整信号ｉｄｃｏを出力し，分周器６７Ｂに適切な信号（振幅がＶｄｄ、直流成分が１／２Ｖｄｄ）を生成して出力する。

本実施形態における閾値設定の動作の説明では、第２のＲＦ位相同期回路６７Ｄにおいて、代表的には、図１８に示した第１の判定回路５９と図１７Ａに示したインバータ２５１とを用いた図１７Ａに示した論理レベル変換回路２５、及び図１６に示した差動シングル変換回路２４５が取り上げられる。その場合の閾値設定の動作のフローチャートは図２９と同一である。

上述のように、位相同期回路６７において、論理レベル変換回路５、２５は、ＶＣＯ６７Ａが出力するローカル信号ｌｏｓを分周器６７Ｂが正しく認識可能な出力信号に変換する。それにより、安定した周波数の送信信号ｒｆを得ることができ、信頼性の高い無線通信端末機器を実現することが期待される。

本発明に係る論理レベル変換回路とそれを用いた位相同期回路の実施形態１を説明するためのブロック図。 図１の位相同期回路で用いられる第１の論理レベル変換回路の例を説明するためのブロック図。 図２の第１の論理レベル変換回路で用いられる第１の判定回路の例を説明するためのブロック図。 図３の論理レベル変換回路で用いられるコンパレータの例を説明するためのブロック図。 図４のコンパレータの入出力特性を説明するための図。 図２の論理レベル変換回路で用いられる第１の閾値可変インバータの例を説明するためのブロック図。 図２の論理レベル変換回路の動作の例を説明するための図。 図２の第１の論理レベル変換回路で用いられる第２の判定回路の例を説明するためのブロック図。 図２の第１の論理レベル変換回路で用いられる第３の判定回路の例を説明するためのブロック図。 図２の第１の論理レベル変換回路で用いられる第４の判定回路の例を説明するためのブロック図。 図２の第１の論理レベル変換回路で用いられる第５の判定回路の例を説明するためのブロック図。 図２の論理レベル変換回路で用いられる第２の閾値可変インバータの例を説明するためのブロック図。 本発明の論理レベル変換回路とそれを用いた位相同期回路の実施形態２を説明するためのブロック図。 図１３の位相同期回路で用いられているＶＣＯの例を説明するためのブロック図。 図１４のＶＣＯで用いられている電流制御発振器の例を説明するための回路図。 図１４のＶＣＯで用いられている差動シングル変換回路の例を説明するための回路図。 図１６の差動シングル変換回路に接続される、図１３の位相同期回路で用いられる論理レベル変換回路の例を説明するためのブロック図。 図１６の差動シングル変換回路に接続される論理レベル変換回路の別の例を説明するためのブロック図。 図１７の論理レベル変換回路で用いられる第１の判定回路の例を説明するためのブロック図。 図１７の論理レベル変換回路で用いられる第２の判定回路の例を説明するためのブロック図。 図１７の論理レベル変換回路で用いられる第３の判定回路の例を説明するためのブロック図。 図１７の論理レベル変換回路で用いられる第４の判定回路の例を説明するためのブロック図。 本発明のインタフェース装置による実施形態３を説明するためのブロック図。 図２２のインタフェース装置に用いられる位相同期回路の閾値設定の動作を説明するためのフローチャート。 本発明の記録再生装置による実施形態４を説明するためのブロック図。 図２４の記録再生装置に用いられる位相同期回路の閾値設定の動作を説明するためのフローチャート。 本発明の無線通信端末機器による実施形態５を説明するためのブロック図。 実施形態５で用いられる位相同期回路の例を説明するためのブロック図。 実施形態５で用いられる位相同期回路の例を説明するための別のブロック図。 図２６の無線通信端末機器に用いられる位相同期回路の閾値設定の動作を説明するためのフローチャート。 従来の位相同期回路に用いられる電圧制御発振器の例を説明するためのブロック図。 図２５の電圧制御発振器に用いられる遅延回路の例を説明するための回路図。 図２５の電圧制御発振器に用いられている差動シングル変換回路の例を説明するための回路図。 従来の位相同期回路の例を説明するためのブロック図。 本発明の実施形態３に用いられる位相同期回路の別の例を説明するためのブロック図。

符号の説明

１…位相比較器、２…チャージポンプ、３…ループフィルタ、４，２４，６７Ａ…電圧制御発振器（ＶＣＯ）、５，２５…論理レベル変換回路、６…分周器、４３Ａ，６７，６７Ｃ，６７Ｄ，４３５…位相同期回路、５０Ａ，５１Ａ〜５１Ｃ，５７，５０６〜５０９，５１１〜５１３…スイッチ、５１…閾値可変インバータ、５２…低域通過フィルタ、５３…コンパレータ、５５…カウンタ、５６…判定回路、５８…テスタ、５８Ａ…パッド、２４１…電圧電流変換回路、２４２…遅延回路、２４５，２４６…差動シングル変換回路、２４７…電流制御発振器、２５１…インバータ、２５４…ＤＡコンバータ、４３２…インタフェース装置、５０１〜５０５…インバータ、５１４〜５１６…トランジスタ。

Claims (20)

1. 第１の信号と第２の信号を入力して、上記第２の信号により設定される閾値によって上記第１の信号を第３の信号に変換する閾値可変インバータと、
   上記第２に信号を所定の値にしてから、所定の状態を基準に上記第３の信号を判定し、判定結果を用いて上記第２の信号を新たに生成し、かつ、上記第３の信号を第４の信号として出力する判定回路とを具備して成り、
   上記判定回路は、上記第３の信号が上記所定の状態にあるときに上記第２の信号の値を保持することを特徴とする論理レベル変換回路。
2. 請求項１において、
   上記閾値可変インバータは、
   ゲート同士を接続し、更にドレイン同士を接続したＰＭＯＳトランジスタとＮＭＯＳトランジスタの直列回路であって、上記ＰＭＯＳトランジスタのソースと電源電圧の間に上記第２の信号によって制御される第１のスイッチと、上記ＮＭＯＳトランジスタのソースと接地の間に上記第２の信号によって制御される第２のスイッチとを有する直列回路を複数個具備し、
   上記複数個の直列回路のゲート同士を接続して入力端子とし、上記複数個の直列回路のドレイン同士を接続して出力端子とすることによって上記複数個の直列回路が並列接続され、
   上記入力端子に上記第１の信号が入力され、上記出力端子から上記第３の信号が出力されることを特徴とする論理レベル変換回路。
3. 請求項１において、
   上記閾値可変インバータは、
   上記第１の信号がスイッチを介して入力される、閾値が相互に異なる複数のインバータを具備し、
   上記スイッチは、第２の信号によって制御され、
   複数のインバータのそれぞれは上記スイッチがオン状態のときに第３の信号を出力することを特徴とする論理レベル変換回路。
4. 請求項１において、
   上記判定回路は、
   前記第３の信号の直流成分を出力する低域通過フィルタと、
   上記直流成分を上記所定の状態に対応する比較電圧と比較して比較結果を生成するコンパレータとを具備し、
   上記コンパレータは、上記比較結果を上記所定結果として用いて上記第２の信号を新たに出力することを特徴とする論理レベル変換回路。
5. 請求項１において、
   上記判定回路は、
   前記第３の信号を所定の期間カウントするカウンタを具備し、
   上記カウンタは、上記所定の状態に対応するカウント結果を上記判定結果として用いて上記第２の信号を新たに生成することを特徴とする論理レベル変換回路。
6. 請求項１において、
   上記判定回路は、
   上記第３の信号をチップ外部で所定の状態を基準に測定して設定信号を出力するパッドと、
   上記設定信号を上記判定結果として用いて上記第２の信号を新たに生成するテスタとを具備していることを特徴とする論理レベル変換回路。
7. 請求項１において、
   上記判定回路は、上記第３の信号を入力して第４の信号を出力するスイッチを具備し、
   上記スイッチは、上記第３の信号が上記所定の状態にあるときにオン状態になることを特徴とする論理レベル変換回路。
8. 第１の信号と第２の信号とを入力して、上記第１の信号を第３の信号に変換するインバータと、
   上記第１の信号に上記第２の信号が加えられることによって上記第１の信号の直流成分が変化し、
   上記第２に信号を所定の値にしてから、所定の状態を基準に上記第３の信号を判定し、判定結果を用いて上記第２の信号を新たに生成し、かつ、上記第３の信号を第４の信号として出力する判定回路とを具備して成り、
   上記判定回路は、上記第３の信号が上記所定の状態にあるときに上記第２の信号の値を保持することを特徴とする論理レベル変換回路。
9. 請求項８において、
   上記判定回路は、
   前記第３の信号の直流成分を出力する低域通過フィルタと、
   上記直流成分を上記所定の状態に対応する比較電圧と比較して比較結果を生成するコンパレータとう具備し、
   上記コンパレータは、上記比較結果を上記所定結果として用い、デジタルアナログ変換回路を介して上記第２の信号を新たに出力することを特徴とする論理レベル変換回路。
10. 請求項８において、
    上記判定回路は、
    前記第３の信号を所定の期間カウントするカウンタを具備し、
    上記カウンタは、上記所定の状態に対応するカウント結果を上記判定結果として用い、デジタルアナログ変換回路を介して上記第２の信号を新たに生成することを特徴とする論理レベル変換回路。
11. 請求項８において、
    上記判定回路は、
    上記第３の信号をチップ外部で所定の状態を基準に測定して設定信号を出力するパッドと、
    上記設定信号を上記判定結果として用い、デジタルアナログ変換回路を介して上記第２の信号を新たに生成するテスタとを具備していることを特徴とする論理レベル変換回路。
12. 請求項８において、
    上記判定回路は、上記第３の信号を入力して第４の信号を出力するスイッチを具備し、
    上記スイッチは、上記第３の信号が上記所定の状態にあるときにオン状態になることを特徴とする論理レベル変換回路。
13. 入力される基準信号と参照信号を比較して位相差を出力する位相比較器と、
    上記位相差を電流に変換するチャージポンプと、
    上記チャージポンプが出力する上記電流の低域周波数成分を取り出し、取り出した上記電流の低域周波数成分を制御電圧に変換して出力するループフィルタと、
    上記制御電圧に応じて発振周波数を変え、発振出力を第１の信号として出力する電圧制御発振器と、
    上記第１の信号を分周して上記参照信号を出力する分周器と、
    上記第１の信号を入力して第４の信号を出力する論理レベル変換回路とを具備して成り、
    上記論理レベル変換回路は、
    上記第１の信号と第２の信号を入力して、上記第２の信号により設定される閾値によって上記第１の信号を第３の信号に変換する閾値可変インバータと、
    上記第２に信号を所定の値にしてから、所定の状態を基準に上記第３の信号を判定し、判定結果を用いて上記第２の信号を新たに生成し、かつ、上記第３の信号を上記第４の信号として出力する判定回路とを具備して成り、
    上記判定回路は、上記第３の信号が上記所定の状態にあるときに上記第２の信号の値を保持することを特徴とする位相同期回路。
14. 請求項１３において、
    上記電圧制御発振器は、
    上記制御電圧を入力して制御電流を出力する電圧電流変換回路と、
    上記制御電流に応じて発振周波数を変え、発振出力を差動発振信号として出力する電流制御発振器と、
    上記差動発振信号を単相の上記第１の信号に変換する差動シングル変換回路とを具備して成ることを特徴とする位相同期回路。
15. 請求項１３において、
    上記閾値可変インバータは、
    ゲート同士を接続し、更にドレイン同士を接続したＰＭＯＳトランジスタとＮＭＯＳトランジスタの直列回路であって、上記ＰＭＯＳトランジスタのソースと電源電圧の間に上記第２の信号によって制御される第１のスイッチと、上記ＮＭＯＳトランジスタのソースと接地の間に上記第２の信号によって制御される第２のスイッチとを有する直列回路を複数個具備し、
    上記複数個の直列回路のゲート同士を接続して入力端子とし、上記複数個の直列回路のドレイン同士を接続して出力端子とすることによって上記複数個の直列回路が並列接続され、
    上記入力端子に上記第１の信号が入力され、上記出力端子から上記第３の信号が出力されることを特徴とする位相同期回路。
16. 請求項１３において、
    上記閾値可変インバータは、
    上記第１の信号がスイッチを介して入力される、閾値が相互に異なる複数のインバータを具備し、
    上記スイッチは、第２の信号によって制御され、
    複数のインバータのそれぞれは上記スイッチがオン状態のときに第３の信号を出力することを特徴とする位相同期回路。
17. 請求項１３において、
    上記判定回路は、
    前記第３の信号の直流成分を出力する低域通過フィルタと、
    上記直流成分を上記所定の状態に対応する比較電圧と比較して比較結果を生成するコンパレータとを具備し、
    上記コンパレータは、上記比較結果を上記所定結果として用いて上記第２の信号を新たに出力することを特徴とする位相同期回路。
18. 請求項１３において、
    上記判定回路は、
    前記第３の信号を所定の期間カウントするカウンタを具備し、
    上記カウンタは、上記所定の状態に対応するカウント結果を上記判定結果として用いて上記第２の信号を新たに生成することを特徴とする位相同期回路。
19. 請求項１３において、
    上記判定回路は、
    上記第３の信号をチップ外部で所定の状態を基準に測定して設定信号を出力するパッドと、
    上記設定信号を上記判定結果として用いて上記第２の信号を新たに生成するテスタとを具備していることを特徴とする位相同期回路。
20. 請求項１３において、
    上記判定回路は、上記第３の信号を入力して第４の信号を出力するスイッチを具備し、
    上記スイッチは、上記第３の信号が上記所定の状態にあるときにオン状態になることを特徴とする位相同期回路。

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