JP4213359B2 - 信号生成回路、タイミングリカバリpll,信号生成システム及び信号生成方法 - Google Patents

信号生成回路、タイミングリカバリpll,信号生成システム及び信号生成方法 Download PDF

Info

Publication number
JP4213359B2
JP4213359B2 JP2001141713A JP2001141713A JP4213359B2 JP 4213359 B2 JP4213359 B2 JP 4213359B2 JP 2001141713 A JP2001141713 A JP 2001141713A JP 2001141713 A JP2001141713 A JP 2001141713A JP 4213359 B2 JP4213359 B2 JP 4213359B2
Authority
JP
Japan
Prior art keywords
signal
pll
read
controlled oscillator
timing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001141713A
Other languages
English (en)
Other versions
JP2002335155A (ja
Inventor
浩司 岡田
弘幸 松並
Original Assignee
富士通マイクロエレクトロニクス株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 富士通マイクロエレクトロニクス株式会社 filed Critical 富士通マイクロエレクトロニクス株式会社
Priority to JP2001141713A priority Critical patent/JP4213359B2/ja
Publication of JP2002335155A publication Critical patent/JP2002335155A/ja
Application granted granted Critical
Publication of JP4213359B2 publication Critical patent/JP4213359B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/0805Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/07Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/099Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/085Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/085Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/091Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop

Description

【0001】
【発明の属する技術分野】
本発明は、磁気記録媒体又は光ディスク等の記録媒体から読み出したリード信号に基づいて、磁気記録媒体等から信号を読み出すためのリードクロックを再生するクロックリカバリPLL(Phase Locked Loop)に関する。
【0002】
【従来の技術】
クロックリカバリPLLは、所定の周波数信号(ライトクロック)で磁気記録媒体等に書き込まれたデータを読み出すための周波数信号(リードクロック)を生成する。
【0003】
近年、磁気記録媒体又は光ディスク等の記録媒体は高性能化が進む一方、低コスト化が要求される。そのため、記録媒体の周辺部に使用されるLSIにも高性能化及び低コスト化が要求されている。
【0004】
図1に従来のクロックリカバリPLLを示す。
【0005】
クロックリカバリPLL10は、シンセサイザPLL1からライトクロックWCLKと記録媒体から読み出されたリード信号とに基づいて、リードクロックを生成する。
【0006】
シンセサイザPLL1は、1/N分周器2、位相比較器3、チャージポンプ4,ループフィルタ5,VCO(電圧制御発振器)6、及び1/M分周器9で構成される。
【0007】
基準クロックCLKが1/N分周器2に供給され1/N倍(Nは整数)に分周されて、位相比較器3に供給される。一方、VCO6で生成された信号が、1/M分周器9に供給され1/M倍(Mは整数)に分周されて、位相比較器3に供給される。位相比較器3においては、1/N倍に分周された基準クロックCLKと1/M倍に分周された信号とを比較し、比較した位相差に応じた比較信号をチャージポンプ4に供給する。
【0008】
図2に、位相比較器3の一の例を示す。
【0009】
位相比較器3は、8個のナンド回路20、21、22、23、24、25、26及び29、インバータ27、28及び31、及びアンド回路30で構成される。基準クロック(1/N倍に分周された基準クロック)と比較クロック(1/M倍に分周されたVCO6の出力信号)との比較を行い、位相差に応じた比較信号であるUp信号とDown信号とを出力する。Up信号は周波数を高くし、Down信号は周波数を低くする。
【0010】
チャージポンプ4は、比較信号に基づいた信号をループフィルタ5に供給する。ループフィルタ5は、高周波成分のノイズ等を除去して平滑化した信号をVCO6に帰還信号として供給する。
【0011】
図3にチャージポンプ4の一の例を示す。チャージポンプ4は、電流源31、PMOSトランジスタ32、33、37及び38、及びNMOSトランジスタ34、35及び36で構成される。位相比較器3からのUp信号とDown信号によって、チャージポンプ4の出力段を構成するNMOSトランジスタ36とPMOSトランジスタ37とが制御される。
【0012】
VCO6は、V−I変換器(電圧電流変換器)7とICO(電流制御発振器)8とで構成される。
【0013】
図4に、V−I変換器7の一の例を示す。V−I変換器7は、オペアンプ39、第1のNMOSトランジスタ40、第2のNMOSトランジスタ41、及び抵抗42で構成される。オペアンプ39の非反転入力に電圧Viが入力され、第2のトランジスタ41のドレインから電流Ioが出力される。出力される電流Ioは、抵抗42の抵抗値をRとすると、Io=Vi/Rで表される。V−I変換器7は、ループフィルタ5から出力された電圧信号を電流信号に変換し,制御電流IcとしてICO8に出力する。
【0014】
図5に、ICO8の一の例を示す。ICO8は、2個のPMOSトランジスタ43及び44、1個のNMOSトランジスタ45、3個のCMOSトランジスタ46、47及び48、及び3個のインバータ49、50及び51で構成される。3個のCMOSトランジスタ46、47及び48と3個のインバータ49、50及び51は、リングオシレータを構成する。V−I変換器7から出力される制御電流Icは、3個のCMOSトランジスタ46、47及び48の電流値を制御して、リングオシレータが発振する信号の周波数を変化させる。
【0015】
このように、VCO6は、ループフィルタ16からの帰還信号に基づいて発振する信号の周波数を調整し、ライトクロックWCLKを出力する。
【0016】
シンセザイザPLL1は、ライトクロックWCLKを初期周波数にロックさせ、ロックさせたライトクロックWCLKをクロックリカバリPLL10に供給する。このPLLループを第1のPLLループとする。
【0017】
クロックリカバリPLL10は、位相比較器12、位相誤差検出器13、セレクタ14、チャージポンプ15、ループフィルタ16、及びVCO17で構成される。位相比較器12、チャージポンプ15、ループフィルタ16、及びVCO17の構成は、シンセサイザPLL1と同じである。
【0018】
クロックリカバリPLL10は、位相比較器12、セレクタ14、チャージポンプ15、ループフィルタ16、及びVCO17で構成される第2のPLLループと、位相誤差検出器12、セレクタ14、チャージポンプ15、ループフィルタ16、VCO17、及びADC(AD変換器)11で構成される第3のPLLループとを有する。
【0019】
第2のPLLループは、シンセサイザPLL1の第1のPLLループと同じである。第2のPLLループは、タイミングリカバリPLL10が出力するリードクロックを、シンセサイザPLL1が出力するライトクロックWCLKの初期周波数にロックさせる役割を果たす。タイミングリカバリPLL10が出力するリードクロックRCLKが初期周波数にロックした後は、セレクタ14により第2のPLLループが第3のPLLループに切り換えられる。
【0020】
第3のPLLループにおいては、初期周波数にロックしたリードクロックRCLKに基づいてリード信号の読み出しを開始する。初期周波数に対応するリードクロックRCLKをサンプリングクロックとして、ADC11は記録媒体からのリード信号をサンプルする。ADC11においてデジタル信号に変換されたリード信号は、位相誤差検出器13に供給される。位相誤差検出器13は、初期周波数に対応するリードクロックRCLKと記録媒体からのリード信号の読み出しタイミングとの間の誤差を検出する。位相誤差検出器13が出力する位相誤差検出信号は、セレクタ14、チャージポンプ15とループフィルタ16とを介してVCO17に供給される。VCO17は、シンセサイザPLL1のVCO6と同様に、V−I変換器18とICO19とで構成される。VCO17は、位相誤差検出信号に基づいて誤差を調整したリードクロックRCLKを出力する。リード信号に基づいて調整されたリードクロックRCLKは、再び、ADC11にサンプリングクロックとして供給され、リード信号がサンプルされる。第3のPLLループでは、リードクロックRCLKによるリード信号のサンプリングを繰り返して、前に読み出したリード信号に基づいて調整されたリードクロックRCLKと、記録媒体からリード信号を実際に読み出すときのタイミングとの誤差を検出してリードクロックRCLKを調整する。そして、実際に読み出されるリード信号に追従するリードクロックRCLKを生成する。このように、第3のPLLループは、リードクロックRCLKと記録媒体等からリード信号を実際に読み出すときのタイミングとのずれを調整する役割を果たす。
【0021】
しかしながら、従来のタイミングリカバリPLL10は、タイミングリカバリPLL10の出力するリードクロックRCLKをライトクロックWCLKの初期周波数にロックさせるために、シンセサイザPLL1の第1のPLLループとタイミングリカバリPLL10の第2のPLLループとを必要とする。そのため、二重にPLLループを構成しなければならず、回路規模が増大する。また、二重にPLLループが初期周波数にロックするまでの時間(ロックアップタイム)を必要とするため、実際のリード動作を開始するまでに非常に時間がかかる。
【0022】
【課題を解決するための手段及びその作用効果】
上記課題を解決するために、本発明は、信号を読み出す読出信号を生成する信号生成回路において、前記信号を読み出すときの位相誤差を検出し誤差信号を出力する位相誤差検出器と、基準信号に基づいて前記誤差信号を所定の形式の信号に変換する変換器と、前記所定の形式の信号に基づいて読出信号を生成する制御発振器とを備えることを特徴とする信号生成回路を提供する。
【0023】
また、本発明は、第1の周波数信号を生成する第1の信号生成ユニットと、第2の周波数信号を生成する第2の信号生成ユニットとを備えた信号生成システムにおいて、前記第1の信号生成ユニットは制御信号に基づいて第1の周波数信号を生成し、前記第2の信号生成ユニットは前記制御信号に基づいて第2の周波数信号を生成することを特徴とする信号生成システムを提供する。
【0024】
本発明に係る信号生成回路又は信号生成システムによれば、ライトクロックを生成する信号生成回路の制御発振器を制御する制御信号を基準信号としてリードクロックを生成する信号生成回路に供給する。そのため、リードクロックを生成する信号生成回路においては、基準信号、即ち初期周波数にロックしたときに制御発振器を制御する信号を自己回路内で生成する必要がなく、供給された基準信号に信号を読み出すときのタイミング誤差を付加して制御発振器に供給することができる。そして、リードクロックを生成する信号生成回路の制御発振器は信号を読み出すときの誤差を調整したリードクロックを生成する。このように、本発明に係る信号生成回路又は信号生成システムによれば、リードクロックを初期周波数にロックさせるための手段、及びリードクロックが初期周波数にロックするまでの時間(ロックアップタイム)が不要となり、回路規模が縮小され、また、信号読み出し時間が短縮される。
【0025】
【発明の実施の形態】
[第1実施例]
図6、図7及び図8は、本発明の第1実施例を示す。
【0026】
図6におけるタイミングリカバリPLLは、出力するリードクロックをライトクロックの初期周波数にロックさせるためのPLLループを有していない。即ち、タイミングリカバリPLLのICOは、シンセサイザPLLのICOを制御する信号とリード信号の位相誤差とに基づいて制御される。
【0027】
本発明の第1実施例であるタイミングリカバリPLL61は、位相誤差検出器63、デジタルフィルタ64、IDAC(電流型DA変換器)65、及びICO66で構成される。タイミングリカバリPLL61の入力前段には、ADC62が配置される。
【0028】
シンセサイザPLL52は、1/N分周器53、位相比較器54、チャージポンプ55,ループフィルタ56,VCO57、及び1/M分周器60で構成される。また、VCO57は、V−I変換器58とICO59とで構成される。シンセザイザPLL52の構成及び機能は、図1で示すシンセサイザPLL1と同じである。また、シンセサイザPLL52を構成する位相比較器54、チャージポンプ55、V−I変換器58及びICO59も、それぞれ図2で示す位相比較器、図3で示すチャージポンプ、図4で示すV−I変換器、及び図5で示すICOなどの例で示される。
【0029】
シンセサイザPLL52は、第1のPLLループを構成し、初期周波数にロックしたライトクロックWCLKを出力する。V−I変換器58は、ロック状態にあるときのICO59を制御する制御電流IcをIDAC65に供給する。
【0030】
ADC62は、リードクロックRCLKをサンプルクロックとして、記録媒体等からのリード信号をサンプルする。ADC62でサンプルされデジタル信号に変換されたリード信号は、位相誤差検出器63に供給される。位相誤差検出器63は、リードクロックRCLKと実際のリード信号の読み出しタイミングとの間の位相誤差を検出する。位相誤差検出器63から出力される位相誤差検出信号はデジタルフィルタ64を介してIDAC65に供給される。IDAC65は、シンセサイザPLL52がロック状態にあるときの制御電流Icを基準電流として、デジタル信号である位相誤差検出信号をアナログ信号に変換する。ICO66は、アナログ変換された位相誤差検出信号に基づいて周波数を変化させ、リードクロックRCLKを出力する。リードクロックRCLKは、再び、タイミングリカバリPLL61の前段に配置されたADC62に供給される。そして、ADC62は、実際に記録媒体等から読み出されたリード信号に基づいて調整されたリードクロックで、リード信号をサンプルする。このように、タイミングリカバリPLL61は、リードクロックRCLKとリード信号の読み出しタイミングとの間の位相誤差とシンセサイザPLL52から供給される基準電流Icとに基づいて、リード信号に追従するようにリードクロックRCLKを生成する。
【0031】
図7(a)は、シンセサイザPLLのICOの電流周波数特性例、即ち、ICOに供給される制御電流とICOが発振する信号の周波数との関係例を示す。
【0032】
図7(a)において、IはV−I変換器から出力されてICOに供給される制御電流を示し、fはICOが発振する信号の周波数を示す。また、Isynは、シンセサイザPLLがロック状態となったときにICOに供給される制御電流を示し(Isynを基準電流とする)、fsynはシンセサイザPLLがロック状態となったときに発振する周波数を示す(fsynを初期周波数とする)。
【0033】
図7(b)は、タイミングリカバリPLLのICOの電流周波数特性例、即ち、ICOに供給される制御電流とICOが発振する信号の周波数との関係例を示す。
【0034】
図7(b)において、IはIDACからICOに供給される制御電流を示し、fはICOが発振する信号の周波数を示す。また、Isynは、図7(a)で示す基準電流であり、fsynは、図7(a)で示す初期周波数である。
【0035】
例えば、リードクロックをライトクロックを基準として−20%〜+20%の範囲内で変化させて、実際のリード信号に追従させるリードクロックを生成する場合を想定する。係る場合は、タイミングリカバリPLLのIDACにおいて、基準電流の−20%〜+20%の範囲内でIDACの出力電流を制御できるように設定する。シンセサイザPLLのICOとタイミングリカバリPLLのICOとは同じ構成であり、また同じプロセスで生成されている。そのため、IDACの出力電流、即ちタイミングリカバリPLLのICOを制御する制御電流を、基準電流の−20%〜+20%の範囲内で変化させるようにすれば、タイミングリカバリPLLのICOは初期周波数の−20%〜+20%の範囲内の周波数信号を発振する。
【0036】
このように、タイミングリカバリPLLのIDACに基準電流を供給することで、タイミングリカバリPLLのICOが発振する周波数を、初期周波数を基準とする所定の幅で変化させることができる。
【0037】
図8に、タイミングリカバリPLL61のIDAC65の一の例を示す。
【0038】
図8において、IDAC65は、PMOSトランジスタ67、68及び69、及びNMOSトランジスタ70、71、72、73−1〜73−n,及び74−1〜74−nで構成される。
【0039】
IDAC65は、nビット構成のDAC(DA変換器)であり、カレントミラー回路で構成される複数の電流源から構成される。入力ディジタル信号D0、D1・・・Dnに基づいて電流源を切り換えて、入力ディジタル信号に対応するアナログ信号を出力する。即ち、入力ディジタル信号D0 Dnは、NMOSトランジスタ74−1〜74−nに供給される。NMOSトランジスタ74−1〜74−nはスイッチ動作を行い入力ディジタル信号に応じた電流源、即ちカレントミラー回路(NMOSトランジスタ73−1〜73−nの内の何れかのNMOSトランジスタと、NMOSトランジスタ72とで構成されるカレントミラー回路)を選択する。そして、選択されたカレントミラー回路から電流が流れ、出力端子Ioutからアナログ信号が出力される。
【0040】
カレントミラー回路は、NMOSトランジスタ73−1〜73−nのチャネル幅Wとチャネル長Lの比W/Lなどのトランジスタサイズ比により、重み付けされている。NMOSトランジスタ73−1〜73−nの上部に記載されている数字2n 、2、4・・・2n が重み付けを表している。
【0041】
IDAC65において、PMOSトランジスタ67、68及び69、及びNMOSトランジスタ70及び71で構成される前段部は、初期周波数を中心としてリードクロックの周波数をどの範囲で変化させるかを決定する。上述した例のように、初期周波数の−20%〜+20%の範囲内の周波数信号をICOから発振させる場合には、PMOSトランジスタ67、68及び69のトランジスタのサイズ比を1:0.8:0.2に設定し、NMOSトランジスタ70及び71のトランジスタサイズ比を1:1に設定する。係る設定により、IDAC65の前段部は、シンセサイザPLL52から供給される基準電流に基づいて、初期周波数の−20%〜+20%の範囲内の周波数信号を発振するようにICO66を制御する。
【0042】
[第2実施例]
図9は、本発明の第2実施例を示す。
【0043】
本発明の第2実施例において、本発明の第1実施例と異なる点は、ICO(電流制御発振器)がVCO(電圧制御発振器)となり、IDAC(電流型DA変換器)がVDAC(電圧型DA変換器)となっている点である。その他の点は変わらない。本発明の第2実施例においては、VCOを使用しているため、V−I変換器が不要となる。
【0044】
図9においても、タイミングリカバリPLLは、出力するリードクロックを初期周波数にロックさせるためのPLLループを有していない。即ち、タイミングリカバリPLLのICOは、シンセサイザPLLのICOを制御する信号とリード信号の位相誤差とに基づいて制御される。
【0045】
シンセサイザPLL75は、第1のPLLループを構成し、初期周波数にロックしたライトクロックWCLKを出力する。ループフィルタ79は、ロック状態にあるときのVCO80を制御する制御電圧Vcを基準電圧としてVDAC86に供給する。VDAC86は、基準電圧Vcを基準として、デジタル信号である位相誤差検出信号をアナログ信号に変換する。VCO87は、アナログ変換された位相誤差検出信号に基づいて周波数を変化させ、リードクロックRCLKを出力する。リードクロックRCLKは、再び、タイミングリカバリPLL82の前段に配置されたADC83に供給される。そして、ADC83においては、実際に記録媒体等から読み出されたリード信号によって調整されたリードクロックで、リード信号がサンプルされる。このように、タイミングリカバリPLL61は、本発明の第1実施例と同様に、リードクロックRCLKとリード信号の読み出しタイミングとの間の位相誤差を検出することにより、リード信号に追従するようにリードクロックRCLKを生成する。
【0046】
図10に、VCO80(87)の一の例を示す。VCO80(87)は、オペアンプ88、3個のNMOSトランジスタ89、90及び94、2個のPMOSトランジスタ92及び93、抵抗91、3個のCMOSトランジスタ95、96及び97、及び3個のインバータ98、99及び100で構成される。3個のCMOSトランジスタ95、96及び97と3個のインバータ98、99及び100は、リングオシレータを構成する。ループフィルタ79から出力される制御電圧Vcは、3個のCMOSトランジスタ95、96及び97の抵抗値を制御して、リングオシレータが発振する信号の周波数を変化させ、調整する。
【0047】
このように、VCO80は、ループフィルタ79からの帰還信号に基づいて発振する信号の周波数を調整し、ライトクロックWCLKを生成する。
【0048】
図11に、タイミングリカバリPLL82のVDAC86の一の例を示す。
【0049】
図11において、VDAC86は、オペアンプ101、抵抗列102、103及び104、及びスイッチ群105で構成される。
【0050】
VDAC86は、nビット構成のDA変換器であり、入力ディジタル信号D0、D1・・・Dnに基づいてスイッチを制御し、入力ディジタル信号に対応するアナログ信号を出力する。
【0051】
VDAC86において、オペアンプの利得は、初期周波数を中心としてリードクロックの周波数をどの範囲で変化させるかを決定する。上述した例のように、初期周波数の−20%〜+20%の範囲内の周波数信号をVCO87から発振させる場合には、オペアンプ86の利得を1.2倍に設定する。係る設定により、VCO87は、シンセサイザPLL75から供給される基準電流に基づいて、初期周波数の−20%〜+20%の範囲内の周波数信号を発振する。
[第3実施例]
図12は、本発明の第3実施例を示す。
【0052】
本発明の第3実施例において、本発明の第1実施例と異なる点は、シンセサイザPLLのVCO内に補正用IDACを設けている点である。
【0053】
シンセサイザPLLは、ロック状態時においては設計時に設定した所定のライトクロックを発振する。しかしながら、製造過程のバラツキにより、所定のライトクロックを発振することができない場合がある。そのため、タイミングリカバリPLLにおいては、リードクロックをリード信号に引き込むのに時間を要したり、また、誤差が大きい場合にはリードクロックをリード信号に引き込めない事態も生じ得る。
【0054】
そのため、ICOを制御する制御電流を補正するための補正用IDAC113を、シンセサイザPLL106のV−I変換器112とICO114との間に挿入する。補正用IDAC113は、例えば図示しないコントローラによって制御され、製造バラツキ等による誤差を修正した制御電流IcをICO114に供給する。係る誤差修正により、シンセサイザPLL106は所望するライトクロックWCLKを生成することができる。タイミングリカバリPLL116のIDAC120には、所望するライトクロックが発振されるときの制御電流Icが供給され、タイミングリカバリPLL116においてはリード信号に追従したリードクロックを生成することができる。
【0055】
なお、本発明の第3実施例におけるタイミングリカバリPLL106も、出力するリードクロックRCLKを初期周波数にロックさせるためのPLLループを有していないことはいうまでもない。
[第4実施例]
図13は、本発明の第4実施例を示す。
【0056】
本発明の第4実施例においては、本発明の第2実施例に対して、本発明の第3実施例と同様に、シンセサイザPLLのVCO内に補正用VDACを設けている。 シンセサイザPLL122において、VCOを制御する制御電圧を補正するための補正用VDAC127を、ループフィルタ126とVCO128との間に挿入する。なお、補正用VDACを設けた理由及びその機能は本発明の第3実施例と同じである。
【0057】
また、本発明の第4実施例におけるタイミングリカバリPLL122も、出力するリードクロックRCLKを初期周波数にロックさせるためのPLLループを有していないことはいうまでもない。
[第5実施例]
図14は、本発明の第5実施例を示す。
【0058】
本発明の第3実施例において、本発明の第1実施例と異なる点は、タイミングリカバリPLLのIDACが、LPF(ローパスフィルタ)付IDACとなっている点である。
【0059】
IDACにおいては、入力データの変化時に出力電流にグリッチ(ノイズ)が発生する場合がある。このグリッチがICOに供給されるとICOはグリッチに従った高周波数の信号を出力する。そのため、タイミングリカバリPLLのロック状態からはずれてしまい、所定の周波数に収束できなくなる事態も生じ得る。
【0060】
そのため、IDACをLPF付IDAC149に置き換える。LPF付IDAC149は、出力電流をなまらせる働きを有する。LPF付IDAC149は、グリッチが発生した出力電流をなまらせることにより、高周波数信号によるタイミングリカバリPLLの不安定性を抑えることができる。
【0061】
なお、本発明の第4実施例におけるタイミングリカバリPLL145も、出力するリードクロックRCLKを初期周波数にロックさせるためのPLLループを有していないことはいうまでもない。
【0062】
図15に、タイミングリカバリPLL145のLPF付IDAC149の一の例を示す。
【0063】
図15において、LPF付IDAC149は、図8に示すIDACとほぼ同じ構成を備えるともに、電流出力部にPMOSトランジスタ159及び162、抵抗160、コンデンサ161、及びNMOSトランジスタ163及び164で構成されるLPFを備える。
【0064】
出力電流をなまらせる機能を有するLPF以外の機能は、図8に示すIDACと同じである。
[第6実施例]
図16は、本発明の第6実施例を示す。
【0065】
本発明の第6実施例においては、本発明の第2実施例に対して、本発明の第5実施例と同様に、VDACの出力にLPF機能を付加している。
【0066】
タイミングリカバリPLL166において、LPF171をVDAC170とVCO172との間に挿入する。なお、LPF171を挿入した理由及びその機能は本発明の第5実施例と同じである。
【0067】
また、本発明の第6実施例におけるタイミングリカバリPLL166も、出力するリードクロックRCLKを初期周波数にロックさせるためのPLLループを有していないことはいうまでもない。
[第7実施例]
図17は、本発明の第7実施例を示す。
【0068】
本発明の第7実施例においては、本発明の第3実施例と本発明の第5実施例とを組み合わせたものである。
【0069】
シンセサイザPLL172において、ICOを制御する制御電流を補正するための補正用IDAC180を、ループフィルタ177とICO181との間に挿入する。なお、補正用IDAC180を使用する理由及びその機能は本発明の第3実施例と同じである。
【0070】
タイミングリカバリPLL183において、LPF付IDAC187を使用する。なお、LPF付IDAC187を使用する理由及びその機能は本発明の第5実施例と同じである。
【0071】
また、本発明の第7実施例におけるタイミングリカバリPLL183が、出力するリードクロックRCLKを初期周波数にロックさせるためのPLLループを有していないことはいうまでもない。
【0072】
以上の説明に関して更に以下の項を開示する。
(付記1)信号を読み出す読出信号を生成する信号生成回路において、前記信号を読み出すときの位相誤差を検出し誤差信号を出力する位相誤差検出器と、基準信号に基づいて前記誤差信号を所定の形式の信号に変換する変換器と、前記所定の形式の信号に基づいて読出信号を生成する制御発振器とを備えることを特徴とする信号生成回路(請求項1)。
(付記2)前記基準信号は、他の制御発振器を制御する制御信号であることを特徴とする(1)に記載の信号生成回路。
(付記3)前記変換器は、DA変換器又はローパスフィルタ機能を有するDA変換器であることを特徴とする(1)又は(2)に記載の信号生成回路。
(付記4)前記変換器は、前記制御発振器が生成する周波数信号の変化範囲を決定する手段を有することを特徴とする(1)(2)又は(3)に記載の信号生成回路。
(付記5)信号を読み出す読出信号を生成する信号生成回路において、制御信号に基づいて所定の周波数信号を生成する第1の制御発振器と、信号を読み出すタイミングと前記所定の周波数信号又は前記読出信号との位相誤差を検出する位相誤差検出器と、前記制御信号に基づいて前記誤差信号を所定の形式の信号に変換する変換器と、前記所定の形式の信号に基づいて読出信号を生成する第2の制御発振器とを備えることを特徴とする信号生成回路(請求項2)。
(付記6)前記変換器は、DA変換器又はローパスフィルタ機能を有するDA変換器であることを特徴とする(5)に記載の信号生成回路。
(付記7)前記制御信号は、該制御信号を補正するための補正用変換器を介して前記第1の制御発振器に供給されることを特徴とする(5)又は(6)に記載の信号生成回路。
(付記8)前記変換器は、前記第2の制御発振器が生成する周波数信号の変化範囲を決定する手段を有することを特徴とする(5)(6)又は(7)に記載の信号生成回路。
(付記9)記録媒体に記録された信号を読み出す読出信号を生成するタイミングリカバリPLLにおいて、前記読出信号と記録媒体から信号を読み出すタイミングとの位相誤差を検出し誤差信号を出力する位相誤差検出器と、所定の周波数信号を生成する第1の制御発振器を制御する制御信号に基づいて前記誤差信号をアナログ信号に変換するDA変換器と、前記アナログ信号に基づいて読出信号を生成する第2の制御発振器とを備えることを特徴とするタイミングリカバリPLL(請求項3)。
(付記10)前記DA変換器は、ローパスフィルタ機能を有するDA変換器であることを特徴とする(9)に記載の信号生成回路。
(付記11)前記制御信号は、該制御信号を補正するための補正用変換器を介して前記第1の制御発振器に供給されることを特徴とする(9)又は(10)に記載の信号生成回路。
(付記12)前記DA変換器は、前記第2の制御発振器が生成する周波数信号の変化範囲を決定する手段を有することを特徴とする(9)(10)又は(11)に記載の信号生成回路。
(付記13)第1の制御発振器を有し、所定の周波数信号を生成する第1のPLLと、前記制御発振器を制御する信号に基づいて信号の読み出しタイミングの位相誤差をアナログ信号に変換するDA変換器と、該アナログ信号に基づいて周波数信号を生成する第2の制御発振器とを備える第2のPLLとを備えることを特徴とする信号生成システム(請求項4)。
(付記14)前記DA変換器は、ローパスフィルタ機能を有するDA変換器であることを特徴とする(13)に記載の信号生成システム。
(付記15)前記制御信号は、該制御信号を補正するための補正用変換器を介して前記第1の制御発振器に供給されることを特徴とする(13)又は(14)に記載の信号生成システム。
(付記16)前記DA変換器は、前記第2の制御発振器が生成する周波数信号の変化範囲を決定する手段を有することを特徴とする(13)(14)又は(15)に記載の信号生成システム。
(付記17)前記制御信号は、前記第1のPLLがロックしたときに出力される信号であることを特徴とする(13)(14)(15)又は(16)に記載の信号生成システム。
(付記18)第1の制御発振器を有し、ライトクロックを生成する第1のPLLと、第2の制御発振器を有し、リードクロックを生成する第2のPLLとを備えたタイミング信号生成システムにおいて、前記第2のPLLは、ロック状態時に前記第1の制御発振器を制御する信号に基づいて信号の読み出しタイミングの位相誤差をアナログ信号に変換し、該アナログ信号を前記第2の制御発振器に供給するDA変換ユニットを有することを特徴とする信号生成システム(請求項5)。
(付記19)前記DAユニットは、ローパスフィルタ機能を有するDA変換器であることを特徴とする(18)に記載の信号生成システム。
(付記20)前記制御信号は、該制御信号を補正するための補正用変換器を介して前記第1の制御発振器に供給されることを特徴とする(18)又は(19)に記載の信号生成システム。
(付記21)前記DA変換器は、前記第2の制御発振器が生成する周波数信号の変化範囲を決定する手段を有することを特徴とする(18)(19)又は(20)に記載の信号生成システム。
(付記22)第1の周波数信号を生成する第1の信号生成ユニットと、第2の周波数信号を生成する第2の信号生成ユニットとを備えた信号生成システムにおいて、前記第1の信号生成ユニットは制御信号に基づいて第1の周波数信号を生成し、前記第2の信号生成ユニットは前記制御信号に基づいて第2の周波数信号を生成することを特徴とする信号生成システム(請求項6)。
(付記23)前記第1の信号生成ユニットはシンセサイザPLLであり、ロック状態時における制御信号を前記第2の信号生成ユニットに供給することを特徴とする(22)に記載の信号生成システム。
(付記24)前記信号をサンプルするAD変換ユニットを備えることを特徴とする(22)又は(23)に記載の信号生成システム。
(付記25)読出信号に基づいて信号を読み出し、前記読出信号と信号を読み出すタイミングとの位相誤差を検出し、基準信号に基づいて前記検出された位相誤差を所定の形式の信号に変換し、前記所定の形式の信号に基づいて信号を読み出す読出信号を生成することを特徴とする信号生成方法(請求項7)。
(付記26)制御信号に基づいて所定の周波数信号を生成し、読出信号に基づいて記録媒体から信号を読み出し、前記所定の周波数信号又は前記読出信号と信号の読み出しタイミングとの位相誤差を検出し、前記制御信号と前記位相誤差とに基づいて前記読出信号を生成することを特徴とする信号生成方法(請求項8)。
【0073】
【発明の効果】
本発明によれば、ライトクロックを生成する信号生成回路の制御発振器を制御する制御信号を基準信号としてリードクロックを生成する信号生成回路に供給する。そのため、リードクロックを生成する信号生成回路においては、基準信号、即ち初期周波数にロックしたときに制御発振器を制御する信号を自己回路内で生成する必要がなく、供給された基準信号に信号を読み出すときのタイミング誤差を付加して制御発振器に供給することができる。そして、リードクロックを生成する信号生成回路の制御発振器は信号を読み出すときの誤差を調整したリードクロックを生成する。このように、本発明に係る信号生成回路又は信号生成システムによれば、リードクロックを初期周波数にロックさせるための手段、及びリードクロックが初期周波数にロックするまでの時間(ロックアップタイム)が不要となり、回路規模が縮小され、また、信号読み出し時間が短縮される。
【0074】
特に、本発明においては、シンセサイザPLLのロック状態時にVCOを制御する制御信号をタイミングリカバリPLLに供給するのが有効である。即ち、初期周波数にロックしたときにVCOを制御する制御信号をタイミングリカバリPLLのIDAC又はVDACに供給するのが有効である。IDAC又はVDACでは、制御信号を基準信号として、この基準信号に信号を読み出すタイミングの位相誤差を付加した信号を生成し、VCOに供給する。VCOは、IDAC又はVDACが出力する信号に基づいて、実際に信号を読み出すときの位相誤差を修正したリードクロックを生成する。このように、本発明においては、タイミングリカバリPLLにおいて、リードクロックを初期周波数にロックさせるためのPLLループが不要となり、回路規模が縮小され、また信号を読み出すまでの時間が大幅に短縮される。
【図面の簡単な説明】
【図1】従来のタイミングリカバリPLLを示す図である。
【図2】位相比較器の一の例を示す図である。
【図3】チャージポンプの一の例を示す図である。
【図4】V−I変換器の一の例を示す図である。
【図5】ICOの一の例を示す図である。
【図6】本発明の第1実施例(1)を示す図である。
【図7】本発明の第1実施例(2)を示す図である。
【図8】IDACの一の例を示す図である。
【図9】本発明の第2実施例を示す図である。
【図10】VCOの一の例を示す図である。
【図11】VDACの一の例を示す図である。
【図12】本発明の第3実施例を示す図である。
【図13】本発明の第4実施例を示す図である。
【図14】本発明の第5実施例を示す図である。
【図15】LPF付IDACの一の例を示す図である。
【図16】本発明の第6実施例を示す図である。
【図17】本発明の第7実施例を示す図である。
【符号の説明】
52,75,106,122,136,165,173 シンセサイザPLL
53,76,107,123,137,166,174 1/N分周器
54,77,108,124,138,167,175 位相比較器
55,78,109,125,139,168,176 チャージポンプ
56,79,110,126,140,169,177 ループフィルタ
57,80,111,128,141,170,178 VCO
58,112,142,179 V−I変換器
113,127,180 補正用IDAC又は補正用VDAC
59,114,143,181 ICO
60,81,115,129,144,171,182 1/M分周器
61,82,116,130,145,166,183 タイミングリカバリPLL
62,83,117,131,146,167,184 ADC
63,84,118,132,147,168,185 位相誤差検出器
64,85,119,133,148,169,186 デジタルフィルタ
65,86,120,134,149,170,187 IDAC又はVDAC171 LPF
66,87,121,135,150,172,188 VCO

Claims (4)

  1. 信号生成回路において、
    信号を書き込む書込信号を生成する第1のPLLに構成され、該第1のPLLがロック状態となる制御信号に基づいて前記書込信号となる所定の周波数信号を生成する第1の制御発振器と、
    信号を読み出す読出信号を生成する第2のPLLに構成され、信号を読み出すタイミングと前記読出信号との位相誤差を検出し誤差信号を出力する位相誤差検出器と、
    前記第2のPLLに構成され、前記制御信号に基づいて前記誤差信号を、前記第1のPLLがロック状態となる制御信号を基準とするアナログ形式の信号に変換する変換器と、
    前記第2のPLLに構成され、前記第1の制御発振器と同じ構成を有し、前記アナログ形式の信号に基づいて読出信号を生成する第2の制御発振器と、
    を備えることを特徴とする信号生成回路。
  2. 記録媒体に記録された信号を読み出す読出信号を生成するタイミングリカバリPLLにおいて、
    前記読出信号と記録媒体から信号を読み出すタイミングとの位相誤差を検出し誤差信号を出力する位相誤差検出器と、
    前記記憶媒体に記録する信号を書き込む書込信号を生成するシンセサイザPLLがロック状態となる場合の、前記シンセサイザPLLに設けられた第1の制御発振器を制御する制御信号に基づいて前記誤差信号をアナログ信号に変換するDA変換器と、
    前記第1の制御発振器と同じ構成を有し、前記アナログ信号に基づいて読出信号を生成する第2の制御発振器と、
    を備えることを特徴とするタイミングリカバリPLL。
  3. 第1の制御発振器を有し、信号を書き込む書込信号を生成する第1のPLLと、
    前記第1のPLLがロック状態となる場合の、前記 1 制御発振器を制御する信号に基づいて信号の読み出しタイミングの位相誤差をアナログ信号に変換するDA変換器と、前記第1の制御発振器と同じ構成を有し、該アナログ信号に基づいて信号を読み出す読出信号を生成する第2の制御発振器とを備える第2のPLLと、
    を備えることを特徴とするタイミング信号生成システム。
  4. 第1の制御発振器を有し、ライトクロックを生成する第1のPLLと、
    前記第1の制御発振器と同じ構成を有する第2の制御発振器を有し、リードクロックを生成する第2のPLLと、
    を備えたタイミング信号生成システムにおいて、
    前記第2のPLLは、
    前記第1のPLLがロック状態時に前記第1の制御発振器を制御する信号に基づいて信号の読み出しタイミングの位相誤差をアナログ信号に変換し、該アナログ信号を前記第2の制御発振器に供給するDA変換器を有すること
    を特徴とするタイミング信号生成システム。
JP2001141713A 2001-05-11 2001-05-11 信号生成回路、タイミングリカバリpll,信号生成システム及び信号生成方法 Expired - Fee Related JP4213359B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001141713A JP4213359B2 (ja) 2001-05-11 2001-05-11 信号生成回路、タイミングリカバリpll,信号生成システム及び信号生成方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2001141713A JP4213359B2 (ja) 2001-05-11 2001-05-11 信号生成回路、タイミングリカバリpll,信号生成システム及び信号生成方法
US10/114,457 US7266170B2 (en) 2001-05-11 2002-04-03 Signal generating circuit, timing recovery PLL, signal generating system and signal generating method
TW91107108A TWI221705B (en) 2001-05-11 2002-04-09 Signal generating circuit, timing recovery PLL, signal generating system and signal generating method

Publications (2)

Publication Number Publication Date
JP2002335155A JP2002335155A (ja) 2002-11-22
JP4213359B2 true JP4213359B2 (ja) 2009-01-21

Family

ID=18988121

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001141713A Expired - Fee Related JP4213359B2 (ja) 2001-05-11 2001-05-11 信号生成回路、タイミングリカバリpll,信号生成システム及び信号生成方法

Country Status (3)

Country Link
US (1) US7266170B2 (ja)
JP (1) JP4213359B2 (ja)
TW (1) TWI221705B (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2339352B (en) * 1998-06-30 2002-02-06 Lsi Logic Corp Testing analog to digital converters
JP2003023354A (ja) * 2001-07-10 2003-01-24 Nec Corp デジタル制御発振器
JP4070492B2 (ja) * 2002-04-01 2008-04-02 富士通株式会社 ばらつき補正機能付き回路
TWI279988B (en) * 2002-12-24 2007-04-21 Fujitsu Ltd Spread spectrum clock generation circuit, jitter generation circuit and semiconductor device
JP4484629B2 (ja) * 2004-08-24 2010-06-16 株式会社リコー クロックデータリカバリ回路及び電圧制御発振回路
US20060291082A1 (en) * 2005-06-23 2006-12-28 Steve Bounds Extending lock-in range of a PLL or DLL
US20070018701A1 (en) * 2005-07-20 2007-01-25 M/A-Com, Inc. Charge pump apparatus, system, and method
TWI316656B (en) * 2005-08-19 2009-11-01 Via Tech Inc Clock-signal adjusting method and device
JP2009152734A (ja) * 2007-12-19 2009-07-09 Seiko Instruments Inc Pll回路
JP5044434B2 (ja) * 2008-02-14 2012-10-10 株式会社東芝 位相同期回路及びこれを用いた受信機
TWI416920B (zh) * 2010-07-21 2013-11-21 Global Unichip Corp 一種資料恢復系統中電位門檻及取樣時機決定之隨機最佳化電路
US8629794B2 (en) * 2012-02-28 2014-01-14 Silicon Laboratories Inc. Integrated circuit and system including current-based communication
JP6058918B2 (ja) 2012-06-06 2017-01-11 ラピスセミコンダクタ株式会社 電流出力制御装置、電流出力制御方法、デジタル制御発振装置、デジタルpll、周波数シンセサイザ、デジタルfll、及び半導体装置
US8742815B2 (en) 2012-06-20 2014-06-03 Qualcomm Incorporated Temperature-independent oscillators and delay elements
US9014323B2 (en) * 2013-08-30 2015-04-21 Nxp B.V. Clock synchronizer for aligning remote devices

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4929918A (en) * 1989-06-07 1990-05-29 International Business Machines Corporation Setting and dynamically adjusting VCO free-running frequency at system level
US5329251A (en) * 1993-04-28 1994-07-12 National Semiconductor Corporation Multiple biasing phase-lock-loops controlling center frequency of phase-lock-loop clock recovery circuit
KR100322690B1 (ko) * 1994-06-30 2002-06-20 윤종용 디지탈타이밍복원회로
JPH08167841A (ja) * 1994-12-13 1996-06-25 Pioneer Electron Corp ディジタルpll回路
JPH10112141A (ja) 1996-10-04 1998-04-28 Seiko Epson Corp Pll回路とこれを具備する光ディスク装置
JPH1155113A (ja) 1997-07-30 1999-02-26 Nippon Telegr & Teleph Corp <Ntt> 位相同期ループ回路
JP3570902B2 (ja) * 1998-09-21 2004-09-29 富士通株式会社 位相周波数検出器およびそれが組み込まれた位相ロックループ回路

Also Published As

Publication number Publication date
US7266170B2 (en) 2007-09-04
US20020190765A1 (en) 2002-12-19
TWI221705B (en) 2004-10-01
JP2002335155A (ja) 2002-11-22

Similar Documents

Publication Publication Date Title
DE60305543T2 (de) Phaseninterpolationbasierter PLL Frequenzsynthetisierer
US6803827B1 (en) Frequency acquisition system
US8179174B2 (en) Fast phase locking system for automatically calibrated fractional-N PLL
US6125157A (en) Delay-locked loop circuitry for clock delay adjustment
US5982836A (en) Phase synchronizer and data reproducing apparatus
US6970046B2 (en) Digital phase-locked loop
US7030688B2 (en) Low-pass filter for a PLL, phase-locked loop and semiconductor integrated circuit
US5546433A (en) Digital phase lock loop having frequency offset cancellation circuitry
US5636254A (en) Signal processing delay circuit
US6753738B1 (en) Impedance tuning circuit
US6867627B1 (en) Delay-locked loop (DLL) integrated circuits having high bandwidth and reliable locking characteristics
US7133485B1 (en) Feedback system incorporating slow digital switching for glitch-free state changes
US6100735A (en) Segmented dual delay-locked loop for precise variable-phase clock generation
US6252465B1 (en) Data phase locked loop circuit
US6388485B2 (en) Delay-locked loop circuit having master-slave structure
US6781425B2 (en) Current-steering charge pump circuit and method of switching
US5691669A (en) Dual adjust current controlled phase locked loop
KR960015678B1 (ko) 전압 제어형 발진 회로 및 위상 동기 회로
US6385265B1 (en) Differential charge pump
US6342817B1 (en) Precision oscillator circuits and methods with switched capacitor frequency control and frequency-setting resistor
US7049866B2 (en) Compensating for leakage currents in loop filter capacitors in PLLs and the like
DE60124050T2 (de) Verfahren zur Abstimmung eines spannungsgesteuerten Oszillators
US7656986B2 (en) Low jitter phase rotator
US7636007B2 (en) Low jitter high phase resolution PLL-based timing recovery system
US6906565B2 (en) Fast lock phase lock loop and method thereof

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20050830

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050913

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20071129

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071204

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080204

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080311

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080512

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080617

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20080731

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080815

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080930

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20081030

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111107

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111107

Year of fee payment: 3

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111107

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111107

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121107

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121107

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131107

Year of fee payment: 5

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees