JP4213359B2 - 信号生成回路、タイミングリカバリｐｌｌ，信号生成システム及び信号生成方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、磁気記録媒体又は光ディスク等の記録媒体から読み出したリード信号に基づいて、磁気記録媒体等から信号を読み出すためのリードクロックを再生するクロックリカバリＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）に関する。
【０００２】
【従来の技術】
クロックリカバリＰＬＬは、所定の周波数信号（ライトクロック）で磁気記録媒体等に書き込まれたデータを読み出すための周波数信号（リードクロック）を生成する。
【０００３】
近年、磁気記録媒体又は光ディスク等の記録媒体は高性能化が進む一方、低コスト化が要求される。そのため、記録媒体の周辺部に使用されるＬＳＩにも高性能化及び低コスト化が要求されている。
【０００４】
図１に従来のクロックリカバリＰＬＬを示す。
【０００５】
クロックリカバリＰＬＬ１０は、シンセサイザＰＬＬ１からライトクロックＷＣＬＫと記録媒体から読み出されたリード信号とに基づいて、リードクロックを生成する。
【０００６】
シンセサイザＰＬＬ１は、１／Ｎ分周器２、位相比較器３、チャージポンプ４，ループフィルタ５，ＶＣＯ（電圧制御発振器）６、及び１／Ｍ分周器９で構成される。
【０００７】
基準クロックＣＬＫが１／Ｎ分周器２に供給され１／Ｎ倍（Ｎは整数）に分周されて、位相比較器３に供給される。一方、ＶＣＯ６で生成された信号が、１／Ｍ分周器９に供給され１／Ｍ倍（Ｍは整数）に分周されて、位相比較器３に供給される。位相比較器３においては、１／Ｎ倍に分周された基準クロックＣＬＫと１／Ｍ倍に分周された信号とを比較し、比較した位相差に応じた比較信号をチャージポンプ４に供給する。
【０００８】
図２に、位相比較器３の一の例を示す。
【０００９】
位相比較器３は、８個のナンド回路２０、２１、２２、２３、２４、２５、２６及び２９、インバータ２７、２８及び３１、及びアンド回路３０で構成される。基準クロック（１／Ｎ倍に分周された基準クロック）と比較クロック（１／Ｍ倍に分周されたＶＣＯ６の出力信号）との比較を行い、位相差に応じた比較信号であるＵｐ信号とＤｏｗｎ信号とを出力する。Ｕｐ信号は周波数を高くし、Ｄｏｗｎ信号は周波数を低くする。
【００１０】
チャージポンプ４は、比較信号に基づいた信号をループフィルタ５に供給する。ループフィルタ５は、高周波成分のノイズ等を除去して平滑化した信号をＶＣＯ６に帰還信号として供給する。
【００１１】
図３にチャージポンプ４の一の例を示す。チャージポンプ４は、電流源３１、ＰＭＯＳトランジスタ３２、３３、３７及び３８、及びＮＭＯＳトランジスタ３４、３５及び３６で構成される。位相比較器３からのＵｐ信号とＤｏｗｎ信号によって、チャージポンプ４の出力段を構成するＮＭＯＳトランジスタ３６とＰＭＯＳトランジスタ３７とが制御される。
【００１２】
ＶＣＯ６は、Ｖ−Ｉ変換器（電圧電流変換器）７とＩＣＯ（電流制御発振器）８とで構成される。
【００１３】
図４に、Ｖ−Ｉ変換器７の一の例を示す。Ｖ−Ｉ変換器７は、オペアンプ３９、第１のＮＭＯＳトランジスタ４０、第２のＮＭＯＳトランジスタ４１、及び抵抗４２で構成される。オペアンプ３９の非反転入力に電圧Ｖｉが入力され、第２のトランジスタ４１のドレインから電流Ｉｏが出力される。出力される電流Ｉｏは、抵抗４２の抵抗値をＲとすると、Ｉｏ＝Ｖｉ／Ｒで表される。Ｖ−Ｉ変換器７は、ループフィルタ５から出力された電圧信号を電流信号に変換し，制御電流ＩｃとしてＩＣＯ８に出力する。
【００１４】
図５に、ＩＣＯ８の一の例を示す。ＩＣＯ８は、２個のＰＭＯＳトランジスタ４３及び４４、１個のＮＭＯＳトランジスタ４５、３個のＣＭＯＳトランジスタ４６、４７及び４８、及び３個のインバータ４９、５０及び５１で構成される。３個のＣＭＯＳトランジスタ４６、４７及び４８と３個のインバータ４９、５０及び５１は、リングオシレータを構成する。Ｖ−Ｉ変換器７から出力される制御電流Ｉｃは、３個のＣＭＯＳトランジスタ４６、４７及び４８の電流値を制御して、リングオシレータが発振する信号の周波数を変化させる。
【００１５】
このように、ＶＣＯ６は、ループフィルタ１６からの帰還信号に基づいて発振する信号の周波数を調整し、ライトクロックＷＣＬＫを出力する。
【００１６】
シンセザイザＰＬＬ１は、ライトクロックＷＣＬＫを初期周波数にロックさせ、ロックさせたライトクロックＷＣＬＫをクロックリカバリＰＬＬ１０に供給する。このＰＬＬループを第１のＰＬＬループとする。
【００１７】
クロックリカバリＰＬＬ１０は、位相比較器１２、位相誤差検出器１３、セレクタ１４、チャージポンプ１５、ループフィルタ１６、及びＶＣＯ１７で構成される。位相比較器１２、チャージポンプ１５、ループフィルタ１６、及びＶＣＯ１７の構成は、シンセサイザＰＬＬ１と同じである。
【００１８】
クロックリカバリＰＬＬ１０は、位相比較器１２、セレクタ１４、チャージポンプ１５、ループフィルタ１６、及びＶＣＯ１７で構成される第２のＰＬＬループと、位相誤差検出器１２、セレクタ１４、チャージポンプ１５、ループフィルタ１６、ＶＣＯ１７、及びＡＤＣ（ＡＤ変換器）１１で構成される第３のＰＬＬループとを有する。
【００１９】
第２のＰＬＬループは、シンセサイザＰＬＬ１の第１のＰＬＬループと同じである。第２のＰＬＬループは、タイミングリカバリＰＬＬ１０が出力するリードクロックを、シンセサイザＰＬＬ１が出力するライトクロックＷＣＬＫの初期周波数にロックさせる役割を果たす。タイミングリカバリＰＬＬ１０が出力するリードクロックＲＣＬＫが初期周波数にロックした後は、セレクタ１４により第２のＰＬＬループが第３のＰＬＬループに切り換えられる。
【００２０】
第３のＰＬＬループにおいては、初期周波数にロックしたリードクロックＲＣＬＫに基づいてリード信号の読み出しを開始する。初期周波数に対応するリードクロックＲＣＬＫをサンプリングクロックとして、ＡＤＣ１１は記録媒体からのリード信号をサンプルする。ＡＤＣ１１においてデジタル信号に変換されたリード信号は、位相誤差検出器１３に供給される。位相誤差検出器１３は、初期周波数に対応するリードクロックＲＣＬＫと記録媒体からのリード信号の読み出しタイミングとの間の誤差を検出する。位相誤差検出器１３が出力する位相誤差検出信号は、セレクタ１４、チャージポンプ１５とループフィルタ１６とを介してＶＣＯ１７に供給される。ＶＣＯ１７は、シンセサイザＰＬＬ１のＶＣＯ６と同様に、Ｖ−Ｉ変換器１８とＩＣＯ１９とで構成される。ＶＣＯ１７は、位相誤差検出信号に基づいて誤差を調整したリードクロックＲＣＬＫを出力する。リード信号に基づいて調整されたリードクロックＲＣＬＫは、再び、ＡＤＣ１１にサンプリングクロックとして供給され、リード信号がサンプルされる。第３のＰＬＬループでは、リードクロックＲＣＬＫによるリード信号のサンプリングを繰り返して、前に読み出したリード信号に基づいて調整されたリードクロックＲＣＬＫと、記録媒体からリード信号を実際に読み出すときのタイミングとの誤差を検出してリードクロックＲＣＬＫを調整する。そして、実際に読み出されるリード信号に追従するリードクロックＲＣＬＫを生成する。このように、第３のＰＬＬループは、リードクロックＲＣＬＫと記録媒体等からリード信号を実際に読み出すときのタイミングとのずれを調整する役割を果たす。
【００２１】
しかしながら、従来のタイミングリカバリＰＬＬ１０は、タイミングリカバリＰＬＬ１０の出力するリードクロックＲＣＬＫをライトクロックＷＣＬＫの初期周波数にロックさせるために、シンセサイザＰＬＬ１の第１のＰＬＬループとタイミングリカバリＰＬＬ１０の第２のＰＬＬループとを必要とする。そのため、二重にＰＬＬループを構成しなければならず、回路規模が増大する。また、二重にＰＬＬループが初期周波数にロックするまでの時間（ロックアップタイム）を必要とするため、実際のリード動作を開始するまでに非常に時間がかかる。
【００２２】
【課題を解決するための手段及びその作用効果】
上記課題を解決するために、本発明は、信号を読み出す読出信号を生成する信号生成回路において、前記信号を読み出すときの位相誤差を検出し誤差信号を出力する位相誤差検出器と、基準信号に基づいて前記誤差信号を所定の形式の信号に変換する変換器と、前記所定の形式の信号に基づいて読出信号を生成する制御発振器とを備えることを特徴とする信号生成回路を提供する。
【００２３】
また、本発明は、第１の周波数信号を生成する第１の信号生成ユニットと、第２の周波数信号を生成する第２の信号生成ユニットとを備えた信号生成システムにおいて、前記第１の信号生成ユニットは制御信号に基づいて第１の周波数信号を生成し、前記第２の信号生成ユニットは前記制御信号に基づいて第２の周波数信号を生成することを特徴とする信号生成システムを提供する。
【００２４】
本発明に係る信号生成回路又は信号生成システムによれば、ライトクロックを生成する信号生成回路の制御発振器を制御する制御信号を基準信号としてリードクロックを生成する信号生成回路に供給する。そのため、リードクロックを生成する信号生成回路においては、基準信号、即ち初期周波数にロックしたときに制御発振器を制御する信号を自己回路内で生成する必要がなく、供給された基準信号に信号を読み出すときのタイミング誤差を付加して制御発振器に供給することができる。そして、リードクロックを生成する信号生成回路の制御発振器は信号を読み出すときの誤差を調整したリードクロックを生成する。このように、本発明に係る信号生成回路又は信号生成システムによれば、リードクロックを初期周波数にロックさせるための手段、及びリードクロックが初期周波数にロックするまでの時間（ロックアップタイム）が不要となり、回路規模が縮小され、また、信号読み出し時間が短縮される。
【００２５】
【発明の実施の形態】
［第１実施例］
図６、図７及び図８は、本発明の第１実施例を示す。
【００２６】
図６におけるタイミングリカバリＰＬＬは、出力するリードクロックをライトクロックの初期周波数にロックさせるためのＰＬＬループを有していない。即ち、タイミングリカバリＰＬＬのＩＣＯは、シンセサイザＰＬＬのＩＣＯを制御する信号とリード信号の位相誤差とに基づいて制御される。
【００２７】
本発明の第１実施例であるタイミングリカバリＰＬＬ６１は、位相誤差検出器６３、デジタルフィルタ６４、ＩＤＡＣ（電流型ＤＡ変換器）６５、及びＩＣＯ６６で構成される。タイミングリカバリＰＬＬ６１の入力前段には、ＡＤＣ６２が配置される。
【００２８】
シンセサイザＰＬＬ５２は、１／Ｎ分周器５３、位相比較器５４、チャージポンプ５５，ループフィルタ５６，ＶＣＯ５７、及び１／Ｍ分周器６０で構成される。また、ＶＣＯ５７は、Ｖ−Ｉ変換器５８とＩＣＯ５９とで構成される。シンセザイザＰＬＬ５２の構成及び機能は、図１で示すシンセサイザＰＬＬ１と同じである。また、シンセサイザＰＬＬ５２を構成する位相比較器５４、チャージポンプ５５、Ｖ−Ｉ変換器５８及びＩＣＯ５９も、それぞれ図２で示す位相比較器、図３で示すチャージポンプ、図４で示すＶ−Ｉ変換器、及び図５で示すＩＣＯなどの例で示される。
【００２９】
シンセサイザＰＬＬ５２は、第１のＰＬＬループを構成し、初期周波数にロックしたライトクロックＷＣＬＫを出力する。Ｖ−Ｉ変換器５８は、ロック状態にあるときのＩＣＯ５９を制御する制御電流ＩｃをＩＤＡＣ６５に供給する。
【００３０】
ＡＤＣ６２は、リードクロックＲＣＬＫをサンプルクロックとして、記録媒体等からのリード信号をサンプルする。ＡＤＣ６２でサンプルされデジタル信号に変換されたリード信号は、位相誤差検出器６３に供給される。位相誤差検出器６３は、リードクロックＲＣＬＫと実際のリード信号の読み出しタイミングとの間の位相誤差を検出する。位相誤差検出器６３から出力される位相誤差検出信号はデジタルフィルタ６４を介してＩＤＡＣ６５に供給される。ＩＤＡＣ６５は、シンセサイザＰＬＬ５２がロック状態にあるときの制御電流Ｉｃを基準電流として、デジタル信号である位相誤差検出信号をアナログ信号に変換する。ＩＣＯ６６は、アナログ変換された位相誤差検出信号に基づいて周波数を変化させ、リードクロックＲＣＬＫを出力する。リードクロックＲＣＬＫは、再び、タイミングリカバリＰＬＬ６１の前段に配置されたＡＤＣ６２に供給される。そして、ＡＤＣ６２は、実際に記録媒体等から読み出されたリード信号に基づいて調整されたリードクロックで、リード信号をサンプルする。このように、タイミングリカバリＰＬＬ６１は、リードクロックＲＣＬＫとリード信号の読み出しタイミングとの間の位相誤差とシンセサイザＰＬＬ５２から供給される基準電流Ｉｃとに基づいて、リード信号に追従するようにリードクロックＲＣＬＫを生成する。
【００３１】
図７（ａ）は、シンセサイザＰＬＬのＩＣＯの電流周波数特性例、即ち、ＩＣＯに供給される制御電流とＩＣＯが発振する信号の周波数との関係例を示す。
【００３２】
図７（ａ）において、ＩはＶ−Ｉ変換器から出力されてＩＣＯに供給される制御電流を示し、ｆはＩＣＯが発振する信号の周波数を示す。また、Ｉｓｙｎは、シンセサイザＰＬＬがロック状態となったときにＩＣＯに供給される制御電流を示し（Ｉｓｙｎを基準電流とする）、ｆｓｙｎはシンセサイザＰＬＬがロック状態となったときに発振する周波数を示す（ｆｓｙｎを初期周波数とする）。
【００３３】
図７（ｂ）は、タイミングリカバリＰＬＬのＩＣＯの電流周波数特性例、即ち、ＩＣＯに供給される制御電流とＩＣＯが発振する信号の周波数との関係例を示す。
【００３４】
図７（ｂ）において、ＩはＩＤＡＣからＩＣＯに供給される制御電流を示し、ｆはＩＣＯが発振する信号の周波数を示す。また、Ｉｓｙｎは、図７（ａ）で示す基準電流であり、ｆｓｙｎは、図７（ａ）で示す初期周波数である。
【００３５】
例えば、リードクロックをライトクロックを基準として−２０％〜＋２０％の範囲内で変化させて、実際のリード信号に追従させるリードクロックを生成する場合を想定する。係る場合は、タイミングリカバリＰＬＬのＩＤＡＣにおいて、基準電流の−２０％〜＋２０％の範囲内でＩＤＡＣの出力電流を制御できるように設定する。シンセサイザＰＬＬのＩＣＯとタイミングリカバリＰＬＬのＩＣＯとは同じ構成であり、また同じプロセスで生成されている。そのため、ＩＤＡＣの出力電流、即ちタイミングリカバリＰＬＬのＩＣＯを制御する制御電流を、基準電流の−２０％〜＋２０％の範囲内で変化させるようにすれば、タイミングリカバリＰＬＬのＩＣＯは初期周波数の−２０％〜＋２０％の範囲内の周波数信号を発振する。
【００３６】
このように、タイミングリカバリＰＬＬのＩＤＡＣに基準電流を供給することで、タイミングリカバリＰＬＬのＩＣＯが発振する周波数を、初期周波数を基準とする所定の幅で変化させることができる。
【００３７】
図８に、タイミングリカバリＰＬＬ６１のＩＤＡＣ６５の一の例を示す。
【００３８】
図８において、ＩＤＡＣ６５は、ＰＭＯＳトランジスタ６７、６８及び６９、及びＮＭＯＳトランジスタ７０、７１、７２、７３−１〜７３−ｎ，及び７４−１〜７４−ｎで構成される。
【００３９】
ＩＤＡＣ６５は、ｎビット構成のＤＡＣ（ＤＡ変換器）であり、カレントミラー回路で構成される複数の電流源から構成される。入力ディジタル信号Ｄ０、Ｄ１・・・Ｄｎに基づいて電流源を切り換えて、入力ディジタル信号に対応するアナログ信号を出力する。即ち、入力ディジタル信号Ｄ０ Ｄｎは、ＮＭＯＳトランジスタ７４−１〜７４−ｎに供給される。ＮＭＯＳトランジスタ７４−１〜７４−ｎはスイッチ動作を行い入力ディジタル信号に応じた電流源、即ちカレントミラー回路（ＮＭＯＳトランジスタ７３−１〜７３−ｎの内の何れかのＮＭＯＳトランジスタと、ＮＭＯＳトランジスタ７２とで構成されるカレントミラー回路）を選択する。そして、選択されたカレントミラー回路から電流が流れ、出力端子Ｉｏｕｔからアナログ信号が出力される。
【００４０】
カレントミラー回路は、ＮＭＯＳトランジスタ７３−１〜７３−ｎのチャネル幅Ｗとチャネル長Ｌの比Ｗ／Ｌなどのトランジスタサイズ比により、重み付けされている。ＮＭＯＳトランジスタ７３−１〜７３−ｎの上部に記載されている数字２n 、２、４・・・２n が重み付けを表している。
【００４１】
ＩＤＡＣ６５において、ＰＭＯＳトランジスタ６７、６８及び６９、及びＮＭＯＳトランジスタ７０及び７１で構成される前段部は、初期周波数を中心としてリードクロックの周波数をどの範囲で変化させるかを決定する。上述した例のように、初期周波数の−２０％〜＋２０％の範囲内の周波数信号をＩＣＯから発振させる場合には、ＰＭＯＳトランジスタ６７、６８及び６９のトランジスタのサイズ比を１：０．８：０．２に設定し、ＮＭＯＳトランジスタ７０及び７１のトランジスタサイズ比を１：１に設定する。係る設定により、ＩＤＡＣ６５の前段部は、シンセサイザＰＬＬ５２から供給される基準電流に基づいて、初期周波数の−２０％〜＋２０％の範囲内の周波数信号を発振するようにＩＣＯ６６を制御する。
【００４２】
［第２実施例］
図９は、本発明の第２実施例を示す。
【００４３】
本発明の第２実施例において、本発明の第１実施例と異なる点は、ＩＣＯ（電流制御発振器）がＶＣＯ（電圧制御発振器）となり、ＩＤＡＣ（電流型ＤＡ変換器）がＶＤＡＣ（電圧型ＤＡ変換器）となっている点である。その他の点は変わらない。本発明の第２実施例においては、ＶＣＯを使用しているため、Ｖ−Ｉ変換器が不要となる。
【００４４】
図９においても、タイミングリカバリＰＬＬは、出力するリードクロックを初期周波数にロックさせるためのＰＬＬループを有していない。即ち、タイミングリカバリＰＬＬのＩＣＯは、シンセサイザＰＬＬのＩＣＯを制御する信号とリード信号の位相誤差とに基づいて制御される。
【００４５】
シンセサイザＰＬＬ７５は、第１のＰＬＬループを構成し、初期周波数にロックしたライトクロックＷＣＬＫを出力する。ループフィルタ７９は、ロック状態にあるときのＶＣＯ８０を制御する制御電圧Ｖｃを基準電圧としてＶＤＡＣ８６に供給する。ＶＤＡＣ８６は、基準電圧Ｖｃを基準として、デジタル信号である位相誤差検出信号をアナログ信号に変換する。ＶＣＯ８７は、アナログ変換された位相誤差検出信号に基づいて周波数を変化させ、リードクロックＲＣＬＫを出力する。リードクロックＲＣＬＫは、再び、タイミングリカバリＰＬＬ８２の前段に配置されたＡＤＣ８３に供給される。そして、ＡＤＣ８３においては、実際に記録媒体等から読み出されたリード信号によって調整されたリードクロックで、リード信号がサンプルされる。このように、タイミングリカバリＰＬＬ６１は、本発明の第１実施例と同様に、リードクロックＲＣＬＫとリード信号の読み出しタイミングとの間の位相誤差を検出することにより、リード信号に追従するようにリードクロックＲＣＬＫを生成する。
【００４６】
図１０に、ＶＣＯ８０（８７）の一の例を示す。ＶＣＯ８０（８７）は、オペアンプ８８、３個のＮＭＯＳトランジスタ８９、９０及び９４、２個のＰＭＯＳトランジスタ９２及び９３、抵抗９１、３個のＣＭＯＳトランジスタ９５、９６及び９７、及び３個のインバータ９８、９９及び１００で構成される。３個のＣＭＯＳトランジスタ９５、９６及び９７と３個のインバータ９８、９９及び１００は、リングオシレータを構成する。ループフィルタ７９から出力される制御電圧Ｖｃは、３個のＣＭＯＳトランジスタ９５、９６及び９７の抵抗値を制御して、リングオシレータが発振する信号の周波数を変化させ、調整する。
【００４７】
このように、ＶＣＯ８０は、ループフィルタ７９からの帰還信号に基づいて発振する信号の周波数を調整し、ライトクロックＷＣＬＫを生成する。
【００４８】
図１１に、タイミングリカバリＰＬＬ８２のＶＤＡＣ８６の一の例を示す。
【００４９】
図１１において、ＶＤＡＣ８６は、オペアンプ１０１、抵抗列１０２、１０３及び１０４、及びスイッチ群１０５で構成される。
【００５０】
ＶＤＡＣ８６は、ｎビット構成のＤＡ変換器であり、入力ディジタル信号Ｄ０、Ｄ１・・・Ｄｎに基づいてスイッチを制御し、入力ディジタル信号に対応するアナログ信号を出力する。
【００５１】
ＶＤＡＣ８６において、オペアンプの利得は、初期周波数を中心としてリードクロックの周波数をどの範囲で変化させるかを決定する。上述した例のように、初期周波数の−２０％〜＋２０％の範囲内の周波数信号をＶＣＯ８７から発振させる場合には、オペアンプ８６の利得を１．２倍に設定する。係る設定により、ＶＣＯ８７は、シンセサイザＰＬＬ７５から供給される基準電流に基づいて、初期周波数の−２０％〜＋２０％の範囲内の周波数信号を発振する。
［第３実施例］
図１２は、本発明の第３実施例を示す。
【００５２】
本発明の第３実施例において、本発明の第１実施例と異なる点は、シンセサイザＰＬＬのＶＣＯ内に補正用ＩＤＡＣを設けている点である。
【００５３】
シンセサイザＰＬＬは、ロック状態時においては設計時に設定した所定のライトクロックを発振する。しかしながら、製造過程のバラツキにより、所定のライトクロックを発振することができない場合がある。そのため、タイミングリカバリＰＬＬにおいては、リードクロックをリード信号に引き込むのに時間を要したり、また、誤差が大きい場合にはリードクロックをリード信号に引き込めない事態も生じ得る。
【００５４】
そのため、ＩＣＯを制御する制御電流を補正するための補正用ＩＤＡＣ１１３を、シンセサイザＰＬＬ１０６のＶ−Ｉ変換器１１２とＩＣＯ１１４との間に挿入する。補正用ＩＤＡＣ１１３は、例えば図示しないコントローラによって制御され、製造バラツキ等による誤差を修正した制御電流ＩｃをＩＣＯ１１４に供給する。係る誤差修正により、シンセサイザＰＬＬ１０６は所望するライトクロックＷＣＬＫを生成することができる。タイミングリカバリＰＬＬ１１６のＩＤＡＣ１２０には、所望するライトクロックが発振されるときの制御電流Ｉｃが供給され、タイミングリカバリＰＬＬ１１６においてはリード信号に追従したリードクロックを生成することができる。
【００５５】
なお、本発明の第３実施例におけるタイミングリカバリＰＬＬ１０６も、出力するリードクロックＲＣＬＫを初期周波数にロックさせるためのＰＬＬループを有していないことはいうまでもない。
［第４実施例］
図１３は、本発明の第４実施例を示す。
【００５６】
本発明の第４実施例においては、本発明の第２実施例に対して、本発明の第３実施例と同様に、シンセサイザＰＬＬのＶＣＯ内に補正用ＶＤＡＣを設けている。 シンセサイザＰＬＬ１２２において、ＶＣＯを制御する制御電圧を補正するための補正用ＶＤＡＣ１２７を、ループフィルタ１２６とＶＣＯ１２８との間に挿入する。なお、補正用ＶＤＡＣを設けた理由及びその機能は本発明の第３実施例と同じである。
【００５７】
また、本発明の第４実施例におけるタイミングリカバリＰＬＬ１２２も、出力するリードクロックＲＣＬＫを初期周波数にロックさせるためのＰＬＬループを有していないことはいうまでもない。
［第５実施例］
図１４は、本発明の第５実施例を示す。
【００５８】
本発明の第３実施例において、本発明の第１実施例と異なる点は、タイミングリカバリＰＬＬのＩＤＡＣが、ＬＰＦ（ローパスフィルタ）付ＩＤＡＣとなっている点である。
【００５９】
ＩＤＡＣにおいては、入力データの変化時に出力電流にグリッチ（ノイズ）が発生する場合がある。このグリッチがＩＣＯに供給されるとＩＣＯはグリッチに従った高周波数の信号を出力する。そのため、タイミングリカバリＰＬＬのロック状態からはずれてしまい、所定の周波数に収束できなくなる事態も生じ得る。
【００６０】
そのため、ＩＤＡＣをＬＰＦ付ＩＤＡＣ１４９に置き換える。ＬＰＦ付ＩＤＡＣ１４９は、出力電流をなまらせる働きを有する。ＬＰＦ付ＩＤＡＣ１４９は、グリッチが発生した出力電流をなまらせることにより、高周波数信号によるタイミングリカバリＰＬＬの不安定性を抑えることができる。
【００６１】
なお、本発明の第４実施例におけるタイミングリカバリＰＬＬ１４５も、出力するリードクロックＲＣＬＫを初期周波数にロックさせるためのＰＬＬループを有していないことはいうまでもない。
【００６２】
図１５に、タイミングリカバリＰＬＬ１４５のＬＰＦ付ＩＤＡＣ１４９の一の例を示す。
【００６３】
図１５において、ＬＰＦ付ＩＤＡＣ１４９は、図８に示すＩＤＡＣとほぼ同じ構成を備えるともに、電流出力部にＰＭＯＳトランジスタ１５９及び１６２、抵抗１６０、コンデンサ１６１、及びＮＭＯＳトランジスタ１６３及び１６４で構成されるＬＰＦを備える。
【００６４】
出力電流をなまらせる機能を有するＬＰＦ以外の機能は、図８に示すＩＤＡＣと同じである。
［第６実施例］
図１６は、本発明の第６実施例を示す。
【００６５】
本発明の第６実施例においては、本発明の第２実施例に対して、本発明の第５実施例と同様に、ＶＤＡＣの出力にＬＰＦ機能を付加している。
【００６６】
タイミングリカバリＰＬＬ１６６において、ＬＰＦ１７１をＶＤＡＣ１７０とＶＣＯ１７２との間に挿入する。なお、ＬＰＦ１７１を挿入した理由及びその機能は本発明の第５実施例と同じである。
【００６７】
また、本発明の第６実施例におけるタイミングリカバリＰＬＬ１６６も、出力するリードクロックＲＣＬＫを初期周波数にロックさせるためのＰＬＬループを有していないことはいうまでもない。
［第７実施例］
図１７は、本発明の第７実施例を示す。
【００６８】
本発明の第７実施例においては、本発明の第３実施例と本発明の第５実施例とを組み合わせたものである。
【００６９】
シンセサイザＰＬＬ１７２において、ＩＣＯを制御する制御電流を補正するための補正用ＩＤＡＣ１８０を、ループフィルタ１７７とＩＣＯ１８１との間に挿入する。なお、補正用ＩＤＡＣ１８０を使用する理由及びその機能は本発明の第３実施例と同じである。
【００７０】
タイミングリカバリＰＬＬ１８３において、ＬＰＦ付ＩＤＡＣ１８７を使用する。なお、ＬＰＦ付ＩＤＡＣ１８７を使用する理由及びその機能は本発明の第５実施例と同じである。
【００７１】
また、本発明の第７実施例におけるタイミングリカバリＰＬＬ１８３が、出力するリードクロックＲＣＬＫを初期周波数にロックさせるためのＰＬＬループを有していないことはいうまでもない。
【００７２】
以上の説明に関して更に以下の項を開示する。
（付記１）信号を読み出す読出信号を生成する信号生成回路において、前記信号を読み出すときの位相誤差を検出し誤差信号を出力する位相誤差検出器と、基準信号に基づいて前記誤差信号を所定の形式の信号に変換する変換器と、前記所定の形式の信号に基づいて読出信号を生成する制御発振器とを備えることを特徴とする信号生成回路（請求項１）。
（付記２）前記基準信号は、他の制御発振器を制御する制御信号であることを特徴とする（１）に記載の信号生成回路。
（付記３）前記変換器は、ＤＡ変換器又はローパスフィルタ機能を有するＤＡ変換器であることを特徴とする（１）又は（２）に記載の信号生成回路。
（付記４）前記変換器は、前記制御発振器が生成する周波数信号の変化範囲を決定する手段を有することを特徴とする（１）（２）又は（３）に記載の信号生成回路。
（付記５）信号を読み出す読出信号を生成する信号生成回路において、制御信号に基づいて所定の周波数信号を生成する第１の制御発振器と、信号を読み出すタイミングと前記所定の周波数信号又は前記読出信号との位相誤差を検出する位相誤差検出器と、前記制御信号に基づいて前記誤差信号を所定の形式の信号に変換する変換器と、前記所定の形式の信号に基づいて読出信号を生成する第２の制御発振器とを備えることを特徴とする信号生成回路（請求項２）。
（付記６）前記変換器は、ＤＡ変換器又はローパスフィルタ機能を有するＤＡ変換器であることを特徴とする（５）に記載の信号生成回路。
（付記７）前記制御信号は、該制御信号を補正するための補正用変換器を介して前記第１の制御発振器に供給されることを特徴とする（５）又は（６）に記載の信号生成回路。
（付記８）前記変換器は、前記第２の制御発振器が生成する周波数信号の変化範囲を決定する手段を有することを特徴とする（５）（６）又は（７）に記載の信号生成回路。
（付記９）記録媒体に記録された信号を読み出す読出信号を生成するタイミングリカバリＰＬＬにおいて、前記読出信号と記録媒体から信号を読み出すタイミングとの位相誤差を検出し誤差信号を出力する位相誤差検出器と、所定の周波数信号を生成する第１の制御発振器を制御する制御信号に基づいて前記誤差信号をアナログ信号に変換するＤＡ変換器と、前記アナログ信号に基づいて読出信号を生成する第２の制御発振器とを備えることを特徴とするタイミングリカバリＰＬＬ（請求項３）。
（付記１０）前記ＤＡ変換器は、ローパスフィルタ機能を有するＤＡ変換器であることを特徴とする（９）に記載の信号生成回路。
（付記１１）前記制御信号は、該制御信号を補正するための補正用変換器を介して前記第１の制御発振器に供給されることを特徴とする（９）又は（１０）に記載の信号生成回路。
（付記１２）前記ＤＡ変換器は、前記第２の制御発振器が生成する周波数信号の変化範囲を決定する手段を有することを特徴とする（９）（１０）又は（１１）に記載の信号生成回路。
（付記１３）第１の制御発振器を有し、所定の周波数信号を生成する第１のＰＬＬと、前記制御発振器を制御する信号に基づいて信号の読み出しタイミングの位相誤差をアナログ信号に変換するＤＡ変換器と、該アナログ信号に基づいて周波数信号を生成する第２の制御発振器とを備える第２のＰＬＬとを備えることを特徴とする信号生成システム（請求項４）。
（付記１４）前記ＤＡ変換器は、ローパスフィルタ機能を有するＤＡ変換器であることを特徴とする（１３）に記載の信号生成システム。
（付記１５）前記制御信号は、該制御信号を補正するための補正用変換器を介して前記第１の制御発振器に供給されることを特徴とする（１３）又は（１４）に記載の信号生成システム。
（付記１６）前記ＤＡ変換器は、前記第２の制御発振器が生成する周波数信号の変化範囲を決定する手段を有することを特徴とする（１３）（１４）又は（１５）に記載の信号生成システム。
（付記１７）前記制御信号は、前記第１のＰＬＬがロックしたときに出力される信号であることを特徴とする（１３）（１４）（１５）又は（１６）に記載の信号生成システム。
（付記１８）第１の制御発振器を有し、ライトクロックを生成する第１のＰＬＬと、第２の制御発振器を有し、リードクロックを生成する第２のＰＬＬとを備えたタイミング信号生成システムにおいて、前記第２のＰＬＬは、ロック状態時に前記第１の制御発振器を制御する信号に基づいて信号の読み出しタイミングの位相誤差をアナログ信号に変換し、該アナログ信号を前記第２の制御発振器に供給するＤＡ変換ユニットを有することを特徴とする信号生成システム（請求項５）。
（付記１９）前記ＤＡユニットは、ローパスフィルタ機能を有するＤＡ変換器であることを特徴とする（１８）に記載の信号生成システム。
（付記２０）前記制御信号は、該制御信号を補正するための補正用変換器を介して前記第１の制御発振器に供給されることを特徴とする（１８）又は（１９）に記載の信号生成システム。
（付記２１）前記ＤＡ変換器は、前記第２の制御発振器が生成する周波数信号の変化範囲を決定する手段を有することを特徴とする（１８）（１９）又は（２０）に記載の信号生成システム。
（付記２２）第１の周波数信号を生成する第１の信号生成ユニットと、第２の周波数信号を生成する第２の信号生成ユニットとを備えた信号生成システムにおいて、前記第１の信号生成ユニットは制御信号に基づいて第１の周波数信号を生成し、前記第２の信号生成ユニットは前記制御信号に基づいて第２の周波数信号を生成することを特徴とする信号生成システム（請求項６）。
（付記２３）前記第１の信号生成ユニットはシンセサイザＰＬＬであり、ロック状態時における制御信号を前記第２の信号生成ユニットに供給することを特徴とする（２２）に記載の信号生成システム。
（付記２４）前記信号をサンプルするＡＤ変換ユニットを備えることを特徴とする（２２）又は（２３）に記載の信号生成システム。
（付記２５）読出信号に基づいて信号を読み出し、前記読出信号と信号を読み出すタイミングとの位相誤差を検出し、基準信号に基づいて前記検出された位相誤差を所定の形式の信号に変換し、前記所定の形式の信号に基づいて信号を読み出す読出信号を生成することを特徴とする信号生成方法（請求項７）。
（付記２６）制御信号に基づいて所定の周波数信号を生成し、読出信号に基づいて記録媒体から信号を読み出し、前記所定の周波数信号又は前記読出信号と信号の読み出しタイミングとの位相誤差を検出し、前記制御信号と前記位相誤差とに基づいて前記読出信号を生成することを特徴とする信号生成方法（請求項８）。
【００７３】
【発明の効果】
本発明によれば、ライトクロックを生成する信号生成回路の制御発振器を制御する制御信号を基準信号としてリードクロックを生成する信号生成回路に供給する。そのため、リードクロックを生成する信号生成回路においては、基準信号、即ち初期周波数にロックしたときに制御発振器を制御する信号を自己回路内で生成する必要がなく、供給された基準信号に信号を読み出すときのタイミング誤差を付加して制御発振器に供給することができる。そして、リードクロックを生成する信号生成回路の制御発振器は信号を読み出すときの誤差を調整したリードクロックを生成する。このように、本発明に係る信号生成回路又は信号生成システムによれば、リードクロックを初期周波数にロックさせるための手段、及びリードクロックが初期周波数にロックするまでの時間（ロックアップタイム）が不要となり、回路規模が縮小され、また、信号読み出し時間が短縮される。
【００７４】
特に、本発明においては、シンセサイザＰＬＬのロック状態時にＶＣＯを制御する制御信号をタイミングリカバリＰＬＬに供給するのが有効である。即ち、初期周波数にロックしたときにＶＣＯを制御する制御信号をタイミングリカバリＰＬＬのＩＤＡＣ又はＶＤＡＣに供給するのが有効である。ＩＤＡＣ又はＶＤＡＣでは、制御信号を基準信号として、この基準信号に信号を読み出すタイミングの位相誤差を付加した信号を生成し、ＶＣＯに供給する。ＶＣＯは、ＩＤＡＣ又はＶＤＡＣが出力する信号に基づいて、実際に信号を読み出すときの位相誤差を修正したリードクロックを生成する。このように、本発明においては、タイミングリカバリＰＬＬにおいて、リードクロックを初期周波数にロックさせるためのＰＬＬループが不要となり、回路規模が縮小され、また信号を読み出すまでの時間が大幅に短縮される。
【図面の簡単な説明】
【図１】従来のタイミングリカバリＰＬＬを示す図である。
【図２】位相比較器の一の例を示す図である。
【図３】チャージポンプの一の例を示す図である。
【図４】Ｖ−Ｉ変換器の一の例を示す図である。
【図５】ＩＣＯの一の例を示す図である。
【図６】本発明の第１実施例（１）を示す図である。
【図７】本発明の第１実施例（２）を示す図である。
【図８】ＩＤＡＣの一の例を示す図である。
【図９】本発明の第２実施例を示す図である。
【図１０】ＶＣＯの一の例を示す図である。
【図１１】ＶＤＡＣの一の例を示す図である。
【図１２】本発明の第３実施例を示す図である。
【図１３】本発明の第４実施例を示す図である。
【図１４】本発明の第５実施例を示す図である。
【図１５】ＬＰＦ付ＩＤＡＣの一の例を示す図である。
【図１６】本発明の第６実施例を示す図である。
【図１７】本発明の第７実施例を示す図である。
【符号の説明】
５２，７５，１０６，１２２，１３６，１６５，１７３ シンセサイザＰＬＬ
５３，７６，１０７，１２３，１３７，１６６，１７４ １／Ｎ分周器
５４，７７，１０８，１２４，１３８，１６７，１７５ 位相比較器
５５，７８，１０９，１２５，１３９，１６８，１７６ チャージポンプ
５６，７９，１１０，１２６，１４０，１６９，１７７ ループフィルタ
５７，８０，１１１，１２８，１４１，１７０，１７８ ＶＣＯ
５８，１１２，１４２，１７９ Ｖ−Ｉ変換器
１１３，１２７，１８０ 補正用ＩＤＡＣ又は補正用ＶＤＡＣ
５９，１１４，１４３，１８１ ＩＣＯ
６０，８１，１１５，１２９，１４４，１７１，１８２ １／Ｍ分周器
６１，８２，１１６，１３０，１４５，１６６，１８３ タイミングリカバリＰＬＬ
６２，８３，１１７，１３１，１４６，１６７，１８４ ＡＤＣ
６３，８４，１１８，１３２，１４７，１６８，１８５ 位相誤差検出器
６４，８５，１１９，１３３，１４８，１６９，１８６ デジタルフィルタ
６５，８６，１２０，１３４，１４９，１７０，１８７ ＩＤＡＣ又はＶＤＡＣ１７１ ＬＰＦ
６６，８７，１２１，１３５，１５０，１７２，１８８ ＶＣＯ
【発明の属する技術分野】
本発明は、磁気記録媒体又は光ディスク等の記録媒体から読み出したリード信号に基づいて、磁気記録媒体等から信号を読み出すためのリードクロックを再生するクロックリカバリＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）に関する。
【０００２】
【従来の技術】
クロックリカバリＰＬＬは、所定の周波数信号（ライトクロック）で磁気記録媒体等に書き込まれたデータを読み出すための周波数信号（リードクロック）を生成する。
【０００３】
近年、磁気記録媒体又は光ディスク等の記録媒体は高性能化が進む一方、低コスト化が要求される。そのため、記録媒体の周辺部に使用されるＬＳＩにも高性能化及び低コスト化が要求されている。
【０００４】
図１に従来のクロックリカバリＰＬＬを示す。
【０００５】
クロックリカバリＰＬＬ１０は、シンセサイザＰＬＬ１からライトクロックＷＣＬＫと記録媒体から読み出されたリード信号とに基づいて、リードクロックを生成する。
【０００６】
シンセサイザＰＬＬ１は、１／Ｎ分周器２、位相比較器３、チャージポンプ４，ループフィルタ５，ＶＣＯ（電圧制御発振器）６、及び１／Ｍ分周器９で構成される。
【０００７】
基準クロックＣＬＫが１／Ｎ分周器２に供給され１／Ｎ倍（Ｎは整数）に分周されて、位相比較器３に供給される。一方、ＶＣＯ６で生成された信号が、１／Ｍ分周器９に供給され１／Ｍ倍（Ｍは整数）に分周されて、位相比較器３に供給される。位相比較器３においては、１／Ｎ倍に分周された基準クロックＣＬＫと１／Ｍ倍に分周された信号とを比較し、比較した位相差に応じた比較信号をチャージポンプ４に供給する。
【０００８】
図２に、位相比較器３の一の例を示す。
【０００９】
位相比較器３は、８個のナンド回路２０、２１、２２、２３、２４、２５、２６及び２９、インバータ２７、２８及び３１、及びアンド回路３０で構成される。基準クロック（１／Ｎ倍に分周された基準クロック）と比較クロック（１／Ｍ倍に分周されたＶＣＯ６の出力信号）との比較を行い、位相差に応じた比較信号であるＵｐ信号とＤｏｗｎ信号とを出力する。Ｕｐ信号は周波数を高くし、Ｄｏｗｎ信号は周波数を低くする。
【００１０】
チャージポンプ４は、比較信号に基づいた信号をループフィルタ５に供給する。ループフィルタ５は、高周波成分のノイズ等を除去して平滑化した信号をＶＣＯ６に帰還信号として供給する。
【００１１】
図３にチャージポンプ４の一の例を示す。チャージポンプ４は、電流源３１、ＰＭＯＳトランジスタ３２、３３、３７及び３８、及びＮＭＯＳトランジスタ３４、３５及び３６で構成される。位相比較器３からのＵｐ信号とＤｏｗｎ信号によって、チャージポンプ４の出力段を構成するＮＭＯＳトランジスタ３６とＰＭＯＳトランジスタ３７とが制御される。
【００１２】
ＶＣＯ６は、Ｖ−Ｉ変換器（電圧電流変換器）７とＩＣＯ（電流制御発振器）８とで構成される。
【００１３】
図４に、Ｖ−Ｉ変換器７の一の例を示す。Ｖ−Ｉ変換器７は、オペアンプ３９、第１のＮＭＯＳトランジスタ４０、第２のＮＭＯＳトランジスタ４１、及び抵抗４２で構成される。オペアンプ３９の非反転入力に電圧Ｖｉが入力され、第２のトランジスタ４１のドレインから電流Ｉｏが出力される。出力される電流Ｉｏは、抵抗４２の抵抗値をＲとすると、Ｉｏ＝Ｖｉ／Ｒで表される。Ｖ−Ｉ変換器７は、ループフィルタ５から出力された電圧信号を電流信号に変換し，制御電流ＩｃとしてＩＣＯ８に出力する。
【００１４】
図５に、ＩＣＯ８の一の例を示す。ＩＣＯ８は、２個のＰＭＯＳトランジスタ４３及び４４、１個のＮＭＯＳトランジスタ４５、３個のＣＭＯＳトランジスタ４６、４７及び４８、及び３個のインバータ４９、５０及び５１で構成される。３個のＣＭＯＳトランジスタ４６、４７及び４８と３個のインバータ４９、５０及び５１は、リングオシレータを構成する。Ｖ−Ｉ変換器７から出力される制御電流Ｉｃは、３個のＣＭＯＳトランジスタ４６、４７及び４８の電流値を制御して、リングオシレータが発振する信号の周波数を変化させる。
【００１５】
このように、ＶＣＯ６は、ループフィルタ１６からの帰還信号に基づいて発振する信号の周波数を調整し、ライトクロックＷＣＬＫを出力する。
【００１６】
シンセザイザＰＬＬ１は、ライトクロックＷＣＬＫを初期周波数にロックさせ、ロックさせたライトクロックＷＣＬＫをクロックリカバリＰＬＬ１０に供給する。このＰＬＬループを第１のＰＬＬループとする。
【００１７】
クロックリカバリＰＬＬ１０は、位相比較器１２、位相誤差検出器１３、セレクタ１４、チャージポンプ１５、ループフィルタ１６、及びＶＣＯ１７で構成される。位相比較器１２、チャージポンプ１５、ループフィルタ１６、及びＶＣＯ１７の構成は、シンセサイザＰＬＬ１と同じである。
【００１８】
クロックリカバリＰＬＬ１０は、位相比較器１２、セレクタ１４、チャージポンプ１５、ループフィルタ１６、及びＶＣＯ１７で構成される第２のＰＬＬループと、位相誤差検出器１２、セレクタ１４、チャージポンプ１５、ループフィルタ１６、ＶＣＯ１７、及びＡＤＣ（ＡＤ変換器）１１で構成される第３のＰＬＬループとを有する。
【００１９】
第２のＰＬＬループは、シンセサイザＰＬＬ１の第１のＰＬＬループと同じである。第２のＰＬＬループは、タイミングリカバリＰＬＬ１０が出力するリードクロックを、シンセサイザＰＬＬ１が出力するライトクロックＷＣＬＫの初期周波数にロックさせる役割を果たす。タイミングリカバリＰＬＬ１０が出力するリードクロックＲＣＬＫが初期周波数にロックした後は、セレクタ１４により第２のＰＬＬループが第３のＰＬＬループに切り換えられる。
【００２０】
第３のＰＬＬループにおいては、初期周波数にロックしたリードクロックＲＣＬＫに基づいてリード信号の読み出しを開始する。初期周波数に対応するリードクロックＲＣＬＫをサンプリングクロックとして、ＡＤＣ１１は記録媒体からのリード信号をサンプルする。ＡＤＣ１１においてデジタル信号に変換されたリード信号は、位相誤差検出器１３に供給される。位相誤差検出器１３は、初期周波数に対応するリードクロックＲＣＬＫと記録媒体からのリード信号の読み出しタイミングとの間の誤差を検出する。位相誤差検出器１３が出力する位相誤差検出信号は、セレクタ１４、チャージポンプ１５とループフィルタ１６とを介してＶＣＯ１７に供給される。ＶＣＯ１７は、シンセサイザＰＬＬ１のＶＣＯ６と同様に、Ｖ−Ｉ変換器１８とＩＣＯ１９とで構成される。ＶＣＯ１７は、位相誤差検出信号に基づいて誤差を調整したリードクロックＲＣＬＫを出力する。リード信号に基づいて調整されたリードクロックＲＣＬＫは、再び、ＡＤＣ１１にサンプリングクロックとして供給され、リード信号がサンプルされる。第３のＰＬＬループでは、リードクロックＲＣＬＫによるリード信号のサンプリングを繰り返して、前に読み出したリード信号に基づいて調整されたリードクロックＲＣＬＫと、記録媒体からリード信号を実際に読み出すときのタイミングとの誤差を検出してリードクロックＲＣＬＫを調整する。そして、実際に読み出されるリード信号に追従するリードクロックＲＣＬＫを生成する。このように、第３のＰＬＬループは、リードクロックＲＣＬＫと記録媒体等からリード信号を実際に読み出すときのタイミングとのずれを調整する役割を果たす。
【００２１】
しかしながら、従来のタイミングリカバリＰＬＬ１０は、タイミングリカバリＰＬＬ１０の出力するリードクロックＲＣＬＫをライトクロックＷＣＬＫの初期周波数にロックさせるために、シンセサイザＰＬＬ１の第１のＰＬＬループとタイミングリカバリＰＬＬ１０の第２のＰＬＬループとを必要とする。そのため、二重にＰＬＬループを構成しなければならず、回路規模が増大する。また、二重にＰＬＬループが初期周波数にロックするまでの時間（ロックアップタイム）を必要とするため、実際のリード動作を開始するまでに非常に時間がかかる。
【００２２】
【課題を解決するための手段及びその作用効果】
上記課題を解決するために、本発明は、信号を読み出す読出信号を生成する信号生成回路において、前記信号を読み出すときの位相誤差を検出し誤差信号を出力する位相誤差検出器と、基準信号に基づいて前記誤差信号を所定の形式の信号に変換する変換器と、前記所定の形式の信号に基づいて読出信号を生成する制御発振器とを備えることを特徴とする信号生成回路を提供する。
【００２３】
また、本発明は、第１の周波数信号を生成する第１の信号生成ユニットと、第２の周波数信号を生成する第２の信号生成ユニットとを備えた信号生成システムにおいて、前記第１の信号生成ユニットは制御信号に基づいて第１の周波数信号を生成し、前記第２の信号生成ユニットは前記制御信号に基づいて第２の周波数信号を生成することを特徴とする信号生成システムを提供する。
【００２４】
本発明に係る信号生成回路又は信号生成システムによれば、ライトクロックを生成する信号生成回路の制御発振器を制御する制御信号を基準信号としてリードクロックを生成する信号生成回路に供給する。そのため、リードクロックを生成する信号生成回路においては、基準信号、即ち初期周波数にロックしたときに制御発振器を制御する信号を自己回路内で生成する必要がなく、供給された基準信号に信号を読み出すときのタイミング誤差を付加して制御発振器に供給することができる。そして、リードクロックを生成する信号生成回路の制御発振器は信号を読み出すときの誤差を調整したリードクロックを生成する。このように、本発明に係る信号生成回路又は信号生成システムによれば、リードクロックを初期周波数にロックさせるための手段、及びリードクロックが初期周波数にロックするまでの時間（ロックアップタイム）が不要となり、回路規模が縮小され、また、信号読み出し時間が短縮される。
【００２５】
【発明の実施の形態】
［第１実施例］
図６、図７及び図８は、本発明の第１実施例を示す。
【００２６】
図６におけるタイミングリカバリＰＬＬは、出力するリードクロックをライトクロックの初期周波数にロックさせるためのＰＬＬループを有していない。即ち、タイミングリカバリＰＬＬのＩＣＯは、シンセサイザＰＬＬのＩＣＯを制御する信号とリード信号の位相誤差とに基づいて制御される。
【００２７】
本発明の第１実施例であるタイミングリカバリＰＬＬ６１は、位相誤差検出器６３、デジタルフィルタ６４、ＩＤＡＣ（電流型ＤＡ変換器）６５、及びＩＣＯ６６で構成される。タイミングリカバリＰＬＬ６１の入力前段には、ＡＤＣ６２が配置される。
【００２８】
シンセサイザＰＬＬ５２は、１／Ｎ分周器５３、位相比較器５４、チャージポンプ５５，ループフィルタ５６，ＶＣＯ５７、及び１／Ｍ分周器６０で構成される。また、ＶＣＯ５７は、Ｖ−Ｉ変換器５８とＩＣＯ５９とで構成される。シンセザイザＰＬＬ５２の構成及び機能は、図１で示すシンセサイザＰＬＬ１と同じである。また、シンセサイザＰＬＬ５２を構成する位相比較器５４、チャージポンプ５５、Ｖ−Ｉ変換器５８及びＩＣＯ５９も、それぞれ図２で示す位相比較器、図３で示すチャージポンプ、図４で示すＶ−Ｉ変換器、及び図５で示すＩＣＯなどの例で示される。
【００２９】
シンセサイザＰＬＬ５２は、第１のＰＬＬループを構成し、初期周波数にロックしたライトクロックＷＣＬＫを出力する。Ｖ−Ｉ変換器５８は、ロック状態にあるときのＩＣＯ５９を制御する制御電流ＩｃをＩＤＡＣ６５に供給する。
【００３０】
ＡＤＣ６２は、リードクロックＲＣＬＫをサンプルクロックとして、記録媒体等からのリード信号をサンプルする。ＡＤＣ６２でサンプルされデジタル信号に変換されたリード信号は、位相誤差検出器６３に供給される。位相誤差検出器６３は、リードクロックＲＣＬＫと実際のリード信号の読み出しタイミングとの間の位相誤差を検出する。位相誤差検出器６３から出力される位相誤差検出信号はデジタルフィルタ６４を介してＩＤＡＣ６５に供給される。ＩＤＡＣ６５は、シンセサイザＰＬＬ５２がロック状態にあるときの制御電流Ｉｃを基準電流として、デジタル信号である位相誤差検出信号をアナログ信号に変換する。ＩＣＯ６６は、アナログ変換された位相誤差検出信号に基づいて周波数を変化させ、リードクロックＲＣＬＫを出力する。リードクロックＲＣＬＫは、再び、タイミングリカバリＰＬＬ６１の前段に配置されたＡＤＣ６２に供給される。そして、ＡＤＣ６２は、実際に記録媒体等から読み出されたリード信号に基づいて調整されたリードクロックで、リード信号をサンプルする。このように、タイミングリカバリＰＬＬ６１は、リードクロックＲＣＬＫとリード信号の読み出しタイミングとの間の位相誤差とシンセサイザＰＬＬ５２から供給される基準電流Ｉｃとに基づいて、リード信号に追従するようにリードクロックＲＣＬＫを生成する。
【００３１】
図７（ａ）は、シンセサイザＰＬＬのＩＣＯの電流周波数特性例、即ち、ＩＣＯに供給される制御電流とＩＣＯが発振する信号の周波数との関係例を示す。
【００３２】
図７（ａ）において、ＩはＶ−Ｉ変換器から出力されてＩＣＯに供給される制御電流を示し、ｆはＩＣＯが発振する信号の周波数を示す。また、Ｉｓｙｎは、シンセサイザＰＬＬがロック状態となったときにＩＣＯに供給される制御電流を示し（Ｉｓｙｎを基準電流とする）、ｆｓｙｎはシンセサイザＰＬＬがロック状態となったときに発振する周波数を示す（ｆｓｙｎを初期周波数とする）。
【００３３】
図７（ｂ）は、タイミングリカバリＰＬＬのＩＣＯの電流周波数特性例、即ち、ＩＣＯに供給される制御電流とＩＣＯが発振する信号の周波数との関係例を示す。
【００３４】
図７（ｂ）において、ＩはＩＤＡＣからＩＣＯに供給される制御電流を示し、ｆはＩＣＯが発振する信号の周波数を示す。また、Ｉｓｙｎは、図７（ａ）で示す基準電流であり、ｆｓｙｎは、図７（ａ）で示す初期周波数である。
【００３５】
例えば、リードクロックをライトクロックを基準として−２０％〜＋２０％の範囲内で変化させて、実際のリード信号に追従させるリードクロックを生成する場合を想定する。係る場合は、タイミングリカバリＰＬＬのＩＤＡＣにおいて、基準電流の−２０％〜＋２０％の範囲内でＩＤＡＣの出力電流を制御できるように設定する。シンセサイザＰＬＬのＩＣＯとタイミングリカバリＰＬＬのＩＣＯとは同じ構成であり、また同じプロセスで生成されている。そのため、ＩＤＡＣの出力電流、即ちタイミングリカバリＰＬＬのＩＣＯを制御する制御電流を、基準電流の−２０％〜＋２０％の範囲内で変化させるようにすれば、タイミングリカバリＰＬＬのＩＣＯは初期周波数の−２０％〜＋２０％の範囲内の周波数信号を発振する。
【００３６】
このように、タイミングリカバリＰＬＬのＩＤＡＣに基準電流を供給することで、タイミングリカバリＰＬＬのＩＣＯが発振する周波数を、初期周波数を基準とする所定の幅で変化させることができる。
【００３７】
図８に、タイミングリカバリＰＬＬ６１のＩＤＡＣ６５の一の例を示す。
【００３８】
図８において、ＩＤＡＣ６５は、ＰＭＯＳトランジスタ６７、６８及び６９、及びＮＭＯＳトランジスタ７０、７１、７２、７３−１〜７３−ｎ，及び７４−１〜７４−ｎで構成される。
【００３９】
ＩＤＡＣ６５は、ｎビット構成のＤＡＣ（ＤＡ変換器）であり、カレントミラー回路で構成される複数の電流源から構成される。入力ディジタル信号Ｄ０、Ｄ１・・・Ｄｎに基づいて電流源を切り換えて、入力ディジタル信号に対応するアナログ信号を出力する。即ち、入力ディジタル信号Ｄ０ Ｄｎは、ＮＭＯＳトランジスタ７４−１〜７４−ｎに供給される。ＮＭＯＳトランジスタ７４−１〜７４−ｎはスイッチ動作を行い入力ディジタル信号に応じた電流源、即ちカレントミラー回路（ＮＭＯＳトランジスタ７３−１〜７３−ｎの内の何れかのＮＭＯＳトランジスタと、ＮＭＯＳトランジスタ７２とで構成されるカレントミラー回路）を選択する。そして、選択されたカレントミラー回路から電流が流れ、出力端子Ｉｏｕｔからアナログ信号が出力される。
【００４０】
カレントミラー回路は、ＮＭＯＳトランジスタ７３−１〜７３−ｎのチャネル幅Ｗとチャネル長Ｌの比Ｗ／Ｌなどのトランジスタサイズ比により、重み付けされている。ＮＭＯＳトランジスタ７３−１〜７３−ｎの上部に記載されている数字２n 、２、４・・・２n が重み付けを表している。
【００４１】
ＩＤＡＣ６５において、ＰＭＯＳトランジスタ６７、６８及び６９、及びＮＭＯＳトランジスタ７０及び７１で構成される前段部は、初期周波数を中心としてリードクロックの周波数をどの範囲で変化させるかを決定する。上述した例のように、初期周波数の−２０％〜＋２０％の範囲内の周波数信号をＩＣＯから発振させる場合には、ＰＭＯＳトランジスタ６７、６８及び６９のトランジスタのサイズ比を１：０．８：０．２に設定し、ＮＭＯＳトランジスタ７０及び７１のトランジスタサイズ比を１：１に設定する。係る設定により、ＩＤＡＣ６５の前段部は、シンセサイザＰＬＬ５２から供給される基準電流に基づいて、初期周波数の−２０％〜＋２０％の範囲内の周波数信号を発振するようにＩＣＯ６６を制御する。
【００４２】
［第２実施例］
図９は、本発明の第２実施例を示す。
【００４３】
本発明の第２実施例において、本発明の第１実施例と異なる点は、ＩＣＯ（電流制御発振器）がＶＣＯ（電圧制御発振器）となり、ＩＤＡＣ（電流型ＤＡ変換器）がＶＤＡＣ（電圧型ＤＡ変換器）となっている点である。その他の点は変わらない。本発明の第２実施例においては、ＶＣＯを使用しているため、Ｖ−Ｉ変換器が不要となる。
【００４４】
図９においても、タイミングリカバリＰＬＬは、出力するリードクロックを初期周波数にロックさせるためのＰＬＬループを有していない。即ち、タイミングリカバリＰＬＬのＩＣＯは、シンセサイザＰＬＬのＩＣＯを制御する信号とリード信号の位相誤差とに基づいて制御される。
【００４５】
シンセサイザＰＬＬ７５は、第１のＰＬＬループを構成し、初期周波数にロックしたライトクロックＷＣＬＫを出力する。ループフィルタ７９は、ロック状態にあるときのＶＣＯ８０を制御する制御電圧Ｖｃを基準電圧としてＶＤＡＣ８６に供給する。ＶＤＡＣ８６は、基準電圧Ｖｃを基準として、デジタル信号である位相誤差検出信号をアナログ信号に変換する。ＶＣＯ８７は、アナログ変換された位相誤差検出信号に基づいて周波数を変化させ、リードクロックＲＣＬＫを出力する。リードクロックＲＣＬＫは、再び、タイミングリカバリＰＬＬ８２の前段に配置されたＡＤＣ８３に供給される。そして、ＡＤＣ８３においては、実際に記録媒体等から読み出されたリード信号によって調整されたリードクロックで、リード信号がサンプルされる。このように、タイミングリカバリＰＬＬ６１は、本発明の第１実施例と同様に、リードクロックＲＣＬＫとリード信号の読み出しタイミングとの間の位相誤差を検出することにより、リード信号に追従するようにリードクロックＲＣＬＫを生成する。
【００４６】
図１０に、ＶＣＯ８０（８７）の一の例を示す。ＶＣＯ８０（８７）は、オペアンプ８８、３個のＮＭＯＳトランジスタ８９、９０及び９４、２個のＰＭＯＳトランジスタ９２及び９３、抵抗９１、３個のＣＭＯＳトランジスタ９５、９６及び９７、及び３個のインバータ９８、９９及び１００で構成される。３個のＣＭＯＳトランジスタ９５、９６及び９７と３個のインバータ９８、９９及び１００は、リングオシレータを構成する。ループフィルタ７９から出力される制御電圧Ｖｃは、３個のＣＭＯＳトランジスタ９５、９６及び９７の抵抗値を制御して、リングオシレータが発振する信号の周波数を変化させ、調整する。
【００４７】
このように、ＶＣＯ８０は、ループフィルタ７９からの帰還信号に基づいて発振する信号の周波数を調整し、ライトクロックＷＣＬＫを生成する。
【００４８】
図１１に、タイミングリカバリＰＬＬ８２のＶＤＡＣ８６の一の例を示す。
【００４９】
図１１において、ＶＤＡＣ８６は、オペアンプ１０１、抵抗列１０２、１０３及び１０４、及びスイッチ群１０５で構成される。
【００５０】
ＶＤＡＣ８６は、ｎビット構成のＤＡ変換器であり、入力ディジタル信号Ｄ０、Ｄ１・・・Ｄｎに基づいてスイッチを制御し、入力ディジタル信号に対応するアナログ信号を出力する。
【００５１】
ＶＤＡＣ８６において、オペアンプの利得は、初期周波数を中心としてリードクロックの周波数をどの範囲で変化させるかを決定する。上述した例のように、初期周波数の−２０％〜＋２０％の範囲内の周波数信号をＶＣＯ８７から発振させる場合には、オペアンプ８６の利得を１．２倍に設定する。係る設定により、ＶＣＯ８７は、シンセサイザＰＬＬ７５から供給される基準電流に基づいて、初期周波数の−２０％〜＋２０％の範囲内の周波数信号を発振する。
［第３実施例］
図１２は、本発明の第３実施例を示す。
【００５２】
本発明の第３実施例において、本発明の第１実施例と異なる点は、シンセサイザＰＬＬのＶＣＯ内に補正用ＩＤＡＣを設けている点である。
【００５３】
シンセサイザＰＬＬは、ロック状態時においては設計時に設定した所定のライトクロックを発振する。しかしながら、製造過程のバラツキにより、所定のライトクロックを発振することができない場合がある。そのため、タイミングリカバリＰＬＬにおいては、リードクロックをリード信号に引き込むのに時間を要したり、また、誤差が大きい場合にはリードクロックをリード信号に引き込めない事態も生じ得る。
【００５４】
そのため、ＩＣＯを制御する制御電流を補正するための補正用ＩＤＡＣ１１３を、シンセサイザＰＬＬ１０６のＶ−Ｉ変換器１１２とＩＣＯ１１４との間に挿入する。補正用ＩＤＡＣ１１３は、例えば図示しないコントローラによって制御され、製造バラツキ等による誤差を修正した制御電流ＩｃをＩＣＯ１１４に供給する。係る誤差修正により、シンセサイザＰＬＬ１０６は所望するライトクロックＷＣＬＫを生成することができる。タイミングリカバリＰＬＬ１１６のＩＤＡＣ１２０には、所望するライトクロックが発振されるときの制御電流Ｉｃが供給され、タイミングリカバリＰＬＬ１１６においてはリード信号に追従したリードクロックを生成することができる。
【００５５】
なお、本発明の第３実施例におけるタイミングリカバリＰＬＬ１０６も、出力するリードクロックＲＣＬＫを初期周波数にロックさせるためのＰＬＬループを有していないことはいうまでもない。
［第４実施例］
図１３は、本発明の第４実施例を示す。
【００５６】
本発明の第４実施例においては、本発明の第２実施例に対して、本発明の第３実施例と同様に、シンセサイザＰＬＬのＶＣＯ内に補正用ＶＤＡＣを設けている。 シンセサイザＰＬＬ１２２において、ＶＣＯを制御する制御電圧を補正するための補正用ＶＤＡＣ１２７を、ループフィルタ１２６とＶＣＯ１２８との間に挿入する。なお、補正用ＶＤＡＣを設けた理由及びその機能は本発明の第３実施例と同じである。
【００５７】
また、本発明の第４実施例におけるタイミングリカバリＰＬＬ１２２も、出力するリードクロックＲＣＬＫを初期周波数にロックさせるためのＰＬＬループを有していないことはいうまでもない。
［第５実施例］
図１４は、本発明の第５実施例を示す。
【００５８】
本発明の第３実施例において、本発明の第１実施例と異なる点は、タイミングリカバリＰＬＬのＩＤＡＣが、ＬＰＦ（ローパスフィルタ）付ＩＤＡＣとなっている点である。
【００５９】
ＩＤＡＣにおいては、入力データの変化時に出力電流にグリッチ（ノイズ）が発生する場合がある。このグリッチがＩＣＯに供給されるとＩＣＯはグリッチに従った高周波数の信号を出力する。そのため、タイミングリカバリＰＬＬのロック状態からはずれてしまい、所定の周波数に収束できなくなる事態も生じ得る。
【００６０】
そのため、ＩＤＡＣをＬＰＦ付ＩＤＡＣ１４９に置き換える。ＬＰＦ付ＩＤＡＣ１４９は、出力電流をなまらせる働きを有する。ＬＰＦ付ＩＤＡＣ１４９は、グリッチが発生した出力電流をなまらせることにより、高周波数信号によるタイミングリカバリＰＬＬの不安定性を抑えることができる。
【００６１】
なお、本発明の第４実施例におけるタイミングリカバリＰＬＬ１４５も、出力するリードクロックＲＣＬＫを初期周波数にロックさせるためのＰＬＬループを有していないことはいうまでもない。
【００６２】
図１５に、タイミングリカバリＰＬＬ１４５のＬＰＦ付ＩＤＡＣ１４９の一の例を示す。
【００６３】
図１５において、ＬＰＦ付ＩＤＡＣ１４９は、図８に示すＩＤＡＣとほぼ同じ構成を備えるともに、電流出力部にＰＭＯＳトランジスタ１５９及び１６２、抵抗１６０、コンデンサ１６１、及びＮＭＯＳトランジスタ１６３及び１６４で構成されるＬＰＦを備える。
【００６４】
出力電流をなまらせる機能を有するＬＰＦ以外の機能は、図８に示すＩＤＡＣと同じである。
［第６実施例］
図１６は、本発明の第６実施例を示す。
【００６５】
本発明の第６実施例においては、本発明の第２実施例に対して、本発明の第５実施例と同様に、ＶＤＡＣの出力にＬＰＦ機能を付加している。
【００６６】
タイミングリカバリＰＬＬ１６６において、ＬＰＦ１７１をＶＤＡＣ１７０とＶＣＯ１７２との間に挿入する。なお、ＬＰＦ１７１を挿入した理由及びその機能は本発明の第５実施例と同じである。
【００６７】
また、本発明の第６実施例におけるタイミングリカバリＰＬＬ１６６も、出力するリードクロックＲＣＬＫを初期周波数にロックさせるためのＰＬＬループを有していないことはいうまでもない。
［第７実施例］
図１７は、本発明の第７実施例を示す。
【００６８】
本発明の第７実施例においては、本発明の第３実施例と本発明の第５実施例とを組み合わせたものである。
【００６９】
シンセサイザＰＬＬ１７２において、ＩＣＯを制御する制御電流を補正するための補正用ＩＤＡＣ１８０を、ループフィルタ１７７とＩＣＯ１８１との間に挿入する。なお、補正用ＩＤＡＣ１８０を使用する理由及びその機能は本発明の第３実施例と同じである。
【００７０】
タイミングリカバリＰＬＬ１８３において、ＬＰＦ付ＩＤＡＣ１８７を使用する。なお、ＬＰＦ付ＩＤＡＣ１８７を使用する理由及びその機能は本発明の第５実施例と同じである。
【００７１】
また、本発明の第７実施例におけるタイミングリカバリＰＬＬ１８３が、出力するリードクロックＲＣＬＫを初期周波数にロックさせるためのＰＬＬループを有していないことはいうまでもない。
【００７２】
以上の説明に関して更に以下の項を開示する。
（付記１）信号を読み出す読出信号を生成する信号生成回路において、前記信号を読み出すときの位相誤差を検出し誤差信号を出力する位相誤差検出器と、基準信号に基づいて前記誤差信号を所定の形式の信号に変換する変換器と、前記所定の形式の信号に基づいて読出信号を生成する制御発振器とを備えることを特徴とする信号生成回路（請求項１）。
（付記２）前記基準信号は、他の制御発振器を制御する制御信号であることを特徴とする（１）に記載の信号生成回路。
（付記３）前記変換器は、ＤＡ変換器又はローパスフィルタ機能を有するＤＡ変換器であることを特徴とする（１）又は（２）に記載の信号生成回路。
（付記４）前記変換器は、前記制御発振器が生成する周波数信号の変化範囲を決定する手段を有することを特徴とする（１）（２）又は（３）に記載の信号生成回路。
（付記５）信号を読み出す読出信号を生成する信号生成回路において、制御信号に基づいて所定の周波数信号を生成する第１の制御発振器と、信号を読み出すタイミングと前記所定の周波数信号又は前記読出信号との位相誤差を検出する位相誤差検出器と、前記制御信号に基づいて前記誤差信号を所定の形式の信号に変換する変換器と、前記所定の形式の信号に基づいて読出信号を生成する第２の制御発振器とを備えることを特徴とする信号生成回路（請求項２）。
（付記６）前記変換器は、ＤＡ変換器又はローパスフィルタ機能を有するＤＡ変換器であることを特徴とする（５）に記載の信号生成回路。
（付記７）前記制御信号は、該制御信号を補正するための補正用変換器を介して前記第１の制御発振器に供給されることを特徴とする（５）又は（６）に記載の信号生成回路。
（付記８）前記変換器は、前記第２の制御発振器が生成する周波数信号の変化範囲を決定する手段を有することを特徴とする（５）（６）又は（７）に記載の信号生成回路。
（付記９）記録媒体に記録された信号を読み出す読出信号を生成するタイミングリカバリＰＬＬにおいて、前記読出信号と記録媒体から信号を読み出すタイミングとの位相誤差を検出し誤差信号を出力する位相誤差検出器と、所定の周波数信号を生成する第１の制御発振器を制御する制御信号に基づいて前記誤差信号をアナログ信号に変換するＤＡ変換器と、前記アナログ信号に基づいて読出信号を生成する第２の制御発振器とを備えることを特徴とするタイミングリカバリＰＬＬ（請求項３）。
（付記１０）前記ＤＡ変換器は、ローパスフィルタ機能を有するＤＡ変換器であることを特徴とする（９）に記載の信号生成回路。
（付記１１）前記制御信号は、該制御信号を補正するための補正用変換器を介して前記第１の制御発振器に供給されることを特徴とする（９）又は（１０）に記載の信号生成回路。
（付記１２）前記ＤＡ変換器は、前記第２の制御発振器が生成する周波数信号の変化範囲を決定する手段を有することを特徴とする（９）（１０）又は（１１）に記載の信号生成回路。
（付記１３）第１の制御発振器を有し、所定の周波数信号を生成する第１のＰＬＬと、前記制御発振器を制御する信号に基づいて信号の読み出しタイミングの位相誤差をアナログ信号に変換するＤＡ変換器と、該アナログ信号に基づいて周波数信号を生成する第２の制御発振器とを備える第２のＰＬＬとを備えることを特徴とする信号生成システム（請求項４）。
（付記１４）前記ＤＡ変換器は、ローパスフィルタ機能を有するＤＡ変換器であることを特徴とする（１３）に記載の信号生成システム。
（付記１５）前記制御信号は、該制御信号を補正するための補正用変換器を介して前記第１の制御発振器に供給されることを特徴とする（１３）又は（１４）に記載の信号生成システム。
（付記１６）前記ＤＡ変換器は、前記第２の制御発振器が生成する周波数信号の変化範囲を決定する手段を有することを特徴とする（１３）（１４）又は（１５）に記載の信号生成システム。
（付記１７）前記制御信号は、前記第１のＰＬＬがロックしたときに出力される信号であることを特徴とする（１３）（１４）（１５）又は（１６）に記載の信号生成システム。
（付記１８）第１の制御発振器を有し、ライトクロックを生成する第１のＰＬＬと、第２の制御発振器を有し、リードクロックを生成する第２のＰＬＬとを備えたタイミング信号生成システムにおいて、前記第２のＰＬＬは、ロック状態時に前記第１の制御発振器を制御する信号に基づいて信号の読み出しタイミングの位相誤差をアナログ信号に変換し、該アナログ信号を前記第２の制御発振器に供給するＤＡ変換ユニットを有することを特徴とする信号生成システム（請求項５）。
（付記１９）前記ＤＡユニットは、ローパスフィルタ機能を有するＤＡ変換器であることを特徴とする（１８）に記載の信号生成システム。
（付記２０）前記制御信号は、該制御信号を補正するための補正用変換器を介して前記第１の制御発振器に供給されることを特徴とする（１８）又は（１９）に記載の信号生成システム。
（付記２１）前記ＤＡ変換器は、前記第２の制御発振器が生成する周波数信号の変化範囲を決定する手段を有することを特徴とする（１８）（１９）又は（２０）に記載の信号生成システム。
（付記２２）第１の周波数信号を生成する第１の信号生成ユニットと、第２の周波数信号を生成する第２の信号生成ユニットとを備えた信号生成システムにおいて、前記第１の信号生成ユニットは制御信号に基づいて第１の周波数信号を生成し、前記第２の信号生成ユニットは前記制御信号に基づいて第２の周波数信号を生成することを特徴とする信号生成システム（請求項６）。
（付記２３）前記第１の信号生成ユニットはシンセサイザＰＬＬであり、ロック状態時における制御信号を前記第２の信号生成ユニットに供給することを特徴とする（２２）に記載の信号生成システム。
（付記２４）前記信号をサンプルするＡＤ変換ユニットを備えることを特徴とする（２２）又は（２３）に記載の信号生成システム。
（付記２５）読出信号に基づいて信号を読み出し、前記読出信号と信号を読み出すタイミングとの位相誤差を検出し、基準信号に基づいて前記検出された位相誤差を所定の形式の信号に変換し、前記所定の形式の信号に基づいて信号を読み出す読出信号を生成することを特徴とする信号生成方法（請求項７）。
（付記２６）制御信号に基づいて所定の周波数信号を生成し、読出信号に基づいて記録媒体から信号を読み出し、前記所定の周波数信号又は前記読出信号と信号の読み出しタイミングとの位相誤差を検出し、前記制御信号と前記位相誤差とに基づいて前記読出信号を生成することを特徴とする信号生成方法（請求項８）。
【００７３】
【発明の効果】
本発明によれば、ライトクロックを生成する信号生成回路の制御発振器を制御する制御信号を基準信号としてリードクロックを生成する信号生成回路に供給する。そのため、リードクロックを生成する信号生成回路においては、基準信号、即ち初期周波数にロックしたときに制御発振器を制御する信号を自己回路内で生成する必要がなく、供給された基準信号に信号を読み出すときのタイミング誤差を付加して制御発振器に供給することができる。そして、リードクロックを生成する信号生成回路の制御発振器は信号を読み出すときの誤差を調整したリードクロックを生成する。このように、本発明に係る信号生成回路又は信号生成システムによれば、リードクロックを初期周波数にロックさせるための手段、及びリードクロックが初期周波数にロックするまでの時間（ロックアップタイム）が不要となり、回路規模が縮小され、また、信号読み出し時間が短縮される。
【００７４】
特に、本発明においては、シンセサイザＰＬＬのロック状態時にＶＣＯを制御する制御信号をタイミングリカバリＰＬＬに供給するのが有効である。即ち、初期周波数にロックしたときにＶＣＯを制御する制御信号をタイミングリカバリＰＬＬのＩＤＡＣ又はＶＤＡＣに供給するのが有効である。ＩＤＡＣ又はＶＤＡＣでは、制御信号を基準信号として、この基準信号に信号を読み出すタイミングの位相誤差を付加した信号を生成し、ＶＣＯに供給する。ＶＣＯは、ＩＤＡＣ又はＶＤＡＣが出力する信号に基づいて、実際に信号を読み出すときの位相誤差を修正したリードクロックを生成する。このように、本発明においては、タイミングリカバリＰＬＬにおいて、リードクロックを初期周波数にロックさせるためのＰＬＬループが不要となり、回路規模が縮小され、また信号を読み出すまでの時間が大幅に短縮される。
【図面の簡単な説明】
【図１】従来のタイミングリカバリＰＬＬを示す図である。
【図２】位相比較器の一の例を示す図である。
【図３】チャージポンプの一の例を示す図である。
【図４】Ｖ−Ｉ変換器の一の例を示す図である。
【図５】ＩＣＯの一の例を示す図である。
【図６】本発明の第１実施例（１）を示す図である。
【図７】本発明の第１実施例（２）を示す図である。
【図８】ＩＤＡＣの一の例を示す図である。
【図９】本発明の第２実施例を示す図である。
【図１０】ＶＣＯの一の例を示す図である。
【図１１】ＶＤＡＣの一の例を示す図である。
【図１２】本発明の第３実施例を示す図である。
【図１３】本発明の第４実施例を示す図である。
【図１４】本発明の第５実施例を示す図である。
【図１５】ＬＰＦ付ＩＤＡＣの一の例を示す図である。
【図１６】本発明の第６実施例を示す図である。
【図１７】本発明の第７実施例を示す図である。
【符号の説明】
５２，７５，１０６，１２２，１３６，１６５，１７３ シンセサイザＰＬＬ
５３，７６，１０７，１２３，１３７，１６６，１７４ １／Ｎ分周器
５４，７７，１０８，１２４，１３８，１６７，１７５ 位相比較器
５５，７８，１０９，１２５，１３９，１６８，１７６ チャージポンプ
５６，７９，１１０，１２６，１４０，１６９，１７７ ループフィルタ
５７，８０，１１１，１２８，１４１，１７０，１７８ ＶＣＯ
５８，１１２，１４２，１７９ Ｖ−Ｉ変換器
１１３，１２７，１８０ 補正用ＩＤＡＣ又は補正用ＶＤＡＣ
５９，１１４，１４３，１８１ ＩＣＯ
６０，８１，１１５，１２９，１４４，１７１，１８２ １／Ｍ分周器
６１，８２，１１６，１３０，１４５，１６６，１８３ タイミングリカバリＰＬＬ
６２，８３，１１７，１３１，１４６，１６７，１８４ ＡＤＣ
６３，８４，１１８，１３２，１４７，１６８，１８５ 位相誤差検出器
６４，８５，１１９，１３３，１４８，１６９，１８６ デジタルフィルタ
６５，８６，１２０，１３４，１４９，１７０，１８７ ＩＤＡＣ又はＶＤＡＣ１７１ ＬＰＦ
６６，８７，１２１，１３５，１５０，１７２，１８８ ＶＣＯ
Claims (4)
- 信号生成回路において、
信号を書き込む書込信号を生成する第１のＰＬＬに構成され、該第１のＰＬＬがロック状態となる制御信号に基づいて前記書込信号となる所定の周波数信号を生成する第１の制御発振器と、
信号を読み出す読出信号を生成する第２のＰＬＬに構成され、信号を読み出すタイミングと前記読出信号との位相誤差を検出し誤差信号を出力する位相誤差検出器と、
前記第２のＰＬＬに構成され、前記制御信号に基づいて前記誤差信号を、前記第１のＰＬＬがロック状態となる制御信号を基準とするアナログ形式の信号に変換する変換器と、
前記第２のＰＬＬに構成され、前記第１の制御発振器と同じ構成を有し、前記アナログ形式の信号に基づいて読出信号を生成する第２の制御発振器と、
を備えることを特徴とする信号生成回路。 - 記録媒体に記録された信号を読み出す読出信号を生成するタイミングリカバリＰＬＬにおいて、
前記読出信号と記録媒体から信号を読み出すタイミングとの位相誤差を検出し誤差信号を出力する位相誤差検出器と、
前記記憶媒体に記録する信号を書き込む書込信号を生成するシンセサイザＰＬＬがロック状態となる場合の、前記シンセサイザＰＬＬに設けられた第１の制御発振器を制御する制御信号に基づいて前記誤差信号をアナログ信号に変換するＤＡ変換器と、
前記第１の制御発振器と同じ構成を有し、前記アナログ信号に基づいて読出信号を生成する第２の制御発振器と、
を備えることを特徴とするタイミングリカバリＰＬＬ。 - 第１の制御発振器を有し、信号を書き込む書込信号を生成する第１のＰＬＬと、
前記第１のＰＬＬがロック状態となる場合の、前記第 1 の制御発振器を制御する信号に基づいて信号の読み出しタイミングの位相誤差をアナログ信号に変換するＤＡ変換器と、前記第１の制御発振器と同じ構成を有し、該アナログ信号に基づいて信号を読み出す読出信号を生成する第２の制御発振器とを備える第２のＰＬＬと、
を備えることを特徴とするタイミング信号生成システム。 - 第１の制御発振器を有し、ライトクロックを生成する第１のＰＬＬと、
前記第１の制御発振器と同じ構成を有する第２の制御発振器を有し、リードクロックを生成する第２のＰＬＬと、
を備えたタイミング信号生成システムにおいて、
前記第２のＰＬＬは、
前記第１のＰＬＬがロック状態時に前記第１の制御発振器を制御する信号に基づいて信号の読み出しタイミングの位相誤差をアナログ信号に変換し、該アナログ信号を前記第２の制御発振器に供給するＤＡ変換器を有すること
を特徴とするタイミング信号生成システム。
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