JP2002335155A - 信号生成回路、タイミングリカバリｐｌｌ，信号生成システム及び信号生成方法 - Google Patents

信号生成回路、タイミングリカバリｐｌｌ，信号生成システム及び信号生成方法

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JP2002335155A JP2001141713A JP2001141713A JP2002335155A JP 2002335155 A JP2002335155 A JP 2002335155A JP 2001141713 A JP2001141713 A JP 2001141713A JP 2001141713 A JP2001141713 A JP 2001141713A JP 2002335155 A JP2002335155 A JP 2002335155A
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Abstract

(57)【要約】 【課題】初期周波数にロックさせるための手段を不要と
し、ロックアップタイムを無くすことで記録媒体等から
の信号の読み出しの迅速化を図る。 【解決手段】ライトクロックを生成する信号生成回路の
制御発振器を制御する制御信号を基準信号としてリード
クロックを生成する信号生成回路に供給する。リードク
ロックを生成する信号生成回路においては、基準信号を
自己回路内で生成する必要がなく、供給された基準信号
に信号を読み出すときのタイミング誤差を付加して制御
発振器に供給することができる。そのため、リードクロ
ックを初期周波数にロックさせるための手段、及びリー
ドクロックが初期周波数にロックするまでの時間（ロッ
クアップタイム）が不要となり、回路規模が縮小され、
また、信号読み出し時間が短縮される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、磁気記録媒体又は
光ディスク等の記録媒体から読み出したリード信号に基
づいて、磁気記録媒体等から信号を読み出すためのリー
ドクロックを再生するクロックリカバリＰＬＬ（Ｐｈａ
ｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）に関する。
【０００２】
【従来の技術】クロックリカバリＰＬＬは、所定の周波
数信号（ライトクロック）で磁気記録媒体等に書き込ま
れたデータを読み出すための周波数信号（リードクロッ
ク）を生成する。
【０００３】近年、磁気記録媒体又は光ディスク等の記
録媒体は高性能化が進む一方、低コスト化が要求され
る。そのため、記録媒体の周辺部に使用されるＬＳＩに
も高性能化及び低コスト化が要求されている。
【０００４】図１に従来のクロックリカバリＰＬＬを示
す。
【０００５】クロックリカバリＰＬＬ１０は、シンセサ
イザＰＬＬ１からライトクロックＷＣＬＫと記録媒体か
ら読み出されたリード信号とに基づいて、リードクロッ
クを生成する。
【０００６】シンセサイザＰＬＬ１は、１／Ｎ分周器
２、位相比較器３、チャージポンプ４，ループフィルタ
５，ＶＣＯ（電圧制御発振器）６、及び１／Ｍ分周器９
で構成される。
【０００７】基準クロックＣＬＫが１／Ｎ分周器２に供
給され１／Ｎ倍（Ｎは整数）に分周されて、位相比較器
３に供給される。一方、ＶＣＯ６で生成された信号が、
１／Ｍ分周器９に供給され１／Ｍ倍（Ｍは整数）に分周
されて、位相比較器３に供給される。位相比較器３にお
いては、１／Ｎ倍に分周された基準クロックＣＬＫと１
／Ｍ倍に分周された信号とを比較し、比較した位相差に
応じた比較信号をチャージポンプ４に供給する。
【０００８】図２に、位相比較器３の一の例を示す。
【０００９】位相比較器３は、８個のナンド回路２０、
２１、２２、２３、２４、２５、２６及び２９、インバ
ータ２７、２８及び３１、及びアンド回路３０で構成さ
れる。基準クロック（１／Ｎ倍に分周された基準クロッ
ク）と比較クロック（１／Ｍ倍に分周されたＶＣＯ６の
出力信号）との比較を行い、位相差に応じた比較信号で
あるＵｐ信号とＤｏｗｎ信号とを出力する。Ｕｐ信号は
周波数を高くし、Ｄｏｗｎ信号は周波数を低くする。
【００１０】チャージポンプ４は、比較信号に基づいた
信号をループフィルタ５に供給する。ループフィルタ５
は、高周波成分のノイズ等を除去して平滑化した信号を
ＶＣＯ６に帰還信号として供給する。
【００１１】図３にチャージポンプ４の一の例を示す。
チャージポンプ４は、電流源３１、ＰＭＯＳトランジス
タ３２、３３、３７及び３８、及びＮＭＯＳトランジス
タ３４、３５及び３６で構成される。位相比較器３から
のＵｐ信号とＤｏｗｎ信号によって、チャージポンプ４
の出力段を構成するＮＭＯＳトランジスタ３６とＰＭＯ
Ｓトランジスタ３７とが制御される。
【００１２】ＶＣＯ６は、Ｖ−Ｉ変換器（電圧電流変換
器）７とＩＣＯ（電流制御発振器）８とで構成される。
【００１３】図４に、Ｖ−Ｉ変換器７の一の例を示す。
Ｖ−Ｉ変換器７は、オペアンプ３９、第１のＮＭＯＳト
ランジスタ４０、第２のＮＭＯＳトランジスタ４１、及
び抵抗４２で構成される。オペアンプ３９の非反転入力
に電圧Ｖｉが入力され、第２のトランジスタ４１のドレ
インから電流Ｉｏが出力される。出力される電流Ｉｏ
は、抵抗４２の抵抗値をＲとすると、Ｉｏ＝Ｖｉ／Ｒで
表される。Ｖ−Ｉ変換器７は、ループフィルタ５から出
力された電圧信号を電流信号に変換し，制御電流Ｉｃと
してＩＣＯ８に出力する。
【００１４】図５に、ＩＣＯ８の一の例を示す。ＩＣＯ
８は、２個のＰＭＯＳトランジスタ４３及び４４、１個
のＮＭＯＳトランジスタ４５、３個のＣＭＯＳトランジ
スタ４６、４７及び４８、及び３個のインバータ４９、
５０及び５１で構成される。３個のＣＭＯＳトランジス
タ４６、４７及び４８と３個のインバータ４９、５０及
び５１は、リングオシレータを構成する。Ｖ−Ｉ変換器
７から出力される制御電流Ｉｃは、３個のＣＭＯＳトラ
ンジスタ４６、４７及び４８の電流値を制御して、リン
グオシレータが発振する信号の周波数を変化させる。
【００１５】このように、ＶＣＯ６は、ループフィルタ
１６からの帰還信号に基づいて発振する信号の周波数を
調整し、ライトクロックＷＣＬＫを出力する。
【００１６】シンセザイザＰＬＬ１は、ライトクロック
ＷＣＬＫを初期周波数にロックさせ、ロックさせたライ
トクロックＷＣＬＫをクロックリカバリＰＬＬ１０に供
給する。このＰＬＬループを第１のＰＬＬループとす
る。
【００１７】クロックリカバリＰＬＬ１０は、位相比較
器１２、位相誤差検出器１３、セレクタ１４、チャージ
ポンプ１５、ループフィルタ１６、及びＶＣＯ１７で構
成される。位相比較器１２、チャージポンプ１５、ルー
プフィルタ１６、及びＶＣＯ１７の構成は、シンセサイ
ザＰＬＬ１と同じである。
【００１８】クロックリカバリＰＬＬ１０は、位相比較
器１２、セレクタ１４、チャージポンプ１５、ループフ
ィルタ１６、及びＶＣＯ１７で構成される第２のＰＬＬ
ループと、位相誤差検出器１２、セレクタ１４、チャー
ジポンプ１５、ループフィルタ１６、ＶＣＯ１７、及び
ＡＤＣ（ＡＤ変換器）１１で構成される第３のＰＬＬル
ープとを有する。
【００１９】第２のＰＬＬループは、シンセサイザＰＬ
Ｌ１の第１のＰＬＬループと同じである。第２のＰＬＬ
ループは、タイミングリカバリＰＬＬ１０が出力するリ
ードクロックを、シンセサイザＰＬＬ１が出力するライ
トクロックＷＣＬＫの初期周波数にロックさせる役割を
果たす。タイミングリカバリＰＬＬ１０が出力するリー
ドクロックＲＣＬＫが初期周波数にロックした後は、セ
レクタ１４により第２のＰＬＬループが第３のＰＬＬル
ープに切り換えられる。
【００２０】第３のＰＬＬループにおいては、初期周波
数にロックしたリードクロックＲＣＬＫに基づいてリー
ド信号の読み出しを開始する。初期周波数に対応するリ
ードクロックＲＣＬＫをサンプリングクロックとして、
ＡＤＣ１１は記録媒体からのリード信号をサンプルす
る。ＡＤＣ１１においてデジタル信号に変換されたリー
ド信号は、位相誤差検出器１３に供給される。位相誤差
検出器１３は、初期周波数に対応するリードクロックＲ
ＣＬＫと記録媒体からのリード信号の読み出しタイミン
グとの間の誤差を検出する。位相誤差検出器１３が出力
する位相誤差検出信号は、セレクタ１４、チャージポン
プ１５とループフィルタ１６とを介してＶＣＯ１７に供
給される。ＶＣＯ１７は、シンセサイザＰＬＬ１のＶＣ
Ｏ６と同様に、Ｖ−Ｉ変換器１８とＩＣＯ１９とで構成
される。ＶＣＯ１７は、位相誤差検出信号に基づいて誤
差を調整したリードクロックＲＣＬＫを出力する。リー
ド信号に基づいて調整されたリードクロックＲＣＬＫ
は、再び、ＡＤＣ１１にサンプリングクロックとして供
給され、リード信号がサンプルされる。第３のＰＬＬル
ープでは、リードクロックＲＣＬＫによるリード信号の
サンプリングを繰り返して、前に読み出したリード信号
に基づいて調整されたリードクロックＲＣＬＫと、記録
媒体からリード信号を実際に読み出すときのタイミング
との誤差を検出してリードクロックＲＣＬＫを調整す
る。そして、実際に読み出されるリード信号に追従する
リードクロックＲＣＬＫを生成する。このように、第３
のＰＬＬループは、リードクロックＲＣＬＫと記録媒体
等からリード信号を実際に読み出すときのタイミングと
のずれを調整する役割を果たす。
【００２１】しかしながら、従来のタイミングリカバリ
ＰＬＬ１０は、タイミングリカバリＰＬＬ１０の出力す
るリードクロックＲＣＬＫをライトクロックＷＣＬＫの
初期周波数にロックさせるために、シンセサイザＰＬＬ
１の第１のＰＬＬループとタイミングリカバリＰＬＬ１
０の第２のＰＬＬループとを必要とする。そのため、二
重にＰＬＬループを構成しなければならず、回路規模が
増大する。また、二重にＰＬＬループが初期周波数にロ
ックするまでの時間（ロックアップタイム）を必要とす
るため、実際のリード動作を開始するまでに非常に時間
がかかる。
【００２２】
【課題を解決するための手段及びその作用効果】上記課
題を解決するために、本発明は、信号を読み出す読出信
号を生成する信号生成回路において、前記信号を読み出
すときの位相誤差を検出し誤差信号を出力する位相誤差
検出器と、基準信号に基づいて前記誤差信号を所定の形
式の信号に変換する変換器と、前記所定の形式の信号に
基づいて読出信号を生成する制御発振器とを備えること
を特徴とする信号生成回路を提供する。
【００２３】また、本発明は、第１の周波数信号を生成
する第１の信号生成ユニットと、第２の周波数信号を生
成する第２の信号生成ユニットとを備えた信号生成シス
テムにおいて、前記第１の信号生成ユニットは制御信号
に基づいて第１の周波数信号を生成し、前記第２の信号
生成ユニットは前記制御信号に基づいて第２の周波数信
号を生成することを特徴とする信号生成システムを提供
する。
【００２４】本発明に係る信号生成回路又は信号生成シ
ステムによれば、ライトクロックを生成する信号生成回
路の制御発振器を制御する制御信号を基準信号としてリ
ードクロックを生成する信号生成回路に供給する。その
ため、リードクロックを生成する信号生成回路において
は、基準信号、即ち初期周波数にロックしたときに制御
発振器を制御する信号を自己回路内で生成する必要がな
く、供給された基準信号に信号を読み出すときのタイミ
ング誤差を付加して制御発振器に供給することができ
る。そして、リードクロックを生成する信号生成回路の
制御発振器は信号を読み出すときの誤差を調整したリー
ドクロックを生成する。このように、本発明に係る信号
生成回路又は信号生成システムによれば、リードクロッ
クを初期周波数にロックさせるための手段、及びリード
クロックが初期周波数にロックするまでの時間（ロック
アップタイム）が不要となり、回路規模が縮小され、ま
た、信号読み出し時間が短縮される。
【００２５】
【発明の実施の形態】［第１実施例］図６、図７及び図
８は、本発明の第１実施例を示す。
【００２６】図６におけるタイミングリカバリＰＬＬ
は、出力するリードクロックをライトクロックの初期周
波数にロックさせるためのＰＬＬループを有していな
い。即ち、タイミングリカバリＰＬＬのＩＣＯは、シン
セサイザＰＬＬのＩＣＯを制御する信号とリード信号の
位相誤差とに基づいて制御される。
【００２７】本発明の第１実施例であるタイミングリカ
バリＰＬＬ６１は、位相誤差検出器６３、デジタルフィ
ルタ６４、ＩＤＡＣ（電流型ＤＡ変換器）６５、及びＩ
ＣＯ６６で構成される。タイミングリカバリＰＬＬ６１
の入力前段には、ＡＤＣ６２が配置される。
【００２８】シンセサイザＰＬＬ５２は、１／Ｎ分周器
５３、位相比較器５４、チャージポンプ５５，ループフ
ィルタ５６，ＶＣＯ５７、及び１／Ｍ分周器６０で構成
される。また、ＶＣＯ５７は、Ｖ−Ｉ変換器５８とＩＣ
Ｏ５９とで構成される。シンセザイザＰＬＬ５２の構成
及び機能は、図１で示すシンセサイザＰＬＬ１と同じで
ある。また、シンセサイザＰＬＬ５２を構成する位相比
較器５４、チャージポンプ５５、Ｖ−Ｉ変換器５８及び
ＩＣＯ５９も、それぞれ図２で示す位相比較器、図３で
示すチャージポンプ、図４で示すＶ−Ｉ変換器、及び図
５で示すＩＣＯなどの例で示される。
【００２９】シンセサイザＰＬＬ５２は、第１のＰＬＬ
ループを構成し、初期周波数にロックしたライトクロッ
クＷＣＬＫを出力する。Ｖ−Ｉ変換器５８は、ロック状
態にあるときのＩＣＯ５９を制御する制御電流ＩｃをＩ
ＤＡＣ６５に供給する。
【００３０】ＡＤＣ６２は、リードクロックＲＣＬＫを
サンプルクロックとして、記録媒体等からのリード信号
をサンプルする。ＡＤＣ６２でサンプルされデジタル信
号に変換されたリード信号は、位相誤差検出器６３に供
給される。位相誤差検出器６３は、リードクロックＲＣ
ＬＫと実際のリード信号の読み出しタイミングとの間の
位相誤差を検出する。位相誤差検出器６３から出力され
る位相誤差検出信号はデジタルフィルタ６４を介してＩ
ＤＡＣ６５に供給される。ＩＤＡＣ６５は、シンセサイ
ザＰＬＬ５２がロック状態にあるときの制御電流Ｉｃを
基準電流として、デジタル信号である位相誤差検出信号
をアナログ信号に変換する。ＩＣＯ６６は、アナログ変
換された位相誤差検出信号に基づいて周波数を変化さ
せ、リードクロックＲＣＬＫを出力する。リードクロッ
クＲＣＬＫは、再び、タイミングリカバリＰＬＬ６１の
前段に配置されたＡＤＣ６２に供給される。そして、Ａ
ＤＣ６２は、実際に記録媒体等から読み出されたリード
信号に基づいて調整されたリードクロックで、リード信
号をサンプルする。このように、タイミングリカバリＰ
ＬＬ６１は、リードクロックＲＣＬＫとリード信号の読
み出しタイミングとの間の位相誤差とシンセサイザＰＬ
Ｌ５２から供給される基準電流Ｉｃとに基づいて、リー
ド信号に追従するようにリードクロックＲＣＬＫを生成
する。
【００３１】図７（ａ）は、シンセサイザＰＬＬのＩＣ
Ｏの電流周波数特性例、即ち、ＩＣＯに供給される制御
電流とＩＣＯが発振する信号の周波数との関係例を示
す。
【００３２】図７（ａ）において、ＩはＶ−Ｉ変換器か
ら出力されてＩＣＯに供給される制御電流を示し、ｆは
ＩＣＯが発振する信号の周波数を示す。また、Ｉｓｙｎ
は、シンセサイザＰＬＬがロック状態となったときにＩ
ＣＯに供給される制御電流を示し（Ｉｓｙｎを基準電流
とする）、ｆｓｙｎはシンセサイザＰＬＬがロック状態
となったときに発振する周波数を示す（ｆｓｙｎを初期
周波数とする）。
【００３３】図７（ｂ）は、タイミングリカバリＰＬＬ
のＩＣＯの電流周波数特性例、即ち、ＩＣＯに供給され
る制御電流とＩＣＯが発振する信号の周波数との関係例
を示す。
【００３４】図７（ｂ）において、ＩはＩＤＡＣからＩ
ＣＯに供給される制御電流を示し、ｆはＩＣＯが発振す
る信号の周波数を示す。また、Ｉｓｙｎは、図７（ａ）
で示す基準電流であり、ｆｓｙｎは、図７（ａ）で示す
初期周波数である。
【００３５】例えば、リードクロックをライトクロック
を基準として−２０％〜＋２０％の範囲内で変化させ
て、実際のリード信号に追従させるリードクロックを生
成する場合を想定する。係る場合は、タイミングリカバ
リＰＬＬのＩＤＡＣにおいて、基準電流の−２０％〜＋
２０％の範囲内でＩＤＡＣの出力電流を制御できるよう
に設定する。シンセサイザＰＬＬのＩＣＯとタイミング
リカバリＰＬＬのＩＣＯとは同じ構成であり、また同じ
プロセスで生成されている。そのため、ＩＤＡＣの出力
電流、即ちタイミングリカバリＰＬＬのＩＣＯを制御す
る制御電流を、基準電流の−２０％〜＋２０％の範囲内
で変化させるようにすれば、タイミングリカバリＰＬＬ
のＩＣＯは初期周波数の−２０％〜＋２０％の範囲内の
周波数信号を発振する。
【００３６】このように、タイミングリカバリＰＬＬの
ＩＤＡＣに基準電流を供給することで、タイミングリカ
バリＰＬＬのＩＣＯが発振する周波数を、初期周波数を
基準とする所定の幅で変化させることができる。
【００３７】図８に、タイミングリカバリＰＬＬ６１の
ＩＤＡＣ６５の一の例を示す。
【００３８】図８において、ＩＤＡＣ６５は、ＰＭＯＳ
トランジスタ６７、６８及び６９、及びＮＭＯＳトラン
ジスタ７０、７１、７２、７３−１〜７３−ｎ，及び７
４−１〜７４−ｎで構成される。
【００３９】ＩＤＡＣ６５は、ｎビット構成のＤＡＣ
（ＤＡ変換器）であり、カレントミラー回路で構成され
る複数の電流源から構成される。入力ディジタル信号Ｄ
０、Ｄ１・・・Ｄｎに基づいて電流源を切り換えて、入
力ディジタル信号に対応するアナログ信号を出力する。
即ち、入力ディジタル信号Ｄ０ Ｄｎは、ＮＭＯＳトラ
ンジスタ７４−１〜７４−ｎに供給される。ＮＭＯＳト
ランジスタ７４−１〜７４−ｎはスイッチ動作を行い入
力ディジタル信号に応じた電流源、即ちカレントミラー
回路（ＮＭＯＳトランジスタ７３−１〜７３−ｎの内の
何れかのＮＭＯＳトランジスタと、ＮＭＯＳトランジス
タ７２とで構成されるカレントミラー回路）を選択す
る。そして、選択されたカレントミラー回路から電流が
流れ、出力端子Ｉｏｕｔからアナログ信号が出力され
る。
【００４０】カレントミラー回路は、ＮＭＯＳトランジ
スタ７３−１〜７３−ｎのチャネル幅Ｗとチャネル長Ｌ
の比Ｗ／Ｌなどのトランジスタサイズ比により、重み付
けされている。ＮＭＯＳトランジスタ７３−１〜７３−
ｎの上部に記載されている数字２n 、２、４・・・２n
が重み付けを表している。
【００４１】ＩＤＡＣ６５において、ＰＭＯＳトランジ
スタ６７、６８及び６９、及びＮＭＯＳトランジスタ７
０及び７１で構成される前段部は、初期周波数を中心と
してリードクロックの周波数をどの範囲で変化させるか
を決定する。上述した例のように、初期周波数の−２０
％〜＋２０％の範囲内の周波数信号をＩＣＯから発振さ
せる場合には、ＰＭＯＳトランジスタ６７、６８及び６
９のトランジスタのサイズ比を１：０．８：０．２に設
定し、ＮＭＯＳトランジスタ７０及び７１のトランジス
タサイズ比を１：１に設定する。係る設定により、ＩＤ
ＡＣ６５の前段部は、シンセサイザＰＬＬ５２から供給
される基準電流に基づいて、初期周波数の−２０％〜＋
２０％の範囲内の周波数信号を発振するようにＩＣＯ６
６を制御する。
【００４２】［第２実施例］図９は、本発明の第２実施
例を示す。
【００４３】本発明の第２実施例において、本発明の第
１実施例と異なる点は、ＩＣＯ（電流制御発振器）がＶ
ＣＯ（電圧制御発振器）となり、ＩＤＡＣ（電流型ＤＡ
変換器）がＶＤＡＣ（電圧型ＤＡ変換器）となっている
点である。その他の点は変わらない。本発明の第２実施
例においては、ＶＣＯを使用しているため、Ｖ−Ｉ変換
器が不要となる。
【００４４】図９においても、タイミングリカバリＰＬ
Ｌは、出力するリードクロックを初期周波数にロックさ
せるためのＰＬＬループを有していない。即ち、タイミ
ングリカバリＰＬＬのＩＣＯは、シンセサイザＰＬＬの
ＩＣＯを制御する信号とリード信号の位相誤差とに基づ
いて制御される。
【００４５】シンセサイザＰＬＬ７５は、第１のＰＬＬ
ループを構成し、初期周波数にロックしたライトクロッ
クＷＣＬＫを出力する。ループフィルタ７９は、ロック
状態にあるときのＶＣＯ８０を制御する制御電圧Ｖｃを
基準電圧としてＶＤＡＣ８６に供給する。ＶＤＡＣ８６
は、基準電圧Ｖｃを基準として、デジタル信号である位
相誤差検出信号をアナログ信号に変換する。ＶＣＯ８７
は、アナログ変換された位相誤差検出信号に基づいて周
波数を変化させ、リードクロックＲＣＬＫを出力する。
リードクロックＲＣＬＫは、再び、タイミングリカバリ
ＰＬＬ８２の前段に配置されたＡＤＣ８３に供給され
る。そして、ＡＤＣ８３においては、実際に記録媒体等
から読み出されたリード信号によって調整されたリード
クロックで、リード信号がサンプルされる。このよう
に、タイミングリカバリＰＬＬ６１は、本発明の第１実
施例と同様に、リードクロックＲＣＬＫとリード信号の
読み出しタイミングとの間の位相誤差を検出することに
より、リード信号に追従するようにリードクロックＲＣ
ＬＫを生成する。
【００４６】図１０に、ＶＣＯ８０（８７）の一の例を
示す。ＶＣＯ８０（８７）は、オペアンプ８８、３個の
ＮＭＯＳトランジスタ８９、９０及び９４、２個のＰＭ
ＯＳトランジスタ９２及び９３、抵抗９１、３個のＣＭ
ＯＳトランジスタ９５、９６及び９７、及び３個のイン
バータ９８、９９及び１００で構成される。３個のＣＭ
ＯＳトランジスタ９５、９６及び９７と３個のインバー
タ９８、９９及び１００は、リングオシレータを構成す
る。ループフィルタ７９から出力される制御電圧Ｖｃ
は、３個のＣＭＯＳトランジスタ９５、９６及び９７の
抵抗値を制御して、リングオシレータが発振する信号の
周波数を変化させ、調整する。
【００４７】このように、ＶＣＯ８０は、ループフィル
タ７９からの帰還信号に基づいて発振する信号の周波数
を調整し、ライトクロックＷＣＬＫを生成する。
【００４８】図１１に、タイミングリカバリＰＬＬ８２
のＶＤＡＣ８６の一の例を示す。
【００４９】図１１において、ＶＤＡＣ８６は、オペア
ンプ１０１、抵抗列１０２、１０３及び１０４、及びス
イッチ群１０５で構成される。
【００５０】ＶＤＡＣ８６は、ｎビット構成のＤＡ変換
器であり、入力ディジタル信号Ｄ０、Ｄ１・・・Ｄｎに
基づいてスイッチを制御し、入力ディジタル信号に対応
するアナログ信号を出力する。
【００５１】ＶＤＡＣ８６において、オペアンプの利得
は、初期周波数を中心としてリードクロックの周波数を
どの範囲で変化させるかを決定する。上述した例のよう
に、初期周波数の−２０％〜＋２０％の範囲内の周波数
信号をＶＣＯ８７から発振させる場合には、オペアンプ
８６の利得を１．２倍に設定する。係る設定により、Ｖ
ＣＯ８７は、シンセサイザＰＬＬ７５から供給される基
準電流に基づいて、初期周波数の−２０％〜＋２０％の
範囲内の周波数信号を発振する。 ［第３実施例］図１２は、本発明の第３実施例を示す。
【００５２】本発明の第３実施例において、本発明の第
１実施例と異なる点は、シンセサイザＰＬＬのＶＣＯ内
に補正用ＩＤＡＣを設けている点である。
【００５３】シンセサイザＰＬＬは、ロック状態時にお
いては設計時に設定した所定のライトクロックを発振す
る。しかしながら、製造過程のバラツキにより、所定の
ライトクロックを発振することができない場合がある。
そのため、タイミングリカバリＰＬＬにおいては、リー
ドクロックをリード信号に引き込むのに時間を要した
り、また、誤差が大きい場合にはリードクロックをリー
ド信号に引き込めない事態も生じ得る。
【００５４】そのため、ＩＣＯを制御する制御電流を補
正するための補正用ＩＤＡＣ１１３を、シンセサイザＰ
ＬＬ１０６のＶ−Ｉ変換器１１２とＩＣＯ１１４との間
に挿入する。補正用ＩＤＡＣ１１３は、例えば図示しな
いコントローラによって制御され、製造バラツキ等によ
る誤差を修正した制御電流ＩｃをＩＣＯ１１４に供給す
る。係る誤差修正により、シンセサイザＰＬＬ１０６は
所望するライトクロックＷＣＬＫを生成することができ
る。タイミングリカバリＰＬＬ１１６のＩＤＡＣ１２０
には、所望するライトクロックが発振されるときの制御
電流Ｉｃが供給され、タイミングリカバリＰＬＬ１１６
においてはリード信号に追従したリードクロックを生成
することができる。
【００５５】なお、本発明の第３実施例におけるタイミ
ングリカバリＰＬＬ１０６も、出力するリードクロック
ＲＣＬＫを初期周波数にロックさせるためのＰＬＬルー
プを有していないことはいうまでもない。 ［第４実施例］図１３は、本発明の第４実施例を示す。
【００５６】本発明の第４実施例においては、本発明の
第２実施例に対して、本発明の第３実施例と同様に、シ
ンセサイザＰＬＬのＶＣＯ内に補正用ＶＤＡＣを設けて
いる。 シンセサイザＰＬＬ１２２において、ＶＣＯを
制御する制御電圧を補正するための補正用ＶＤＡＣ１２
７を、ループフィルタ１２６とＶＣＯ１２８との間に挿
入する。なお、補正用ＶＤＡＣを設けた理由及びその機
能は本発明の第３実施例と同じである。
【００５７】また、本発明の第４実施例におけるタイミ
ングリカバリＰＬＬ１２２も、出力するリードクロック
ＲＣＬＫを初期周波数にロックさせるためのＰＬＬルー
プを有していないことはいうまでもない。 ［第５実施例］図１４は、本発明の第５実施例を示す。
【００５８】本発明の第３実施例において、本発明の第
１実施例と異なる点は、タイミングリカバリＰＬＬのＩ
ＤＡＣが、ＬＰＦ（ローパスフィルタ）付ＩＤＡＣとな
っている点である。
【００５９】ＩＤＡＣにおいては、入力データの変化時
に出力電流にグリッチ（ノイズ）が発生する場合があ
る。このグリッチがＩＣＯに供給されるとＩＣＯはグリ
ッチに従った高周波数の信号を出力する。そのため、タ
イミングリカバリＰＬＬのロック状態からはずれてしま
い、所定の周波数に収束できなくなる事態も生じ得る。
【００６０】そのため、ＩＤＡＣをＬＰＦ付ＩＤＡＣ１
４９に置き換える。ＬＰＦ付ＩＤＡＣ１４９は、出力電
流をなまらせる働きを有する。ＬＰＦ付ＩＤＡＣ１４９
は、グリッチが発生した出力電流をなまらせることによ
り、高周波数信号によるタイミングリカバリＰＬＬの不
安定性を抑えることができる。
【００６１】なお、本発明の第４実施例におけるタイミ
ングリカバリＰＬＬ１４５も、出力するリードクロック
ＲＣＬＫを初期周波数にロックさせるためのＰＬＬルー
プを有していないことはいうまでもない。
【００６２】図１５に、タイミングリカバリＰＬＬ１４
５のＬＰＦ付ＩＤＡＣ１４９の一の例を示す。
【００６３】図１５において、ＬＰＦ付ＩＤＡＣ１４９
は、図８に示すＩＤＡＣとほぼ同じ構成を備えるとも
に、電流出力部にＰＭＯＳトランジスタ１５９及び１６
２、抵抗１６０、コンデンサ１６１、及びＮＭＯＳトラ
ンジスタ１６３及び１６４で構成されるＬＰＦを備え
る。
【００６４】出力電流をなまらせる機能を有するＬＰＦ
以外の機能は、図８に示すＩＤＡＣと同じである。 ［第６実施例］図１６は、本発明の第６実施例を示す。
【００６５】本発明の第６実施例においては、本発明の
第２実施例に対して、本発明の第５実施例と同様に、Ｖ
ＤＡＣの出力にＬＰＦ機能を付加している。
【００６６】タイミングリカバリＰＬＬ１６６におい
て、ＬＰＦ１７１をＶＤＡＣ１７０とＶＣＯ１７２との
間に挿入する。なお、ＬＰＦ１７１を挿入した理由及び
その機能は本発明の第５実施例と同じである。
【００６７】また、本発明の第６実施例におけるタイミ
ングリカバリＰＬＬ１６６も、出力するリードクロック
ＲＣＬＫを初期周波数にロックさせるためのＰＬＬルー
プを有していないことはいうまでもない。 ［第７実施例］図１７は、本発明の第７実施例を示す。
【００６８】本発明の第７実施例においては、本発明の
第３実施例と本発明の第５実施例とを組み合わせたもの
である。
【００６９】シンセサイザＰＬＬ１７２において、ＩＣ
Ｏを制御する制御電流を補正するための補正用ＩＤＡＣ
１８０を、ループフィルタ１７７とＩＣＯ１８１との間
に挿入する。なお、補正用ＩＤＡＣ１８０を使用する理
由及びその機能は本発明の第３実施例と同じである。
【００７０】タイミングリカバリＰＬＬ１８３におい
て、ＬＰＦ付ＩＤＡＣ１８７を使用する。なお、ＬＰＦ
付ＩＤＡＣ１８７を使用する理由及びその機能は本発明
の第５実施例と同じである。
【００７１】また、本発明の第７実施例におけるタイミ
ングリカバリＰＬＬ１８３が、出力するリードクロック
ＲＣＬＫを初期周波数にロックさせるためのＰＬＬルー
プを有していないことはいうまでもない。
【００７２】以上の説明に関して更に以下の項を開示す
る。 （付記１）信号を読み出す読出信号を生成する信号生成
回路において、前記信号を読み出すときの位相誤差を検
出し誤差信号を出力する位相誤差検出器と、基準信号に
基づいて前記誤差信号を所定の形式の信号に変換する変
換器と、前記所定の形式の信号に基づいて読出信号を生
成する制御発振器とを備えることを特徴とする信号生成
回路（請求項１）。 （付記２）前記基準信号は、他の制御発振器を制御する
制御信号であることを特徴とする（１）に記載の信号生
成回路。 （付記３）前記変換器は、ＤＡ変換器又はローパスフィ
ルタ機能を有するＤＡ変換器であることを特徴とする
（１）又は（２）に記載の信号生成回路。 （付記４）前記変換器は、前記制御発振器が生成する周
波数信号の変化範囲を決定する手段を有することを特徴
とする（１）（２）又は（３）に記載の信号生成回路。 （付記５）信号を読み出す読出信号を生成する信号生成
回路において、制御信号に基づいて所定の周波数信号を
生成する第１の制御発振器と、信号を読み出すタイミン
グと前記所定の周波数信号又は前記読出信号との位相誤
差を検出する位相誤差検出器と、前記制御信号に基づい
て前記誤差信号を所定の形式の信号に変換する変換器
と、前記所定の形式の信号に基づいて読出信号を生成す
る第２の制御発振器とを備えることを特徴とする信号生
成回路（請求項２）。 （付記６）前記変換器は、ＤＡ変換器又はローパスフィ
ルタ機能を有するＤＡ変換器であることを特徴とする
（５）に記載の信号生成回路。 （付記７）前記制御信号は、該制御信号を補正するため
の補正用変換器を介して前記第１の制御発振器に供給さ
れることを特徴とする（５）又は（６）に記載の信号生
成回路。 （付記８）前記変換器は、前記第２の制御発振器が生成
する周波数信号の変化範囲を決定する手段を有すること
を特徴とする（５）（６）又は（７）に記載の信号生成
回路。 （付記９）記録媒体に記録された信号を読み出す読出信
号を生成するタイミングリカバリＰＬＬにおいて、前記
読出信号と記録媒体から信号を読み出すタイミングとの
位相誤差を検出し誤差信号を出力する位相誤差検出器
と、所定の周波数信号を生成する第１の制御発振器を制
御する制御信号に基づいて前記誤差信号をアナログ信号
に変換するＤＡ変換器と、前記アナログ信号に基づいて
読出信号を生成する第２の制御発振器とを備えることを
特徴とするタイミングリカバリＰＬＬ（請求項３）。 （付記１０）前記ＤＡ変換器は、ローパスフィルタ機能
を有するＤＡ変換器であることを特徴とする（９）に記
載の信号生成回路。 （付記１１）前記制御信号は、該制御信号を補正するた
めの補正用変換器を介して前記第１の制御発振器に供給
されることを特徴とする（９）又は（１０）に記載の信
号生成回路。 （付記１２）前記ＤＡ変換器は、前記第２の制御発振器
が生成する周波数信号の変化範囲を決定する手段を有す
ることを特徴とする（９）（１０）又は（１１）に記載
の信号生成回路。 （付記１３）第１の制御発振器を有し、所定の周波数信
号を生成する第１のＰＬＬと、前記制御発振器を制御す
る信号に基づいて信号の読み出しタイミングの位相誤差
をアナログ信号に変換するＤＡ変換器と、該アナログ信
号に基づいて周波数信号を生成する第２の制御発振器と
を備える第２のＰＬＬとを備えることを特徴とする信号
生成システム（請求項４）。 （付記１４）前記ＤＡ変換器は、ローパスフィルタ機能
を有するＤＡ変換器であることを特徴とする（１３）に
記載の信号生成システム。 （付記１５）前記制御信号は、該制御信号を補正するた
めの補正用変換器を介して前記第１の制御発振器に供給
されることを特徴とする（１３）又は（１４）に記載の
信号生成システム。 （付記１６）前記ＤＡ変換器は、前記第２の制御発振器
が生成する周波数信号の変化範囲を決定する手段を有す
ることを特徴とする（１３）（１４）又は（１５）に記
載の信号生成システム。 （付記１７）前記制御信号は、前記第１のＰＬＬがロッ
クしたときに出力される信号であることを特徴とする
（１３）（１４）（１５）又は（１６）に記載の信号生
成システム。 （付記１８）第１の制御発振器を有し、ライトクロック
を生成する第１のＰＬＬと、第２の制御発振器を有し、
リードクロックを生成する第２のＰＬＬとを備えたタイ
ミング信号生成システムにおいて、前記第２のＰＬＬ
は、ロック状態時に前記第１の制御発振器を制御する信
号に基づいて信号の読み出しタイミングの位相誤差をア
ナログ信号に変換し、該アナログ信号を前記第２の制御
発振器に供給するＤＡ変換ユニットを有することを特徴
とする信号生成システム（請求項５）。 （付記１９）前記ＤＡユニットは、ローパスフィルタ機
能を有するＤＡ変換器であることを特徴とする（１８）
に記載の信号生成システム。 （付記２０）前記制御信号は、該制御信号を補正するた
めの補正用変換器を介して前記第１の制御発振器に供給
されることを特徴とする（１８）又は（１９）に記載の
信号生成システム。 （付記２１）前記ＤＡ変換器は、前記第２の制御発振器
が生成する周波数信号の変化範囲を決定する手段を有す
ることを特徴とする（１８）（１９）又は（２０）に記
載の信号生成システム。 （付記２２）第１の周波数信号を生成する第１の信号生
成ユニットと、第２の周波数信号を生成する第２の信号
生成ユニットとを備えた信号生成システムにおいて、前
記第１の信号生成ユニットは制御信号に基づいて第１の
周波数信号を生成し、前記第２の信号生成ユニットは前
記制御信号に基づいて第２の周波数信号を生成すること
を特徴とする信号生成システム（請求項６）。 （付記２３）前記第１の信号生成ユニットはシンセサイ
ザＰＬＬであり、ロック状態時における制御信号を前記
第２の信号生成ユニットに供給することを特徴とする
（２２）に記載の信号生成システム。 （付記２４）前記信号をサンプルするＡＤ変換ユニット
を備えることを特徴とする（２２）又は（２３）に記載
の信号生成システム。 （付記２５）読出信号に基づいて信号を読み出し、前記
読出信号と信号を読み出すタイミングとの位相誤差を検
出し、基準信号に基づいて前記検出された位相誤差を所
定の形式の信号に変換し、前記所定の形式の信号に基づ
いて信号を読み出す読出信号を生成することを特徴とす
る信号生成方法（請求項７）。 （付記２６）制御信号に基づいて所定の周波数信号を生
成し、読出信号に基づいて記録媒体から信号を読み出
し、前記所定の周波数信号又は前記読出信号と信号の読
み出しタイミングとの位相誤差を検出し、前記制御信号
と前記位相誤差とに基づいて前記読出信号を生成するこ
とを特徴とする信号生成方法（請求項８）。
【００７３】
【発明の効果】本発明によれば、ライトクロックを生成
する信号生成回路の制御発振器を制御する制御信号を基
準信号としてリードクロックを生成する信号生成回路に
供給する。そのため、リードクロックを生成する信号生
成回路においては、基準信号、即ち初期周波数にロック
したときに制御発振器を制御する信号を自己回路内で生
成する必要がなく、供給された基準信号に信号を読み出
すときのタイミング誤差を付加して制御発振器に供給す
ることができる。そして、リードクロックを生成する信
号生成回路の制御発振器は信号を読み出すときの誤差を
調整したリードクロックを生成する。このように、本発
明に係る信号生成回路又は信号生成システムによれば、
リードクロックを初期周波数にロックさせるための手
段、及びリードクロックが初期周波数にロックするまで
の時間（ロックアップタイム）が不要となり、回路規模
が縮小され、また、信号読み出し時間が短縮される。
【００７４】特に、本発明においては、シンセサイザＰ
ＬＬのロック状態時にＶＣＯを制御する制御信号をタイ
ミングリカバリＰＬＬに供給するのが有効である。即
ち、初期周波数にロックしたときにＶＣＯを制御する制
御信号をタイミングリカバリＰＬＬのＩＤＡＣ又はＶＤ
ＡＣに供給するのが有効である。ＩＤＡＣ又はＶＤＡＣ
では、制御信号を基準信号として、この基準信号に信号
を読み出すタイミングの位相誤差を付加した信号を生成
し、ＶＣＯに供給する。ＶＣＯは、ＩＤＡＣ又はＶＤＡ
Ｃが出力する信号に基づいて、実際に信号を読み出すと
きの位相誤差を修正したリードクロックを生成する。こ
のように、本発明においては、タイミングリカバリＰＬ
Ｌにおいて、リードクロックを初期周波数にロックさせ
るためのＰＬＬループが不要となり、回路規模が縮小さ
れ、また信号を読み出すまでの時間が大幅に短縮され
る。
【図面の簡単な説明】
【図１】従来のタイミングリカバリＰＬＬを示す図であ
る。
【図２】位相比較器の一の例を示す図である。
【図３】チャージポンプの一の例を示す図である。
【図４】Ｖ−Ｉ変換器の一の例を示す図である。
【図５】ＩＣＯの一の例を示す図である。
【図６】本発明の第１実施例（１）を示す図である。
【図７】本発明の第１実施例（２）を示す図である。
【図８】ＩＤＡＣの一の例を示す図である。
【図９】本発明の第２実施例を示す図である。
【図１０】ＶＣＯの一の例を示す図である。
【図１１】ＶＤＡＣの一の例を示す図である。
【図１２】本発明の第３実施例を示す図である。
【図１３】本発明の第４実施例を示す図である。
【図１４】本発明の第５実施例を示す図である。
【図１５】ＬＰＦ付ＩＤＡＣの一の例を示す図である。
【図１６】本発明の第６実施例を示す図である。
【図１７】本発明の第７実施例を示す図である。
【符号の説明】
５２，７５，１０６，１２２，１３６，１６５，１７３
シンセサイザＰＬＬ ５３，７６，１０７，１２３，１３７，１６６，１７４
１／Ｎ分周器 ５４，７７，１０８，１２４，１３８，１６７，１７５
位相比較器 ５５，７８，１０９，１２５，１３９，１６８，１７６
チャージポンプ ５６，７９，１１０，１２６，１４０，１６９，１７７
ループフィルタ ５７，８０，１１１，１２８，１４１，１７０，１７８
ＶＣＯ ５８，１１２，１４２，１７９ Ｖ−Ｉ変換器 １１３，１２７，１８０ 補正用ＩＤＡＣ又は補正用Ｖ
ＤＡＣ ５９，１１４，１４３，１８１ ＩＣＯ ６０，８１，１１５，１２９，１４４，１７１，１８２
１／Ｍ分周器 ６１，８２，１１６，１３０，１４５，１６６，１８３
タイミングリカバリＰＬＬ ６２，８３，１１７，１３１，１４６，１６７，１８４
ＡＤＣ ６３，８４，１１８，１３２，１４７，１６８，１８５
位相誤差検出器 ６４，８５，１１９，１３３，１４８，１６９，１８６
デジタルフィルタ ６５，８６，１２０，１３４，１４９，１７０，１８７
ＩＤＡＣ又はＶＤＡＣ１７１ ＬＰＦ ６６，８７，１２１，１３５，１５０，１７２，１８８
ＶＣＯ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡田 浩司 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 Ｆターム(参考） 5D044 GM13 GM14 GM15 5J106 AA04 CC01 CC21 CC41 CC46 DD32 DD35 DD36 KK03 KK39

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】信号を読み出す読出信号を生成する信号生
    成回路において、 前記信号を読み出すときの位相誤差を検出し誤差信号を
    出力する位相誤差検出器と、 基準信号に基づいて前記誤差信号を所定の形式の信号に
    変換する変換器と、 前記所定の形式の信号に基づいて読出信号を生成する制
    御発振器と、 を備えることを特徴とする信号生成回路。
  2. 【請求項２】信号を読み出す読出信号を生成する信号生
    成回路において、 制御信号に基づいて所定の周波数信号を生成する第１の
    制御発振器と、 信号を読み出すタイミングと前記所定の周波数信号又は
    前記読出信号との位相誤差を検出する位相誤差検出器
    と、 前記制御信号に基づいて前記誤差信号を所定の形式の信
    号に変換する変換器と、 前記所定の形式の信号に基づいて読出信号を生成する第
    ２の制御発振器と、 を備えることを特徴とする信号生成回路。
  3. 【請求項３】記録媒体に記録された信号を読み出す読出
    信号を生成するタイミングリカバリＰＬＬにおいて、 前記読出信号と記録媒体から信号を読み出すタイミング
    との位相誤差を検出し誤差信号を出力する位相誤差検出
    器と、 所定の周波数信号を生成する第１の制御発振器を制御す
    る制御信号に基づいて前記誤差信号をアナログ信号に変
    換するＤＡ変換器と、 前記アナログ信号に基づいて読出信号を生成する第２の
    制御発振器と、 を備えることを特徴とするタイミングリカバリＰＬＬ。
  4. 【請求項４】第１の制御発振器を有し、所定の周波数信
    号を生成する第１のＰＬＬと、 前記制御発振器を制御する信号に基づいて信号の読み出
    しタイミングの位相誤差をアナログ信号に変換するＤＡ
    変換器と、該アナログ信号に基づいて周波数信号を生成
    する第２の制御発振器とを備える第２のＰＬＬと、 を備えることを特徴とするタイミング信号生成システ
    ム。
  5. 【請求項５】第１の制御発振器を有し、ライトクロック
    を生成する第１のＰＬＬと、 第２の制御発振器を有し、リードクロックを生成する第
    ２のＰＬＬと、 を備えたタイミング信号生成システムにおいて、 前記第２のＰＬＬは、 ロック状態時に前記第１の制御発振器を制御する信号に
    基づいて信号の読み出しタイミングの位相誤差をアナロ
    グ信号に変換し、該アナログ信号を前記第２の制御発振
    器に供給するＤＡ変換器を有することを特徴とするタイ
    ミング信号生成システム。
  6. 【請求項６】第１の周波数信号を生成する第１の信号生
    成ユニットと、 第２の周波数信号を生成する第２の信号生成ユニット
    と、 を備えた信号生成システムにおいて、 前記第１の信号生成ユニットは制御信号に基づいて第１
    の周波数信号を生成し、 前記第２の信号生成ユニットは前記制御信号に基づいて
    第２の周波数信号を生成することを特徴とする信号生成
    システム。
  7. 【請求項７】読出信号に基づいて信号を読み出し、 前記読出信号と信号を読み出すタイミングとの位相誤差
    を検出し、 基準信号に基づいて前記検出された位相誤差を所定の形
    式の信号に変換し、 前記所定の形式の信号に基づいて信号を読み出す読出信
    号を生成することを特徴とする信号生成方法。
  8. 【請求項８】制御信号に基づいて所定の周波数信号を生
    成し、 読出信号に基づいて記録媒体から信号を読み出し、 前記所定の周波数信号又は前記読出信号と、信号の読み
    出しタイミングとの位相誤差を検出し、 前記制御信号と前記位相誤差とに基づいて読出信号を生
    成することを特徴とする信号生成方法。
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