JP2000332603A - 位相ロックループ装置 - Google Patents
位相ロックループ装置Info
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Abstract
(57)【要約】
【課題】 ＰＬＬ回路で平滑化用のローパスフィルタに
使用するコンデンサの容量値を小さくし、コストダウン
を図る。 【解決手段】 位相比較器１２は、分周器１１でＭ分周
した分周入力信号と、分周器１６でＮ分周した分周ＰＬ
Ｌクロック信号とを位相比較し、位相の進みまたは遅れ
を示す位相検出信号、位相のずれ量を示す位相誤差信
号、および前回のずれ量を示す位相誤差量信号を出力す
る。位相誤差量信号は、位相誤差変換テーブル１８で、
補正量Δｘに変換され、加算器１７で位相検出信号と位
相誤差信号とに応じて、周波数制御信号の補正を行う。
加算器１７で補正された周波数制御信号は、サンプルホ
ールド回路１９でＰＬＬクロック周期毎にホールドさ
れ、Ｄ／Ａ変換器２０でアナログ信号に変換される。変
換されたアナログ信号は、抵抗１３およびコンデンサ１
４で構成するＲＣローパスフィルタで平滑化され、ＶＣ
Ｏ１５に制御電圧として与えられる。
使用するコンデンサの容量値を小さくし、コストダウン
を図る。 【解決手段】 位相比較器１２は、分周器１１でＭ分周
した分周入力信号と、分周器１６でＮ分周した分周ＰＬ
Ｌクロック信号とを位相比較し、位相の進みまたは遅れ
を示す位相検出信号、位相のずれ量を示す位相誤差信
号、および前回のずれ量を示す位相誤差量信号を出力す
る。位相誤差量信号は、位相誤差変換テーブル１８で、
補正量Δｘに変換され、加算器１７で位相検出信号と位
相誤差信号とに応じて、周波数制御信号の補正を行う。
加算器１７で補正された周波数制御信号は、サンプルホ
ールド回路１９でＰＬＬクロック周期毎にホールドさ
れ、Ｄ／Ａ変換器２０でアナログ信号に変換される。変
換されたアナログ信号は、抵抗１３およびコンデンサ１
４で構成するＲＣローパスフィルタで平滑化され、ＶＣ
Ｏ１５に制御電圧として与えられる。
Description
【０００１】
【発明の属する技術分野】本発明は、信号の同期などに
広く用いられ、入力信号の周波数と位相とに同期した出
力信号を発生し、Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ
からＰＬＬと略称される位相ロックループ装置に関す
る。
広く用いられ、入力信号の周波数と位相とに同期した出
力信号を発生し、Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ
からＰＬＬと略称される位相ロックループ装置に関す
る。
【０００２】
【従来の技術】従来からＰＬＬの技術は、通信や情報記
録での信号の同期や記録媒体から情報を読出す際の基準
クロック信号の作成などに、広く応用されている。特
に、記録媒体にデジタル信号で録音されている音楽信号
を再生する際には、周波数を正しく再現するために、精
度の高い安定な同期が必要となり、ＰＬＬは不可欠であ
るる。
録での信号の同期や記録媒体から情報を読出す際の基準
クロック信号の作成などに、広く応用されている。特
に、記録媒体にデジタル信号で録音されている音楽信号
を再生する際には、周波数を正しく再現するために、精
度の高い安定な同期が必要となり、ＰＬＬは不可欠であ
るる。
【０００３】図７は、従来からの基本的なＰＬＬ装置の
電気的構成を示す。このＰＬＬ装置は、分周器１、位相
比較器２、抵抗３およびコンデンサ４によって構成する
ＲＣローパスフィルタ、電圧制御発振器（以下「ＶＣ
Ｏ」と略称する）５および分周器６から構成される。
Ｍ，Ｎをそれぞれ任意の整数とすると、入力信号は分周
器１によってＭ分周され、ＶＣＯ５の作成するＰＬＬク
ロック信号は分周器６によってＮ分周される。位相比較
器２は、分周器１，６からのＭ分周された分周入力信号
とＮ分周されたＰＬＬクロック信号との比較結果を“＋
１”、“Ｈｉ−Ｚ”、または“０”の３値で表し、次の
抵抗３およびコンデンサ４によって構成されるＲＣロー
パスフィルタによって平滑化する。“＋１”のときはハ
イレベルを出力し、“０”のときはローレベルを出力
し、“Ｈｉ−Ｚ”のときはハイインピーダンス状態とな
る。このときＲＣローパスフィルタのカットオフ周波数
は、Ｎ分周した分周ＰＬＬクロック信号の周波数よりも
低い周波数とすることが必要となる。したがって、次の
式１の条件を満たす必要がある。ここで抵抗３の抵抗値
をＲ0、コンデンサ４の容量値をＣ0とする。 カットオフ周波数＝１／（２πＲ0Ｃ0）＜分周ＰＬＬクロック周波数…（１）
電気的構成を示す。このＰＬＬ装置は、分周器１、位相
比較器２、抵抗３およびコンデンサ４によって構成する
ＲＣローパスフィルタ、電圧制御発振器（以下「ＶＣ
Ｏ」と略称する）５および分周器６から構成される。
Ｍ，Ｎをそれぞれ任意の整数とすると、入力信号は分周
器１によってＭ分周され、ＶＣＯ５の作成するＰＬＬク
ロック信号は分周器６によってＮ分周される。位相比較
器２は、分周器１，６からのＭ分周された分周入力信号
とＮ分周されたＰＬＬクロック信号との比較結果を“＋
１”、“Ｈｉ−Ｚ”、または“０”の３値で表し、次の
抵抗３およびコンデンサ４によって構成されるＲＣロー
パスフィルタによって平滑化する。“＋１”のときはハ
イレベルを出力し、“０”のときはローレベルを出力
し、“Ｈｉ−Ｚ”のときはハイインピーダンス状態とな
る。このときＲＣローパスフィルタのカットオフ周波数
は、Ｎ分周した分周ＰＬＬクロック信号の周波数よりも
低い周波数とすることが必要となる。したがって、次の
式１の条件を満たす必要がある。ここで抵抗３の抵抗値
をＲ0、コンデンサ４の容量値をＣ0とする。 カットオフ周波数＝１／（２πＲ0Ｃ0）＜分周ＰＬＬクロック周波数…（１）
【０００４】ＲＣローパスフィルタで平滑された誤差信
号は、ＶＣＯ５に制御電圧として入力され、ＶＣＯ５は
この制御電圧に応じた周波数のＰＬＬクロック信号を生
成する。このようなＰＬＬ装置では、分周器１，６、位
相比較器２およびＶＣＯ５は、同一の半導体チップ上に
集積されて信号処理ＬＳＩなどを構成するけれども、Ｒ
Ｃローパスフィルタを構成する抵抗３およびコンデンサ
４は、そのような信号処理ＬＳＩの外付け回路として構
成されるのが一般的である。
号は、ＶＣＯ５に制御電圧として入力され、ＶＣＯ５は
この制御電圧に応じた周波数のＰＬＬクロック信号を生
成する。このようなＰＬＬ装置では、分周器１，６、位
相比較器２およびＶＣＯ５は、同一の半導体チップ上に
集積されて信号処理ＬＳＩなどを構成するけれども、Ｒ
Ｃローパスフィルタを構成する抵抗３およびコンデンサ
４は、そのような信号処理ＬＳＩの外付け回路として構
成されるのが一般的である。
【０００５】
【発明が解決しようとする課題】図７に示すようなＰＬ
Ｌ装置は、全体を半導体集積回路化することができれ
ば、小型でかつ低コスト化することができる。しかしな
がら、抵抗３およびコンデンサ４で形成するＲＣローパ
スフィルタのカットオフ周波数はＶＣＯ５の発振周波数
に比較してそのＮ分１以下となり、かなり低くなるので
大きな容量のコンデンサ４を必要とし、半導体集積回路
化は困難である。コンデンサ４の容量値が小さくてもカ
ットオフ周波数を低くするためには、抵抗３の抵抗値Ｒ
0を大きくしなければならない。さらに、分周器１，６
の分周比Ｍ，Ｎを小さくし、回路全体が高い周波数で動
作するようにしなければならない。すなわち、抵抗３や
コンデンサ４を半導体集積回路として組込もうとする
と、特別なＩＣ化技術や、回路の高速動作対応を図る必
要が生じる。
Ｌ装置は、全体を半導体集積回路化することができれ
ば、小型でかつ低コスト化することができる。しかしな
がら、抵抗３およびコンデンサ４で形成するＲＣローパ
スフィルタのカットオフ周波数はＶＣＯ５の発振周波数
に比較してそのＮ分１以下となり、かなり低くなるので
大きな容量のコンデンサ４を必要とし、半導体集積回路
化は困難である。コンデンサ４の容量値が小さくてもカ
ットオフ周波数を低くするためには、抵抗３の抵抗値Ｒ
0を大きくしなければならない。さらに、分周器１，６
の分周比Ｍ，Ｎを小さくし、回路全体が高い周波数で動
作するようにしなければならない。すなわち、抵抗３や
コンデンサ４を半導体集積回路として組込もうとする
と、特別なＩＣ化技術や、回路の高速動作対応を図る必
要が生じる。
【０００６】本発明の目的は、半導体集積回路化する際
に特別な技術や回路の高速動作対応を図る必要がなく、
容易にローパスフィルタを内蔵することができる位相ロ
ックループ装置を提供することである。
に特別な技術や回路の高速動作対応を図る必要がなく、
容易にローパスフィルタを内蔵することができる位相ロ
ックループ装置を提供することである。
【０００７】
【課題を解決するための手段】本発明は、電圧制御発振
器で生成されたクロック信号を分周した分周クロック信
号と、入力信号を分周した分周入力信号との位相差に基
づいて、電圧制御発振器の発振周波数を制御し、入力信
号とクロック信号との同期をとる位相ロックループ装置
において、該分周クロック信号および該分周入力信号の
位相を比較し、該分周クロック信号と該分周入力信号と
の間での位相の進み遅れを示す位相検出信号、該分周ク
ロック信号の予め定める状態変位時点毎の位相のずれ量
を示す位相誤差信号、および前回の位相誤差信号で示さ
れた位相のずれ量を表す位相誤差量信号を導出する位相
比較器と、位相比較器からの位相検出信号および位相誤
差信号に基づいて、該クロック信号でサンプルホールド
しながら電圧制御発振器の発振周波数を制御する周波数
制御信号を導出し、位相誤差量信号に基づいて該周波数
制御信号を補正する制御回路と、抵抗およびコンデンサ
が組合わされてローパスフィルタを構成し、周波数制御
信号を平滑化するＲＣローパスフィルタとを含むことを
特徴とする位相ロックループ装置である。
器で生成されたクロック信号を分周した分周クロック信
号と、入力信号を分周した分周入力信号との位相差に基
づいて、電圧制御発振器の発振周波数を制御し、入力信
号とクロック信号との同期をとる位相ロックループ装置
において、該分周クロック信号および該分周入力信号の
位相を比較し、該分周クロック信号と該分周入力信号と
の間での位相の進み遅れを示す位相検出信号、該分周ク
ロック信号の予め定める状態変位時点毎の位相のずれ量
を示す位相誤差信号、および前回の位相誤差信号で示さ
れた位相のずれ量を表す位相誤差量信号を導出する位相
比較器と、位相比較器からの位相検出信号および位相誤
差信号に基づいて、該クロック信号でサンプルホールド
しながら電圧制御発振器の発振周波数を制御する周波数
制御信号を導出し、位相誤差量信号に基づいて該周波数
制御信号を補正する制御回路と、抵抗およびコンデンサ
が組合わされてローパスフィルタを構成し、周波数制御
信号を平滑化するＲＣローパスフィルタとを含むことを
特徴とする位相ロックループ装置である。
【０００８】本発明に従えば、位相比較器では電圧制御
発振器から発生されるクロック信号を分周した分周クロ
ック信号と、入力信号を分周した分周入力信号との位相
比較を行い、制御回路では位相の進み遅れと位相のずれ
量とに従って電圧制御発振器を制御する周波数制御信号
を導出し、前回のずれ量に基づいて周波数制御信号を補
正して、電圧制御発振器からのクロック信号の発振周波
数を制御する。発振周波数を制御する周波数制御信号
は、クロック信号でサンプルホールドされるので、平滑
化のためのＲＣローパスフィルタは、抵抗の抵抗値やコ
ンデンサの容量値を小さくすることができ、半導体集積
回路内に容易に内蔵することができる。制御量は、前回
のずれ量に基づいて補正されるので、サンプルホールド
の周期は短くても、発振周波数の安定化を図ることがで
きる。
発振器から発生されるクロック信号を分周した分周クロ
ック信号と、入力信号を分周した分周入力信号との位相
比較を行い、制御回路では位相の進み遅れと位相のずれ
量とに従って電圧制御発振器を制御する周波数制御信号
を導出し、前回のずれ量に基づいて周波数制御信号を補
正して、電圧制御発振器からのクロック信号の発振周波
数を制御する。発振周波数を制御する周波数制御信号
は、クロック信号でサンプルホールドされるので、平滑
化のためのＲＣローパスフィルタは、抵抗の抵抗値やコ
ンデンサの容量値を小さくすることができ、半導体集積
回路内に容易に内蔵することができる。制御量は、前回
のずれ量に基づいて補正されるので、サンプルホールド
の周期は短くても、発振周波数の安定化を図ることがで
きる。
【０００９】本発明で、前記制御回路は、前記位相比較
器からの位相誤差量信号が表す前回の位相のずれ量を、
前記電圧制御発振器の発振周波数の制御量を補正する補
正量に変換する位相誤差変換テーブルを備えることを特
徴とする。
器からの位相誤差量信号が表す前回の位相のずれ量を、
前記電圧制御発振器の発振周波数の制御量を補正する補
正量に変換する位相誤差変換テーブルを備えることを特
徴とする。
【００１０】本発明に従えば、前回の位相のずれ量から
補正量を求めるための位相誤差変換テーブルを備えるの
で、位相誤差量信号が表す前回のずれ量から、補正量を
容易かつ迅速に求めることができる。
補正量を求めるための位相誤差変換テーブルを備えるの
で、位相誤差量信号が表す前回のずれ量から、補正量を
容易かつ迅速に求めることができる。
【００１１】また本発明で、前記制御回路は、前記複数
種類の位相誤差変換テーブルを、前回の前記誤差量信号
が表す位相のずれ量に従って切換えることを特徴とす
る。
種類の位相誤差変換テーブルを、前回の前記誤差量信号
が表す位相のずれ量に従って切換えることを特徴とす
る。
【００１２】本発明に従えば、複数の位相誤差変換テー
ブルを、前回の位相のずれ量に従って切換えるので、ず
れ量の大きさに応じた適切な補正を行うことができる。
ブルを、前回の位相のずれ量に従って切換えるので、ず
れ量の大きさに応じた適切な補正を行うことができる。
【００１３】また本発明で、前記制御回路は、前記位相
差変換テーブルによって位相のずれ量から変換される補
正量を、前回の発振周波数の制御のための制御量に、前
記クロック信号の周期で加算し、加算結果を補正された
制御量として導出する加算器を備えることを特徴とす
る。
差変換テーブルによって位相のずれ量から変換される補
正量を、前回の発振周波数の制御のための制御量に、前
記クロック信号の周期で加算し、加算結果を補正された
制御量として導出する加算器を備えることを特徴とす
る。
【００１４】本発明に従えば、クロック信号の周期で前
回の発振周波数の制御のための制御量を、位相差変換テ
ーブルから変換される補正量と加算して、加算結果を補
正された制御量として加算器から導出させ、電圧制御発
振器の発振周波数の制御を行うので、クロック信号の周
期毎に発振周波数の制御を行うことができ、入力信号に
対してクロック信号が同期に至る引き込みを迅速に行
い、引き込みが終了してロックした後、外乱に対する変
動を小さくすることができる。
回の発振周波数の制御のための制御量を、位相差変換テ
ーブルから変換される補正量と加算して、加算結果を補
正された制御量として加算器から導出させ、電圧制御発
振器の発振周波数の制御を行うので、クロック信号の周
期毎に発振周波数の制御を行うことができ、入力信号に
対してクロック信号が同期に至る引き込みを迅速に行
い、引き込みが終了してロックした後、外乱に対する変
動を小さくすることができる。
【００１５】また本発明で、前記制御回路は、前記制御
量をデジタル値で算出する演算回路と、演算回路によっ
て算出される制御量をアナログ信号に変換するデジタル
／アナログ変換器とを備えることを特徴とする。
量をデジタル値で算出する演算回路と、演算回路によっ
て算出される制御量をアナログ信号に変換するデジタル
／アナログ変換器とを備えることを特徴とする。
【００１６】本発明に従えば、演算回路で制御量を表す
デジタル値を算出し、デジタル／アナログ変換器でデジ
タル値をアナログ信号に変換し、抵抗およびコンデンサ
が組合わされてデジタル／アナログ変換器からのアナロ
グ信号を平滑するＲＣローパスフィルタで平滑化して電
圧制御発振器の発振周波数を制御するので、高精度の周
波数制御を半導体集積回路化してローコスト化すること
ができる。
デジタル値を算出し、デジタル／アナログ変換器でデジ
タル値をアナログ信号に変換し、抵抗およびコンデンサ
が組合わされてデジタル／アナログ変換器からのアナロ
グ信号を平滑するＲＣローパスフィルタで平滑化して電
圧制御発振器の発振周波数を制御するので、高精度の周
波数制御を半導体集積回路化してローコスト化すること
ができる。
【００１７】
【発明の実施の形態】図１は、本発明の実施の一形態と
してのＰＬＬ装置１０の概略的な電気的構成を示す。Ｐ
ＬＬ装置１０は、分周器１１、位相比較器１２、抵抗１
３、コンデンサ１４、ＶＣＯ１５および分周器１６を含
む。これらの構成は、図７に示す従来のＰＬＬ装置と基
本的には同等である。本実施形態のＰＬＬ装置１０は、
さらに加算器１７、位相誤差変換テーブル１８、サンプ
ルホールド回路１９およびデジタル／アナログ（以下
「Ｄ／Ａ」と略称する）変換器２０を含む。本実施形態
のＰＬＬ装置１０は、コンパクトディスク（ＣＤ）やミ
ニディスク（ＭＤ）などのデジタル音楽ソースの記録媒
体からの録音信号をモニタする際に、Ｄ／Ａ変換器を動
作させるためのクロック信号を生成するために用いられ
る。
してのＰＬＬ装置１０の概略的な電気的構成を示す。Ｐ
ＬＬ装置１０は、分周器１１、位相比較器１２、抵抗１
３、コンデンサ１４、ＶＣＯ１５および分周器１６を含
む。これらの構成は、図７に示す従来のＰＬＬ装置と基
本的には同等である。本実施形態のＰＬＬ装置１０は、
さらに加算器１７、位相誤差変換テーブル１８、サンプ
ルホールド回路１９およびデジタル／アナログ（以下
「Ｄ／Ａ」と略称する）変換器２０を含む。本実施形態
のＰＬＬ装置１０は、コンパクトディスク（ＣＤ）やミ
ニディスク（ＭＤ）などのデジタル音楽ソースの記録媒
体からの録音信号をモニタする際に、Ｄ／Ａ変換器を動
作させるためのクロック信号を生成するために用いられ
る。
【００１８】位相比較器１２には、入力信号を分周器１
１でＭ分周した分周入力信号と、ＶＣＯ１５からのＰＬ
Ｌクロック信号を分周器１６でＮ分周した分周ＰＬＬク
ロック信号とが与えられる。ここで、Ｍ，Ｎの値は、Ｐ
ＬＬ装置１０から比較されるクロック信号の周波数変動
分としてのジッタを小さくするために、できるだけ大き
い整数値とすることが好ましい。Ｍ，Ｎの値が大きい
と、低い周波数で位相比較器１２は位相を比較すること
になる。位相比較器１２は、分周入力信号の分周ＰＬＬ
クロック信号との位相差を検出・測定し、位相誤差信
号、位相検出信号および位相誤差量信号を出力する。
１でＭ分周した分周入力信号と、ＶＣＯ１５からのＰＬ
Ｌクロック信号を分周器１６でＮ分周した分周ＰＬＬク
ロック信号とが与えられる。ここで、Ｍ，Ｎの値は、Ｐ
ＬＬ装置１０から比較されるクロック信号の周波数変動
分としてのジッタを小さくするために、できるだけ大き
い整数値とすることが好ましい。Ｍ，Ｎの値が大きい
と、低い周波数で位相比較器１２は位相を比較すること
になる。位相比較器１２は、分周入力信号の分周ＰＬＬ
クロック信号との位相差を検出・測定し、位相誤差信
号、位相検出信号および位相誤差量信号を出力する。
【００１９】図２は、図１の位相比較器１２の内部構成
を示す。本実施形態の位相比較器１２は、２入力のＡＮ
Ｄ回路２１，２２と、Ｄフリップフロップ回路２３と、
セレクタ回路２４と、カウンタ回路２５と、Ｄフリップ
フロップ回路２６，２７および９９とを含む。２入力の
ＡＮＤ回路２１，２２では、一方の入力端子に入力され
る入力信号の論理が反転される。図１の分周器１１でＭ
分周された分周入力信号は、一方のＡＮＤ回路２１の非
反転入力端子と、他方のＡＮＤ回路２２の反転入力端子
に入力される。分周器１６でＮ分周された分周ＰＬＬク
ロック信号は、一方のＡＮＤ回路２１の反転入力端子と
他方のＡＮＤ回路２２の非反転入力端子に入力される。
分周入力信号は、Ｄフリップフロップ回路２３のデータ
入力Ｄにも入力され、分周ＰＬＬクロック信号はＤフリ
ップフロップ回路２３のクロック入力ＣＫにも入力され
る。セレクタ回路２４は、Ｄフリップフロップ回路２３
の出力Ｑが選択入力Ｓとして入力される。セレクタ回路
２４は、選択入力Ｓがローレベルのときに選択される入
力Ａと、選択入力Ｓがハイレベルのときに選択される入
力Ｂとを有する。入力Ａ，Ｂには、ＡＮＤ回路２２，２
１の出力がそれぞれ接続される。セレクタ回路２４の出
力Ｙからは、選択入力Ｓに従って選択される入力Ａ，Ｂ
の値が位相誤差信号として出力される。Ｄフリップフロ
ップ回路２３の出力Ｑは、位相検出信号としても出力さ
れる。
を示す。本実施形態の位相比較器１２は、２入力のＡＮ
Ｄ回路２１，２２と、Ｄフリップフロップ回路２３と、
セレクタ回路２４と、カウンタ回路２５と、Ｄフリップ
フロップ回路２６，２７および９９とを含む。２入力の
ＡＮＤ回路２１，２２では、一方の入力端子に入力され
る入力信号の論理が反転される。図１の分周器１１でＭ
分周された分周入力信号は、一方のＡＮＤ回路２１の非
反転入力端子と、他方のＡＮＤ回路２２の反転入力端子
に入力される。分周器１６でＮ分周された分周ＰＬＬク
ロック信号は、一方のＡＮＤ回路２１の反転入力端子と
他方のＡＮＤ回路２２の非反転入力端子に入力される。
分周入力信号は、Ｄフリップフロップ回路２３のデータ
入力Ｄにも入力され、分周ＰＬＬクロック信号はＤフリ
ップフロップ回路２３のクロック入力ＣＫにも入力され
る。セレクタ回路２４は、Ｄフリップフロップ回路２３
の出力Ｑが選択入力Ｓとして入力される。セレクタ回路
２４は、選択入力Ｓがローレベルのときに選択される入
力Ａと、選択入力Ｓがハイレベルのときに選択される入
力Ｂとを有する。入力Ａ，Ｂには、ＡＮＤ回路２２，２
１の出力がそれぞれ接続される。セレクタ回路２４の出
力Ｙからは、選択入力Ｓに従って選択される入力Ａ，Ｂ
の値が位相誤差信号として出力される。Ｄフリップフロ
ップ回路２３の出力Ｑは、位相検出信号としても出力さ
れる。
【００２０】Ｄフリップフロップ回路２６のデータ入力
Ｄには、ハイレベルの信号“Ｈｉ”が入力される。Ｄフ
リップフロップ回路２６のクロック入力ＣＫには、Ｎ分
周されたＰＬＬクロック信号が反転して入力される。Ｄ
フリップフロップ回路２６のクリア入力ＣＬＲには、Ｄ
フリップフロップ回路９９の出力Ｑが入力される。Ｄフ
リップフロップ回路２６の出力Ｑは、カウンタ回路２５
のクリア入力ＣＬＲおよびＤフリップフロップ回路９９
のデータ入力Ｄに入力される。Ｄフリップフロップ回路
９９のクロック入力ＣＫには、ＰＬＬクロック信号が入
力される。カウンタ回路２５のクロック入力ＣＫには、
ＰＬＬクロック信号が入力される。カウンタ回路２５の
イネーブル入力ＥＮには、セレクタ回路２４の出力Ｙで
ある位相誤差信号が入力される。カウンタ回路２５の出
力ＱはＤフリップフロップ回路２７にデータ入力Ｄとし
て入力される。Ｄフリップフロップ回路２７のクロック
入力ＣＫには、分周ＰＬＬクロック信号が反転して入力
される。Ｄフリップフロップ回路２７の出力Ｑは位相誤
差量信号として導出される。なお、カウンタ回路２５の
出力Ｑは複数ビットのデジタルデータであり、Ｄフリッ
プフロップ回路２７も、該複数ビット分設けられる。
Ｄには、ハイレベルの信号“Ｈｉ”が入力される。Ｄフ
リップフロップ回路２６のクロック入力ＣＫには、Ｎ分
周されたＰＬＬクロック信号が反転して入力される。Ｄ
フリップフロップ回路２６のクリア入力ＣＬＲには、Ｄ
フリップフロップ回路９９の出力Ｑが入力される。Ｄフ
リップフロップ回路２６の出力Ｑは、カウンタ回路２５
のクリア入力ＣＬＲおよびＤフリップフロップ回路９９
のデータ入力Ｄに入力される。Ｄフリップフロップ回路
９９のクロック入力ＣＫには、ＰＬＬクロック信号が入
力される。カウンタ回路２５のクロック入力ＣＫには、
ＰＬＬクロック信号が入力される。カウンタ回路２５の
イネーブル入力ＥＮには、セレクタ回路２４の出力Ｙで
ある位相誤差信号が入力される。カウンタ回路２５の出
力ＱはＤフリップフロップ回路２７にデータ入力Ｄとし
て入力される。Ｄフリップフロップ回路２７のクロック
入力ＣＫには、分周ＰＬＬクロック信号が反転して入力
される。Ｄフリップフロップ回路２７の出力Ｑは位相誤
差量信号として導出される。なお、カウンタ回路２５の
出力Ｑは複数ビットのデジタルデータであり、Ｄフリッ
プフロップ回路２７も、該複数ビット分設けられる。
【００２１】図３は、図２に示す位相比較器１２の各部
の信号波形を示す。分周器１１でＭ分周される分周入力
信号の一例を（ａ）で示し、分周器１６でＮ分周される
分周ＰＬＬクロック信号の一例を（ｂ）で示す。図２の
セレクタ回路２４の出力Ｙとして導出される位相誤差信
号は、図３（ｃ）に示すように、分周入力信号と分周Ｐ
ＬＬクロック信号とのうちで、一方が立上がった後、他
方が立上がるまでの期間ハイレベルとなるように出力さ
れる。したがって、ハイレベルが継続する時間は、位相
のずれ量に対応する。図３（ｄ）に示す位相検出信号
は、分周ＰＬＬクロック信号の立上がり時点で、先に分
周入力信号が立上がっていればハイレベルとなり、分周
入力信号が遅れて立上がるときにはローレベルとなる。
すなわちハイレベルでは分周ＰＬＬクロック信号に比較
して分周入力信号の方が位相が進んでいることを示し、
ローレベルでは遅れていることを示す。
の信号波形を示す。分周器１１でＭ分周される分周入力
信号の一例を（ａ）で示し、分周器１６でＮ分周される
分周ＰＬＬクロック信号の一例を（ｂ）で示す。図２の
セレクタ回路２４の出力Ｙとして導出される位相誤差信
号は、図３（ｃ）に示すように、分周入力信号と分周Ｐ
ＬＬクロック信号とのうちで、一方が立上がった後、他
方が立上がるまでの期間ハイレベルとなるように出力さ
れる。したがって、ハイレベルが継続する時間は、位相
のずれ量に対応する。図３（ｄ）に示す位相検出信号
は、分周ＰＬＬクロック信号の立上がり時点で、先に分
周入力信号が立上がっていればハイレベルとなり、分周
入力信号が遅れて立上がるときにはローレベルとなる。
すなわちハイレベルでは分周ＰＬＬクロック信号に比較
して分周入力信号の方が位相が進んでいることを示し、
ローレベルでは遅れていることを示す。
【００２２】位相誤差信号がハイレベルの期間、イネー
ブル入力ＥＮがハイレベルとなるカウンタ回路２５はＰ
ＬＬクロック信号のカウント動作を行う。したがって、
カウンタ回路２５は、位相のずれ量をＰＬＬクロック信
号で計測していることになる。すなわち、図３（ｅ）に
示すＣＯＵＮＴＥＲ出力は、カウンタ回路２５の出力Ｑ
であり、位相誤差信号がハイレベルのときに、カウンタ
回路２５がアクティブとなるので、ＰＬＬクロック信号
の計数を始める。分周ＰＬＬクロック信号が立ち下がる
と、Ｄフリップフロップ回路２６の出力Ｑがハイレベル
となり、クリア入力ＣＬＲが優先されてカウンタ回路２
５は０に初期化される。カウンタ回路２５の計数値を表
す出力Ｑは、分周ＰＬＬクロック信号の立下がり時点で
Ｄフリップフロップ回路２７にラッチされ、位相誤差量
信号となる。すなわち、図３（ｆ）に示す位相誤差量信
号は、同時に導出される位相誤差信号に対し、その前に
導出された位相誤差信号のずれ量に対応するデジタル値
を表す。なお、Ｄフリップフロップ回路２６の出力Ｑが
ハイレベルになると、Ｄフリップフロップ回路９９のデ
ータ入力Ｄもハイレベルになり、次のＰＬＬクロック信
号の立ち上がりでＤフリップフロップ回路９９の出力Ｑ
がハイレベルとなる。Ｄフリップフロップ回路２６は、
クリア入力ＣＬＲがハイレベルとなるのでクリアされ、
出力Ｑはローレベルとなる。これによって、カウンタ回
路２５のクリア状態は終了する。
ブル入力ＥＮがハイレベルとなるカウンタ回路２５はＰ
ＬＬクロック信号のカウント動作を行う。したがって、
カウンタ回路２５は、位相のずれ量をＰＬＬクロック信
号で計測していることになる。すなわち、図３（ｅ）に
示すＣＯＵＮＴＥＲ出力は、カウンタ回路２５の出力Ｑ
であり、位相誤差信号がハイレベルのときに、カウンタ
回路２５がアクティブとなるので、ＰＬＬクロック信号
の計数を始める。分周ＰＬＬクロック信号が立ち下がる
と、Ｄフリップフロップ回路２６の出力Ｑがハイレベル
となり、クリア入力ＣＬＲが優先されてカウンタ回路２
５は０に初期化される。カウンタ回路２５の計数値を表
す出力Ｑは、分周ＰＬＬクロック信号の立下がり時点で
Ｄフリップフロップ回路２７にラッチされ、位相誤差量
信号となる。すなわち、図３（ｆ）に示す位相誤差量信
号は、同時に導出される位相誤差信号に対し、その前に
導出された位相誤差信号のずれ量に対応するデジタル値
を表す。なお、Ｄフリップフロップ回路２６の出力Ｑが
ハイレベルになると、Ｄフリップフロップ回路９９のデ
ータ入力Ｄもハイレベルになり、次のＰＬＬクロック信
号の立ち上がりでＤフリップフロップ回路９９の出力Ｑ
がハイレベルとなる。Ｄフリップフロップ回路２６は、
クリア入力ＣＬＲがハイレベルとなるのでクリアされ、
出力Ｑはローレベルとなる。これによって、カウンタ回
路２５のクリア状態は終了する。
【００２３】図２の位相誤差変換テーブル１８では、前
回の測定で得られた位相誤差量信号を用い、その大きさ
に応じてＶＣＯ１５を制御する補正量を調整する。補正
量の一例は、次の表１に示される。
回の測定で得られた位相誤差量信号を用い、その大きさ
に応じてＶＣＯ１５を制御する補正量を調整する。補正
量の一例は、次の表１に示される。
【００２４】
【表１】
【００２５】表１に示すように、分周入力信号と分周Ｐ
ＬＬクロック信号との誤差量が大きい場合に、補正量Δ
ｘを大きくして、早くＰＬＬクロック信号を入力信号に
近付けるように制御することができる。また、位相差が
小さい場合には、ノイズなどの影響を受けて急にＰＬＬ
クロック信号の周波数が変動することがないように、補
正量Δｘを小さくしている。補正量Δｘは、位相比較器
１２からの位相検出信号および位相誤差信号とともに、
加算器１７に入力される。位相誤差変換テーブル１８
は、複数種類用意して切換えることもできる。たとえ
ば、前回のずれ量の大きさに応じて、ずれ量が大きいと
きは補正量がさらに大きくなり、ずれ量が小さいときは
補正量がさらに小さくなるように、切換える構成も可能
である。
ＬＬクロック信号との誤差量が大きい場合に、補正量Δ
ｘを大きくして、早くＰＬＬクロック信号を入力信号に
近付けるように制御することができる。また、位相差が
小さい場合には、ノイズなどの影響を受けて急にＰＬＬ
クロック信号の周波数が変動することがないように、補
正量Δｘを小さくしている。補正量Δｘは、位相比較器
１２からの位相検出信号および位相誤差信号とともに、
加算器１７に入力される。位相誤差変換テーブル１８
は、複数種類用意して切換えることもできる。たとえ
ば、前回のずれ量の大きさに応じて、ずれ量が大きいと
きは補正量がさらに大きくなり、ずれ量が小さいときは
補正量がさらに小さくなるように、切換える構成も可能
である。
【００２６】図４は、加算器１７およびサンプルホール
ド回路１９の内部構成を示す。加算器１７は、セレクタ
回路２８、ＡＮＤ回路２９およびデジタル加算器３０を
含む。サンプルホールド回路１９は、複数ビットのデー
タをラッチすることができるＤフリップフロップ回路３
１を含む。加算器１７には、位相誤差信号、位相検出信
号および補正量Δｘが入力される。位相検出信号は、セ
レクタ回路２８の選択入力Ｓに入力され、ハイレベルで
あれば補正量ΔｘをＡＮＤ回路２９の一方の入力端子に
出力する。ＡＮＤ回路２９の他方の入力端子には位相誤
差信号が与えられる。したがって、位相検出信号および
位相誤差信号が共にハイレベルであれば、デジタル加算
器３０には補正Δｘが加算するように与えられる。位相
検出信号がローレベルのときには、セレクタ回路２８は
補正量−Δｘを選択し、位相誤差信号がハイレベルであ
れば、デジタル加算器３０に補正量Δｘを減算するよう
に信号が与えられる。デジタル加算器３０で、加算また
は減算の対象となる演算値は、Ｄフリップフロップ回路
３１から出力される周波数制御信号で表される周波数の
制御量である。Ｄフリップフロップ回路３１のクロック
入力ＣＫには、ＰＬＬクロック信号が入力され、その立
上がりでデータ入力Ｄに入力されるデジタル加算器３０
の出力をラッチする。
ド回路１９の内部構成を示す。加算器１７は、セレクタ
回路２８、ＡＮＤ回路２９およびデジタル加算器３０を
含む。サンプルホールド回路１９は、複数ビットのデー
タをラッチすることができるＤフリップフロップ回路３
１を含む。加算器１７には、位相誤差信号、位相検出信
号および補正量Δｘが入力される。位相検出信号は、セ
レクタ回路２８の選択入力Ｓに入力され、ハイレベルで
あれば補正量ΔｘをＡＮＤ回路２９の一方の入力端子に
出力する。ＡＮＤ回路２９の他方の入力端子には位相誤
差信号が与えられる。したがって、位相検出信号および
位相誤差信号が共にハイレベルであれば、デジタル加算
器３０には補正Δｘが加算するように与えられる。位相
検出信号がローレベルのときには、セレクタ回路２８は
補正量−Δｘを選択し、位相誤差信号がハイレベルであ
れば、デジタル加算器３０に補正量Δｘを減算するよう
に信号が与えられる。デジタル加算器３０で、加算また
は減算の対象となる演算値は、Ｄフリップフロップ回路
３１から出力される周波数制御信号で表される周波数の
制御量である。Ｄフリップフロップ回路３１のクロック
入力ＣＫには、ＰＬＬクロック信号が入力され、その立
上がりでデータ入力Ｄに入力されるデジタル加算器３０
の出力をラッチする。
【００２７】図１のＰＬＬ装置１０の全体について、図
５および図６を用いてさらに説明する。図５および図６
の（ａ）は、分周器１１でＭ分周される分周入力信号の
波形の一例をそれぞれ示し、（ｂ）は分周器１６でＮ分
周される分周ＰＬＬクロック信号の一例をそれぞれ示
す。（ｃ）は、位相検出信号を示し、（ｄ）は位相誤差
信号、（ｅ）は位相誤差量信号、（ｆ）は周波数制御信
号、（ｇ）はＤ／Ａ変換器出力信号、（ｈ）はＶＣＯ制
御信号をそれぞれ示す。図５では、分周ＰＬＬクロック
信号が分周入力信号に比べ位相が遅れている場合を示
し、図６は進んでいる場合を示す。
５および図６を用いてさらに説明する。図５および図６
の（ａ）は、分周器１１でＭ分周される分周入力信号の
波形の一例をそれぞれ示し、（ｂ）は分周器１６でＮ分
周される分周ＰＬＬクロック信号の一例をそれぞれ示
す。（ｃ）は、位相検出信号を示し、（ｄ）は位相誤差
信号、（ｅ）は位相誤差量信号、（ｆ）は周波数制御信
号、（ｇ）はＤ／Ａ変換器出力信号、（ｈ）はＶＣＯ制
御信号をそれぞれ示す。図５では、分周ＰＬＬクロック
信号が分周入力信号に比べ位相が遅れている場合を示
し、図６は進んでいる場合を示す。
【００２８】図５に示すような分周ＰＬＬクロック信号
が遅れている場合に、位相比較器１２は、位相検出信号
をハイレベルにして、分周入力信号の立上がり時点から
分周ＰＬＬクロック信号の立上がり時点までがハイレベ
ルとなるような位相誤差信号を出力する。１回目の位相
誤差信号のハイレベル時に、位相誤差量信号が「４」で
あると、表１に示す位相誤差変換テーブル１８に従って
補正量Δｘ＝１．０が選択される。加算器１７では、前
回の周波数制御信号が表す制御量Ｘに位相誤差信号のハ
イレベルの期間ＰＬＬクロック周期毎に補正量Δｘ＝
１．０が加算され、Ｘ、Ｘ＋Δｘ、Ｘ＋２Δｘ、Ｘ＋３
Δｘ、Ｘ＋４Δｘ、Ｘ＋５Δｘと加算される。
が遅れている場合に、位相比較器１２は、位相検出信号
をハイレベルにして、分周入力信号の立上がり時点から
分周ＰＬＬクロック信号の立上がり時点までがハイレベ
ルとなるような位相誤差信号を出力する。１回目の位相
誤差信号のハイレベル時に、位相誤差量信号が「４」で
あると、表１に示す位相誤差変換テーブル１８に従って
補正量Δｘ＝１．０が選択される。加算器１７では、前
回の周波数制御信号が表す制御量Ｘに位相誤差信号のハ
イレベルの期間ＰＬＬクロック周期毎に補正量Δｘ＝
１．０が加算され、Ｘ、Ｘ＋Δｘ、Ｘ＋２Δｘ、Ｘ＋３
Δｘ、Ｘ＋４Δｘ、Ｘ＋５Δｘと加算される。
【００２９】図６は、分周ＰＬＬクロック信号の位相の
方が進んでいる場合を示し、位相誤差量信号が表す前回
のずれ量「３」に対応する位相補正量として、表１から
Δｘ＝０．１が選ばれる。加算器１７では、前回の周波
数制御信号が表す制御量Ｘに位相誤差信号のハイレベル
の期間ＰＬＬクロック信号の周期毎に補正量Δｘ＝０．
１が減算され、Ｘ−Δｘ、Ｘ−２Δｘ、Ｘ−３Δｘ、Ｘ
−４Δｘと減算され、周波数制御信号が得られる。
方が進んでいる場合を示し、位相誤差量信号が表す前回
のずれ量「３」に対応する位相補正量として、表１から
Δｘ＝０．１が選ばれる。加算器１７では、前回の周波
数制御信号が表す制御量Ｘに位相誤差信号のハイレベル
の期間ＰＬＬクロック信号の周期毎に補正量Δｘ＝０．
１が減算され、Ｘ−Δｘ、Ｘ−２Δｘ、Ｘ−３Δｘ、Ｘ
−４Δｘと減算され、周波数制御信号が得られる。
【００３０】以上のようにして得られる周波数制御信号
の表す制御量は、Ｄ／Ａ変換器２０でアナログ信号に変
換され、抵抗１３とコンデンサ１４とで構成するＲＣロ
ーパスフィルタで平滑化される。平滑化された信号は、
図５および図６の（ｈ）で示すようになり、ＶＣＯ１５
の制御入力に入力されて信号レベルに応じた周波数のＰ
ＬＬクロック信号を生成する。このときのＲＣローパス
フィルタのカットオフ周波数は、サンプルホールド回路
１９でサンプルホールドするＰＬＬクロック信号の周波
数よりも低い周波数であればよい。したがって、次の式
２のように表すことができる。なお、抵抗１３の抵抗値
をＲ1、コンデンサ１４の容量値をＣ1とする。 カットオフ周波数＝１／（２πＲ1Ｃ1）＜ＰＬＬクロック周波数 …（２）
の表す制御量は、Ｄ／Ａ変換器２０でアナログ信号に変
換され、抵抗１３とコンデンサ１４とで構成するＲＣロ
ーパスフィルタで平滑化される。平滑化された信号は、
図５および図６の（ｈ）で示すようになり、ＶＣＯ１５
の制御入力に入力されて信号レベルに応じた周波数のＰ
ＬＬクロック信号を生成する。このときのＲＣローパス
フィルタのカットオフ周波数は、サンプルホールド回路
１９でサンプルホールドするＰＬＬクロック信号の周波
数よりも低い周波数であればよい。したがって、次の式
２のように表すことができる。なお、抵抗１３の抵抗値
をＲ1、コンデンサ１４の容量値をＣ1とする。 カットオフ周波数＝１／（２πＲ1Ｃ1）＜ＰＬＬクロック周波数 …（２）
【００３１】式２を前述の式１と比較すると、次の式３
が得られる。 Ｒ1Ｃ1＝Ｒ0Ｃ0×（１／Ｎ） …（３）
が得られる。 Ｒ1Ｃ1＝Ｒ0Ｃ0×（１／Ｎ） …（３）
【００３２】抵抗値Ｒ1＝Ｒ0とすると、Ｃ1＝Ｃ0×（１
／Ｎ）となり、コンデンサ１４の容量を図７に示すコン
デンサ３の容量の１／Ｎにすることができる。ＰＬＬ装
置１０を半導体集積回路化する際には、コンデンサ１４
の容量を大きくすることが困難である。本発明では、コ
ンデンサ１４の容量を従来のコンデンサの容量の１／Ｎ
にすることができるので、半導体集積回路化が容易であ
り、ＰＬＬ装置１０としての部品点数を削減し、製造コ
ストを低減することができる。
／Ｎ）となり、コンデンサ１４の容量を図７に示すコン
デンサ３の容量の１／Ｎにすることができる。ＰＬＬ装
置１０を半導体集積回路化する際には、コンデンサ１４
の容量を大きくすることが困難である。本発明では、コ
ンデンサ１４の容量を従来のコンデンサの容量の１／Ｎ
にすることができるので、半導体集積回路化が容易であ
り、ＰＬＬ装置１０としての部品点数を削減し、製造コ
ストを低減することができる。
【００３３】
【発明の効果】以上のように本発明によれば、電圧制御
発振器の発振周波数を制御する周波数制御信号を電圧制
御発振器で発振するクロック信号の周期でサンプルホー
ルドするので、サンプルホールドに用いるＲＣローパス
フィルタなどのカットオフ周波数を高くし、コンデンサ
などの容量値を小さくすることができる。位相比較器で
は、低い周波数に分周した状態での分周クロック信号と
分周入力信号とを位相比較するので、クロック信号の周
波数の変動分であるジッタを小さくすることができる。
発振器の発振周波数を制御する周波数制御信号を電圧制
御発振器で発振するクロック信号の周期でサンプルホー
ルドするので、サンプルホールドに用いるＲＣローパス
フィルタなどのカットオフ周波数を高くし、コンデンサ
などの容量値を小さくすることができる。位相比較器で
は、低い周波数に分周した状態での分周クロック信号と
分周入力信号とを位相比較するので、クロック信号の周
波数の変動分であるジッタを小さくすることができる。
【００３４】また本発明によれば、位相のずれ量から誤
差量へは、位相誤差変換テーブルを用いて変換するの
で、ずれを補正量に迅速に変換することができ、位相ロ
ックループ装置としての入力信号へのクロック信号の引
き込みを迅速に行い、ロックした後の外乱に対する変動
も小さくすることができる。
差量へは、位相誤差変換テーブルを用いて変換するの
で、ずれを補正量に迅速に変換することができ、位相ロ
ックループ装置としての入力信号へのクロック信号の引
き込みを迅速に行い、ロックした後の外乱に対する変動
も小さくすることができる。
【００３５】また本発明によれば、複数種類の位相差変
換テーブルを前回の位相のずれ量に従って切換えるの
で、ロック後の変動をさらに小さくすることができる。
換テーブルを前回の位相のずれ量に従って切換えるの
で、ロック後の変動をさらに小さくすることができる。
【００３６】また本発明によれば、電圧制御発振器から
発振されるクロック信号の周期で発振周波数を制御する
周波数制御信号の補正を行うので、入力信号とクロック
信号との同期を迅速かつ容易にとることができる。
発振されるクロック信号の周期で発振周波数を制御する
周波数制御信号の補正を行うので、入力信号とクロック
信号との同期を迅速かつ容易にとることができる。
【００３７】また本発明によれば、デジタル演算で制御
量を算出し、デジタル／アナログ変換器でアナログ信号
に変換して、抵抗とコンデンサとで構成するＲＣローパ
スフィルタで平滑化して安定に電圧制御発振器の発振周
波数を制御することができる。抵抗やコンデンサを含め
て半導体集積回路化することができるので、位相ロック
ループ装置を構成する部品点数を削減し、製造コストを
低減することができる。
量を算出し、デジタル／アナログ変換器でアナログ信号
に変換して、抵抗とコンデンサとで構成するＲＣローパ
スフィルタで平滑化して安定に電圧制御発振器の発振周
波数を制御することができる。抵抗やコンデンサを含め
て半導体集積回路化することができるので、位相ロック
ループ装置を構成する部品点数を削減し、製造コストを
低減することができる。
【図１】本発明の実施の一形態の概略的な電気的構成を
示すブロック図である。
示すブロック図である。
【図２】図１の位相比較器１２の電気的構成を示すブロ
ック図である。
ック図である。
【図３】図２の各部の動作を示す信号波形図である。
【図４】図１の加算器１７およびサンプルホールド回路
１９の電気的構成を示すブロック図である。
１９の電気的構成を示すブロック図である。
【図５】図１の実施形態で、分周ＰＬＬクロック信号が
遅れるときの動作を示す信号波形図である。
遅れるときの動作を示す信号波形図である。
【図６】図１の実施形態で、分周ＰＬＬクロック信号が
進んでいるときの動作を示す信号波形図である。
進んでいるときの動作を示す信号波形図である。
【図７】従来からのＰＬＬ装置の基本的な電気的構成を
示すブロック図である。
示すブロック図である。
１０ ＰＬＬ装置 １１，１６ 分周器 １２ 位相比較器 １３ 抵抗 １４ コンデンサ １５ ＶＣＯ １７ 加算器 １８ 位相誤差変換テーブル １９ サンプルホールド回路 ２０ Ｄ／Ａ変換器 ２１，２２，２９ ＡＮＤ回路 ２３，２６，２７，３１ Ｄフリップフロップ回路 ２４，２８ セレクタ回路 ２５ カウンタ回路 ３０ デジタル加算器
フロントページの続き Ｆターム(参考） 5J106 AA04 CC01 CC21 CC38 CC41 CC52 DD13 DD33 DD35 EE15 GG11 HH03 KK03 KK25 KK27 KK38
Claims (6)
- 【請求項１】 電圧制御発振器で生成されたクロック信
号を分周した分周クロック信号と、入力信号を分周した
分周入力信号との位相差に基づいて、電圧制御発振器の
発振周波数を制御し、入力信号とクロック信号との同期
をとる位相ロックループ装置において、 該分周クロック信号および該分周入力信号の位相を比較
し、該分周クロック信号と該分周入力信号との間での位
相の進み遅れを示す位相検出信号、該分周クロック信号
の予め定める状態変位時点毎の位相のずれ量を示す位相
誤差信号、および前回の位相誤差信号で示された位相の
ずれ量を表す位相誤差量信号を導出する位相比較器と、 位相比較器からの位相検出信号および位相誤差信号に基
づいて、該クロック信号でサンプルホールドしながら電
圧制御発振器の発振周波数を制御する周波数制御信号を
導出し、位相誤差量信号に基づいて該周波数制御信号を
補正する制御回路と、 抵抗およびコンデンサが組合わされてローパスフィルタ
を構成し、周波数制御信号を平滑化するＲＣローパスフ
ィルタとを含むことを特徴とする位相ロックループ装
置。 - 【請求項２】 前記制御回路は、前記位相比較器からの
位相誤差量信号が表す前回の位相のずれ量を、前記電圧
制御発振器の発振周波数の制御量を補正する補正量に変
換する位相誤差変換テーブルを備えることを特徴とする
請求項１記載の位相ロックループ装置。 - 【請求項３】 前記位相誤差変換テーブルを複数種類備
え、選択可能であることを特徴とする請求項２記載の位
相ロックループ装置。 - 【請求項４】 前記制御回路は、前記複数種類の位相誤
差変換テーブルを、前回の前記誤差量信号が表す位相の
ずれ量に従って切換えることを特徴とする請求項３記載
の位相ロックループ装置。 - 【請求項５】 前記制御回路は、前記位相差変換テーブ
ルによって位相のずれ量から変換される補正量を、前回
の発振周波数の制御のための制御量に、前記クロック信
号の周期で加算し、加算結果を補正された制御量として
導出する加算器を備えることを特徴とする請求項１〜４
のいずれかに記載の位相ロックループ装置。 - 【請求項６】 前記制御回路は、 前記制御量をデジタル値で算出する演算回路と、 演算回路によって算出される制御量をアナログ信号に変
換するデジタル／アナログ変換器とを備えることを特徴
とする請求項１〜５のいずれかに記載の位相ロックルー
プ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11138992A JP2000332603A (ja) | 1999-05-19 | 1999-05-19 | 位相ロックループ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11138992A JP2000332603A (ja) | 1999-05-19 | 1999-05-19 | 位相ロックループ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000332603A true JP2000332603A (ja) | 2000-11-30 |
Family
ID=15234961
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11138992A Pending JP2000332603A (ja) | 1999-05-19 | 1999-05-19 | 位相ロックループ装置 |
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| Country | Link |
|---|---|
| JP (1) | JP2000332603A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100798768B1 (ko) * | 2006-06-29 | 2008-01-29 | 주식회사 하이닉스반도체 | 최적화된 저역통과여파기를 갖는 ｐｌｌ회로 |
| JP2018082458A (ja) * | 2013-03-15 | 2018-05-24 | ドックオン エージー | 万能の復調能力を備えた対数増幅器 |
-
1999
- 1999-05-19 JP JP11138992A patent/JP2000332603A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100798768B1 (ko) * | 2006-06-29 | 2008-01-29 | 주식회사 하이닉스반도체 | 최적화된 저역통과여파기를 갖는 ｐｌｌ회로 |
| US7864910B2 (en) | 2006-06-29 | 2011-01-04 | Hynix Semiconductor Inc. | Phase locked loop |
| JP2018082458A (ja) * | 2013-03-15 | 2018-05-24 | ドックオン エージー | 万能の復調能力を備えた対数増幅器 |
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