JP5044434B2 - 位相同期回路及びこれを用いた受信機 - Google Patents
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Description
(第1の実施形態)
図1に示すように、本発明の第1の実施形態に係る位相同期回路は、基準信号生成器100、制御発振器101、TDC111、デジタルフィルタ112、位相検出器121、アナログフィルタ122、増幅器123、ロック検出器124及びスイッチ125を有する。
図1に示す位相同期回路は、図5Aに示す線形モデルで表現できる。図5Aにおいて、KTDC[code/rad]はTDC111の変換利得、KPD[V/rad]は位相検出器121の変換利得、FD(s)はデジタルフィルタ112の伝達関数、FA(s)はアナログフィルタ122の伝達関数、Aは増幅器123の利得、KD_VCO[Hz/code]及びKA_VCO[Hz/V]は制御発振器101の第1及び第2の制御端子における周波数変換利得を夫々表している。図5Aにおいて、位相−周波数変換利得KTDC×KD_VCO[Hz/rad]と、位相−周波数変換利得KPD×KA_VCO[Hz/rad]とがKVCO[Hz/rad]に等しいと仮定すれば、図1に示す位相同期回路は、図5Bに示す線形モデルで表現できる。
図14に示すように、本発明の第2の実施形態に係る位相同期回路は、前述した図1に示す位相同期回路において、制御発振器101をVCO201、デジタルループ110をデジタルループ210に夫々置き換えている。以下の説明では、図14において図1と同一部分には同一符号を付して示し、異なる部分を中心に述べる。
図15に示すように、本発明の第3の実施形態に係る位相同期回路は、前述した図1に示す位相同期回路において、制御発振器101を、制御発振器301、差動−単相変換器302及び移相器303に置き換えている。以下の説明では、図15において図1と同一部分には同一符号を付して示し、異なる部分を中心に述べる。
図16に示すように、本発明の第4の実施形態に係る位相同期回路は、前述した図1に示す位相同期回路において、制御発振器101を、制御発振器401に置き換えている。以下の説明では、図16において図1と同一部分には同一符号を付して示し、異なる部分を中心に述べる。
図17に示すように、本発明の第5の実施形態に係る位相同期回路は、基準信号生成器100、VCO501、位相周波数検出器551、第1の位相検出器552、第2の位相検出器553、セレクタ554、チャージ・ポンプ555、ループ・フィルタ556、分周器557、スイッチ558及びロック検出器559を有する。尚、基準信号生成器100は、前述した第1乃至第4の実施形態に係る位相同期回路における基準信号生成器と同様の構成であるため、説明を省略する。
前述のように、位相周波数検出器551は、一般的なPLLに用いられる位相周波数検出器であって、デッドゾーンが存在する。従って、基準信号10と、第1位相信号21の分周信号の周波数及び位相が一致(ロック)すると、位相周波数検出器551のデッドゾーンによってPLL全体の位相雑音特性が劣化してしまう。故に、前述したように、ロック検出器559は、位相ロックを検出すると、スイッチ558を介して分周器557の動作をOFFさせると共に、セレクタ554に第1−UP信号31及び第1−DOWN信号32ではなく、第2−UP信号33及び第2−DOWN信号34を選択させる。即ち、図17に示す位相同期回路では、位相ロック状態であれば、位相周波数検出器551ではなく、第1の位相検出器552及び第2の位相検出器553によって位相ロックが維持される。
図21に示すように、本発明の第6の実施形態に係る位相同期回路は、前述した図17に示す位相同期回路において、セレクタ554をセレクタ654に置き換えると共に、ロック検出器559とセレクタ654との間に制御クロック生成回路660を設けている。以下の説明では、図21において図17と同一部分には同一符号を付して示し、異なる部分を中心に述べる。
図22Aに示すように、制御クロック生成回路660は、NOTゲート681、NORゲート682及び683、遅延器684及び685を含む。ロック検出器559の出力信号は、NOTゲート681及びNORゲート682に入力される。NOTゲート681は、ロック検出器559の出力信号を反転して、NORゲート683に入力する。
図24に示すように、本発明の第7の実施形態に係る位相同期回路は、前述した図21に示す位相同期回路において、VCO501をVCO701に夫々置き換えている。以下の説明では、図24において図21と同一部分には同一符号を付して示し、異なる部分を中心に述べる。
図25に示すように、本発明の第8の実施形態に係る位相同期回路は、前述した図24に示す位相同期回路において、VCO701を、VCO801、差動−単相変換器802及び移相器803及び804に置き換えている。以下の説明では、図25において図24と同一部分には同一符号を付して示し、異なる部分を中心に述べる。
図26に示すように、本発明の第9の実施形態に係る位相同期回路は、前述した図24に示す位相同期回路において、VCO701を、VCO901に置き換えている。以下の説明では、図26において図24と同一部分には同一符号を付して示し、異なる部分を中心に述べる。
図27に示すように、本発明の第10の実施形態に係る受信機は、アンテナ1000、デュプレクサ1001、低雑音増幅器(LNA)1002、ローカル発振器1003、90度移相器1004、デジタル信号処理部1005、ミキサ1011、LPF1012、自動利得制御回路(AGC)1013、アナログ−デジタル変換器(ADC)1014、ミキサ1021、LPF1022、ADC1024及びクロック生成回路1030を有する。
11・・・第1位相信号
12・・・第2位相信号
13・・・第3位相信号
21・・・第1位相信号
22・・・第2位相信号
23・・・第3位相信号
31・・・第1−UP信号
32・・・第1−DOWN信号
33・・・第2−UP信号
34・・・第2−DOWN信号
100・・・基準信号生成器
101・・・制御発振器
110・・・デジタルループ
111・・・TDC
112・・・デジタルフィルタ
120・・・アナログループ
121・・・位相検出器
122・・・アナログフィルタ
123・・・増幅器
124・・・ロック検出器
125・・・スイッチ
131,132・・・Dフリップフロップ
133,134・・・ANDゲート
135・・・XORゲート
141,142・・・Dフリップフロップ
143・・・NOTゲート
144・・・NANDゲート
145・・・カウンタ
201・・・VCO
210・・・デジタルループ
213・・・DAC
301・・・制御発振器
302・・・差動−単相変換器
303・・・移相器
401・・・制御発振器
501・・・VCO
551・・・位相周波数検出器
552・・・第1の位相検出器
553・・・第2の位相検出器
554・・・セレクタ
555・・・チャージ・ポンプ
556・・・ループ・フィルタ
557・・・分周器
558・・・スイッチ
559・・・ロック検出器
561、562・・・Dフリップフロップ
563・・・ANDゲート
564、571、572・・・NOTゲート
573、574・・・Dフリップフロップ
575・・・ANDゲート
576、577・・・Dフリップフロップ
578・・・ANDゲート
579・・・NOTゲート
580・・・ANDゲート
654・・・セレクタ
660・・・制御クロック生成回路
681・・・NOTゲート
682、683・・・NORゲート
684、685・・・遅延器
691、692・・・ANDゲート
693・・・ORゲート
694、695・・・ANDゲート
696・・・ORゲート
701、801・・・VCO
802・・・差動−単相変換器
803、804・・・移相器
901・・・VCO
1000・・・アンテナ
1001・・・デュプレクサ
1002・・・低雑音増幅器
1003・・・ローカル発振器
1004・・・90度移相器
1005・・・デジタル信号処理部
1011・・・ミキサ
1012・・・フィルタ
1013・・・自動利得制御器
1014・・・ADC
1021・・・ミキサ
1022・・・フィルタ
1023・・・自動利得制御器
1024・・・ADC
1030・・・クロック生成回路
Claims (17)
- 第1の制御信号及び第2の制御信号の組み合わせによって制御される共通の周波数及び互いに異なる位相を夫々持つ第1の発振信号及び第2の発振信号を生成する制御発振器と、
基準信号と前記第1の発振信号との間の周波数差及び第1位相差を検出し、当該周波数差及び第1位相差に応じた第1の検出信号を生成するデジタル位相周波数検出器と、
前記第1の検出信号の高周波成分を除去するフィルタ処理を行って前記第1の制御信号を生成するデジタルフィルタと、
前記第2の発振信号と前記基準信号との間の第2位相差を検出し、当該第2位相差に応じた第2の検出信号を生成するアナログ位相検出器と、
前記第2の検出信号の高周波成分を除去するフィルタ処理を行って、フィルタ信号を出力するアナログフィルタと、
前記フィルタ信号を増幅して前記第2の制御信号を生成する増幅器と、
前記アナログ位相検出器、前記アナログフィルタ及び前記増幅器を能動状態とするために、前記基準信号の周波数及び位相と前記第1の発振信号の周波数及び位相との同期を検出する同期検出部と
を具備することを特徴とする位相同期回路。 - 前記制御発振器、前記デジタル位相周波数検出器及び前記デジタルフィルタは、第1のループ帯域を有する第1のループを形成するように構成され、前記制御発振器、前記アナログ位相検出器、前記アナログフィルタ及び前記増幅器は、前記第1のループ帯域より広い第2のループ帯域を有する第2のループを形成するように構成されることを特徴とする請求項1記載の位相同期回路。
- 前記アナログ位相検出器は、前記第2の発振信号と、前記基準信号との間の立ち上がりエッジ及び立ち下がりエッジのいずれか一方の時間差を検出し、当該時間差に応じた電圧パルスを前記第2の検出信号として生成することを特徴とする請求項1記載の位相同期回路。
- 前記アナログ位相検出器は、前記第2の発振信号と、前記基準信号との間の立ち上がりエッジ及び立ち下がりエッジのいずれか一方の時間差を検出し、当該時間差に応じた電圧パルスと、前記第1の発振信号との論理積を前記第2の検出信号として生成することを特徴とする請求項1記載の位相同期回路。
- 前記アナログ位相検出器は、前記第2の発振信号と、前記基準信号との間の立ち上がりエッジ及び立ち下がりエッジのいずれか一方の時間差を検出し、当該時間差に応じた電圧パルスと、前記第1の発振信号との排他的論理和を前記第2の検出信号として生成することを特徴とする請求項1記載の位相同期回路。
- 前記制御発振器は、前記第1の発振信号と、前記第1の発振信号と直交する前記第2の発振信号とを生成するLC型直交発振器であることを特徴とする請求項1記載の位相同期回路。
- 第1の制御信号及び第2の制御信号の組み合わせによって制御される共通の周波数と互いに異なる位相を夫々持つ第1の発振信号及び第2の発振信号を生成するリング型発振器と、
基準信号と前記第1の発振信号との間の周波数差及び第1位相差を検出し、当該周波数差及び第1位相差に応じた第1の検出信号を生成するデジタル位相周波数検出器と、
前記第1の検出信号の高周波成分を除去するフィルタ処理を行って第1のフィルタ信号を生成するデジタルフィルタと、
前記第1のフィルタ信号をアナログ信号に変換して前記第1の制御信号を得るデジタル−アナログ変換器と、
前記基準信号と前記第2の発振信号との間の第2位相差を検出し、当該第2位相差に応じた第2の検出信号を生成するアナログ位相検出器と、
前記第2の検出信号の高周波成分を除去するフィルタ処理を行って、第2のフィルタ信号を出力するアナログフィルタと、
前記第2のフィルタ信号を増幅して前記第2の制御信号を生成する増幅器と、
前記アナログ位相検出器、前記アナログフィルタ及び前記増幅器を能動状態とするために、前記基準信号の周波数及び位相と前記第1の発振信号の周波数及び位相との同期を検出する同期検出部と
を具備することを特徴とする位相同期回路。 - 第1の制御信号及び第2の制御信号の組み合わせによって制御される周波数を持つ第1の発振信号を生成する制御発振器と、
前記第1の発振信号を位相シフトさせて第2の発振信号を得る移相器と、
基準信号と前記第1の発振信号との間の周波数差及び第1位相差を検出し、当該周波数差及び第1位相差に応じた第1の検出信号を生成するデジタル位相周波数検出器と、
前記第1の検出信号の高周波成分を除去するフィルタ処理を行って前記第1の制御信号を生成するデジタルフィルタと、
前記基準信号と前記第2の発振信号との間の第2位相差を検出し、当該第2位相差に応じた第2の検出信号を生成するアナログ位相検出器と、
前記第2の検出信号の高周波成分を除去するフィルタ処理を行って、フィルタ信号を出力するアナログフィルタと、
前記フィルタ信号を増幅して前記第2の制御信号を生成する増幅器と、
前記アナログ位相検出器、前記アナログフィルタ及び前記増幅器を能動状態とするために、前記基準信号の周波数及び位相と前記第1の発振信号の周波数及び位相との同期を検出する同期検出部と
を具備することを特徴とする位相同期回路。 - 前記制御発振器は、LC型発振器であることを特徴とする請求項8記載の位相同期回路。
- 第1の制御信号及び第2の制御信号の組み合わせによって制御される共通の周波数及び互いに異なる位相を夫々持つ第1の発振信号及び第2の発振信号を生成する制御発振器と、
基準信号と前記第1の発振信号とが同期状態か非同期状態かを検出し、検出結果を示す検出結果信号を得る同期検出部と、
前記非同期状態において前記第1の発振信号を分周し、分周信号を得る分周器と、
前記分周信号と前記基準信号との間の周波数差及び第1位相差を検出し、当該周波数差及び位相差に応じた第1の検出信号を得る位相周波数検出器と、
前記第2の発振信号と前記基準信号との間の第2位相差を検出し、当該第2位相差に応じた第2の検出信号を生成する位相検出器と、
前記非同期状態において前記第1の検出信号を選択し、前記同期状態において前記第2の検出信号を選択して選択検出信号を得る選択器と、
前記選択検出信号の高周波成分を除去するフィルタ処理を行って前記制御信号を生成するフィルタと
を具備することを特徴とする位相同期回路。 - 前記位相検出器は、前記第2の発振信号と、前記基準信号との間の立ち上がりエッジ及び立ち下がりエッジのいずれか一方の時間差を検出し、当該時間差に応じた電圧パルスを前記第2の検出信号として生成することを特徴とする請求項10記載の位相同期回路。
- 前記検出結果信号から、前記同期状態を示す第1の制御クロックと、前記非同期状態を示し、かつ、前記第1の制御クロックとオーバーラップしない第2の制御クロックとを生成し、前記選択器に渡す制御クロック生成回路を更に具備することを特徴とする請求項10記載の位相同期回路。
- 前記制御クロック生成回路は、前記検出結果信号の立ち上がりエッジ及び立ち下がりエッジの少なくとも一方に対して遅延するように前記第1の制御クロック及び第2の制御クロックを生成することを特徴とする請求項12記載の位相同期回路。
- 前記制御発振器は、リング型発振器であることを特徴とする請求項10記載の位相同期回路。
- 前記制御発振器は、
前記制御信号に応じた周波数の第1の発振信号を出力するLC型発振器と、
前記第1の発振信号を位相シフトさせて前記第2の発振信号を得る移相器と
を含むことを特徴とする請求項10記載の位相同期回路。 - 前記制御発振器は、前記第1の発振信号と、前記第1の発振信号と直交する前記第2の発振信号とを出力するLC型直交発振器であることを特徴とする請求項10記載の位相同期回路。
- 請求項1記載の位相同期回路を含み、前記第1の発振信号によって制御されるクロック信号を生成するクロック生成部と、
前記クロック信号によって動作するアナログ−デジタル変換器とを具備することを特徴とする受信機。
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