JP6151361B2 - 無線通信装置、集積回路および無線通信方法 - Google Patents
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Description
本発明の実施形態は、無線通信装置、集積回路および無線通信方法に関する。
従来のアナログ同期式PSK/FSK復調器は、アンテナで受信したRF信号を周波数変換するためのミキサと、チャネル選択フィルタと、ミキサに局部発振信号を供給するためのVCO(Voltage Control Oscillator)とを備えており、電圧制御型発振器(VCO:Voltage Control Oscillator)の制御電圧をチャネル選択フィルタの出力から供給し、VCO周波数とRF信号周波数とを位相同期させる位相同期ループを採用していた。
この種の復調器では、大電力の妨害波が存在した場合、VCOがRF信号周波数の代わりに妨害波周波数に引き込まれてしまうため、妨害波耐性が十分とは言えなかった。例えば、ミキサの前段のBPFで妨害波を抑制することを考えても、妨害波周波数がRF信号に近接している場合、外付け部品でも実現不可能なほど非常に急峻な遮断特性を要するため、問題の解決とはなっていなかった。
本発明が解決しようとする課題は、妨害波耐性の高い無線通信装置、集積回路および無線通信方法を提供することである。
本実施形態では、受信信号の位相に合わせて、電圧制御発振信号の位相を調整するためのアナログ制御信号を生成するアナログ制御ループ部と、
基準信号の周波数と所定の周波数設定コード信号とにより定まる周波数を持ち、前記アナログ制御信号と逆位相のデジタル制御信号を生成するデジタル制御ループ部と、
前記アナログ制御信号および前記デジタル制御信号に基づいて、前記電圧制御発振信号を生成する電圧制御型発振器と、
前記デジタル制御信号を所定の閾値と比較した結果に基づいて、前記受信信号をデジタル復調したデジタル信号を生成するデータスライサと、を備え、
前記デジタル制御ループ部の利得は、前記アナログ制御ループ部の利得よりも高い無線通信装置が提供される。
基準信号の周波数と所定の周波数設定コード信号とにより定まる周波数を持ち、前記アナログ制御信号と逆位相のデジタル制御信号を生成するデジタル制御ループ部と、
前記アナログ制御信号および前記デジタル制御信号に基づいて、前記電圧制御発振信号を生成する電圧制御型発振器と、
前記デジタル制御信号を所定の閾値と比較した結果に基づいて、前記受信信号をデジタル復調したデジタル信号を生成するデータスライサと、を備え、
前記デジタル制御ループ部の利得は、前記アナログ制御ループ部の利得よりも高い無線通信装置が提供される。
以下、図面を参照しながら、本発明の実施形態について説明する。
(第1の実施形態)
図1は第1の実施形態に係る無線通信装置内の受信機1の概略構成を示すブロック図である。図1の受信機1は、アナログ制御ループ部2と、デジタル制御ループ部3と、電圧制御型発振器4と、データスライサ5とを備えている。図1の受信機1は、例えばPSK信号を受信する場合に用いられる。以下の実施形態による無線通信装置は、受信機だけを含んでいてもよいし、送信機等の受信機以外の構成を含んでいてもよい。また、無線通信装置は、据置型の通信装置でもよいし、携帯可能な無線端末でもよい。
図1は第1の実施形態に係る無線通信装置内の受信機1の概略構成を示すブロック図である。図1の受信機1は、アナログ制御ループ部2と、デジタル制御ループ部3と、電圧制御型発振器4と、データスライサ5とを備えている。図1の受信機1は、例えばPSK信号を受信する場合に用いられる。以下の実施形態による無線通信装置は、受信機だけを含んでいてもよいし、送信機等の受信機以外の構成を含んでいてもよい。また、無線通信装置は、据置型の通信装置でもよいし、携帯可能な無線端末でもよい。
アナログ制御ループ部2は、アンテナ6で受信された受信信号の位相に合わせて、電圧制御発振信号の位相を調整するためのアナログ制御信号VMIXを生成する。
デジタル制御ループ部3は、基準信号の周波数と所定の周波数設定コード信号とにより定まる周波数を持ち、電圧制御発振信号の位相の揺れを相殺可能で、アナログ制御信号VMIXと逆位相のデジタル制御信号Dctlを生成する。
アナログ制御ループ部2は、電圧制御発振信号の周波数を受信信号にトラッキングさせる制御を行うのに対して、デジタル制御ループは、その制御を阻止して、電圧制御発振信号の周波数を基準信号と周波数設定コード信号とで定まる設定周波数にトラッキングさせる制御を行う。このような相反する制御を行う結果として、アナログ制御ループ部2で生成されたアナログ制御信号VMIXと、デジタル制御ループ部3で生成されたデジタル制御信号Dctlとは、互いに位相が反転する差動信号になる。
電圧制御型発振器4(VCO)は、アナログ制御信号VMIXおよびデジタル制御信号Dctlに基づいて、電圧制御発振信号(以下、VCO信号)を生成する。
データスライサ5は、第1基準信号 源20からの基準信号CLKsymbolに同期させて、デジタル制御信号Dctlを所定の閾値と比較して、受信信号に応じたデジタル信号を生成する。このデジタル信号は、受信信号をデジタル復調した信号であり、別にデジタル復調器を設ける必要がなくなる。
アナログ制御ループ部2は、低雑音増幅器11と、周波数変換器12と、低域通過フィルタ13とを有する。低雑音増幅器11は、アンテナ6での受信信号を増幅する。周波数変換器12は、受信信号とVCO信号との位相差信号を生成する。低域通過フィルタ13は、周波数変換器12の出力信号に含まれる不要な高周波成分を除去して、アナログ制御信号VMIXを生成する。
デジタル制御ループは、第1基準信号源20と、第2基準信号源21と、位相−デジタル変換器(TDC:Time-to-Digital Converter)22と、バイナリカウンタ23と、デジタル加算器24と、デジタル微分器25と、デジタル減算器26と、ループ利得制御部27とを有する。
位相−デジタル変換器22は、第2基準信号源21からの基準信号FREFに同期させて、VCO信号の位相を検出する。バイナリカウンタ23は、VCO信号の例えば立ち上がりエッジに同期させてカウント動作を行う。
デジタル加算器24は、位相−デジタル変換器22の出力信号とバイナリカウンタ23のカウント信号とを加算して、VCO信号の位相を検出する。バイナリカウンタ23は、VCO信号の位相をラフに計測し、位相−デジタル変換器22は、VCO信号の位相を細かく検出するため、両者の出力信号をデジタル加算器24で加算することで、VCO信号の位相を検出可能となる。
デジタル微分器25は、デジタル加算器24の出力信号を微分処理して、VCO信号の位相を表す信号を周波数信号に変換する。
デジタル減算器26は、デジタル微分器25の出力信号と周波数設定コード信号FCWとの差分を検出して周波数誤差信号を生成する。ループ利得制御部27は、デジタル減算器26の出力信号に基づいて、デジタル制御信号Dctlを生成する。
デジタル制御ループ部3は、AD(All Digital)PLLで構成されている。ADPLLの動作原理については割愛するが、デジタル制御ループ部3における設定周波数FVCOは、基準信号の周波数をFrefとすると、以下の(1)式で表される。
FVCO=FCW×Fref …(1)
図1の受信機1では、(1)式で表される設定周波数FVCOを受信信号のキャリア周波数に合わせることでチャネル選択を行う。しかしながら、例えば受信信号がBPSK変調されている場合、その位相が±π/2でシフトするため、それに追従させようとするアナログ制御ループ部2と、一定の位相に留めようとするデジタル制御ループ部3との制御動作間に矛盾が生じる。そこで、図1の受信機1は、デジタル制御ループ部3のループ利得をアナログ制御ループ部2のループ利得よりも十分高く設定する。これにより、図1の受信機1は、PSK変調信号を復調かつデジタル変換するとともに、変調信号に重畳されてくる妨害波に対する耐性を高めることができる。
図2はBPSK信号の復調原理を説明する図である。BPSK変調された受信信号(BPSK信号)とVCO信号とが周波数変換器12に入力されると、周波数変換器12の出力信号は、図2(a)の丸印で示す2点の位相を行き来することになる。すなわち、図2(b)のタイミング図に示すように、アナログ制御ループ部2は、VCO信号の位相が受信信号の位相に比べてπ/2遅れたら、アナログ制御信号VMIXをプラス側に駆動し、π/2進んだらマイナス側に駆動し、受信信号Dataの位相にトラッキングさせようとする。
一方、デジタル制御ループ部3は、このアナログ制御ループ部2の動作を妨げる動作を行う。しかも、デジタル制御ループ部3の方がアナログ制御ループ部2よりも利得が高いため、デジタル制御信号Dctlは、図2(b)に示すように、アナログ制御信号VMIXの位相とは正反対の位相になる。結果的に、アナログ制御信号VMIXとデジタル制御信号Dctlは互いに位相が正反対(逆)の差動信号となり、デジタル制御信号Dctlがプラス側に動作したときを1(+π/2)、マイナス側に動作したときを0(−π/2)と判定すれば、BPSK信号を復調できることになる。
図1のループ利得制御部27で生成されるデジタル制御信号Dctlは、すでにデジタル変換された値であり、データスライサ5を設ければ、容易に0と1の二値データを生成できる。データスライサ5は、図3に示すように、受信信号のシンボルレートに同期した基準クロックで動作するデジタルコンパレータであり、閾値を適切なレベルに設定することで、1(+π/2)と0(−π/2)の判定を正しく行うことができる。
このように、図1の受信機1は、デジタル制御ループ部3内の位相−デジタル変換器22でデジタル変換を行うため、本来は周波数変換器12の後段側に必要となるA/D変換器が不要となり、内部構成を簡略化できる。
また、図1の受信機1の最大の特徴は、従来のアナログ同期式のFSK/PSK受信機1と比べて、妨害波に対する耐性が格段に高いことである。デジタル制御ループ部3のループ利得をアナログ制御ループ部2のループ利得より高めれば高めるほど、大きな電力の妨害波が存在しても、電圧制御型発振器4が妨害波周波数に引き込まれることを防止できる。
さらに、デジタル制御ループ部3のループ利得は、低周波数(キャリア周波数)側ほど高く、高周波数(妨害波周波数)側の方が低いため、その利得差だけ妨害波による不要成分を抑圧できる。
また、図1の受信機1では、データスライサ5でデジタル復調されたデジタル信号を生成することができ、別個にデジタル復調器が不要となることから、受信機1内部の構成を簡略化できる。
(第2の実施形態)
以下に説明する第2の実施形態は、デジタル制御ループ部3の内部に、妨害波を抑圧するためのフィルタを設けるものである。
以下に説明する第2の実施形態は、デジタル制御ループ部3の内部に、妨害波を抑圧するためのフィルタを設けるものである。
図4は第2の実施形態に係る無線通信装置内の受信機1の概略構成を示すブロック図である。図4では、図1と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
図4の受信機1は、図1と一部異なる構成のデジタル制御ループ部3を備えている。なお、図4のアナログ制御ループ部2の内部構成は、図1のアナログ制御ループ部2と同様である。
図4のデジタル制御ループ部3は、図1のデジタル制御ループ部3の構成に加えて、積分器28と、ループフィルタ29と、チャネル選択フィルタ30とを有する。積分器28は、デジタル減算器26で生成した周波数誤差信号を位相誤差信号に変換する。この位相誤差信号がループ利得制御部27に入力される。
ループ利得制御部27は、利得αの比例パスと利得ρの積分パスとを並列接続して構成されている。これにより、デジタル制御ループ部3は、全体として、原点極2つ、零点1つのタイプIIのADPLLとして動作する。タイプIIのADPLLのループ利得は、高周波数側に行くほど2次の傾き(40dB/dec)で減衰する。
ループフィルタ29は、受信信号よりも高い周波数成分を除去して平滑化し、デジタル制御信号Dctlを生成する。
チャネル選択フィルタ30は、ループフィルタ29の後段に接続されており、デジタル制御信号Dctlに含まれる妨害波成分を抑圧する。抑圧する妨害波成分は、主に、チャネル選択周波数の近傍にある妨害波成分である。
周波数変換器12の入力端での受信信号、VCO信号、妨害波信号の周波数および振幅をそれぞれωRF、ωVCO、ωBlk、ARF、AVCO、ABlkとすると、周波数変換器12のかけ算処理により、その出力VMIXは以下の(2)式で表される。なお、かけ算で発生する2倍波成分はその後のフィルタ処理を考慮して無視する。
VMIX={ARFcos(ωRFt+φm)+ABlkcos(ωBlkt)}
×AVCOcos(ωVCOt)
=(ARFAVCO/2)cos(ωRFt−ωVCOt+φm)
+(ABlkAVCO/2)cos(ωBlkt−ωVCOt)
=(ARFAVCO/2)cos(φm)
+(ABlkAVCO/2)cos{(ωBlk−ωVCO)t} …(2)
×AVCOcos(ωVCOt)
=(ARFAVCO/2)cos(ωRFt−ωVCOt+φm)
+(ABlkAVCO/2)cos(ωBlkt−ωVCOt)
=(ARFAVCO/2)cos(φm)
+(ABlkAVCO/2)cos{(ωBlk−ωVCO)t} …(2)
よって、BPSK変調の場合、φm=±π/2なので、(2)式の右辺第1項は、±(ARFAVCO/2)の値を取る復調すべき信号成分となり、右辺第2項は妨害波による不要成分となる。この不要成分は、VCO信号と妨害波の差周波数に現れる。例えば、VCO信号の周波数が2.4GHzで、妨害波が2.403GHzに存在するときは、(2)式の第2項の不要成分は3MHzに現れる。
無線通信では、所望の受信信号よりも妨害波の電力の方が大きく、受信信号をそのまま復調すると誤り率が大きく劣化してしまう場合がままある。図5はこの場合の一例を示すタイミング図である。図5(a)は受信信号に含まれるデータ、図5(b)はアナログ制御ループのアナログ制御信号VMIX、図5(c)はデジタル制御ループのデジタル制御信号Dctl、図5(d)はチャネル選択フィルタ30の出力信号D'ctlの波形をそれぞれ示している。
図5(b)のアナログ制御信号VMIXと図5(c)のデジタル制御信号Dctlのいずれにも不要成分が重畳されており、デジタル制御信号Dctlをデータスライサ5に入力すると、1と0を正しく判定できなくなる。これに対して、チャネル選択フィルタ30の出力信号D'ctlは、図5(d)に示すように、妨害波が抑圧されており、この出力信号D'ctlをデータスライサ5に入力すると、データスライサ5で1と0を正しく判定できる。
本実施形態に係るループフィルタ29とチャネル選択フィルタ30は、それぞれの入力信号がデジタル信号であるため、完全なデジタル回路で構成可能である。より具体的には、ループフィルタ29とチャネル選択フィルタ30は、IIRフィルタまたはFIRフィルタで構成可能である。
図6はIIRフィルタの一例を示すブロック図、図7はFIRフィルタの一例を示すブロック図である。これらのブロック図は一例であり、種々の変更が可能である。
チャネル選択フィルタ30は、求められる群遅延特性の仕様などによってIIRやFIRを適宜組み合わせるのが望ましいが、ループフィルタ29は、ADPLLからなるデジタル制御ループ内にあるため、ループの安定性を考慮すると、遅延量の少ないIIRフィルタで構成するのが望ましい。
このように、第2の実施形態では、ループ利得制御部27の後段にループフィルタ29とチャネル選択フィルタ30を設けるため、デジタル制御ループ部3で生成されるデジタル制御信号Dctlに重畳される不要成分を除去でき、受信時の誤り率を低減できる。
また、本実施形態では、チャネル選択フィルタ30をデジタル化するため、アナログのチャネル選択フィルタ30を設ける場合よりも、受信機1全体の小面積化と低電力化を実現できる。また、ループフィルタ29とチャネル選択フィルタ30は、図6や図7に示したIIRフィルタやFIRフィルタで構成できるため、構成を簡略化でき、受信機1の設計が容易になる。
(第3の実施形態)
以下に説明する第3の実施形態は、受信信号とVCO信号の周波数オフセットをキャンセルする機能を設けたものである。
以下に説明する第3の実施形態は、受信信号とVCO信号の周波数オフセットをキャンセルする機能を設けたものである。
図8は第3の実施形態に係る無線通信装置内の受信機1の概略構成を示すブロック図である。図8では、図1や図4と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
図8の受信機1は、図1や図4と一部異なる構成のデジタル制御ループ部3を備えている。図8のアナログ制御ループ部2の内部構成は、図1のアナログ制御ループ部2と同様である。
図8のデジタル制御ループ部3は、図4のデジタル制御ループ部3の構成に加えて、周波数オフセットキャンセル部31を有する。周波数オフセットキャンセル部31は、受信信号の周波数とVCO信号の周波数とのずれ(オフセット)をなくす処理を行う。
周波数オフセットキャンセル部31は、図8に示すように、チャネル選択フィルタ30の出力信号を微分処理する微分器32と、加算器33と、利得制御部34と、積分器35とを有する。
通常の無線通信では、送信機と受信機1の基準信号源がそれぞれ異なるため、各基準信号源の周波数も、数〜数十ppmという微量ではあるが、ばらついてしまう。受信信号とVCO信号の間に周波数オフセットがあると、周波数変換器12の出力信号は、時間に応じて増大する位相誤差を含むことになる。
図9は受信信号とVCO信号の間に周波数オフセットがある場合のタイミング図であり、図9(a)は受信信号に含まれるデータ、図9(b)はアナログ制御信号VMIX、図9(c)はデジタル制御信号Dctlの波形をそれぞれ示している。上述した周波数オフセットがあると、図9(b)に示すように、アナログ制御信号VMIXの信号レベルが徐々に大きくなって発散し、差動の関係にあるデジタル制御信号Dctlの信号レベルは徐々に小さくなって発散する。このため、デジタル制御信号Dctlは閾値よりも小さくなってしまい、データスライサ5で0と1を正しく検出できなくなる。
そこで、周波数オフセットキャンセル部31は、受信信号に含まれる各シンボルごとに、データ部の直前に設けられるプリアンブル部を用いて、周波数設定コード信号FCWを補正する。プリアンブル部は、変調されていない搬送波信号を含んでおり、データ部は、データが変調された搬送波信号を含んでいる。
例えば、プリアンブル部がBPSK変調されていない周波数ωRFの単純な正弦波信号の場合、受信信号とVCO信号の周波数オフセットをωosとすると、基準信号の周期TREFごとに蓄積される位相誤差は、以下の(3)式で表される。
ΔΦ=ωos×TREF …(3)
図10(a)は受信信号のプリアンブル部での受信信号のデータ、図10(b)はプリアンブル部でのアナログ制御信号VMIX、図10(c)はプリアンブル部でのデジタル制御信号Dctlの波形をそれぞれ示している。また、図11はアナログ制御信号VMIXの位相−電圧特性を示す図である。
図10(c)のように、周波数変換器12の位相−電圧特性の原点付近の利得をAとすると、上述した(3)式の位相誤差によるアナログ制御ループの制御電圧の変動分ΔVMIXは、以下の(4)式で表される。
ΔVMIX=A×ΔΦ=A×ωOS×TREF …(4)
デジタル制御信号Dctlは、(4)式と差動の関係にあるため、周波数オフセットキャンセル回路内の微分器の出力Doutは、以下の(5)式で表される。
Dout=A×ωos×TREF …(5)
(5)式からわかるように、微分器の出力Doutは、周波数オフセットに比例した値を検出できる。周波数オフセットキャンセル部31は、検出された周波数オフセットがゼロになるように、利得制御部とデジタル積分器で構成される負帰還ループは周波数設定コード信号FCWを調整する。周波数オフセットキャンセル部31は、全体としては、デジタル積分器による原点極が1つの1次制御系である。
このように、第3の実施形態は、周波数オフセットキャンセル部31を設けて、受信信号とVCO信号との周波数オフセットをキャンセルするため、デジタル制御信号Dctlに位相誤差が累積されなくなり、受信復調時の誤り率の増大を抑制できる。
(第4の実施形態)
以下に説明する第4の実施形態は、第3の実施形態における周波数オフセットキャンセルによる処理結果を高速に反映させるものである。
以下に説明する第4の実施形態は、第3の実施形態における周波数オフセットキャンセルによる処理結果を高速に反映させるものである。
図12は第4の実施形態に係る無線通信装置内の受信機1の概略構成を示すブロック図である。図12では、図8と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
図12の受信機1は、図8のデジタル制御ループ部3内に、新たに高速セトリング利得制御部(第1高速セトリング利得制御部)41を追加しており、それ以外は図8の受信機1と同様に構成されている。
高速セトリング利得制御部41は、周波数オフセットキャンセル部31の出力信号にγを乗じて利得調整を行う。高速セトリング利得制御部41の出力信号は、デジタル加算器42にて、ループフィルタ29の出力信号と加算されて、最終的なデジタル制御信号Dctlが生成される。
このように、図12のデジタル制御ループ部3では、周波数オフセットキャンセル部31の出力信号を、周波数設定コード信号FCWを補正するために用いるだけでなく、ループフィルタ29から出力されるデジタル制御信号Dctlを補正するためにも用いている。このようにする理由は、データ制御ループ内の周波数設定コード信号FCWの入力から電圧制御型発振器4に至る経路上の信号の伝達関数は、図13の波形w1に示すように、デジタル制御ループ部3のループ帯域で決まるローパスフィルタの特性を有する。このため、周波数オフセットキャンセル部31が周波数設定コード信号FCWの値を補正するたびに、この伝達関数で定まる応答時間だけ、周波数オフセットのキャンセルに時間がかかってしまう。すなわち、周波数オフセットキャンセル部31のループ帯域が制限されてしまう。
これに対して、ループフィルタ29の出力から電圧制御型発振器4の入力に至る経路上の信号の伝達関数は、図13の波形w2に示すように、ハイパスフィルタの特性を有する。ハイパスフィルタの特性を有するということは、この経路上に周波数オフセットキャンセル部31の出力信号を重畳すれば、周波数オフセットの効果を迅速に反映させることができることを意味する。
そこで、本実施形態は、周波数オフセットキャンセル部31の出力信号を、デジタル乗算器からなる高速セトリング利得制御部41で利得調整した上で、ループフィルタ29の出力信号と合成して、周波数オフセットの効果が迅速に現れるようにしている。
このように、第4の実施形態では、周波数オフセットキャンセル部31の出力信号を、ハイパスフィルタの特性を有するループフィルタ29の出力信号と合成するため、極めて迅速に周波数オフセット調整をすることができる。
(第5の実施形態)
以下に説明する第5の実施形態は、FSK変調された信号を受信する際に利用可能なものである。
以下に説明する第5の実施形態は、FSK変調された信号を受信する際に利用可能なものである。
図14は第5の実施形態に係る無線通信装置内の受信機1の概略構成を示すブロック図である。図14では、図4と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
図14の受信機1は、図4の構成に加えて、デジタル制御ループ部3内に位相シフト部51と、加算器52とを設けている。この位相シフト部51は、位相誤差の蓄積を防止するためのものである。位相シフト部51の出力信号は、積分器28の出力信号とともに加算器52で加算されて、ループ利得制御部27に入力される。
PSK変調された信号を受信する場合、受信信号とVCO信号の周波数オフセットを補正すれば、位相誤差が蓄積されることはなく、アナログ制御信号VMIXとデジタル制御信号Dctlが発散することはない。ところが、FSK変調の場合、例えばデータとして1(受信信号周波数がωRF+Δωm)が連続して続いたり、逆に0(受信信号周波数がωRF−Δωm)が連続して続くと、位相誤差が蓄積されて、アナログ制御信号VMIXとデジタル制御信号Dctlが発散してしまう。これを防止するのが位相シフト部51である。
図15は位相シフト部51の動作原理を説明する波形図である。図15(a)は位相シフト部51を設けない場合、図15(b)は位相シフト部51を設ける場合を示している。例えば、受信信号に含まれるデータが111の場合、デジタル制御信号Dctlの波形w2は、アナログ制御信号VMIXの波形w1とは位相が逆になるため、デジタル制御信号Dctlは、100となり、2シンボル目から、受信信号のデータの値と異なってしまう。
そこで、位相シフト部51は、各シンボルごとに、データスライサ5の出力データに応じて、デジタル制御信号Dctlの位相をシフトさせる。例えば、データスライサ5の出力データが1であれば、デジタル制御信号Dctlの位相を+π/2シフトさせ、データスライサ5の出力データが0であれば、デジタル制御信号Dctlの位相を−π/2シフトさせる。これにより、受信信号中にデータ111が含まれる場合は、図15(b)に示すように、位相シフト部51は、各シンボルごとに、デジタル制御信号Dctlの位相を+π/2シフトさせ、結果として、データ111がデータスライサ5から出力される。
このように、第5の実施形態では、FSK変調された信号を受信する際に、データスライサ5の出力データに応じて、位相シフト部51でデジタル制御信号Dctlの位相をシフトさせるため、受信信号中に同じ値のデータが連続して現れても、位相誤差が蓄積されることがなく、正しく復調できる。
なお、図14のデジタル制御ループ部3は、ループフィルタ29とチャネル選択フィルタ30を有するが、ループフィルタ29とチャネル選択フィルタ30の少なくとも一方は省略してもよい。
(第6の実施形態)
以下に説明する第6の実施形態は、位相オフセットキャンセルを行う機能を設けたものである。
以下に説明する第6の実施形態は、位相オフセットキャンセルを行う機能を設けたものである。
図16は第6の実施形態に係る無線通信装置内の受信機1の概略構成を示すブロック図である。図16では、図14と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
図16の受信機1は、図14の構成に加えて、デジタル制御ループ部3内に位相オフセットキャンセル部53と、加算器54とを設けている。この位相オフセットキャンセル部53は、周波数変換器12で位相差を検出する際に、線形性のよい位相で位相差を検出するようにする。位相オフセットキャンセル部53の出力信号は、加算器54にて、積分器28の出力信号と加算されて、加算器52に入力される。
すなわち、上述した第1〜第5の実施形態では、受信信号とVCO信号の位相差がゼロであり、周波数変換器12の位相−電圧特性の最も線形性のよい点でデータを復調できていたが、図17に示すように、線形性の悪い位相差を初期値として復調を開始しなければならない場合もあり得る。そこで、位相オフセットキャンセル部53は、初期値を最適値に戻す処理を行う。
位相オフセットキャンセル部53は、受信信号の各シンボルごとに設けられるプリアンブル部を用いて位相オフセットキャンセル処理を行う。受信信号のωRFとVCO信号のωVCOはほぼ一致しているものとする。この状態で、位相オフセットキャンセル部53は、VCO信号の位相を0から2πまで、例えばπ/8程度の分解能でスイープさせつつ、そのときのデジタル制御信号Dctlと傾きを記憶する。これにより、デジタル制御信号Dctlは、図17に示すように、最大値と最小値を交互に取りながら変化し、最大値と最小値の中間で、かつ傾きがマイナスになったときが最適な位相状態である。
このように、第6の実施形態では、デジタル制御ループ部3内に位相オフセットキャンセル部53を設けるため、デジタル制御信号Dctl中の線形性の高い位相状態でデータ復調を行うことができ、受信信号とVCO信号の位相オフセットによる影響を受けずに復調処理を行える。
図16のデジタル制御ループ部3は、位相シフト部51と位相オフセットキャンセル部53とを有するが、位相シフト部51を省略してもよい。また、ループフィルタ29とチャネル選択フィルタ30の少なくとも一方を省略してもよい。
(第7の実施形態)
以下に説明する第7の実施形態は、上述した第1〜第6の実施形態の特徴的な構成をすべて包含するものである。
以下に説明する第7の実施形態は、上述した第1〜第6の実施形態の特徴的な構成をすべて包含するものである。
図18は第7の実施形態に係る無線通信装置内の受信機1の概略構成を示すブロック図である。図18の受信機1は、図12と同様に周波数オフセットキャンセル部31用の高速セトリング利得制御部(第1の高速セトリング利得制御部)41を有する他に、位相シフト部51用の高速セトリング利得制御部(第2の高速セトリング利得制御部)56と、位相オフセットキャンセル部53用の高速セトリング利得制御部(第3の高速セトリング利得制御部)59とを有する。
位相シフト部51用の高速セトリング利得制御部56の後段にはデジタル微分器57が設けられ、同様に、位相オフセットキャンセル部53用の高速セトリング利得制御部59の後段にはデジタル微分器60が設けられている。
周波数オフセットキャンセル部31用の高速セトリング利得制御部41の出力信号とデジタル微分器57の出力信号とはデジタル加算器58にて合成される。デジタル加算器58の出力信号とデジタル微分器60の出力信号とはデジタル加算器61にて合成される。デジタル加算器61の出力信号とループフィルタ29の出力信号とはデジタル加算器62にて合成されて、最終的なデジタル制御信号Dctlが生成される。デジタル制御信号Dctlは、周波数オフセットのキャンセルと、位相誤差の蓄積防止と、位相オフセットのキャンセルとを考慮に入れた信号であり、この信号はハイパスフィルタの特性を持つ経路上のデジタル加算器24にて合成されることから、極めて高速に周波数オフセットのキャンセルと、位相誤差の蓄積防止と、位相オフセットのキャンセルとを行うことができる。
(第8の実施形態)
上述した第1〜第7の実施形態では、受信機1の構成および動作を説明したが、以下に説明する第8の実施形態では、第1〜第7の実施形態のいずれかの受信機1の構成に加えて、送信機も備えた無線通信装置のハードウェア構成例について説明する。第8の実施形態による無線通信装置内の受信機1は、上述した第1〜第7の実施形態のいずれかで構成されるため、その詳細な説明は省略する。
上述した第1〜第7の実施形態では、受信機1の構成および動作を説明したが、以下に説明する第8の実施形態では、第1〜第7の実施形態のいずれかの受信機1の構成に加えて、送信機も備えた無線通信装置のハードウェア構成例について説明する。第8の実施形態による無線通信装置内の受信機1は、上述した第1〜第7の実施形態のいずれかで構成されるため、その詳細な説明は省略する。
図19は第8の実施形態による無線通信装置71の概略構成を示すブロック図である。図19の無線通信装置71は、ベースバンド部72と、RF部73と、アンテナ部74とを備えている。
ベースバンド部72は、制御回路75と、送信処理回路76と、受信処理回路77とを有する。ベースバンド部72内の各回路は、デジタル信号処理を行う。
制御回路75は、例えば、MAC(Media Access Control)層の処理を行う。制御回路75は、MAC層よりも上位のネットワーク階層の処理を行ってもよい。また、制御回路75は、MIMO(Multi-Input Multi-Output)に関する処理を行ってもよい。例えば、制御回路75は、伝搬路推定処理、送信ウェイト計算処理、およびストリームの分離処理などを行ってもよい。
送信処理回路76は、デジタル送信信号を生成する。受信処理回路77は、デジタル復調や復号を行った後に、プリアンブルおよび物理ヘッダの解析などの処理を行う。
RF部73は、送信回路78と、受信回路79とを有する。送信回路78は、送信帯域の信号を抽出する不図示の送信フィルタと、VCO4の発振信号を利用して送信フィルタを通過後の信号を無線周波数にアップコンバートする不図示のミキサと、アップコンバート後の信号を増幅する不図示のプリアンプとを含んでいる。受信回路79は、上述した第1〜第7の実施形態のいずれかによる受信機1と同様の構成である。すなわち、受信回路79は、TDC22と、ADPLL部80と、受信RF部81と、VCO4とを有する。ADPLL部80は、例えば図1のバイナリカウンタ23と、デジタル加算器24と、デジタル微分器25と、デジタル減算器26と、ループ利得制御部27とを有する。受信RF部81は、例えば図1の低雑音増幅器11と、周波数変換器12と、低域通過フィルタ13とを有する。図19のRF部73は、送信回路78と受信回路79では、VCO4を共用しているが、それぞれ別個のVCOを設けてもよい。
RF部73は、送信回路78と、受信回路79とを有する。送信回路78は、送信帯域の信号を抽出する不図示の送信フィルタと、VCO4の発振信号を利用して送信フィルタを通過後の信号を無線周波数にアップコンバートする不図示のミキサと、アップコンバート後の信号を増幅する不図示のプリアンプとを含んでいる。受信回路79は、上述した第1〜第7の実施形態のいずれかによる受信機1と同様の構成である。すなわち、受信回路79は、TDC22と、ADPLL部80と、受信RF部81と、VCO4とを有する。ADPLL部80は、例えば図1のバイナリカウンタ23と、デジタル加算器24と、デジタル微分器25と、デジタル減算器26と、ループ利得制御部27とを有する。受信RF部81は、例えば図1の低雑音増幅器11と、周波数変換器12と、低域通過フィルタ13とを有する。図19のRF部73は、送信回路78と受信回路79では、VCO4を共用しているが、それぞれ別個のVCOを設けてもよい。
アンテナ部74で無線信号の送受信を行う場合には、送信回路78および受信回路79のいずれか一方をアンテナ部74に接続するためのスイッチがRF部73に設けられていてもよい。このようなスイッチがあれば、送信時にはアンテナ部74を送信回路78に接続し、受信時にはアンテナ部74を受信回路79に接続することができる。
図19の送信処理回路76は、一系統の送信信号のみを出力しているが、無線方式によっては、I信号とQ信号に分けて出力する場合もある。この場合の無線通信装置71のブロック構成は例えば図20のようになる。図20の無線通信装置71は、送信処理回路76から送信回路78までの構成が図19とは異なっている。
送信処理回路76は、2系統のデジタルベースバンド信号(以下、デジタルI信号とデジタルQ信号)を生成する。
送信処理回路76と送信回路78の間には、デジタルI信号をアナログI信号に変換するDA変換回路82と、デジタルQ信号をアナログQ信号に変換するDA変換回路83とが設けられている。送信回路78は、不図示のミキサにて、アナログI信号とアナログQ信号をアップコンバートする。
図19および図20に示したRF部73とベースバンド部72はワンチップ化してもよいし、RF部73とベースバンド部72とで別個のチップにしてもよい。また、RF部73とベースバンド部72の一部はディスクリート部品で構成し、残りを1つまたは複数のチップで構成してもよい。
さらに、RF部73とベースバンド部72は、ソフトウェア的に再構成可能なソフトウェア無線機で構成してもよい。この場合、デジタル信号処理プロセッサを用いて、ソフトウェアにてRF部73とベースバンド部72の機能を実現すればよい。この場合、図19および図20に示した無線通信装置71の内部に、バス、プロセッサ部および外部インタフェース部が設けられる。プロセッサ部と外部インタフェース部はバスを介して接続され、プロセッサ部ではファームウェアが動作する。ファームウェアは、コンピュータプログラムにより更新が可能である。プロセッサ部がファームウェアを動作させることで、プロセッサ部にて図19および図20に示したRF部73とベースバンド部72の処理動作を行うことができる。
図19および図20に示した無線通信装置71は、一つのアンテナ部74しか備えていないが、アンテナの数には特に制限はない。送信用のアンテナ部74と受信用のアンテナ部74を別個に設けてもよいし、I信号用のアンテナ部74とQ信号用のアンテナ部74を別個に設けてもよい。アンテナ部74が一つだけのときは、送受切替スイッチで、送信と受信を切り替えればよい。
図19および図20に示した無線通信装置71は、アクセスポイントや無線ルータ、コンピュータなどの据置型の無線通信装置71にも適用できるし、スマートフォンや携帯電話等の携帯可能な無線端末にも適用できるし、マウスやキーボードなどのホスト装置と無線通信を行う周辺機器にも適用できるし、無線機能を内蔵したカード状部材にも適用できるし、生体情報を無線通信するウェアラブル端末にも適用できる。図19または図20に示した無線通信装置71同士での無線通信の無線方式は、特に限定されるものではなく、第3世代以降のセルラー通信、無線LAN、Bluetooth(登録商標)、近接無線通信など、種々のものが適用可能である。
図21はホスト装置であるPC84と周辺機器であるマウス85との間で無線通信を行う例を示しており、PC84とマウス85の双方に、図19または図20に示した無線通信装置71が内蔵されている。マウス85は、内蔵バッテリの電力を利用して無線通信を行うが、バッテリを内蔵するスペースは限られているため、できるだけ低消費電力で無線通信を行う必要がある。このため、Bluetooth(登録商標)4.0の規格の中で策定されたBluetooth Low Energyなどの低消費無線通信が可能な無線方式を用いて無線通信を行うのが望ましい。
図22はウェアラブル端末86とホスト装置(例えばPC84)との間で無線通信を行う例を示している。ウェアラブル端末86は、人間の身体に装着されるものであり、図22のように腕に装着するタイプだけでなく、シールタイプなどの身体に貼り付けるものや、眼鏡タイプおよびイヤホンタイプなどの腕以外の身体に装着するものや、ペースメーカなどの身体の内部に入れるものなど、種々のものが考えられる。図22の場合も、ウェアラブル端末86とPC84の両方に、図19または図20に示した無線通信装置71が内蔵されている。なお、PC84とは、コンピュータやサーバなどである。ウェアラブル端末86は、人間の身体に取り付けられるため、内蔵バッテリのためのスペースが限られている。よって、上述したBluetooth Low Energy等の低消費電力での無線通信が可能な無線方式を採用するのが望ましい。
また、図19または図20に示した無線通信装置71同士で無線通信を行う場合、無線通信によって送受される情報の種類は特に限定されない。ただし、動画像データのようなデータ量の多い情報を送受する場合と、マウス85の操作情報のようにデータ量の少ない情報を送受する場合とでは、無線方式を変えるのが望ましく、送受される情報量に応じて最適な無線方式で無線通信を行う必要がある。
さらに、図19または図20に示した無線通信装置71同士で無線通信を行う場合、無線通信の動作状態をユーザに報知する報知部を設けてもよい。報知部の具体例としては、例えば、LED等の表示装置に動作状態を表示してもよいし、バイブレータの振動により動作状態を報知してもよいし、スピーカやブザー等による音声情報より動作状態を報知してもよい。
上述した実施形態で説明した受信機1の少なくとも一部は、ハードウェアで構成してもよいし、ソフトウェアで構成してもよい。ソフトウェアで構成する場合には、受信機1の少なくとも一部の機能を実現するプログラムをフレキシブルディスクやCD−ROM等の記録媒体に収納し、コンピュータに読み込ませて実行させてもよい。記録媒体は、磁気ディスクや光ディスク等の着脱可能なものに限定されず、ハードディスク装置やメモリなどの固定型の記録媒体でもよい。
また、受信機1の少なくとも一部の機能を実現するプログラムを、インターネット等の通信回線(無線通信も含む)を介して頒布してもよい。さらに、同プログラムを暗号化したり、変調をかけたり、圧縮した状態で、インターネット等の有線回線や無線回線を介して、あるいは記録媒体に収納して頒布してもよい。
本発明の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本発明の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
1 受信機、2 アナログ制御ループ部、3 デジタル制御ループ部、4 電圧制御型発振器、5 データスライサ、6 アンテナ、11 低雑音増幅器、12 周波数変換器、13 低域通過フィルタ、20 第1基準信号源、21 第2基準信号源、22 位相−デジタル変換器、23 バイナリカウンタ、24 デジタル加算器、25 デジタル微分器、26 デジタル減算器、27 ループ利得制御部、28 積分器、29 ループフィルタ、30 チャネル選択フィルタ、31 周波数オフセットキャンセル部、32 微分器、33 加算器、34 利得制御部、35 積分器、41 高速セトリング利得制御部、42 デジタル加算器、51 位相シフト部、52 加算器、53 位相オフセットキャンセル部、54 加算器、56,59 高速セトリング利得制御部、57 デジタル微分器、58 デジタル加算器、60 デジタル微分器、61,62 デジタル加算器、71 無線通信装置、72 ベースバンド部、73 RF部、74 アンテナ部、75 制御回路、76 送信処理回路、77 受信処理回路、78,79 DA変換器、80,81 AD変換器、82 送信回路、83 受信回路
Claims (15)
- 受信信号の位相に合わせて、電圧制御発振信号の位相を調整するためのアナログ制御信号を生成するアナログ制御ループ部と、
基準信号の周波数と所定の周波数設定コード信号とにより定まる周波数を持ち、前記アナログ制御信号と逆位相のデジタル制御信号を生成するデジタル制御ループ部と、
前記アナログ制御信号および前記デジタル制御信号に基づいて、前記電圧制御発振信号を生成する電圧制御型発振器と、
前記デジタル制御信号を所定の閾値と比較した結果に基づいて、前記受信信号をデジタル復調したデジタル信号を生成するデータスライサと、を備え、
前記デジタル制御ループ部の利得は、前記アナログ制御ループ部の利得よりも高い無線通信装置。 - 前記アナログ制御ループ部は、
前記受信信号と前記電圧制御発振信号との位相差信号を生成する周波数変換器と、
前記周波数変換器の出力信号を帯域制限して前記アナログ制御信号を生成する低域通過フィルタと、を有し、
前記デジタル制御ループ部は、
前記基準信号に同期させて、前記電圧制御発振信号の位相を検出する位相−デジタル変換器と、
前記位相−デジタル変換器の出力信号を微分処理して周波数情報に変換するデジタル微分器と、
前記デジタル微分器の出力信号と前記周波数設定コード信号との差分を検出して周波数誤差信号を生成するデジタル減算器と、
前記デジタル減算器の出力信号に基づいて、前記デジタル制御信号を生成するループ利得制御部と、を有する請求項1に記載の無線通信装置。 - 前記ループ利得制御部の出力信号を平滑化して前記デジタル制御信号を生成する第1フィルタ部と、
前記第1フィルタ部の出力信号に含まれる妨害波成分を除去した信号を前記データスライサに供給する第2フィルタ部と、を備え、
前記データスライサは、前記第2フィルタ部の出力信号を前記所定の閾値と比較した結果に基づいて前記デジタル信号を生成する請求項2に記載の無線通信装置。 - 前記受信信号の周波数と前記電圧制御発振信号の周波数との誤差がなくなるように前記周波数設定コード信号を補正する周波数オフセットキャンセル部を備える請求項2または3に記載の無線通信装置。
- 前記受信信号は、変調されていない搬送波信号を含むプリアンブル部と、前記搬送波信号にデータを変調した変調部と、シンボルごとに含んでおり、
前記周波数オフセットキャンセル部は、シンボルごとに、前記受信信号中の前記プリアンブル部に基づいて前記周波数設定コード信号を補正する請求項4に記載の無線通信装置。 - 前記周波数オフセットキャンセル部で前記周波数設定コード信号を補正するための補正信号に基づいて、前記ループ利得制御部から出力された前記デジタル制御信号を調整する第1高速セトリング利得制御部を備え、
前記電圧制御型発振器には、前記第1高速セトリング利得制御部で補正後の前記デジタル制御信号が入力される請求項4または5に記載の無線通信装置。 - 前記受信信号は、FSK(Frequency-Shift Keying)信号であり、
前記デジタル制御信号の位相がシンボルごとに単調増加方向または単調減少方向に変化するように、前記データスライサで生成された前記デジタル信号に基づいて前記デジタル減算器の出力信号の位相を調整する位相シフト部を備える請求項2乃至6のいずれかに記載の無線通信装置。 - 前記位相シフト部で前記デジタル減算器の出力信号の位相を調整するための位相調整信号に基づいて、前記ループ利得制御部から出力された前記デジタル制御信号を調整する第2高速セトリング利得制御部を備える請求項7に記載の無線通信装置。
- 前記アナログ制御信号の周波数と前記デジタル制御信号の周波数とが一致している状態で、前記アナログ制御信号が最大振幅値と最小振幅値との中間値を取るタイミングに合わせて、前記デジタル制御信号の位相を調整する位相オフセットキャンセル部を備える請求項2乃至7のいずれかに記載の無線通信装置。
- 前記位相オフセットキャンセル部で前記デジタル制御信号の位相を調整するための位相調整信号に基づいて、前記ループ利得制御部から出力された前記デジタル制御信号を調整する第3高速セトリング利得制御部を備える請求項9に記載の無線通信装置。
- 前記受信信号は、変調されていない搬送波信号を含むプリアンブル部と、前記搬送波信号にデータを変調した変調部と、シンボルごとに含むFSK(Frequency-Shift Keying)信号であり、
前記位相オフセットキャンセル部は、前記プリアンブル部における前記搬送波信号を用いて前記デジタル制御信号の位相を調整する請求項9または10に記載の無線通信装置。 - RF部と、ベースバンド部とを備えた無線通信装置であって、
前記RF部は、送信回路と、受信回路と、を有し、
前記ベースバンド部は、送信処理回路と、受信処理回路と、を有し、
前記受信回路は、
受信信号の位相に合わせて、電圧制御発振信号の位相を調整するためのアナログ制御信号を生成するアナログ制御ループ部と、
基準信号の周波数と所定の周波数設定コード信号とにより定まる周波数を持ち、前記アナログ制御信号と逆位相のデジタル制御信号を生成するデジタル制御ループ部と、
前記アナログ制御信号および前記デジタル制御信号に基づいて、前記電圧制御発振信号を生成する電圧制御型発振器と、を有し、
前記受信処理回路は、前記デジタル制御信号を所定の閾値と比較した結果に基づいて、前記受信信号をデジタル復調したデジタル信号を生成するデータスライサと、を有し、
前記デジタル制御ループ部の利得は、前記アナログ制御ループ部の利得よりも高い無線通信装置。 - 請求項1乃至12のいずれかに記載の無線通信装置を含む集積回路。
- 請求項13に記載の集積回路と、
少なくとも1つのアンテナと、を備える無線通信装置。 - アナログ制御ループ部を用いて、受信信号の位相に合わせて電圧制御発振信号の位相を調整するためのアナログ制御信号を生成するステップと、
デジタル制御ループ部を用いて、基準信号の周波数と所定の周波数設定コード信号とにより定まる周波数を持ち前記アナログ制御信号と逆位相のデジタル制御信号を生成するステップと、
前記アナログ制御信号および前記デジタル制御信号に基づいて、前記電圧制御発振信号を生成するステップと、
前記デジタル制御信号を所定の閾値と比較した結果に基づいて、前記受信信号をデジタル復調したデジタル信号を生成するステップと、を備え、
前記デジタル制御ループ部の利得は、前記アナログ制御ループ部の利得よりも高い無線通信方法。
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