JP6200389B2 - 無線通信装置、集積回路および無線通信方法 - Google Patents
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- 238000004891 communication Methods 0.000 title claims description 64
- 238000000034 method Methods 0.000 title claims description 7
- 238000012937 correction Methods 0.000 claims description 33
- 230000005540 biological transmission Effects 0.000 claims description 26
- 230000010355 oscillation Effects 0.000 claims description 23
- 238000012545 processing Methods 0.000 claims description 22
- 230000010354 integration Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 25
- 239000000203 mixture Substances 0.000 description 12
- 230000010363 phase shift Effects 0.000 description 5
- 238000004364 calculation method Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 3
- 101150002444 Slc11a2 gene Proteins 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000010267 cellular communication Effects 0.000 description 1
- 238000004590 computer program Methods 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000003708 edge detection Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/113—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using frequency discriminator
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/10—Frequency-modulated carrier systems, i.e. using frequency-shift keying
- H04L27/14—Demodulator circuits; Receiver circuits
- H04L27/144—Demodulator circuits; Receiver circuits with demodulation using spectral properties of the received signal, e.g. by using frequency selective- or frequency sensitive elements
- H04L27/152—Demodulator circuits; Receiver circuits with demodulation using spectral properties of the received signal, e.g. by using frequency selective- or frequency sensitive elements using controlled oscillators, e.g. PLL arrangements
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
- H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
- H04L27/22—Demodulator circuits; Receiver circuits
- H04L27/227—Demodulator circuits; Receiver circuits using coherent demodulation
- H04L27/2271—Demodulator circuits; Receiver circuits using coherent demodulation wherein the carrier recovery circuit uses only the demodulated signals
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/294—Indexing scheme relating to amplifiers the amplifier being a low noise amplifier [LNA]
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/375—Circuitry to compensate the offset being present in an amplifier
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- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/451—Indexing scheme relating to amplifiers the amplifier being a radio frequency amplifier
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Description
本発明の実施形態は、無線通信装置、集積回路および無線通信方法に関する。
FSKデータを含むRF受信信号を周波数変換してA/D変換した後に、角度演算回路にて送受信機間の位相と周波数のオフセット量を検出し、検出されたオフセット量に基づいて送受信機間の位相と周波数のオフセットを自動補正するデジタルPLL回路を備えた受信機が提案されている。
この種の従来の受信機では、同相信号と直交信号の双方を用いて位相と周波数のオフセット量を検出するため、回路規模が大きくなる。また、角度演算回路等を含むデジタルPLL回路の回路規模も大きいため、消費電力の低減を図るのが困難である。
本発明が解決しようとする課題は、内部構成の簡略化と低消費電力化が可能な無線通信装置、集積回路および無線通信方法を提供するものである。
本実施形態によれば、受信信号の位相に合わせて、電圧制御発振信号の位相を調整するためのアナログ制御信号を生成するアナログ制御ループ部と、
基準信号の周波数と所定の周波数設定コード信号とにより定まる周波数を持ち、前記電圧制御発振信号の位相の揺れを相殺可能で、前記アナログ制御信号と逆位相のデジタル制御信号を生成するデジタル制御ループ部と、
前記アナログ制御信号および前記デジタル制御信号に基づいて、前記電圧制御発振信号を生成する電圧制御型発振器と、
前記デジタル制御信号を所定の閾値と比較した結果に基づいて、前記受信信号をデジタル復調したデジタル信号を生成するデータスライサと、
前記デジタル制御信号が前記データスライサの閾値と等しくなるタイミングと予め定めた基準タイミングとの時間差に基づいて、前記受信信号の周波数と前記電圧制御発振信号の周波数との誤差に応じた補正信号を生成する自動オフセット制御部と、
前記補正信号に基づいて前記周波数設定コード信号を調整する設定コード調整器と、を備え、
前記デジタル制御ループ部の利得は、前記アナログ制御ループ部の利得よりも高い無線通信装置が提供される。
基準信号の周波数と所定の周波数設定コード信号とにより定まる周波数を持ち、前記電圧制御発振信号の位相の揺れを相殺可能で、前記アナログ制御信号と逆位相のデジタル制御信号を生成するデジタル制御ループ部と、
前記アナログ制御信号および前記デジタル制御信号に基づいて、前記電圧制御発振信号を生成する電圧制御型発振器と、
前記デジタル制御信号を所定の閾値と比較した結果に基づいて、前記受信信号をデジタル復調したデジタル信号を生成するデータスライサと、
前記デジタル制御信号が前記データスライサの閾値と等しくなるタイミングと予め定めた基準タイミングとの時間差に基づいて、前記受信信号の周波数と前記電圧制御発振信号の周波数との誤差に応じた補正信号を生成する自動オフセット制御部と、
前記補正信号に基づいて前記周波数設定コード信号を調整する設定コード調整器と、を備え、
前記デジタル制御ループ部の利得は、前記アナログ制御ループ部の利得よりも高い無線通信装置が提供される。
以下、図面を参照して本発明の実施形態を説明する。以下の実施形態では、無線通信装置内に設けられる受信機内の特徴的な構成および動作を中心に説明するが、受信機には以下の説明で省略した構成および動作が存在しうる。ただし、これらの省略した構成および動作も本実施形態の範囲に含まれるものである。以下の実施形態による無線通信装置は、受信機だけを含んでいてもよいし、送信機等の受信機以外の構成を含んでいてもよい。また、無線通信装置は、据置型の通信装置でもよいし、携帯可能な無線端末でもよい。
(第1の実施形態)
図1は第1の実施形態に係る無線通信装置内の受信機1の概略構成を示すブロック図である。図1の受信機1は、アナログ制御ループ部2と、デジタル制御ループ部3と、電圧制御型発振器4と、データスライサ5とを備えている。図1の受信機1は、例えばPSK信号を受信する場合に用いられる。
図1は第1の実施形態に係る無線通信装置内の受信機1の概略構成を示すブロック図である。図1の受信機1は、アナログ制御ループ部2と、デジタル制御ループ部3と、電圧制御型発振器4と、データスライサ5とを備えている。図1の受信機1は、例えばPSK信号を受信する場合に用いられる。
アナログ制御ループ部2は、アンテナ6で受信された受信信号の位相に合わせて、電圧制御発振信号の位相を調整するためのアナログ制御信号VMIXを生成する。
デジタル制御ループ部3は、基準信号の周波数と所定の周波数設定コード信号FCWとにより定まる周波数を持ち、電圧制御発振信号の位相の揺れを相殺可能で、アナログ制御信号VMIXと逆位相のデジタル制御信号Dctlを生成する。
アナログ制御ループ部2は、電圧制御発振信号の周波数を受信信号にトラッキングさせる制御を行うのに対して、デジタル制御ループは、その制御を阻止して、電圧制御発振信号の周波数を基準信号と周波数設定コード信号とで定まる設定周波数にトラッキングさせる制御を行う。このような相反する制御を行う結果として、アナログ制御ループ部2で生成されたアナログ制御信号VMIXと、デジタル制御ループ部3で生成されたデジタル制御信号Dctlとは、互いに位相が反転する差動信号になる。
電圧制御型発振器4(VCO)は、アナログ制御信号VMIXおよびデジタル制御信号Dctlに基づいて、電圧制御発振信号(以下、VCO信号)を生成する。
データスライサ5は、第1基準信号 源20からの基準信号CLKsymbolに同期させて、デジタル制御信号Dctlを所定の閾値と比較して、受信信号に応じたデジタル信号を生成する。このデジタル信号は、受信信号をデジタル復調した信号であり、別にデジタル復調器を設ける必要がなくなる。
アナログ制御ループ部2は、低雑音増幅器11と、周波数変換器12と、低域通過フィルタ13とを有する。低雑音増幅器11は、アンテナ6での受信信号を増幅する。周波数変換器12は、受信信号とVCO信号との位相差信号を生成する。低域通過フィルタ13は、周波数変換器12の出力信号に含まれる不要な高周波成分を除去して、アナログ制御信号VMIXを生成する。
デジタル制御ループは、第1基準信号源20と、位相−デジタル変換器(TDC:Time-to-Digital Converter)21と、デジタル微分器22と、デジタル減算器23と、積分器24と、ループ利得制御部(第2ループ利得制御部)25と、ループフィルタ26と、チャネル選択フィルタ27と、自動オフセット制御部28と、設定コード調整器29とを有する。
位相−デジタル変換器21は、第2基準信号源21からの基準信号FREFに同期させて、VCO信号の位相を検出する。
デジタル微分器22は、デジタル加算器24の出力信号を微分処理して、VCO信号の位相を表す信号を周波数信号に変換する。
デジタル減算器23は、デジタル微分器22の出力信号と周波数設定コード信号FCWとの差分を検出して周波数誤差信号を生成する。
積分器24は、デジタル減算器23で生成された周波数誤差信号を位相誤差信号に変換する。この位相誤差信号は、ループ利得制御部25に入力される。
ループ利得制御部25は、例えばタイプIIのADPLLとして動作する。タイプIIのADPLLのループ利得は、高周波側に行くほど2次の傾きで減衰する。よって、ループ利得制御部25の後段にはループフィルタ26が配置されている。ループフィルタ26は、受信機1での受信信号よりも高い周波数成分を除去して平滑化し、デジタル制御信号Dctlを生成する。
チャネル選択フィルタ27は、ループフィルタ26の後段に接続されており、デジタル制御信号Dctlに含まれる妨害波成分を抑圧する。抑圧する妨害波成分は、主にチャネル選択周波数の近傍にある妨害波成分である。チャネル選択フィルタ27を通過したデジタル制御信号Dctlがデータスライサ5に入力される。
デジタル制御ループ部3は、AD(All Digital)PLLで構成されている。ADPLLの動作原理については割愛するが、デジタル制御ループ部3における設定周波数FVCOは、基準信号の周波数をFrefとすると、以下の(1)式で表される。
FVCO=FCW×Fref …(1)
図1の受信機1では、(1)式で表される設定周波数FVCOを受信信号のキャリア周波数に合わせることでチャネル選択を行う。しかしながら、例えば受信信号がBPSK変調されている場合、その位相が±π/2でシフトするため、それに追従させようとするアナログ制御ループ部2と、一定の位相に留めようとするデジタル制御ループ部3との制御動作間に矛盾が生じる。そこで、図1の受信機1は、デジタル制御ループ部3のループ利得をアナログ制御ループ部2のループ利得よりも十分高く設定する。これにより、図1の受信機1は、PSK変調信号を復調かつデジタル変換するとともに、変調信号に重畳されてくる妨害波に対する耐性を高めることができる。
BPSK変調された受信信号(BPSK信号)とVCO信号とが周波数変換器12に入力されると、アナログ制御ループ部2は、VCO信号の位相が受信信号の位相に比べてπ/2遅れたら、アナログ制御信号VMIXをプラス側に駆動し、π/2進んだらマイナス側に駆動し、受信信号Dataの位相にトラッキングさせようとする。
一方、デジタル制御ループ部3は、このアナログ制御ループ部2の動作を妨げる動作を行う。しかも、デジタル制御ループ部3の方がアナログ制御ループ部2よりも利得が高いため、デジタル制御信号Dctlは、アナログ制御信号VMIXの位相とは正反対の位相になる。結果的に、アナログ制御信号VMIXとデジタル制御信号Dctlは互いに位相が正反対(逆)の差動信号となり、デジタル制御信号Dctlがプラス側に動作したときを1(+π/2)、マイナス側に動作したときを0(−π/2)と判定すれば、BPSK信号を復調できることになる。
デジタル制御信号Dctlは、電圧制御型発振器4とデータスライサ5に入力される。データスライサ5は、受信信号のシンボルレートに同期した基準クロックで動作するデジタルコンパレータであり、閾値を適切なレベルに設定することで、デジタル制御信号Dctlの1(+π/2)と0(−π/2)の判定を正しく行うことができる。
また、デジタル制御信号Dctlは、自動オフセット制御部28にも入力される。自動オフセット制御部28は、デジタル制御信号Dctlがデータスライサ5の閾値と等しくなるタイミングと予め定めた基準タイミングとの時間差に基づいて、受信信号の周波数とVCO信号の周波数との誤差に応じた補正信号を生成する。ここで、基準タイミングとは、予め定めた設計上のタイミングであり、具体的にはデジタル制御信号Dctlから得られるアイパターンが所定量以上(例えば、最も開く)タイミングである。
設定コード調整器29は、補正信号に基づいて周波数設定コード信号を調整する。
本実施形態による受信機1には、そもそも同相信号と直交信号という概念がなく、一方の信号パスのみで送受信機間の周波数オフセットを補正しながら、FSK/BPSK変調された受信信号を復調することができる。これは、信号復調のためのデジタル制御信号Dctlに周波数と位相の情報が含まれているためである。
図2(a)はBPSK信号を送受する送受信機間に周波数オフセットがある場合とない場合の第1の実施形態におけるデジタル制御信号Dctlとアナログ制御信号VMIXとの信号波形を示す図、図2(b)はデジタル制御ループ部3における設定周波数設定周波数FVCOの信号波形図である。
図2(a)の実線波形は理想的な信号波形であり、デジタル制御信号Dctlの振幅の略中点でデータスライサ5の閾値と交差する。BPSK変調の場合、基準タイミングは、シンボルとシンボルの境目で、デジタル制御信号Dctlがデータスライサ5の閾値と交差する。
ところが、送受信機間に周波数オフセットがあると、例えば破線波形のように、理想的な信号波形から周波数がずれて、この周波数ずれが徐々に蓄積されて位相誤差となる。すなわち、周波数オフセットがあると、その積分値である位相誤差は増大していく。
よって、自動オフセット制御部28は、1シンボルごとの位相誤差の増加量、すなわちデジタル制御信号Dctlの微分値を検出し、この微分値を補正信号とする。そして、設定コード調整器29は、この補正信号を、受信機1に入力された周波数設定用の入力コード信号と加算して、周波数設定コード信号を調整する。調整された周波数設定コード信号は、デジタル減算器23に入力される。これにより、デジタル制御ループ部3の設定周波数Fvcoは、図2(b)に示すように、徐々に所望の周波数FRFに近づく。したがって、電圧制御型発振器4のVCO信号の周波数と受信信号の周波数とを合わせ込むことができる。
このように、第1の実施形態では、自動オフセット制御部28を設けて、デジタル制御信号Dctlがデータスライサ5の閾値と等しくなるタイミングと基準タイミングとの時間差に基づいて、受信信号の周波数とVCO信号の周波数との誤差に応じた補正信号を生成するため、この補正信号にてデジタル制御信号Dctlを帰還制御することで、受信信号の周波数とVCO信号の周波数とを一致させることができる。よって、送受信機間の周波数オフセットを相殺できる。
また、本実施形態によれば、IQ復調器や角度演算回路等を含むデジタルPLL回路を用いずに周波数オフセットを補正できるため、回路規模を縮小でき、消費電力も低減できる。
さらに、図1の受信機1は、デジタル制御ループ部3内の位相−デジタル変換器21でデジタル変換を行うため、本来は周波数変換器12の後段側に必要となるA/D変換器が不要となり、内部構成を簡略化できる。
また、図1の受信機1は、従来のアナログ同期式のFSK/PSK受信機1と比べて、妨害波に対する耐性が格段に高い。デジタル制御ループ部3のループ利得をアナログ制御ループ部2のループ利得より高めれば高めるほど、大きな電力の妨害波が存在しても、電圧制御型発振器4が妨害波周波数に引き込まれることを防止できる。
さらに、デジタル制御ループ部3のループ利得は、低周波数(キャリア周波数)側ほど高く、高周波数(妨害波周波数)側の方が低いため、その利得差だけ妨害波による不要成分を抑圧できる。
また、図1の受信機1では、データスライサ5でデジタル復調されたデジタル信号を生成することができ、別個にデジタル復調器が不要となることから、受信機1内部の構成を簡略化できる。
(第2の実施形態)
以下に説明する第2の実施形態は、自動オフセット制御部28の内部構成を具体化したものである。
以下に説明する第2の実施形態は、自動オフセット制御部28の内部構成を具体化したものである。
図3は第2の実施形態による無線通信装置内の受信機1の内部構成を示すブロック図である。図3の受信機1は、自動オフセット制御部28の内部構成が図1と異なる以外は、図1と共通する。
図3の自動オフセット制御部28は、エッジ検出器31と、ループ利得制御部(第1ループ利得制御部)32とを有する。エッジ検出器31は、デジタル制御信号Dctlがデータスライサ5の閾値と等しくなるタイミングと基準タイミングとの時間差をシンボルごとに検出し、その時間差に応じた誤差信号を出力する。ループ利得制御部32は、誤差信号に基づいて補正信号を生成する。より具体的には、ループ利得制御部32は、誤差信号に所定の利得を乗じて補正信号を生成する。この補正信号は、設定コード調整器29にて、周波数設定用の入力コード信号と加算されて、周波数設定コード信号が生成される。
このように、エッジ検出器31、ループ利得制御部32、設定コード調整器29、デジタル制御ループ、および電圧制御型発振器4は、自動周波数補正ループを構成する。このループは、FLL(Frequency-Locked Loop)と見なすことができる。このループにより、本実施形態による受信機1は、送受信機間の周波数オフセットが外的要因により変動した場合であっても、その変動に追従して周波数オフセットを補正できる。
図4(a)はBPSK信号を送受する送受信機間に周波数オフセットがある場合とない場合の第2の実施形態におけるデジタル制御信号Dctlとアナログ制御信号VMIXとの信号波形を示す図、図4(b)はデジタル制御ループ部3における設定周波数設定周波数FVCOの信号波形図である。
エッジ検出器31は、各シンボルごとに誤差信号を出力するため、各シンボルごとに周波数オフセットの調整を行うことができる。よって、図4(a)に示すように、周波数オフセットが累積して生じる位相誤差は、図2(a)と比べて小さくなる。
なお、エッジ検出器31は、各シンボルのプリアンブル部とデータ部のいずれであっても、上述した時間差を検出できる。
ここで、自動オフセット制御部28のループ帯域は、デジタル制御ループのループ帯域よりも低くしている。これにより、自動オフセット制御部28による送受信機間の周波数オフセット補正は、緩やかに行われることにより、動作を安定化させることができる。
このように、第2の実施形態では、自動オフセット制御部28の内部にエッジ検出器31とループ利得制御部32を設けるため、各シンボルごとに補正信号を生成でき、各シンボルごとに周波数のオフセット調整を行うことができる。
(第3の実施形態)
以下に説明する第3の実施形態は、位相オフセット調整も行うものである。
以下に説明する第3の実施形態は、位相オフセット調整も行うものである。
図5は第3の実施形態による無線通信装置内の受信機1の内部構成を示すブロック図である。図5の受信機1は、自動オフセット制御部28の内部構成が図3と異なる以外は、図3と共通する。より詳細には、自動オフセット制御部28内のループ利得制御部32の内部構成が図5と図3では異なっている。
図5の自動オフセット制御部28内のエッジ検出器31は、デジタル制御信号Dctlがデータスライサ5の閾値と交差するタイミングと基準タイミングとの時間差を検出する。この時間差は、送受信機間の位相誤差とみなせるため、エッジ検出器31は、位相誤差の量と極性を検出し、位相が進んでいる場合は、位相誤差の量をパルス幅とするDN信号を生成し、位相が遅れている場合は、位相誤差の量をパルス幅とするUP信号を生成する。
また、図5の自動オフセット制御部28内のループ利得制御部32は、比例経路部32aと、積分経路部32bと、加算器36とを有する。比例経路部32aは、乗算器33を有する。積分経路部32bは、乗算器34と、積分器35とを有する。加算器36は、比例経路部32aの出力信号と積分経路部32bの出力信号とを加算する。これら乗算器33,34には、エッジ検出器31からのDN信号とUP信号が供給される。
比例経路部32a内の乗算器33は、DN信号とUP信号に基づいて周波数オフセット量を出力する。積分経路部32b内の積分器35は、乗算器34が求めた周波数オフセット量を積算して位相オフセット量を出力する。加算器36は、乗算器33の出力信号と積分器35の出力信号とを加算する。この加算器36の出力信号は、周波数オフセット量と位相オフセット量をともに含む信号であり、この信号は設定コード調整器29にて周波数設定用の入力コード信号と加算されて、周波数設定コード信号が生成される。
この周波数設定コード信号を用いてデジタル制御ループ部3でデジタル制御信号Dctlを調整することで、受信信号とVCO信号の周波数と位相の双方を合わせ込むことができる。
図6(a)はBPSK信号を送受する送受信機間に周波数オフセットがある場合とない場合の第3の実施形態におけるデジタル制御信号Dctlとアナログ制御信号VMIXとの信号波形を示す図、図6(b)はUP信号とDN信号の信号波形を示す図、図6(c)はデジタル制御ループ部3における設定周波数設定周波数FVCOの信号波形図である。
図6(a)では、実線波形が実際の信号波形、破線波形が理想的な信号波形を示している。最初のうちは、理想的な信号波形に比べて位相が遅れているため、UP信号が出力されて、周波数および位相のオフセット調整が行われる。その後、今度は、理想的な信号波形に比べて位相が早くなるため、DN信号が出力される。このような制御を行うことで、受信信号とVCO信号の周波数および位相が合わせ込まれる。
このように、第3の実施形態では、自動オフセット制御部28内のループ利得制御部32に比例経路と積分経路を設けるため、周波数オフセット量と位相オフセット量を検出できる。よって、送受信機間の周波数と位相のずれを補正できる。
(第4の実施形態)
以下に説明する第4の実施形態は、送受信機間の周波数と位相のずれ補正を高速化するものである。
以下に説明する第4の実施形態は、送受信機間の周波数と位相のずれ補正を高速化するものである。
図7は第4の実施形態による無線通信装置内の受信機1の内部構成を示すブロック図である。図7の受信機1は、図5の受信機1に新たに乗算器36と加算器37を追加したものである。乗算器36は、自動オフセット制御部28から出力される補正信号に所定の利得を乗じる。加算器37は、乗算器36の出力信号とループ利得制御部25から出力されたデジタル制御信号Dctlとを加算した信号を電圧制御型発振器4に供給する。乗算器36と加算器37が調整部に対応する。
乗算器36と加算器37を設けることで、自動オフセット制御部28で生成された補正信号を迅速にデジタル制御信号Dctlに反映させることができ、電圧制御型発振器4の制御動作を速めることができる。
図8(a)はBPSK信号を送受する送受信機間に周波数オフセットがある場合とない場合の第4の実施形態におけるデジタル制御信号Dctlとアナログ制御信号VMIXとの信号波形を示す図、図8(b)はUP信号とDN信号の信号波形を示す図、図8(c)はデジタル制御ループ部3における設定周波数設定周波数FVCOの信号波形図である。
図8(a)〜図8(c)を図6(a)〜図6(c)と比較すればわかるように、第4の実施形態の方が第3の実施形態よりも短時間で送受信機間の周波数と位相のずれを補正できる。
このように、第4の実施形態では、自動オフセット制御部28から出力された補正信号を乗算器36と加算器37を介して迅速にデジタル制御信号Dctlに反映させることができ、電圧制御型発振器4の制御動作を速めることができることから、送受信機間の周波数および位相のずれをより迅速に補正できる。
(第5の実施形態)
上述した第1〜第4の実施形態では、受信機1の構成および動作を説明したが、以下に説明する第5の実施形態では、第1〜第4の実施形態のいずれかの受信機1の構成に加えて、送信機も備えた無線通信装置のハードウェア構成例について説明する。第5の実施形態による無線通信装置内の受信機1は、上述した第1〜第4の実施形態のいずれかで構成されるため、その詳細な説明は省略する。
上述した第1〜第4の実施形態では、受信機1の構成および動作を説明したが、以下に説明する第5の実施形態では、第1〜第4の実施形態のいずれかの受信機1の構成に加えて、送信機も備えた無線通信装置のハードウェア構成例について説明する。第5の実施形態による無線通信装置内の受信機1は、上述した第1〜第4の実施形態のいずれかで構成されるため、その詳細な説明は省略する。
図9は第5の実施形態による無線通信装置71の概略構成を示すブロック図である。図9の無線通信装置71は、ベースバンド部72と、RF部73と、アンテナ部74とを備えている。
ベースバンド部72は、制御回路75と、送信処理回路76と、受信処理回路77とを有する。ベースバンド部72内の各回路は、デジタル信号処理を行う。
ベースバンド部72は、制御回路75と、送信処理回路76と、受信処理回路77とを有する。ベースバンド部72内の各回路は、デジタル信号処理を行う。
制御回路75は、例えば、MAC(Media Access Control)層の処理を行う。制御回路75は、MAC層よりも上位のネットワーク階層の処理を行ってもよい。また、制御回路75は、MIMO(Multi-Input Multi-Output)に関する処理を行ってもよい。例えば、制御回路75は、伝搬路推定処理、送信ウェイト計算処理、およびストリームの分離処理などを行ってもよい。
送信処理回路76は、デジタル送信信号を生成する。受信処理回路77は、復調や復号を行った後に、プリアンブルおよび物理ヘッダの解析などの処理を行う。
RF部73は、送信回路78と、受信回路79とを有する。送信回路78は、送信帯域の信号を抽出する不図示の送信フィルタと、VCO4の発振信号を利用して送信フィルタを通過後の信号を無線周波数にアップコンバートする不図示のミキサと、アップコンバート後の信号を増幅する不図示のプリアンプとを含んでいる。受信回路79は、上述した第1〜第4の実施形態のいずれかによる受信機1と同様の構成である。すなわち、受信回路79は、TDC21と、ADPLL部80と、受信RF部81と、VCO4とを有する。ADPLL部80は、例えば図1のデジタル微分器22、デジタル減算器23、積分器24、ループ利得制御部25、ループフィルタ26、チャネル選択フィルタ27、自動オフセット制御部28、および設定コード調整器29を有する。受信RF部81は、例えば図1の低雑音増幅器11と、周波数変換器12と、低域通過フィルタ13とを有する。図9のRF部73は、送信回路78と受信回路79では、VCO4を共用しているが、それぞれ別個のVCOを設けてもよい。
アンテナ部74で無線信号の送受信を行う場合には、送信回路78および受信回路79のいずれか一方をアンテナ部74に接続するためのスイッチがRF部73に設けられていてもよい。このようなスイッチがあれば、送信時にはアンテナ部74を送信回路78に接続し、受信時にはアンテナ部74を受信回路79に接続することができる。
図9の送信処理回路76は、一系統の送信信号のみを出力しているが、無線方式によっては、I信号とQ信号に分けて出力する場合もある。この場合の無線通信装置71のブロック構成は例えば図10のようになる。図10の無線通信装置71は、送信処理回路76から送信回路78までの構成が図9とは異なっている。
送信処理回路76は、2系統のデジタルベースバンド信号(以下、デジタルI信号とデジタルQ信号)を生成する。
送信処理回路76と送信回路78の間には、デジタルI信号をアナログI信号に変換するDA変換回路82と、デジタルQ信号をアナログQ信号に変換するDA変換回路83とが設けられている。送信回路78は、不図示のミキサにて、アナログI信号とアナログQ信号をアップコンバートする。
図9および図10に示したRF部73とベースバンド部72はワンチップ化してもよいし、RF部73とベースバンド部72とで別個のチップにしてもよい。また、RF部73とベースバンド部72の一部はディスクリート部品で構成し、残りを1つまたは複数のチップで構成してもよい。
さらに、RF部73とベースバンド部72は、ソフトウェア的に再構成可能なソフトウェア無線機で構成してもよい。この場合、デジタル信号処理プロセッサを用いて、ソフトウェアにてRF部73とベースバンド部72の機能を実現すればよい。この場合、図9および図10に示した無線通信装置71の内部に、バス、プロセッサ部および外部インタフェース部が設けられる。プロセッサ部と外部インタフェース部はバスを介して接続され、プロセッサ部ではファームウェアが動作する。ファームウェアは、コンピュータプログラムにより更新が可能である。プロセッサ部がファームウェアを動作させることで、プロセッサ部にて図9および図10に示したRF部73とベースバンド部72の処理動作を行うことができる。
図9および図10に示した無線通信装置71は、一つのアンテナ部74しか備えていないが、アンテナの数には特に制限はない。例えば、送信用のアンテナ部74と受信用のアンテナ部74を別個に設けてもよいし、I信号用のアンテナ部74とQ信号用のアンテナ部74を別個に設けてもよい。アンテナ部74が一つだけのときは、送受切替スイッチで、送信と受信を切り替えればよい。
図9および図10に示した無線通信装置71は、アクセスポイントや無線ルータ、コンピュータなどの据置型の無線通信装置71にも適用できるし、スマートフォンや携帯電話等の携帯可能な無線端末にも適用できるし、マウスやキーボードなどのホスト装置と無線通信を行う周辺機器にも適用できるし、無線機能を内蔵したカード状部材にも適用できるし、生体情報を無線通信するウェアラブル端末にも適用できる。図9または図10に示した無線通信装置71同士での無線通信の無線方式は、特に限定されるものではなく、第3世代以降のセルラー通信、無線LAN、Bluetooth(登録商標)、近接無線通信など、種々のものが適用可能である。
図11はホスト装置であるPC84と周辺機器であるマウス85との間で無線通信を行う例を示しており、PC84とマウス85の双方に、図9または図10に示した無線通信装置71が内蔵されている。マウス85は、内蔵バッテリの電力を利用して無線通信を行うが、バッテリを内蔵するスペースは限られているため、できるだけ低消費電力で無線通信を行う必要がある。このため、Bluetooth(登録商標)4.0の規格の中で策定されたBluetooth Low Energyなどの低消費無線通信が可能な無線方式を用いて無線通信を行うのが望ましい。
図12はウェアラブル端末86とホスト装置(例えばPC84)との間で無線通信を行う例を示している。ウェアラブル端末86は、人間の身体に装着されるものであり、図12のように腕に装着するタイプだけでなく、シールタイプなどの身体に貼り付けるものや、眼鏡タイプおよびイヤホンタイプなどの腕以外の身体に装着するものや、ペースメーカなどの身体の内部に入れるものなど、種々のものが考えられる。図12の場合も、ウェアラブル端末86とPC84の両方に、図9または図10に示した無線通信装置71が内蔵されている。なお、PC84とは、コンピュータやサーバなどである。ウェアラブル端末86も、人間の身体に装着されるため、内蔵バッテリのためのスペースが限られているため、上述したBluetooth Low Energy等の低消費電力での無線通信が可能な無線方式を採用するのが望ましい。
また、図9または図10に示した無線通信装置71同士で無線通信を行う場合、無線通信によって送受される情報の種類は特に限定されない。ただし、動画像データのようなデータ量の多い情報を送受する場合と、マウス85の操作情報のようにデータ量の少ない情報を送受する場合とでは、無線方式を変えるのが望ましく、送受される情報量に応じて最適な無線方式で無線通信を行う必要がある。
さらに、図9または図10に示した無線通信装置71同士で無線通信を行う場合、無線通信の動作状態をユーザに報知する報知部を設けてもよい。報知部の具体例としては、例えば、LED等の表示装置に動作状態を表示してもよいし、バイブレータの振動により動作状態を報知してもよいし、スピーカやブザー等による音声情報より動作状態を報知してもよい。
上述した実施形態で説明した受信機1の少なくとも一部は、ハードウェアで構成してもよいし、ソフトウェアで構成してもよい。ソフトウェアで構成する場合には、受信機1の少なくとも一部の機能を実現するプログラムをフレキシブルディスクやCD−ROM等の記録媒体に収納し、コンピュータに読み込ませて実行させてもよい。記録媒体は、磁気ディスクや光ディスク等の着脱可能なものに限定されず、ハードディスク装置やメモリなどの固定型の記録媒体でもよい。
また、受信機1の少なくとも一部の機能を実現するプログラムを、インターネット等の通信回線(無線通信も含む)を介して頒布してもよい。さらに、同プログラムを暗号化したり、変調をかけたり、圧縮した状態で、インターネット等の有線回線や無線回線を介して、あるいは記録媒体に収納して頒布してもよい。
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
1 受信機、2 アナログ制御ループ部、3 デジタル制御ループ部、4 電圧制御型発振器、5 データスライサ、11 低雑音増幅器、12 周波数変換器、13 低域通過フィルタ、20 第1基準信号源、21 位相−デジタル変換器、22 デジタル微分器、23 デジタル減算器、24 積分器、25 ループ利得制御部、26 ループフィルタ、27 チャネル選択フィルタ、28 自動オフセット制御部、29 設定コード調整器、31 エッジ検出器、32 ループ利得制御部、32a 比例経路部、32b 積分経路部、33 乗算器、34 乗算器、35 積分器、36 加算器、71 無線通信装置、72 ベースバンド部、73 RF部、74 アンテナ部、75 制御回路、76 送信処理回路、77 受信処理回路、78,79 DA変換器、80,81 AD変換器、82 送信回路、83 受信回路
Claims (12)
- 受信信号の位相に合わせて、電圧制御発振信号の位相を調整するためのアナログ制御信号を生成するアナログ制御ループ部と、
基準信号の周波数と所定の周波数設定コード信号とにより定まる周波数を持ち、前記アナログ制御信号と逆位相のデジタル制御信号を生成するデジタル制御ループ部と、
前記アナログ制御信号および前記デジタル制御信号に基づいて、前記電圧制御発振信号を生成する電圧制御型発振器と、
前記デジタル制御信号を所定の閾値と比較した結果に基づいて、前記受信信号をデジタル復調したデジタル信号を生成するデータスライサと、
前記デジタル制御信号が前記データスライサの閾値と等しくなるタイミングと予め定めた基準タイミングとの時間差に基づいて、前記受信信号の周波数と前記電圧制御発振信号の周波数との誤差に応じた補正信号を生成する自動オフセット制御部と、
前記補正信号に基づいて前記周波数設定コード信号を調整する設定コード調整器と、を備え、
前記デジタル制御ループ部の利得は、前記アナログ制御ループ部の利得よりも高い無線通信装置。 - 前記設定コード調整器は、当該無線通信装置に入力される周波数設定用の入力コード信号と前記補正信号とを加算して前記周波数設定コード信号を生成する請求項1に記載の無線通信装置。
- 前記自動オフセット制御部は、
前記デジタル制御信号が前記データスライサの閾値と等しくなるタイミングと前記基準タイミングとの時間差をシンボルごとに検出し、その時間差に応じた誤差信号を出力するエッジ検出器と、
前記誤差信号に基づいて、前記補正信号を生成する第1ループ利得制御部と、を有し、
前記自動オフセット制御部のループ帯域は、前記デジタル制御ループ部のループ帯域よりも低い請求項1または2に記載の無線通信装置。 - 前記エッジ検出器が出力する前記誤差信号は、前記時間差の極性と位相誤差量とを含んでおり、
前記第1ループ利得制御部は、
前記誤差信号に所定の利得を乗じて周波数オフセットに応じた第1補正信号を生成する比例経路部と、
前記誤差信号に所定の利得を乗じた値を時間軸上で積分して位相オフセットに応じた第2補正信号を生成する積分経路部と、
前記第1補正信号および前記第2補正信号を加算して前記補正信号を生成する加算器と、を有する請求項3に記載の無線通信装置。 - 前記アナログ制御ループ部は、
前記受信信号と前記電圧制御発振信号との位相差信号を生成する周波数変換器と、
前記周波数変換器の出力信号を帯域制限して前記アナログ制御信号を生成する低域通過フィルタと、を有し、
前記デジタル制御ループ部は、
前記基準信号に同期させて、前記電圧制御発振信号の位相を検出する位相−デジタル変換器と、
前記位相−デジタル変換器の出力信号を微分処理して周波数情報に変換するデジタル微分器と、
前記デジタル微分器の出力信号と前記周波数設定コード信号との差分を検出して周波数誤差信号を生成するデジタル減算器と、
前記デジタル減算器の出力信号に基づいて、前記デジタル制御信号を生成する第2ループ利得制御部と、を有する請求項1乃至4のいずれかに記載の無線通信装置。 - 前記補正信号に基づいて、前記第2ループ利得制御部にて生成された前記デジタル制御信号を調整する調整部を備え、
前記電圧制御型発振器には、前記調整部にて調整後の前記デジタル制御信号と前記アナログ制御信号とに基づいて、前記電圧制御発振信号を生成する請求項5に記載の無線通信装置。 - 前記受信信号は、変調されていない搬送波信号を含むプリアンブル部と、前記搬送波信号にデータを変調した変調部とを、シンボルごとに含んでおり、
前記自動オフセット制御部は、シンボルごとに、前記受信信号中の前記プリアンブル部と前記変調部のいずれかに基づいて前記周波数設定コード信号を補正する請求項1乃至6のいずれかに記載の無線通信装置。 - 前記基準タイミングは、前記デジタル制御信号から得られるアイパターンが所定量以上開くタイミングである請求項1乃至7のいずれかに記載の無線通信装置。
- 請求項1乃至8のいずれかに記載の無線通信装置を含む集積回路。
- 請求項9に記載の集積回路と、
少なくとも1つのアンテナと、を備える無線通信装置。 - RF部と、ベースバンド部とを備えた無線通信装置であって、
前記RF部は、送信回路と、受信回路と、を有し、
前記ベースバンド部は、送信処理回路と、受信処理回路と、を有し、
前記受信回路は、
受信信号の位相に合わせて、電圧制御発振信号の位相を調整するためのアナログ制御信号を生成するアナログ制御ループ部と、
基準信号の周波数と所定の周波数設定コード信号とにより定まる周波数を持ち、前記アナログ制御信号と逆位相のデジタル制御信号を生成するデジタル制御ループ部と、
前記アナログ制御信号および前記デジタル制御信号に基づいて、前記電圧制御発振信号を生成する電圧制御型発振器と、
前記受信信号の周波数と前記電圧制御発振信号の周波数との誤差に応じた補正信号を生成する自動オフセット制御部と、
前記補正信号に基づいて前記周波数設定コード信号を調整する設定コード調整器と、を有し、
前記受信処理回路は、前記デジタル制御信号を所定の閾値と比較した結果に基づいて、前記受信信号をデジタル復調したデジタル信号を生成するデータスライサを有し、
前記自動オフセット制御部は、前記デジタル制御信号が前記データスライサの閾値と等しくなるタイミングと予め定めた基準タイミングとの時間差に基づいて、前記受信信号の周波数と前記電圧制御発振信号の周波数との誤差に応じた補正信号を生成し、
前記デジタル制御ループ部の利得は、前記アナログ制御ループ部の利得よりも高い無線通信装置。 - アナログ制御ループを用いて、受信信号の位相に合わせて、電圧制御発振信号の位相を調整するためのアナログ制御信号を生成するステップと、
デジタル制御ループを用いて、基準信号の周波数と所定の周波数設定コード信号とにより定まる周波数を持ち前記アナログ制御信号と逆位相のデジタル制御信号を生成するステップと、
前記アナログ制御信号および前記デジタル制御信号に基づいて、前記電圧制御発振信号を生成するステップと、
前記デジタル制御信号を所定の閾値と比較した結果に基づいて、前記受信信号をデジタル復調したデジタル信号を生成するステップと、
前記デジタル制御信号が前記閾値と等しくなるタイミングと予め定めた基準タイミングとの時間差に基づいて、前記受信信号の周波数と前記電圧制御発振信号の周波数との誤差に応じた補正信号を生成するステップと、
前記補正信号に基づいて前記周波数設定コード信号を調整するステップと、を備え、
前記デジタル制御ループ部の利得は、前記アナログ制御ループ部の利得よりも高い無線通信方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014169763A JP6200389B2 (ja) | 2014-08-22 | 2014-08-22 | 無線通信装置、集積回路および無線通信方法 |
PCT/JP2015/072849 WO2016027742A1 (ja) | 2014-08-22 | 2015-08-12 | 無線通信装置、集積回路および無線通信方法 |
US15/438,030 US9735790B2 (en) | 2014-08-22 | 2017-02-21 | Radio communication device and radio communication method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014169763A JP6200389B2 (ja) | 2014-08-22 | 2014-08-22 | 無線通信装置、集積回路および無線通信方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016046680A JP2016046680A (ja) | 2016-04-04 |
JP6200389B2 true JP6200389B2 (ja) | 2017-09-20 |
Family
ID=55350687
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014169763A Expired - Fee Related JP6200389B2 (ja) | 2014-08-22 | 2014-08-22 | 無線通信装置、集積回路および無線通信方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US9735790B2 (ja) |
JP (1) | JP6200389B2 (ja) |
WO (1) | WO2016027742A1 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018037798A (ja) * | 2016-08-30 | 2018-03-08 | 株式会社東芝 | 無線通信装置および集積回路 |
US12045353B2 (en) * | 2019-05-29 | 2024-07-23 | Denso Corporation | System and method for enhancing vehicle occupant voice data privacy |
US11171655B2 (en) * | 2019-06-27 | 2021-11-09 | Intel Corporation | Multi-chip synchronization with applications in multiple-input multiple-output (MIMO) radar systems |
US11870394B2 (en) * | 2019-07-02 | 2024-01-09 | Sony Semiconductor Solutions Corporation | Demodulator and wireless receiver including the same |
US11917569B2 (en) * | 2021-07-28 | 2024-02-27 | Landis+Gyr Technology, Inc. | Endpoint clock frequency adjustment for narrowband and ultra-narrowband communications in mesh network |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5363112A (en) * | 1989-07-05 | 1994-11-08 | The Boeing Company | Noise suppression processor for a carrier tracking loop |
US5363419A (en) * | 1992-04-24 | 1994-11-08 | Advanced Micro Devices, Inc. | Dual phase-locked-loop having forced mid range fine control zero at handover |
JP3356244B2 (ja) * | 1995-06-26 | 2002-12-16 | ローム株式会社 | テレビジョン信号受信装置 |
WO1997038525A1 (fr) * | 1996-04-04 | 1997-10-16 | Sony Corporation | Recepteur de television |
JP2877198B2 (ja) | 1996-05-02 | 1999-03-31 | 日本電気株式会社 | ディジタルpll回路及びその起動方法 |
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US6028460A (en) * | 1998-06-08 | 2000-02-22 | Comtech Communications Corp. | Hybrid analog-digital phase lock loop multi-frequency synthesizer |
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JP4083077B2 (ja) * | 2002-08-02 | 2008-04-30 | 三洋電機株式会社 | 電圧制御発振器 |
US7349514B2 (en) | 2003-04-01 | 2008-03-25 | Seiko Epson Corporation | Frequency/phase locked loop clock synthesizer using an all digital frequency detector and an analog phase detector |
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US7015763B1 (en) * | 2004-08-30 | 2006-03-21 | Nokia Corporation | Digital tuning of a voltage controlled oscillator of a phase locked loop |
US7420427B2 (en) * | 2005-03-28 | 2008-09-02 | Texas Instruments Incorporated | Phase-locked loop with a digital calibration loop and an analog calibration loop |
JP5020760B2 (ja) | 2007-09-27 | 2012-09-05 | ラピスセミコンダクタ株式会社 | 受信周波数制御回路 |
JP2009159038A (ja) * | 2007-12-25 | 2009-07-16 | Hitachi Ltd | Pll回路 |
JP5044434B2 (ja) * | 2008-02-14 | 2012-10-10 | 株式会社東芝 | 位相同期回路及びこれを用いた受信機 |
JP5326759B2 (ja) * | 2009-04-10 | 2013-10-30 | パナソニック株式会社 | Fsk受信装置、fsk受信方法、及びプログラム |
US9331704B2 (en) * | 2013-02-01 | 2016-05-03 | Qualcomm Incorporated | Apparatus and method for generating an oscillating output signal |
WO2015025965A1 (ja) * | 2013-08-23 | 2015-02-26 | 株式会社 東芝 | 無線通信装置、集積回路および無線通信方法 |
US9172570B1 (en) * | 2014-06-13 | 2015-10-27 | Intel IP Corporation | Compensation of oscillator frequency pulling |
-
2014
- 2014-08-22 JP JP2014169763A patent/JP6200389B2/ja not_active Expired - Fee Related
-
2015
- 2015-08-12 WO PCT/JP2015/072849 patent/WO2016027742A1/ja active Application Filing
-
2017
- 2017-02-21 US US15/438,030 patent/US9735790B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
WO2016027742A1 (ja) | 2016-02-25 |
US20170170837A1 (en) | 2017-06-15 |
JP2016046680A (ja) | 2016-04-04 |
US9735790B2 (en) | 2017-08-15 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170728 |
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A61 | First payment of annual fees (during grant procedure) |
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