JP4083077B2 - 電圧制御発振器 - Google Patents
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- 230000010355 oscillation Effects 0.000 description 24
- 230000000630 rising effect Effects 0.000 description 24
- 230000003287 optical effect Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 9
- 239000013256 coordination polymer Substances 0.000 description 8
- 238000000034 method Methods 0.000 description 6
- 230000001360 synchronised effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 241000282421 Canidae Species 0.000 description 1
- 241000099989 Tanvia Species 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
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- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0895—Details of the current generators
- H03L7/0898—Details of the current generators the source or sink current values being variable
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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Description
【０００１】
【発明の属する技術分野】
本発明は、入力電圧に応じて出力パルスの周波数を可変制御する電圧制御発振器に関する。
【０００２】
【従来の技術】
周知のように、基準となるパルス信号に同期したクロックを生成する手法としてＰＬＬが用いられている。このＰＬＬは、基準となるパルス信号とこのＰＬＬによって生成される発振クロックとを比較する位相比較器と、同位相比較器の比較結果に応じた直流電圧を出力するローパスフィルタと、同ローパスフィルタから出力される直流電流を制御電圧として上記発振クロックを生成する電圧制御発振器とを備えている。そして、電圧制御発振器の発振クロックと基準信号との周波数及び位相差に基づく信号が上記制御電圧として、同電圧制御発振器に印加されることでフィードバック制御がなされる。
【０００３】
ここで用いられる電圧制御発振器は、上記制御電圧に応じてその発振するクロックの周波数を可変とすることのできる発振器である。こうした電圧制御発振器を用いて様々な周波数信号と同期したクロックを生成することができるようになる。
【０００４】
この電圧制御発振器の中には、そのゲインを可変とすることができる構成となっているものもある。このゲインを可変とすることのできる電圧制御発振器は、例えば、倍速記録等を有するデータ記録装置において回転制御されるディスク媒体の回転動作に対応した基準クロックを生成する際にも、その利用が適している。すなわち、倍速記録等、ディスク媒体の回転速度に応じて電圧制御発振器のゲインを可変とすることで、ディスク媒体の回転速度の変更にかかわらず、同回転動作に対応した基準クロックを適切に生成することができる。
【０００５】
【発明が解決しようとする課題】
ところで、上記電圧制御発振器にあっては、その発振クロックの制御が発振クロックと基準信号との周波数差及び位相差に基づいて直接制御されるとは限らない。すなわち、別の箇所からの要請により、この周波数差及び位相差に基づく信号に所定の電圧を加えた電圧にて制御されるなどすることがある。
【０００６】
しかも、上記周波数差及び位相差に基づく信号に加算されるこうした電圧にとっては、必ずしも上記位相差に応じた信号による電圧制御発振器の制御ゲインが最適値となるわけではない。すなわち、例えば、上記倍速記録等を有するデータ記録装置において、ディスク媒体の回転速度に応じて電圧制御発振器のゲインを可変とすると、これは、上記加算される電圧にとっての制御ゲインとしては適切なものとならないことがある。
【０００７】
本発明は上記実情に鑑みてなされたものであり、その目的は、より適切なゲイン調整を可能とする電圧制御発振器を提供することにある。
【０００８】
【課題を解決するための手段】
この発明は、入力電圧に応じて出力パルスの周波数を可変制御する電圧制御発振器において、第１の入力端子への入力電圧に応じて第１の電流を出力すると共に、入力電圧に対する前記第１の電流の変化量の変更制御が可能に設定される第１の電流源と、第２の入力端子への入力電圧に応じて第２の電流を出力すると共に、入力電圧に対する前記第２の電流の変化量の変更制御が可能に設定される第２の電流源と、前記第１及び第２の電流を合成した合成電流に基づいて制御電圧を出力する制御電圧発生回路と、前記制御電圧に応じた周波数の出力パルスを生成するリングオシレータと、を備えることで、より適切なゲイン調整を可能とする。
【０００９】
【発明の実施の形態】
以下、本発明にかかる電圧制御発振器をＤＶＤ−Ｒのデータ記録装置の備えるクロック生成装置に適用した一実施形態について、図面を参照しつつ説明する。
【００１０】
ここでは、電圧制御発振器を説明するにあたり、先ず、電圧制御発振器を用いたクロック生成装置を説明する。
【００１１】
図６は、上記データ記録制御装置の構成を示すブロック図である。
【００１２】
上記データ記録制御装置の記録対象となるディスク媒体である光ディスク１は、データを書き込む（記録する）ことが可能なディスク媒体であるＤＶＤ−Ｒディスクである。この光ディスク１には、同ディスク内の案内溝として機能するプリグルーブが螺旋状に形成されているとともに、螺旋状に形成されたプリグルーブに近接してランドプリピット（以下、ＬＰＰ）が形成されている。
【００１３】
このうち、上記プリグルーブは、光ディスク１上を蛇行しつつ形成されている。この蛇行（ウォブル）成分の有する信号は、「１４０．６ｋＨｚ」の周波数を有する。一方、上記ＬＰＰは、光ディスク１に螺旋状に形成されているプリグルーブに沿って所定の間隔で形成されている。この間隔は、上記ウォブル信号の約１６パルスに１パルスの割合の信号が得られる間隔に設定されている。このＬＰＰの再生に基づいて得られる信号がＬＰＰ信号である。
【００１４】
一方、上記データ記録制御装置は、光学ヘッド１０やＲＦアンプ２０，デコーダ３０，クロック生成装置１００を備えている。ここで、光学ヘッド１０は、光ディスク１へレーザを照射すると共に、光ディスク１に照射されたレーザの反射光を受光する回路である。また、ＲＦアンプ２０は、光学ヘッド１０において受光された反射光から２値のディジタル信号を生成する回路である。更に、デコーダ３０は、ＲＦアンプ２０にて生成されたディジタル信号をデコードし、上記ウォブル信号やＬＰＰ信号を生成する回路である。
【００１５】
そして、本実施形態にかかるクロック生成装置１００は、こうしたウォブル信号やＬＰＰ信号に基づいて当該データ記録装置において用いられるクロックを生成する回路である。詳しくは、ＬＰＰ信号の周波数の分周比「１／５９５２」で分周されたクロックを、換言すれば各ＬＰＰ信号のパルス間に５９５２のパルスを有するクロックを生成する。これにより、クロックは、「５２．３２ＭＨｚ」の周波数を有する信号となる。
【００１６】
上記クロック生成装置１００では、発振クロックを、ウォブル信号とほぼ周波数同期させる処理を行った後、ＬＰＰ信号に基づいて同クロックの位相を調整する処理を行うという２段階の処理にて、こうしたＬＰＰ信号に位相同期したクロックの生成を行う。具体的には、ウォブル信号と発振クロックとの周波数の差が所定の範囲内に収まる程度に小さくなった後に、ＬＰＰ信号に基づく発振クロックの位相制御を行うようにする。これは、上述したようにＬＰＰ信号の頻度がウォブル信号の頻度と比較して低いことやデータ記録時においてディスク媒体に形成されているＬＰＰが欠落するなどにより、このＬＰＰ信号に同期したクロックを生成することが困難であることによる。このため本実施形態では、ウォブル信号に基づいてクロックの粗調整を行った後に、ＬＰＰ信号に基づいて微調整を行うことで、ＬＰＰ信号に位相同期したクロックを生成する。
【００１７】
こうした制御を行う上記クロック生成装置１００は、図示するように、その出力するクロックの分周器１０５による分周クロックをウォブル信号と周波数同期させる第１のループＡと、同じく出力するクロックの分周クロックをＬＰＰ信号に位相同期させる第２のループＢとの２つの位相ロックループを備えている。そして、これら第１のループＡと第２のループＢとは、当該クロック生成装置１００において生成される上記クロックを出力する電圧制御発振器１１０を共有している。この電圧制御発振器１１０は、２つの制御電圧入力端子ａ，ｂを備えており、これら各制御電圧入力端子には、上記分周クロックとウォブル信号との周波数差に応じた電圧と、同分周クロックとＬＰＰ信号との位相差に応じた電圧とがそれぞれ印加される。
【００１８】
ここで、上記第１のループＡと第２のループＢとで共有される電圧制御発振器１１０について説明する。
【００１９】
図１は、本実施形態にかかる電圧制御発振器１１０の構成を示す回路図である。
【００２０】
同図１に示すように、この電圧制御発振器１１０は、第１の電流源１１２、第２の電流源１１４、ゲイン制御回路１１５、制御電圧発生回路１１６、及びリングオシレータ１１８を備えている。
【００２１】
ここで、第１の電流源１１２は、制御電圧入力端子ａから入力される制御電圧に対応した制御電流にてリングオシレータ１１８を駆動するに際してのゲイン調整を行う部分である。詳しくは、この第１の電流源１１２は、ＰチャネルトランジスタＴｉｐからなる出力側電流経路及びこれに直列に接続されたスイッチＳＷｉを複数備え、これらが電源電圧ＶＤＤの電源と第１の電流源１１２の出力との間に互いに並列接続されている。ここで、スイッチ（スイッチ素子）ＳＷは、上記ゲイン制御回路１１５によって電源及び出力間の導通及び遮断を制御する回路である。そして、これにより、互いに並列接続されている出力側電流経路の使用段数が設定される。
【００２２】
更に、第１の電流源１１２は、電源電圧ＶＤＤ及び接地間に互いに直列接続されているＮチャネルトランジスタＴａｎ及びこれに直列に接続されたＰチャネルトランジスタＴａｐからなる入力側電流経路を備えている。そして、制御電圧入力端子ａを介して上記ＮチャネルトランジスタＴａｎのゲートに印加される制御電圧の大きさに応じて、これと直列に接続されたＰチャネルトランジスタＴａｐを流れる電流量を決定し、ゲートの電圧が決定する。そして、ＰチャネルトランジスタＴａｐとカレントミラー接続されたＰチャネルトランジスタＴｉｐのゲートにＰチャネルトランジスタＴａｐのゲート電圧と同じ電圧が印加される。更に、このＰチャネルトランジスタＴｉｐと並列接続されたＰチャネルトランジスタＴｉｐのゲートにも同じ電圧が印加され、ソース及びドレイン間を流れる電流量が決定される。したがって、制御電圧入力端子ａに印加される制御電圧の大きさに応じて、第１の電流源１１２から出力される電流量が制御される。
【００２３】
また、第２の電流源１１４も、上記第１の電流源１１２と同様の構成を有する回路である。ただし、この第２の電流源１１４は、制御電圧入力端子ｂから入力される制御電圧に対応した制御電流にてリングオシレータ１１８を駆動するに際してのゲイン調整を行う部分である。このため、制御電圧入力端子ｂに印加される制御電圧の大きさに応じて、その出力する電流量が制御される。
【００２４】
ゲイン制御回路１１５は、レジスタ１１５ａに格納されるモードデータに応じて第１の電流源１１２や第２の電流源１１４を切替制御する回路である。すなわち、ゲイン制御回路１１５は、第１の電流源１１２のスイッチＳＷｉ及び第２の電流源１１４のスイッチＳＷｋを選択的に開閉することで、各制御電圧入力端子ａ、ｂへの印加電圧の変化に対する第１及び第２の電流源１１２、１１４の出力電流の変化度合いを変更する。
【００２５】
制御電圧発生回路１１６は、各電流源１１２及び１１４から出力される電流信号を電圧信号に変換する回路である。この制御電圧発生回路１１６は、ＮチャネルトランジスタＴ１ｎ、Ｔ２ｎ及びＰチャネルトランジスタＴ３ｐ及びＴ４ｐからなる２段のカレントミラー回路から構成されている。そして、ＰチャネルトランジスタＴ４ｐ及び２段目のカレントミラー回路に直列接続されるＮチャネルトランジスタＴ５ｎのゲートバイアス電圧をリングオシレータ１１８に出力する。
【００２６】
リングオシレータ１１８は、電源電圧ＶＤＤと接地との間で給電可能に接続されたインバータＩＶが奇数段直列に接続されて構成された回路である。そして、これら各インバータＩＶへ供給される電流量が、上記制御電圧入力端子ａ及び制御電圧入力端子ｂに印加される制御電圧に応じて制御される。詳しくは、上記電源電圧ＶＤＤと各インバータＩＶとの間には、ＰチャネルトランジスタＴｊｐがそれぞれ接続されており、また、各インバータＩＶと接地点との間にはＮチャネルトランジスタＴｊｎがそれぞれ接続されている。そして、上記第１の電流源１１２及び第２の電流源１１４の出力電流に応じた電圧が制御電圧発生回路１１６を介してこれらインバータＩＶへ流れ込む電流量を制御するトランジスタＴｊｐ、Ｔｊｎに印加される。
【００２７】
ここで、電圧制御発振器１１０の特性について説明する。
【００２８】
図２は、上記制御電圧入力端子ａへ印加される制御電圧と電圧制御発振器１１０の発振周波数との関係を示す図である。図２において、曲線ｆ１は、制御電圧入力端子ｂに印加される電圧が「０」とされたときの曲線である。同図２に示されるように、制御電圧入力端子ａへ印加される制御電圧が大きいほど発振周波数が上昇する。
【００２９】
また、曲線ｆ２〜ｆ４は、制御電圧入力端子ｂへ電源電圧ＶＤＤを印加したときについて、先の図１にした第２の電流源１１４において使用される出力側電流経路の段数がそれぞれ「１」個〜「３」個であるときについての曲線である。同図２に示すように、制御電圧入力端子ａへ印加される制御電圧が一定であるときには、第２の電流源１１４における上記出力側電流経路の使用段数が多いほど発振周波数が上昇する。
【００３０】
そして、制御電圧入力端子ａへ印加する制御電圧が一定という条件の下、制御電圧入力端子ｂへ印加する電圧を可変としたときの発振周波数の帯域幅は、先の図１に示した第２の電流源１１４において能動とされる出力側電流経路の段数が多いほど広くなる（ΔＡ＜ΔＢ＜ΔＣ）。
【００３１】
したがって、先の図１に示した第２の電流源１１４において能動とされる出力側電流経路の段数を所定個「ｎ」に固定した場合、制御電圧入力端子ａ及び制御電圧入力端子ｂに印加される電圧を可変としたときの電圧制御発振器１１０の発振周波数帯域は、図３に斜線で示す帯域となる。
【００３２】
更に、制御電圧入力端子ｂに印加される電圧を「０」とする条件の下、先の図１に示した第１の電流源１１２において能動とされる出力側電流経路の段数を変更した場合の制御電圧入力端子ａへ印加する電圧と発振周波数との関係は図４に例示されるようになる。ここで、第１の電流源１１２において使用される出力側電流経路の段数は、曲線ｆ１’、曲線ｆ１、曲線ｆ１’’の順で多くなっている。同図４に示すように、第１の電流源１１２において使用される上記出力側電流経路の段数が多いほど、制御電圧入力端子aに印加する電圧の変化に対する発振周波数の上昇度合いが大きくなる。
【００３３】
なお、これら図２〜図４において模式的に示す性質は、制御電圧入力端子aと制御電圧入力端子ｂとの役割を逆にしたときにも同様となる。
【００３４】
こうした２つの制御電圧入力端子aと制御電圧入力端子ｂとを備える電圧制御発振器１１０において、本実施形態では、制御電圧入力端子ａには、先の図６に示したローパスフィルタ１４２の出力電圧Ｖａを、また、制御電圧入力端子ｂには、同図６に示したローパスフィルタ１７０の出力電圧Ｖｂをそれぞれ印加する。そしてこれにより、制御電圧入力端子ａを通じて電圧制御発振器１１０の発振するクロック（正確にはその分周クロック）をウォブル信号に周波数同期させるとともに、制御電圧入力端子ｂを通じて上記クロック（正確にはその分周クロック）をＬＰＰ信号に位相同期させる。すなわち、図５（ａ）に示すように制御電圧入力端子ａ側にて発振周波数の粗調整を行うとともに、図５（ｂ）に示すように制御電圧入力端子ｂ側にて発振周波数の微調整を行う。
【００３５】
次に、この電圧制御発振器１１０の発振周波数についての第１のループＡによる粗調整、及び第２のループＢによる微調整を行う回路について更に説明する。
【００３６】
ここで、上記第１のループＡについて更に説明する。
【００３７】
この第１のループＡでは、電圧制御発振器１１０の発振するクロックの分周クロックとウォブル信号との立ち上がりエッジ及び立ち下がりエッジのそれぞれを比較し、この比較結果に基づいて電圧制御発振器１１０を制御するものである。このように立ち上がりエッジ及び立ち下がりエッジの双方を用いるのは、以下の理由による。
【００３８】
図７に示されるように、レーザによって読み取られる上記ディスク媒体のウォブルに対応した信号（図７（ａ））は、上記ＲＦアンプ２０にて２値化されウォブル信号となる（図７（ｂ））。このウォブル信号はそのデューティ比が変化するため、上記分周クロックとウォブル信号との位相差に基づいて上記電圧制御発振器１１０を制御する際に、同制御がこのデューティ比の変化の影響を受けるおそれがある。
【００３９】
しかしながら、ウォルブ信号は、図７（ｄ）に示されるように、パルス幅Ｗｈが変化するにもかかわらず、各パルスの中心間の周期Ｔｗや位相は保持される。したがって、このパルス中心の周期Ｔｗ及び位相と、上記分周クロックのパルス中心の周期及び位相とに基づいて同電圧制御発振器１１０を制御することで、デューティ比の変化の影響を回避することができる。
【００４０】
具体的には、先の図６に示す第１のループＡにおいては、まず、立ち上がり比較部１２０ａ及び立ち下がり比較部１２０ｂにおいて、ウォブル信号と上記分周クロックとの立ち上がり及び立ち下がりが比較される。そして、これら比較結果に基づく信号が、チャージポンプ１３０ａ及びチャージポンプ１３０ｂにて所定の出力に変換される。これら出力の変換された信号は、加算器１４０で合成され、ローパスフィルタ１４２にて平滑化された後、制御電圧として電圧制御発振器１１０の制御電圧入力端子ａに印加される。この制御電圧を通じて制御される電圧制御発振器１１０の発振するクロックの周波数は、上記分周器１０５にて分周された後、上記立ち上がり比較部１２０ａ及び立ち下がり比較部１２０ｂに入力される。こうして電圧制御発振器１１０の発振するクロック（の分周クロック）がウォブル信号に周波数同期するよう制御される。なお、この分周器１０５の分周比は「１／３７２」であり、これにより、電圧制御発振器１１０の出力信号は、「５２．３２ＭＨｚ」に制御される。
【００４１】
ここで、チャージポンプ１３０ａは、図８に示すように、ゲインを可変制御することのできる構成となっている。すなわち、チャージポンプ１３０ａは、上記立ち上がり比較部１２０ａの出力信号に応じた電流を出力する複数のチャージポンプユニットＣＰと、同チャージポンプユニットＣＰのうちのいくつかを選択的に駆動するゲイン切替回路１３１ａとを備える。そして、駆動されるチャージポンプユニットＣＰの段数が、このゲイン切替回路１３１ａによって切り替えられることで、チャージポンプ１３０ａのゲイン、すなわち、位相比較出力に対するチャージポンプ１３０ａの出力電流量の度合いを切り替えることができる。
【００４２】
図９に、立ち上がり比較部１２０ａ及びチャージポンプユニットＣＰの回路構成を例示する。図９に示されるように、チャージポンプユニットＣＰは、上記立ち上がり比較部１２０ａから出力される信号に応じた信号を出力する出力部１３２ａと、同出力部１３２ａの出力を調整するバイアス回路１３３ａとを備えている。ここで、出力部１３２ａは、ウォブル信号のパルスの立ち上がりタイミングが上記分周クロックのパルスの立ち上がりタイミングよりも早い場合に、同ウォブル信号が立ち上がったときから分周クロックが立ち上がるときまでの期間、高電位の信号を出力する（チャージ動作）。また、上記分周クロックのパルスの立ち上がりタイミングがウォブル信号のパルスの立ち上がりタイミングよりも早い場合に、分周クロックのパルスが立ち上がったときからウォブル信号が立ち上がるときまでの期間、低電位の信号を出力する（ディスチャージ動作）。
【００４３】
なお、チャージポンプ１３０ａにおいて、上記チャージ動作及びディスチャージ動作を行う期間が等しいときには、これらチャージ電流及びディスチャージ電流は互いに等しくなるように設定される。
【００４４】
一方、立ち上がり比較部１２０ａでは、上記入力されるウォブル信号及び分周クロックのパルスのいずれか一方が立ち上がってから他方が立ち上がるまでの期間、チャージポンプ１３０ａを介して所定の出力信号を出力するための制御を行う。まず、ウォブル信号及び分周クロックはそれぞれ別のフリップフロップ（Ｆ／Ｆ）に入力される。そして、入力されるパルスの立ち上がりに同期してこれらフリップフロップから「Ｈ」レベル信号が出力される。また、２つのフリップフロップに入力されるパルスが両方とも立ち上がったときに、これら２つのフリップフロップをリセットすることで、チャージポンプ１３０ａから上記信号の出力が中断される。
【００４５】
なお、先の図６に示した立ち下がり比較部１２０ｂ及びチャージポンプ１３０ｂは、上記立ち上がり比較部１２０ａ及びチャージポンプ１３０ａとそれぞれ同一の構成を有している。そして、図６に示されるように、立ち下がり比較部１２０ｂには、立ち上がり比較部１２０ａに入力される信号がインバータを介して反転されて入力されることで、立ち下がりが検出される。
【００４６】
図１０に、立ち上がり比較部１２０ａ及び立ち下がり比較部１２０ｂに入力される信号と、加算器１４０の出力との関係を示す。図１０に示されるように、分周クロックの立ち上がり及び立ち下がり（図１０（ｂ））とウォブル信号のパルスの立ち上がり及び立ち下がりとが等しい場合（図１０（ａ）のβ）には、上記加算器１４０からの出力はほぼ「０」となる。
【００４７】
これに対して、分周クロックのパルス幅よりもウォブル信号のパルス幅が狭まった場合（図１０（ａ）のα）には、分周クロックが立ち上がってからウォブル信号のパルスが立ち上がるまでの期間、上記加算器１４０から低電位の信号が出力される（ディスチャージ動作がなされる）（図１０（ｃ）のα）。また、ウォブル信号のパルスが立ち下がってから分周クロックが立ち下がるまでの期間、上記加算器１４０から高電位の信号が出力される（チャージ動作がなされる）（図１０（ｃ）のα）。そして、これら分周クロックが立ち上がってからウォブル信号のパルスが立ち上がるまでの期間と、ウォブル信号のパルスが立ち下がってから分周クロックが立ち下がるまでの期間とは互いに等しいため、これらディスチャージ電流とチャージ電流とは互いに等しくなる。
【００４８】
一方、分周クロックのパルス幅よりもウォブル信号のパルス幅が広がった場合（図１０（ａ）のγ）には、ウォブル信号のパルスの立ち上がりから分周クロックの立ち上がるまでの期間、上記加算器１４０から高電位の信号が出力される（チャージ動作がなされる）（図１０（ｃ）のγ）。また、分周クロックの立ち下がりからウォブル信号のパルスが立ち下がるまでの期間、上記加算器１４０から低電位の信号が出力される（ディスチャージ動作がなされる）（図１０（ｃ）のγ）。そして、これらウォブル信号のパルスの立ち上がりから分周クロックの立ち上がるまでの期間と、分周クロックの立ち下がりからウォブル信号のパルスが立ち下がるまでの期間とは互いに等しいため、これらチャージ電流とディスチャージ電流とは互いに等しくなる。
【００４９】
このように、パルス中心が等しい場合には、チャージポンプ１３０ａ及び１３０ｂにおいて、チャージ電流及びディスチャージ電流は等しくなる。したがって、ウォブル信号のパルス及び分周クロックのパルスの各パルス幅の差異に関係なく、ウォブル信号及び分周クロックのパルスの中心が一致するように制御される。
【００５０】
次に、上記電圧制御発振器１１０の発振するクロックの分周クロックをＬＰＰ信号に位相同期させる回路である先の図６に示した第２のループＢについて更に説明する。
【００５１】
この第２のループＢにあっては、まず、ＬＰＰ信号が検出されるであろう時期を予測することで、デコーダ３０からクロック生成装置１００に入力されるＬＰＰ信号とノイズとを区別する処理がなされる。すなわち、指令部１７２において、記録開始時にＬＰＰ信号がはじめて検出された時が記憶されるとともに、例えばクロック生成装置１００の出力するクロックをカウントするなどして、ＬＰＰ信号が検出されてから次のＬＰＰ信号が検出されるまでの期間を推定する。そして指令部１７２では、ＬＰＰ信号が検出されるであろう時期に同期して所定周期毎にウィンドウパルスを出力する。このウィンドウパルスのパルス幅は、ＬＰＰ信号が検出される可能性のある時期をカバーする時間幅を有している。一方、ＬＰＰ出力部１７４では、このウィンドウパルスの入力されている期間において、ＬＰＰ信号が検出されたときにのみ同ＬＰＰ信号が出力される。これによりノイズをＬＰＰ信号と誤検出することを回避することができるようになる。
【００５２】
このＬＰＰ出力部１７４から出力されたＬＰＰ信号は、電圧制御発振器１１０の発振するクロックが分周器１７６にて分周された分周クロックと位相比較回路１５０にてその位相が比較される。この比較結果に基づく信号は、チャージポンプ１６０にて所定の出力レベルに変換された後、ローパスフィルタ１７０で平滑化される。そして、ローパスフィルタ１７０の出力する制御電圧信号は、上記電圧制御発振器１１０の制御電圧入力端子ｂに印加される。
【００５３】
上記分周器１７６の分周比は、「１／５９５２」であるものの、上記ＬＰＰ信号と比較して所定の位相だけずれたクロックを生成出力するようになっている。そして、位相比較回路１５０では、上記ＬＰＰ出力部１７４からＬＰＰ信号が出力されているときのみ、同ＬＰＰ信号と分周器１７６によって分周された分周クロックとの比較に基づく信号を出力する。このため、位相比較回路１５０では、電圧制御発振器１１０の発振するクロックを分周比「１／５９５２」にて分周した分周クロックとＬＰＰ信号とを比較することとなる。そしてこれにより、電圧制御発振器１１０の発振するクロックの周波数が「５２．３２ＭＨｚ」に制御される。
【００５４】
これらＬＰＰ信号と分周クロックとの比較は、詳しくは、上記分周器１７６を介して電圧制御発振器１１０から位相比較回路１５０に入力されるパルスの立ち上がりが、同位相比較回路１５０に入力されるＬＰＰ信号のパルスの中心と一致するように制御される。ちなみに、このような制御を行うためのＬＰＰ出力部１７４や、位相比較回路１５０等は、図１１に例示されるような構成を有する。なお、図１１において位相比較回路１５０の出力側に接続されるチャージポンプユニットＣＰは、上記チャージポンプ１６０内に備えられるものである。このチャージポンプ１６０は、先の図８に示したチャージポンプ１３０ａと同様の構成を有する。
【００５５】
ここで、先の図６に示したウィンドウパルスやＬＰＰ信号、更には分周器１７６から出力される分周クロック、チャージポンプ１６０の出力の関係を図１２に示す。
【００５６】
すなわち、上記ＬＰＰ出力部１７４にウィンドウパルスが入力されていない期間（図１２（ａ））おいては、ノイズが混入した（図１２（ｂ））としてもこれが位相比較回路１５０に出力されることはない。これに対して、ウィンドウパルス（図１２（ａ））がＬＰＰ出力部１７４に入力されているときに、ＬＰＰ信号が入力される（図１２（ｂ））と、同ＬＰＰ信号が上記位相比較回路１５０に出力される。これにより、上記チャージポンプ１６０では、位相比較回路１５０にＬＰＰ信号が入力されてから分周クロック（図１２（ｃ））のパルスが立ち上がるまでの期間、高電位の信号を出力する（図１２（ｄ））。そして、ＬＰＰ信号のパルスが入力されている期間であって、且つ分周クロックのパルスが立ち上がっている（図１２（ｃ））期間、上記チャージポンプ１６０は低電位の信号を出力する。
【００５７】
ちなみに、このチャージポンプ１６０は、チャージ動作及びディスチャージ動作を行う時間が等しいときには、これらチャージ電流及びディスチャージ電流が等しくなるように設定されている。これにより、分周クロックの立ち上がりエッジがＬＰＰ信号の中心にきたときにチャージ時間及びディスチャージ時間が等しくなるために、これらチャージ電流及びディスチャージ電流が等しくなることとなる。こうして、チャージポンプ１６０の出力信号に基づいて、電圧制御発振器１１０は、分周器１７６の分周クロックのパルスの立ち上がりがＬＰＰ信号のパルスの中心と一致するように制御される。
【００５８】
特に、この第２のループＢによる微調整によって、電圧制御発振器１１０の発振するクロックは、ウォブル信号とほぼ周波数同期しつつも、ＬＰＰ信号に位相同期したものとなる。このため、先の図７（ｃ）に示すＬＰＰ信号と図７（ｂ）に示したウォブル信号の中心とが図７（ｄ）に示すように変動したとしても、電圧制御発振器１１０の発振するクロックは、ＬＰＰ信号に位相同期したものに制御されることとなる。
【００５９】
次に、これら第１のループＡ及び第２のループＢを用いて、ウォブル信号とほぼ周波数同期させた後、ＬＰＰ信号に位相同期させるという粗調整及び微調整の２段階の処理を行う回路について説明する。
【００６０】
図６に示すように、上記粗調整及び微調整を行うための回路として、本実施形態では、第１のモニタ回路１８０、第２のモニタ回路１８２、電圧発生回路１８４、制御回路１８６を備えている。
【００６１】
ここで、第１のモニタ回路１８０は、ウォブル信号と分周器１０５にて分周された分周クロックとを取り込み、第１のループＡによるこれらウォブル信号と分周クロックとの周波数同期が完了したか否かをモニタする回路である。
【００６２】
また、第２のモニタ回路１８２は、ＬＰＰ信号及び分周器１７６にて分周された分周クロックとを取り込み、第２のループＢによるこれらＬＰＰ信号と分周クロックとの状態をモニタする回路である。
【００６３】
更に、電圧発生回路１８４は、所定の直流電圧を発生する回路である。この回路は、図１３にその構成を例示するように、互いに電圧値の異なる複数の電圧を生成する電圧生成部１８４ｃと、入力される信号をデコードして電圧生成部１８４ｃによって生成される電圧の値を選択的に切り替えるデコーダ１８４ｄとを備えている。なお、この電圧発生回路１８４の生成する直流電圧は、図６に示すように、切替回路１８５を介してローパスフィルタ１７０への入力、及び非入力の切替が可能となっている。
【００６４】
一方、制御回路１８６は、これら第１のモニタ回路１８０、第２のモニタ回路１８２からの信号に加えて、外部から入力されるモード信号に応じて、上記粗調整及び微調整を行うべく、第１のモニタ回路１８０、第２のモニタ回路１８２、電圧発生回路１８４を制御する回路である。なお、ここでモード信号とは、データを記録する速度を指定する信号であり、例えば当該データ記録制御装置においてその全体を統括的に制御するマイクロコンピュータによって指定される。
【００６５】
ここで、電圧制御発振器１１０の発振周波数の第１のループＡによる粗調整、及び第２のループＢによる微調整について、上記制御回路１８６による制御を中心に説明する。
【００６６】
この一連の処理においては、まず上記マイクロコンピュータ等から制御回路１８６にモード信号が入力されるとともに、先の図１に示した電圧制御発振器１１０のゲイン制御回路１１５内のレジスタ１１５ａに、モードデータが書き込まれる。このモードデータに基づき、電圧制御発振器１１０では、データの記録速度（光ディスク１の回転にかかる線速度）に適したゲインとなるように、換言すればデータの記録速度に応じた発振周波数への制御に適したゲイン（駆動能力）となるように各電流源１１２，１１４が設定されることとなる。ちなみに、このゲイン調整は、データの記録速度が速くなるほどゲインを上昇させるようにすることが望ましい。
【００６７】
また、図６に示す制御回路１８６では、チャージポンプ１３０ａ、１３０ｂ、を、データの記録速度に適した駆動能力に、換言すればデータの記録速度（光ディスク１の回転にかかる線速度）に応じた発振周波数への制御に適した駆動能力に設定する。この制御回路１８６による各チャージポンプ１３０ａ、１３０ｂの駆動能力の設定は、先の図８に示したゲイン切替回路やそれに相当する回路に対して指令信号を出力することで行う。なお、この駆動能力の調整は、データの記録速度が速くなるほど上昇させるようにすることが望ましい。
【００６８】
更に、制御回路１８６では、上記モード信号に基づき、上記電圧発生回路１８４のデコーダ１８４ｄに対し、電圧生成部１８４ｃにて生成する電圧値についての指令信号を出力する。
【００６９】
加えて、制御回路１８６では、電圧発生回路１８４の出力する電圧をローパスフィルタ１７０に印加するように切替回路１８５を切り替えると共に、チャージポンプ１６０を非駆動状態とする。すなわち、先の図８に示す構成と同様の構成を有するチャージポンプ１６０において、全てのチャージポンプユニットＣＰへイネーブル信号を印加しないことにより、これら全てを非駆動状態とする。
【００７０】
これら一連の処理によってクロック生成装置１００における初期設定が終了される。
【００７１】
こうした初期設定のなされた後、ウォブル信号が当該クロック生成装置１００に入力されると、上記第１のループＡでは、電圧制御発振器１１０の発振するクロック（実際にはそれが分周器１０５にて分周された分周クロック）とウォブル信号との周波数同期が取られる。この際、第２のループＢにおいてはチャージポンプ１６０が非駆動状態とされており、電圧制御発振器１１０の制御電圧入力端子ｂには上記電圧発生回路１８４からの直流電圧、すなわち、一定電圧が印加される。このため、この時点では第２のループＢは開ループ制御となる。
【００７２】
そして、第１のループＡにおいて、電圧制御発振器１１０の発振するクロックの分周クロックとウォブル信号との周波数の差が所定の範囲内に収まったことが第１のモニタ回路１８０を通じて検知されると、制御回路１８６では、第２のループＢを閉ループ制御に切り替える。すなわち、チャージポンプ１６０内の所定個のチャージポンプユニットＣＰを駆動状態とするとともに、上記ローパスフィルタ１７０へ電圧発生回路１８４からの電圧が印加されないように切替回路１８５を切り替える。これにより、電圧制御発振器１１０の制御電圧入力端子ｂに電圧制御発振器１１０の発振するクロック（実際にはそれが分周器１７６にて分周された分周クロック）とＬＰＰ信号との位相差に応じた電圧が印加されるようになる。
【００７３】
また、制御回路１８６では、この切り替えとともに、上記チャージポンプ１３０ａ、１３０ｂの駆動能力を下げる制御を行う。これは、ウォブル信号と発振クロックとの周波数の差が小さくなった後に、第１のループＡ側の重みを第２のループＢ側よりも軽くするためである。すなわち、ウォルブ信号に対する周期がほぼ完了した後は、第１のループＡ側の影響を受けにくくなり、第２のループＢによる発振クロックの微調整を適切に行うことができる。
【００７４】
更に、上述のように第１のループＡに基づく粗調整が行われている間、電圧発生回路１８４からの電圧を電圧制御発振器１１０の制御電圧入力端子ｂに印加することで、第２のループＢによる微調整への切替の円滑化を図る。すなわち、チャージポンプ１６０を非駆動状態から駆動状態へ切り替えることで電圧制御発振器１１０の制御電圧入力端子ｂに印加される電圧値が急変することによる発振周波数の急変を回避する。
【００７５】
なお、電圧発生回路１８４に基づく制御電圧入力端子ｂへの印加電圧は、第２のループＢによって電圧制御発振器１１０の発振するクロックとＬＰＰ信号との位相同期が取られたときに制御電圧入力端子ｂに印加されると想定される電圧と略等しくなるように設定することが望ましい。これにより、チャージポンプ１６０を非駆動状態から駆動状態へ切り替えることに起因する電圧制御発振器１１０の制御電圧入力端子ｂに印加される電圧値の変化を極力抑制することができる。
【００７６】
また、この電圧発生回路１８４に基づく制御電圧入力端子ｂへの印加電圧は、制御電圧入力端子ｂに印加される電圧の最大値と最小値との略中間とされることが望ましい。
【００７７】
以上説明した本実施形態によれば以下の効果が得られるようになる。
【００７８】
（１）電圧制御発振器１１０が電流源１１２，１１４を備える構成とすることで、光ディスク１の回転速度の設定等に応じて当該電圧制御発振器１１０の特性を可変とすることができる。
【００７９】
（２）電流源１１２，１１４が、互いに並列接続される複数の出力側電流経路を備え、これらのいくつかを選択的に能動とすることで、制御電圧入力端子ａ、ｂへの印加電圧に対する出力電流の変化量を変更する構成としたために、ゲイン調整を簡易に行うことができるようになる。
【００８０】
なお、上記実施形態は、以下のように変更して実施してもよい。
・第１の電流源１１２の構成については、第１の入力端子（制御電圧入力端子ａ）への入力電圧に応じて第１の電流を出力すると共に、入力電圧に対する第１の電流の変化量の変更制御が可能に設定される範囲で適宜変更してよい。
・第２の電流源１１４の構成については、第２の入力端子（制御電圧入力端子ｂ）への入力電圧に応じて第２の電流を出力すると共に、入力電圧に対する第２の電流の変化量の変更制御が可能に設定される範囲で適宜変更してよい。
・制御電圧発生回路の構成も、第１及び第２の電流を合成した合成電流に基づいてリングオシレータに制御電圧を印加する構成であれば、上記実施形態で例示したものに限らない。
・リングオシレータの構成は、奇数個のインバータから構成されるものに限られない。例えば、給電量によってその遅延量が可変制御される遅延回路の入力側又は出力側に奇数個のインバータを備える構成としてもよい。
・データ記録装置の構成は、図６に例示するものに限らない。
・更に、本発明にかかる電圧制御発振器は、ディスク媒体のデータ記録装置に備えられるクロック生成装置に搭載されるものに限られない。
【００８１】
【発明の効果】
本願によれば、より適切なゲイン調整が可能となる。
【図面の簡単な説明】
【図１】本発明にかかる電圧制御発振器の一実施形態の構成を示す回路図。
【図２】同実施形態における電圧制御発振器の特性を示す図。
【図３】同実施形態における電圧制御発振器の特性を示す図。
【図４】同実施形態における電圧制御発振器の特性を示す図。
【図５】同実施形態における電圧制御発振器の特性を示す図。
【図６】同実施形態の電圧制御発振器の搭載されるＤＶＤ−Ｒのデータ記録制御装置の構成を示すブロック図。
【図７】ウォブル信号及びＬＰＰ信号の特性を示すタイムチャート。
【図８】同データ記録制御装置の備えるチャージポンプの構成を示す図。
【図９】同データ記録制御装置の備える立ち上がり比較部及びチャージポンプユニットの構成を示す回路図。
【図１０】同実施形態においてウォブル信号と周波数同期したクロックの生成態様を示すタイムチャート。
【図１１】同データ記録制御装置の備える位相比較回路及びチャージポンプユニットの構成を示す回路図。
【図１２】同実施形態におけるＬＰＰ信号と位相同期したクロックの生成態様を示すタイムチャート。
【図１３】同データ記録制御装置の備える電圧発生回路の構成を示す図。
【符号の説明】
１：光ディスク、１０：光学ヘッド、２０：ＲＦアンプ、３０：デコーダ、１００：クロック生成装置、１０５：分周器、１１０：電圧制御発振器、１１２、１１４：電流源、１１５：ゲイン制御回路１１５ａ：レジスタ、１１６：制御電圧発生回路、１１８：リングオシレータ、１２０ａ、１２０ｂ：比較部、１３０ａ、１３０ｂ：チャージポンプ、１３１ａ：ゲイン切替回路、１３２ａ：出力部、１３３ａ：バイアス回路、１４０：加算器、１４２：ローパスフィルタ、１５０：位相比較回路、１６０：チャージポンプ、１７２：指令部、１７４：ＬＰＰ出力部、１７６：分周器、１８０、１８２：モニタ回路、１８４：電圧発生回路、１８５：切替回路、１８６：制御回路。
【発明の属する技術分野】
本発明は、入力電圧に応じて出力パルスの周波数を可変制御する電圧制御発振器に関する。
【０００２】
【従来の技術】
周知のように、基準となるパルス信号に同期したクロックを生成する手法としてＰＬＬが用いられている。このＰＬＬは、基準となるパルス信号とこのＰＬＬによって生成される発振クロックとを比較する位相比較器と、同位相比較器の比較結果に応じた直流電圧を出力するローパスフィルタと、同ローパスフィルタから出力される直流電流を制御電圧として上記発振クロックを生成する電圧制御発振器とを備えている。そして、電圧制御発振器の発振クロックと基準信号との周波数及び位相差に基づく信号が上記制御電圧として、同電圧制御発振器に印加されることでフィードバック制御がなされる。
【０００３】
ここで用いられる電圧制御発振器は、上記制御電圧に応じてその発振するクロックの周波数を可変とすることのできる発振器である。こうした電圧制御発振器を用いて様々な周波数信号と同期したクロックを生成することができるようになる。
【０００４】
この電圧制御発振器の中には、そのゲインを可変とすることができる構成となっているものもある。このゲインを可変とすることのできる電圧制御発振器は、例えば、倍速記録等を有するデータ記録装置において回転制御されるディスク媒体の回転動作に対応した基準クロックを生成する際にも、その利用が適している。すなわち、倍速記録等、ディスク媒体の回転速度に応じて電圧制御発振器のゲインを可変とすることで、ディスク媒体の回転速度の変更にかかわらず、同回転動作に対応した基準クロックを適切に生成することができる。
【０００５】
【発明が解決しようとする課題】
ところで、上記電圧制御発振器にあっては、その発振クロックの制御が発振クロックと基準信号との周波数差及び位相差に基づいて直接制御されるとは限らない。すなわち、別の箇所からの要請により、この周波数差及び位相差に基づく信号に所定の電圧を加えた電圧にて制御されるなどすることがある。
【０００６】
しかも、上記周波数差及び位相差に基づく信号に加算されるこうした電圧にとっては、必ずしも上記位相差に応じた信号による電圧制御発振器の制御ゲインが最適値となるわけではない。すなわち、例えば、上記倍速記録等を有するデータ記録装置において、ディスク媒体の回転速度に応じて電圧制御発振器のゲインを可変とすると、これは、上記加算される電圧にとっての制御ゲインとしては適切なものとならないことがある。
【０００７】
本発明は上記実情に鑑みてなされたものであり、その目的は、より適切なゲイン調整を可能とする電圧制御発振器を提供することにある。
【０００８】
【課題を解決するための手段】
この発明は、入力電圧に応じて出力パルスの周波数を可変制御する電圧制御発振器において、第１の入力端子への入力電圧に応じて第１の電流を出力すると共に、入力電圧に対する前記第１の電流の変化量の変更制御が可能に設定される第１の電流源と、第２の入力端子への入力電圧に応じて第２の電流を出力すると共に、入力電圧に対する前記第２の電流の変化量の変更制御が可能に設定される第２の電流源と、前記第１及び第２の電流を合成した合成電流に基づいて制御電圧を出力する制御電圧発生回路と、前記制御電圧に応じた周波数の出力パルスを生成するリングオシレータと、を備えることで、より適切なゲイン調整を可能とする。
【０００９】
【発明の実施の形態】
以下、本発明にかかる電圧制御発振器をＤＶＤ−Ｒのデータ記録装置の備えるクロック生成装置に適用した一実施形態について、図面を参照しつつ説明する。
【００１０】
ここでは、電圧制御発振器を説明するにあたり、先ず、電圧制御発振器を用いたクロック生成装置を説明する。
【００１１】
図６は、上記データ記録制御装置の構成を示すブロック図である。
【００１２】
上記データ記録制御装置の記録対象となるディスク媒体である光ディスク１は、データを書き込む（記録する）ことが可能なディスク媒体であるＤＶＤ−Ｒディスクである。この光ディスク１には、同ディスク内の案内溝として機能するプリグルーブが螺旋状に形成されているとともに、螺旋状に形成されたプリグルーブに近接してランドプリピット（以下、ＬＰＰ）が形成されている。
【００１３】
このうち、上記プリグルーブは、光ディスク１上を蛇行しつつ形成されている。この蛇行（ウォブル）成分の有する信号は、「１４０．６ｋＨｚ」の周波数を有する。一方、上記ＬＰＰは、光ディスク１に螺旋状に形成されているプリグルーブに沿って所定の間隔で形成されている。この間隔は、上記ウォブル信号の約１６パルスに１パルスの割合の信号が得られる間隔に設定されている。このＬＰＰの再生に基づいて得られる信号がＬＰＰ信号である。
【００１４】
一方、上記データ記録制御装置は、光学ヘッド１０やＲＦアンプ２０，デコーダ３０，クロック生成装置１００を備えている。ここで、光学ヘッド１０は、光ディスク１へレーザを照射すると共に、光ディスク１に照射されたレーザの反射光を受光する回路である。また、ＲＦアンプ２０は、光学ヘッド１０において受光された反射光から２値のディジタル信号を生成する回路である。更に、デコーダ３０は、ＲＦアンプ２０にて生成されたディジタル信号をデコードし、上記ウォブル信号やＬＰＰ信号を生成する回路である。
【００１５】
そして、本実施形態にかかるクロック生成装置１００は、こうしたウォブル信号やＬＰＰ信号に基づいて当該データ記録装置において用いられるクロックを生成する回路である。詳しくは、ＬＰＰ信号の周波数の分周比「１／５９５２」で分周されたクロックを、換言すれば各ＬＰＰ信号のパルス間に５９５２のパルスを有するクロックを生成する。これにより、クロックは、「５２．３２ＭＨｚ」の周波数を有する信号となる。
【００１６】
上記クロック生成装置１００では、発振クロックを、ウォブル信号とほぼ周波数同期させる処理を行った後、ＬＰＰ信号に基づいて同クロックの位相を調整する処理を行うという２段階の処理にて、こうしたＬＰＰ信号に位相同期したクロックの生成を行う。具体的には、ウォブル信号と発振クロックとの周波数の差が所定の範囲内に収まる程度に小さくなった後に、ＬＰＰ信号に基づく発振クロックの位相制御を行うようにする。これは、上述したようにＬＰＰ信号の頻度がウォブル信号の頻度と比較して低いことやデータ記録時においてディスク媒体に形成されているＬＰＰが欠落するなどにより、このＬＰＰ信号に同期したクロックを生成することが困難であることによる。このため本実施形態では、ウォブル信号に基づいてクロックの粗調整を行った後に、ＬＰＰ信号に基づいて微調整を行うことで、ＬＰＰ信号に位相同期したクロックを生成する。
【００１７】
こうした制御を行う上記クロック生成装置１００は、図示するように、その出力するクロックの分周器１０５による分周クロックをウォブル信号と周波数同期させる第１のループＡと、同じく出力するクロックの分周クロックをＬＰＰ信号に位相同期させる第２のループＢとの２つの位相ロックループを備えている。そして、これら第１のループＡと第２のループＢとは、当該クロック生成装置１００において生成される上記クロックを出力する電圧制御発振器１１０を共有している。この電圧制御発振器１１０は、２つの制御電圧入力端子ａ，ｂを備えており、これら各制御電圧入力端子には、上記分周クロックとウォブル信号との周波数差に応じた電圧と、同分周クロックとＬＰＰ信号との位相差に応じた電圧とがそれぞれ印加される。
【００１８】
ここで、上記第１のループＡと第２のループＢとで共有される電圧制御発振器１１０について説明する。
【００１９】
図１は、本実施形態にかかる電圧制御発振器１１０の構成を示す回路図である。
【００２０】
同図１に示すように、この電圧制御発振器１１０は、第１の電流源１１２、第２の電流源１１４、ゲイン制御回路１１５、制御電圧発生回路１１６、及びリングオシレータ１１８を備えている。
【００２１】
ここで、第１の電流源１１２は、制御電圧入力端子ａから入力される制御電圧に対応した制御電流にてリングオシレータ１１８を駆動するに際してのゲイン調整を行う部分である。詳しくは、この第１の電流源１１２は、ＰチャネルトランジスタＴｉｐからなる出力側電流経路及びこれに直列に接続されたスイッチＳＷｉを複数備え、これらが電源電圧ＶＤＤの電源と第１の電流源１１２の出力との間に互いに並列接続されている。ここで、スイッチ（スイッチ素子）ＳＷは、上記ゲイン制御回路１１５によって電源及び出力間の導通及び遮断を制御する回路である。そして、これにより、互いに並列接続されている出力側電流経路の使用段数が設定される。
【００２２】
更に、第１の電流源１１２は、電源電圧ＶＤＤ及び接地間に互いに直列接続されているＮチャネルトランジスタＴａｎ及びこれに直列に接続されたＰチャネルトランジスタＴａｐからなる入力側電流経路を備えている。そして、制御電圧入力端子ａを介して上記ＮチャネルトランジスタＴａｎのゲートに印加される制御電圧の大きさに応じて、これと直列に接続されたＰチャネルトランジスタＴａｐを流れる電流量を決定し、ゲートの電圧が決定する。そして、ＰチャネルトランジスタＴａｐとカレントミラー接続されたＰチャネルトランジスタＴｉｐのゲートにＰチャネルトランジスタＴａｐのゲート電圧と同じ電圧が印加される。更に、このＰチャネルトランジスタＴｉｐと並列接続されたＰチャネルトランジスタＴｉｐのゲートにも同じ電圧が印加され、ソース及びドレイン間を流れる電流量が決定される。したがって、制御電圧入力端子ａに印加される制御電圧の大きさに応じて、第１の電流源１１２から出力される電流量が制御される。
【００２３】
また、第２の電流源１１４も、上記第１の電流源１１２と同様の構成を有する回路である。ただし、この第２の電流源１１４は、制御電圧入力端子ｂから入力される制御電圧に対応した制御電流にてリングオシレータ１１８を駆動するに際してのゲイン調整を行う部分である。このため、制御電圧入力端子ｂに印加される制御電圧の大きさに応じて、その出力する電流量が制御される。
【００２４】
ゲイン制御回路１１５は、レジスタ１１５ａに格納されるモードデータに応じて第１の電流源１１２や第２の電流源１１４を切替制御する回路である。すなわち、ゲイン制御回路１１５は、第１の電流源１１２のスイッチＳＷｉ及び第２の電流源１１４のスイッチＳＷｋを選択的に開閉することで、各制御電圧入力端子ａ、ｂへの印加電圧の変化に対する第１及び第２の電流源１１２、１１４の出力電流の変化度合いを変更する。
【００２５】
制御電圧発生回路１１６は、各電流源１１２及び１１４から出力される電流信号を電圧信号に変換する回路である。この制御電圧発生回路１１６は、ＮチャネルトランジスタＴ１ｎ、Ｔ２ｎ及びＰチャネルトランジスタＴ３ｐ及びＴ４ｐからなる２段のカレントミラー回路から構成されている。そして、ＰチャネルトランジスタＴ４ｐ及び２段目のカレントミラー回路に直列接続されるＮチャネルトランジスタＴ５ｎのゲートバイアス電圧をリングオシレータ１１８に出力する。
【００２６】
リングオシレータ１１８は、電源電圧ＶＤＤと接地との間で給電可能に接続されたインバータＩＶが奇数段直列に接続されて構成された回路である。そして、これら各インバータＩＶへ供給される電流量が、上記制御電圧入力端子ａ及び制御電圧入力端子ｂに印加される制御電圧に応じて制御される。詳しくは、上記電源電圧ＶＤＤと各インバータＩＶとの間には、ＰチャネルトランジスタＴｊｐがそれぞれ接続されており、また、各インバータＩＶと接地点との間にはＮチャネルトランジスタＴｊｎがそれぞれ接続されている。そして、上記第１の電流源１１２及び第２の電流源１１４の出力電流に応じた電圧が制御電圧発生回路１１６を介してこれらインバータＩＶへ流れ込む電流量を制御するトランジスタＴｊｐ、Ｔｊｎに印加される。
【００２７】
ここで、電圧制御発振器１１０の特性について説明する。
【００２８】
図２は、上記制御電圧入力端子ａへ印加される制御電圧と電圧制御発振器１１０の発振周波数との関係を示す図である。図２において、曲線ｆ１は、制御電圧入力端子ｂに印加される電圧が「０」とされたときの曲線である。同図２に示されるように、制御電圧入力端子ａへ印加される制御電圧が大きいほど発振周波数が上昇する。
【００２９】
また、曲線ｆ２〜ｆ４は、制御電圧入力端子ｂへ電源電圧ＶＤＤを印加したときについて、先の図１にした第２の電流源１１４において使用される出力側電流経路の段数がそれぞれ「１」個〜「３」個であるときについての曲線である。同図２に示すように、制御電圧入力端子ａへ印加される制御電圧が一定であるときには、第２の電流源１１４における上記出力側電流経路の使用段数が多いほど発振周波数が上昇する。
【００３０】
そして、制御電圧入力端子ａへ印加する制御電圧が一定という条件の下、制御電圧入力端子ｂへ印加する電圧を可変としたときの発振周波数の帯域幅は、先の図１に示した第２の電流源１１４において能動とされる出力側電流経路の段数が多いほど広くなる（ΔＡ＜ΔＢ＜ΔＣ）。
【００３１】
したがって、先の図１に示した第２の電流源１１４において能動とされる出力側電流経路の段数を所定個「ｎ」に固定した場合、制御電圧入力端子ａ及び制御電圧入力端子ｂに印加される電圧を可変としたときの電圧制御発振器１１０の発振周波数帯域は、図３に斜線で示す帯域となる。
【００３２】
更に、制御電圧入力端子ｂに印加される電圧を「０」とする条件の下、先の図１に示した第１の電流源１１２において能動とされる出力側電流経路の段数を変更した場合の制御電圧入力端子ａへ印加する電圧と発振周波数との関係は図４に例示されるようになる。ここで、第１の電流源１１２において使用される出力側電流経路の段数は、曲線ｆ１’、曲線ｆ１、曲線ｆ１’’の順で多くなっている。同図４に示すように、第１の電流源１１２において使用される上記出力側電流経路の段数が多いほど、制御電圧入力端子aに印加する電圧の変化に対する発振周波数の上昇度合いが大きくなる。
【００３３】
なお、これら図２〜図４において模式的に示す性質は、制御電圧入力端子aと制御電圧入力端子ｂとの役割を逆にしたときにも同様となる。
【００３４】
こうした２つの制御電圧入力端子aと制御電圧入力端子ｂとを備える電圧制御発振器１１０において、本実施形態では、制御電圧入力端子ａには、先の図６に示したローパスフィルタ１４２の出力電圧Ｖａを、また、制御電圧入力端子ｂには、同図６に示したローパスフィルタ１７０の出力電圧Ｖｂをそれぞれ印加する。そしてこれにより、制御電圧入力端子ａを通じて電圧制御発振器１１０の発振するクロック（正確にはその分周クロック）をウォブル信号に周波数同期させるとともに、制御電圧入力端子ｂを通じて上記クロック（正確にはその分周クロック）をＬＰＰ信号に位相同期させる。すなわち、図５（ａ）に示すように制御電圧入力端子ａ側にて発振周波数の粗調整を行うとともに、図５（ｂ）に示すように制御電圧入力端子ｂ側にて発振周波数の微調整を行う。
【００３５】
次に、この電圧制御発振器１１０の発振周波数についての第１のループＡによる粗調整、及び第２のループＢによる微調整を行う回路について更に説明する。
【００３６】
ここで、上記第１のループＡについて更に説明する。
【００３７】
この第１のループＡでは、電圧制御発振器１１０の発振するクロックの分周クロックとウォブル信号との立ち上がりエッジ及び立ち下がりエッジのそれぞれを比較し、この比較結果に基づいて電圧制御発振器１１０を制御するものである。このように立ち上がりエッジ及び立ち下がりエッジの双方を用いるのは、以下の理由による。
【００３８】
図７に示されるように、レーザによって読み取られる上記ディスク媒体のウォブルに対応した信号（図７（ａ））は、上記ＲＦアンプ２０にて２値化されウォブル信号となる（図７（ｂ））。このウォブル信号はそのデューティ比が変化するため、上記分周クロックとウォブル信号との位相差に基づいて上記電圧制御発振器１１０を制御する際に、同制御がこのデューティ比の変化の影響を受けるおそれがある。
【００３９】
しかしながら、ウォルブ信号は、図７（ｄ）に示されるように、パルス幅Ｗｈが変化するにもかかわらず、各パルスの中心間の周期Ｔｗや位相は保持される。したがって、このパルス中心の周期Ｔｗ及び位相と、上記分周クロックのパルス中心の周期及び位相とに基づいて同電圧制御発振器１１０を制御することで、デューティ比の変化の影響を回避することができる。
【００４０】
具体的には、先の図６に示す第１のループＡにおいては、まず、立ち上がり比較部１２０ａ及び立ち下がり比較部１２０ｂにおいて、ウォブル信号と上記分周クロックとの立ち上がり及び立ち下がりが比較される。そして、これら比較結果に基づく信号が、チャージポンプ１３０ａ及びチャージポンプ１３０ｂにて所定の出力に変換される。これら出力の変換された信号は、加算器１４０で合成され、ローパスフィルタ１４２にて平滑化された後、制御電圧として電圧制御発振器１１０の制御電圧入力端子ａに印加される。この制御電圧を通じて制御される電圧制御発振器１１０の発振するクロックの周波数は、上記分周器１０５にて分周された後、上記立ち上がり比較部１２０ａ及び立ち下がり比較部１２０ｂに入力される。こうして電圧制御発振器１１０の発振するクロック（の分周クロック）がウォブル信号に周波数同期するよう制御される。なお、この分周器１０５の分周比は「１／３７２」であり、これにより、電圧制御発振器１１０の出力信号は、「５２．３２ＭＨｚ」に制御される。
【００４１】
ここで、チャージポンプ１３０ａは、図８に示すように、ゲインを可変制御することのできる構成となっている。すなわち、チャージポンプ１３０ａは、上記立ち上がり比較部１２０ａの出力信号に応じた電流を出力する複数のチャージポンプユニットＣＰと、同チャージポンプユニットＣＰのうちのいくつかを選択的に駆動するゲイン切替回路１３１ａとを備える。そして、駆動されるチャージポンプユニットＣＰの段数が、このゲイン切替回路１３１ａによって切り替えられることで、チャージポンプ１３０ａのゲイン、すなわち、位相比較出力に対するチャージポンプ１３０ａの出力電流量の度合いを切り替えることができる。
【００４２】
図９に、立ち上がり比較部１２０ａ及びチャージポンプユニットＣＰの回路構成を例示する。図９に示されるように、チャージポンプユニットＣＰは、上記立ち上がり比較部１２０ａから出力される信号に応じた信号を出力する出力部１３２ａと、同出力部１３２ａの出力を調整するバイアス回路１３３ａとを備えている。ここで、出力部１３２ａは、ウォブル信号のパルスの立ち上がりタイミングが上記分周クロックのパルスの立ち上がりタイミングよりも早い場合に、同ウォブル信号が立ち上がったときから分周クロックが立ち上がるときまでの期間、高電位の信号を出力する（チャージ動作）。また、上記分周クロックのパルスの立ち上がりタイミングがウォブル信号のパルスの立ち上がりタイミングよりも早い場合に、分周クロックのパルスが立ち上がったときからウォブル信号が立ち上がるときまでの期間、低電位の信号を出力する（ディスチャージ動作）。
【００４３】
なお、チャージポンプ１３０ａにおいて、上記チャージ動作及びディスチャージ動作を行う期間が等しいときには、これらチャージ電流及びディスチャージ電流は互いに等しくなるように設定される。
【００４４】
一方、立ち上がり比較部１２０ａでは、上記入力されるウォブル信号及び分周クロックのパルスのいずれか一方が立ち上がってから他方が立ち上がるまでの期間、チャージポンプ１３０ａを介して所定の出力信号を出力するための制御を行う。まず、ウォブル信号及び分周クロックはそれぞれ別のフリップフロップ（Ｆ／Ｆ）に入力される。そして、入力されるパルスの立ち上がりに同期してこれらフリップフロップから「Ｈ」レベル信号が出力される。また、２つのフリップフロップに入力されるパルスが両方とも立ち上がったときに、これら２つのフリップフロップをリセットすることで、チャージポンプ１３０ａから上記信号の出力が中断される。
【００４５】
なお、先の図６に示した立ち下がり比較部１２０ｂ及びチャージポンプ１３０ｂは、上記立ち上がり比較部１２０ａ及びチャージポンプ１３０ａとそれぞれ同一の構成を有している。そして、図６に示されるように、立ち下がり比較部１２０ｂには、立ち上がり比較部１２０ａに入力される信号がインバータを介して反転されて入力されることで、立ち下がりが検出される。
【００４６】
図１０に、立ち上がり比較部１２０ａ及び立ち下がり比較部１２０ｂに入力される信号と、加算器１４０の出力との関係を示す。図１０に示されるように、分周クロックの立ち上がり及び立ち下がり（図１０（ｂ））とウォブル信号のパルスの立ち上がり及び立ち下がりとが等しい場合（図１０（ａ）のβ）には、上記加算器１４０からの出力はほぼ「０」となる。
【００４７】
これに対して、分周クロックのパルス幅よりもウォブル信号のパルス幅が狭まった場合（図１０（ａ）のα）には、分周クロックが立ち上がってからウォブル信号のパルスが立ち上がるまでの期間、上記加算器１４０から低電位の信号が出力される（ディスチャージ動作がなされる）（図１０（ｃ）のα）。また、ウォブル信号のパルスが立ち下がってから分周クロックが立ち下がるまでの期間、上記加算器１４０から高電位の信号が出力される（チャージ動作がなされる）（図１０（ｃ）のα）。そして、これら分周クロックが立ち上がってからウォブル信号のパルスが立ち上がるまでの期間と、ウォブル信号のパルスが立ち下がってから分周クロックが立ち下がるまでの期間とは互いに等しいため、これらディスチャージ電流とチャージ電流とは互いに等しくなる。
【００４８】
一方、分周クロックのパルス幅よりもウォブル信号のパルス幅が広がった場合（図１０（ａ）のγ）には、ウォブル信号のパルスの立ち上がりから分周クロックの立ち上がるまでの期間、上記加算器１４０から高電位の信号が出力される（チャージ動作がなされる）（図１０（ｃ）のγ）。また、分周クロックの立ち下がりからウォブル信号のパルスが立ち下がるまでの期間、上記加算器１４０から低電位の信号が出力される（ディスチャージ動作がなされる）（図１０（ｃ）のγ）。そして、これらウォブル信号のパルスの立ち上がりから分周クロックの立ち上がるまでの期間と、分周クロックの立ち下がりからウォブル信号のパルスが立ち下がるまでの期間とは互いに等しいため、これらチャージ電流とディスチャージ電流とは互いに等しくなる。
【００４９】
このように、パルス中心が等しい場合には、チャージポンプ１３０ａ及び１３０ｂにおいて、チャージ電流及びディスチャージ電流は等しくなる。したがって、ウォブル信号のパルス及び分周クロックのパルスの各パルス幅の差異に関係なく、ウォブル信号及び分周クロックのパルスの中心が一致するように制御される。
【００５０】
次に、上記電圧制御発振器１１０の発振するクロックの分周クロックをＬＰＰ信号に位相同期させる回路である先の図６に示した第２のループＢについて更に説明する。
【００５１】
この第２のループＢにあっては、まず、ＬＰＰ信号が検出されるであろう時期を予測することで、デコーダ３０からクロック生成装置１００に入力されるＬＰＰ信号とノイズとを区別する処理がなされる。すなわち、指令部１７２において、記録開始時にＬＰＰ信号がはじめて検出された時が記憶されるとともに、例えばクロック生成装置１００の出力するクロックをカウントするなどして、ＬＰＰ信号が検出されてから次のＬＰＰ信号が検出されるまでの期間を推定する。そして指令部１７２では、ＬＰＰ信号が検出されるであろう時期に同期して所定周期毎にウィンドウパルスを出力する。このウィンドウパルスのパルス幅は、ＬＰＰ信号が検出される可能性のある時期をカバーする時間幅を有している。一方、ＬＰＰ出力部１７４では、このウィンドウパルスの入力されている期間において、ＬＰＰ信号が検出されたときにのみ同ＬＰＰ信号が出力される。これによりノイズをＬＰＰ信号と誤検出することを回避することができるようになる。
【００５２】
このＬＰＰ出力部１７４から出力されたＬＰＰ信号は、電圧制御発振器１１０の発振するクロックが分周器１７６にて分周された分周クロックと位相比較回路１５０にてその位相が比較される。この比較結果に基づく信号は、チャージポンプ１６０にて所定の出力レベルに変換された後、ローパスフィルタ１７０で平滑化される。そして、ローパスフィルタ１７０の出力する制御電圧信号は、上記電圧制御発振器１１０の制御電圧入力端子ｂに印加される。
【００５３】
上記分周器１７６の分周比は、「１／５９５２」であるものの、上記ＬＰＰ信号と比較して所定の位相だけずれたクロックを生成出力するようになっている。そして、位相比較回路１５０では、上記ＬＰＰ出力部１７４からＬＰＰ信号が出力されているときのみ、同ＬＰＰ信号と分周器１７６によって分周された分周クロックとの比較に基づく信号を出力する。このため、位相比較回路１５０では、電圧制御発振器１１０の発振するクロックを分周比「１／５９５２」にて分周した分周クロックとＬＰＰ信号とを比較することとなる。そしてこれにより、電圧制御発振器１１０の発振するクロックの周波数が「５２．３２ＭＨｚ」に制御される。
【００５４】
これらＬＰＰ信号と分周クロックとの比較は、詳しくは、上記分周器１７６を介して電圧制御発振器１１０から位相比較回路１５０に入力されるパルスの立ち上がりが、同位相比較回路１５０に入力されるＬＰＰ信号のパルスの中心と一致するように制御される。ちなみに、このような制御を行うためのＬＰＰ出力部１７４や、位相比較回路１５０等は、図１１に例示されるような構成を有する。なお、図１１において位相比較回路１５０の出力側に接続されるチャージポンプユニットＣＰは、上記チャージポンプ１６０内に備えられるものである。このチャージポンプ１６０は、先の図８に示したチャージポンプ１３０ａと同様の構成を有する。
【００５５】
ここで、先の図６に示したウィンドウパルスやＬＰＰ信号、更には分周器１７６から出力される分周クロック、チャージポンプ１６０の出力の関係を図１２に示す。
【００５６】
すなわち、上記ＬＰＰ出力部１７４にウィンドウパルスが入力されていない期間（図１２（ａ））おいては、ノイズが混入した（図１２（ｂ））としてもこれが位相比較回路１５０に出力されることはない。これに対して、ウィンドウパルス（図１２（ａ））がＬＰＰ出力部１７４に入力されているときに、ＬＰＰ信号が入力される（図１２（ｂ））と、同ＬＰＰ信号が上記位相比較回路１５０に出力される。これにより、上記チャージポンプ１６０では、位相比較回路１５０にＬＰＰ信号が入力されてから分周クロック（図１２（ｃ））のパルスが立ち上がるまでの期間、高電位の信号を出力する（図１２（ｄ））。そして、ＬＰＰ信号のパルスが入力されている期間であって、且つ分周クロックのパルスが立ち上がっている（図１２（ｃ））期間、上記チャージポンプ１６０は低電位の信号を出力する。
【００５７】
ちなみに、このチャージポンプ１６０は、チャージ動作及びディスチャージ動作を行う時間が等しいときには、これらチャージ電流及びディスチャージ電流が等しくなるように設定されている。これにより、分周クロックの立ち上がりエッジがＬＰＰ信号の中心にきたときにチャージ時間及びディスチャージ時間が等しくなるために、これらチャージ電流及びディスチャージ電流が等しくなることとなる。こうして、チャージポンプ１６０の出力信号に基づいて、電圧制御発振器１１０は、分周器１７６の分周クロックのパルスの立ち上がりがＬＰＰ信号のパルスの中心と一致するように制御される。
【００５８】
特に、この第２のループＢによる微調整によって、電圧制御発振器１１０の発振するクロックは、ウォブル信号とほぼ周波数同期しつつも、ＬＰＰ信号に位相同期したものとなる。このため、先の図７（ｃ）に示すＬＰＰ信号と図７（ｂ）に示したウォブル信号の中心とが図７（ｄ）に示すように変動したとしても、電圧制御発振器１１０の発振するクロックは、ＬＰＰ信号に位相同期したものに制御されることとなる。
【００５９】
次に、これら第１のループＡ及び第２のループＢを用いて、ウォブル信号とほぼ周波数同期させた後、ＬＰＰ信号に位相同期させるという粗調整及び微調整の２段階の処理を行う回路について説明する。
【００６０】
図６に示すように、上記粗調整及び微調整を行うための回路として、本実施形態では、第１のモニタ回路１８０、第２のモニタ回路１８２、電圧発生回路１８４、制御回路１８６を備えている。
【００６１】
ここで、第１のモニタ回路１８０は、ウォブル信号と分周器１０５にて分周された分周クロックとを取り込み、第１のループＡによるこれらウォブル信号と分周クロックとの周波数同期が完了したか否かをモニタする回路である。
【００６２】
また、第２のモニタ回路１８２は、ＬＰＰ信号及び分周器１７６にて分周された分周クロックとを取り込み、第２のループＢによるこれらＬＰＰ信号と分周クロックとの状態をモニタする回路である。
【００６３】
更に、電圧発生回路１８４は、所定の直流電圧を発生する回路である。この回路は、図１３にその構成を例示するように、互いに電圧値の異なる複数の電圧を生成する電圧生成部１８４ｃと、入力される信号をデコードして電圧生成部１８４ｃによって生成される電圧の値を選択的に切り替えるデコーダ１８４ｄとを備えている。なお、この電圧発生回路１８４の生成する直流電圧は、図６に示すように、切替回路１８５を介してローパスフィルタ１７０への入力、及び非入力の切替が可能となっている。
【００６４】
一方、制御回路１８６は、これら第１のモニタ回路１８０、第２のモニタ回路１８２からの信号に加えて、外部から入力されるモード信号に応じて、上記粗調整及び微調整を行うべく、第１のモニタ回路１８０、第２のモニタ回路１８２、電圧発生回路１８４を制御する回路である。なお、ここでモード信号とは、データを記録する速度を指定する信号であり、例えば当該データ記録制御装置においてその全体を統括的に制御するマイクロコンピュータによって指定される。
【００６５】
ここで、電圧制御発振器１１０の発振周波数の第１のループＡによる粗調整、及び第２のループＢによる微調整について、上記制御回路１８６による制御を中心に説明する。
【００６６】
この一連の処理においては、まず上記マイクロコンピュータ等から制御回路１８６にモード信号が入力されるとともに、先の図１に示した電圧制御発振器１１０のゲイン制御回路１１５内のレジスタ１１５ａに、モードデータが書き込まれる。このモードデータに基づき、電圧制御発振器１１０では、データの記録速度（光ディスク１の回転にかかる線速度）に適したゲインとなるように、換言すればデータの記録速度に応じた発振周波数への制御に適したゲイン（駆動能力）となるように各電流源１１２，１１４が設定されることとなる。ちなみに、このゲイン調整は、データの記録速度が速くなるほどゲインを上昇させるようにすることが望ましい。
【００６７】
また、図６に示す制御回路１８６では、チャージポンプ１３０ａ、１３０ｂ、を、データの記録速度に適した駆動能力に、換言すればデータの記録速度（光ディスク１の回転にかかる線速度）に応じた発振周波数への制御に適した駆動能力に設定する。この制御回路１８６による各チャージポンプ１３０ａ、１３０ｂの駆動能力の設定は、先の図８に示したゲイン切替回路やそれに相当する回路に対して指令信号を出力することで行う。なお、この駆動能力の調整は、データの記録速度が速くなるほど上昇させるようにすることが望ましい。
【００６８】
更に、制御回路１８６では、上記モード信号に基づき、上記電圧発生回路１８４のデコーダ１８４ｄに対し、電圧生成部１８４ｃにて生成する電圧値についての指令信号を出力する。
【００６９】
加えて、制御回路１８６では、電圧発生回路１８４の出力する電圧をローパスフィルタ１７０に印加するように切替回路１８５を切り替えると共に、チャージポンプ１６０を非駆動状態とする。すなわち、先の図８に示す構成と同様の構成を有するチャージポンプ１６０において、全てのチャージポンプユニットＣＰへイネーブル信号を印加しないことにより、これら全てを非駆動状態とする。
【００７０】
これら一連の処理によってクロック生成装置１００における初期設定が終了される。
【００７１】
こうした初期設定のなされた後、ウォブル信号が当該クロック生成装置１００に入力されると、上記第１のループＡでは、電圧制御発振器１１０の発振するクロック（実際にはそれが分周器１０５にて分周された分周クロック）とウォブル信号との周波数同期が取られる。この際、第２のループＢにおいてはチャージポンプ１６０が非駆動状態とされており、電圧制御発振器１１０の制御電圧入力端子ｂには上記電圧発生回路１８４からの直流電圧、すなわち、一定電圧が印加される。このため、この時点では第２のループＢは開ループ制御となる。
【００７２】
そして、第１のループＡにおいて、電圧制御発振器１１０の発振するクロックの分周クロックとウォブル信号との周波数の差が所定の範囲内に収まったことが第１のモニタ回路１８０を通じて検知されると、制御回路１８６では、第２のループＢを閉ループ制御に切り替える。すなわち、チャージポンプ１６０内の所定個のチャージポンプユニットＣＰを駆動状態とするとともに、上記ローパスフィルタ１７０へ電圧発生回路１８４からの電圧が印加されないように切替回路１８５を切り替える。これにより、電圧制御発振器１１０の制御電圧入力端子ｂに電圧制御発振器１１０の発振するクロック（実際にはそれが分周器１７６にて分周された分周クロック）とＬＰＰ信号との位相差に応じた電圧が印加されるようになる。
【００７３】
また、制御回路１８６では、この切り替えとともに、上記チャージポンプ１３０ａ、１３０ｂの駆動能力を下げる制御を行う。これは、ウォブル信号と発振クロックとの周波数の差が小さくなった後に、第１のループＡ側の重みを第２のループＢ側よりも軽くするためである。すなわち、ウォルブ信号に対する周期がほぼ完了した後は、第１のループＡ側の影響を受けにくくなり、第２のループＢによる発振クロックの微調整を適切に行うことができる。
【００７４】
更に、上述のように第１のループＡに基づく粗調整が行われている間、電圧発生回路１８４からの電圧を電圧制御発振器１１０の制御電圧入力端子ｂに印加することで、第２のループＢによる微調整への切替の円滑化を図る。すなわち、チャージポンプ１６０を非駆動状態から駆動状態へ切り替えることで電圧制御発振器１１０の制御電圧入力端子ｂに印加される電圧値が急変することによる発振周波数の急変を回避する。
【００７５】
なお、電圧発生回路１８４に基づく制御電圧入力端子ｂへの印加電圧は、第２のループＢによって電圧制御発振器１１０の発振するクロックとＬＰＰ信号との位相同期が取られたときに制御電圧入力端子ｂに印加されると想定される電圧と略等しくなるように設定することが望ましい。これにより、チャージポンプ１６０を非駆動状態から駆動状態へ切り替えることに起因する電圧制御発振器１１０の制御電圧入力端子ｂに印加される電圧値の変化を極力抑制することができる。
【００７６】
また、この電圧発生回路１８４に基づく制御電圧入力端子ｂへの印加電圧は、制御電圧入力端子ｂに印加される電圧の最大値と最小値との略中間とされることが望ましい。
【００７７】
以上説明した本実施形態によれば以下の効果が得られるようになる。
【００７８】
（１）電圧制御発振器１１０が電流源１１２，１１４を備える構成とすることで、光ディスク１の回転速度の設定等に応じて当該電圧制御発振器１１０の特性を可変とすることができる。
【００７９】
（２）電流源１１２，１１４が、互いに並列接続される複数の出力側電流経路を備え、これらのいくつかを選択的に能動とすることで、制御電圧入力端子ａ、ｂへの印加電圧に対する出力電流の変化量を変更する構成としたために、ゲイン調整を簡易に行うことができるようになる。
【００８０】
なお、上記実施形態は、以下のように変更して実施してもよい。
・第１の電流源１１２の構成については、第１の入力端子（制御電圧入力端子ａ）への入力電圧に応じて第１の電流を出力すると共に、入力電圧に対する第１の電流の変化量の変更制御が可能に設定される範囲で適宜変更してよい。
・第２の電流源１１４の構成については、第２の入力端子（制御電圧入力端子ｂ）への入力電圧に応じて第２の電流を出力すると共に、入力電圧に対する第２の電流の変化量の変更制御が可能に設定される範囲で適宜変更してよい。
・制御電圧発生回路の構成も、第１及び第２の電流を合成した合成電流に基づいてリングオシレータに制御電圧を印加する構成であれば、上記実施形態で例示したものに限らない。
・リングオシレータの構成は、奇数個のインバータから構成されるものに限られない。例えば、給電量によってその遅延量が可変制御される遅延回路の入力側又は出力側に奇数個のインバータを備える構成としてもよい。
・データ記録装置の構成は、図６に例示するものに限らない。
・更に、本発明にかかる電圧制御発振器は、ディスク媒体のデータ記録装置に備えられるクロック生成装置に搭載されるものに限られない。
【００８１】
【発明の効果】
本願によれば、より適切なゲイン調整が可能となる。
【図面の簡単な説明】
【図１】本発明にかかる電圧制御発振器の一実施形態の構成を示す回路図。
【図２】同実施形態における電圧制御発振器の特性を示す図。
【図３】同実施形態における電圧制御発振器の特性を示す図。
【図４】同実施形態における電圧制御発振器の特性を示す図。
【図５】同実施形態における電圧制御発振器の特性を示す図。
【図６】同実施形態の電圧制御発振器の搭載されるＤＶＤ−Ｒのデータ記録制御装置の構成を示すブロック図。
【図７】ウォブル信号及びＬＰＰ信号の特性を示すタイムチャート。
【図８】同データ記録制御装置の備えるチャージポンプの構成を示す図。
【図９】同データ記録制御装置の備える立ち上がり比較部及びチャージポンプユニットの構成を示す回路図。
【図１０】同実施形態においてウォブル信号と周波数同期したクロックの生成態様を示すタイムチャート。
【図１１】同データ記録制御装置の備える位相比較回路及びチャージポンプユニットの構成を示す回路図。
【図１２】同実施形態におけるＬＰＰ信号と位相同期したクロックの生成態様を示すタイムチャート。
【図１３】同データ記録制御装置の備える電圧発生回路の構成を示す図。
【符号の説明】
１：光ディスク、１０：光学ヘッド、２０：ＲＦアンプ、３０：デコーダ、１００：クロック生成装置、１０５：分周器、１１０：電圧制御発振器、１１２、１１４：電流源、１１５：ゲイン制御回路１１５ａ：レジスタ、１１６：制御電圧発生回路、１１８：リングオシレータ、１２０ａ、１２０ｂ：比較部、１３０ａ、１３０ｂ：チャージポンプ、１３１ａ：ゲイン切替回路、１３２ａ：出力部、１３３ａ：バイアス回路、１４０：加算器、１４２：ローパスフィルタ、１５０：位相比較回路、１６０：チャージポンプ、１７２：指令部、１７４：ＬＰＰ出力部、１７６：分周器、１８０、１８２：モニタ回路、１８４：電圧発生回路、１８５：切替回路、１８６：制御回路。
Claims (1)
- 入力電圧に応じて出力パルスの周波数を可変制御する電圧制御発振器において、
第１の入力端子への入力電圧に応じて第１の電流を出力すると共に、入力電圧に対する前記第１の電流の変化量の変更制御が可能に設定される第１の電流源と、
第２の入力端子への入力電圧に応じて第２の電流を出力すると共に、入力電圧に対する前記第２の電流の変化量の変更制御が可能に設定される第２の電流源と、
前記第１及び第２の電流を合成した合成電流に基づいて制御電圧を出力する制御電圧発生回路と、前記制御電圧に応じた周波数の出力パルスを生成するリングオシレータと、を備え、
前記第１及び第２の電流源は、
前記第１及び第２の入力端子への入力電圧に応じた電流を流す入力側電流経路と、
前記入力側電流経路にカレントミラー接続されると共に、互いが並列接続される複数の出力側電流経路と、
前記複数の出力側電流経路のそれぞれに直列に接続される複数のスイッチ素子と、を有し、
前記複数のスイッチ素子を選択的に開閉して、前記第１及び第２の入力端子への入力電圧に対する第１及び第２の電流の変化量を変更することを特徴とする電圧制御発振器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003153873A JP4083077B2 (ja) | 2002-08-02 | 2003-05-30 | 電圧制御発振器 |
| CN031438121A CN1216373C (zh) | 2002-08-02 | 2003-07-25 | 电压控制振荡器 |
| TW092120951A TWI233602B (en) | 2002-08-02 | 2003-07-31 | Voltage control oscillator |
| KR1020030053356A KR100545980B1 (ko) | 2002-08-02 | 2003-08-01 | 전압 제어 발진기 |
| US10/633,885 US6992536B2 (en) | 2002-08-02 | 2003-08-04 | Voltage-controlled oscillator |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002226742 | 2002-08-02 | ||
| JP2003153873A JP4083077B2 (ja) | 2002-08-02 | 2003-05-30 | 電圧制御発振器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004129208A JP2004129208A (ja) | 2004-04-22 |
| JP4083077B2 true JP4083077B2 (ja) | 2008-04-30 |
Family
ID=32095374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003153873A Expired - Fee Related JP4083077B2 (ja) | 2002-08-02 | 2003-05-30 | 電圧制御発振器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6992536B2 (ja) |
| JP (1) | JP4083077B2 (ja) |
| KR (1) | KR100545980B1 (ja) |
| CN (1) | CN1216373C (ja) |
| TW (1) | TWI233602B (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7720188B2 (en) | 2004-03-29 | 2010-05-18 | Nxp B.V. | Fast phase-frequency detector arrangement |
| JP2006135857A (ja) * | 2004-11-09 | 2006-05-25 | Renesas Technology Corp | 半導体集積回路装置及び光ディスク記録再生装置 |
| JP2006352384A (ja) * | 2005-06-15 | 2006-12-28 | Fuji Electric Device Technology Co Ltd | 集積回路内蔵発振器 |
| US7342465B2 (en) * | 2005-10-20 | 2008-03-11 | Honeywell International Inc. | Voltage-controlled oscillator with stable gain over a wide frequency range |
| US20070152761A1 (en) * | 2005-12-13 | 2007-07-05 | Broadcom Corporation | Voltage controlled oscillator with variable control sensitivity |
| JP2007258981A (ja) * | 2006-03-22 | 2007-10-04 | Fujitsu Ltd | 電圧制御発振回路 |
| WO2007108348A1 (ja) * | 2006-03-23 | 2007-09-27 | Matsushita Electric Industrial Co., Ltd. | 電圧制御発振回路 |
| US7940139B2 (en) | 2006-08-11 | 2011-05-10 | Nec Corporation | Voltage-controlled oscillator, frequency synthesizer, and oscillation frequency control method |
| JP4884942B2 (ja) * | 2006-11-29 | 2012-02-29 | オンセミコンダクター・トレーディング・リミテッド | 発振回路 |
| US7667514B2 (en) * | 2007-01-10 | 2010-02-23 | Seiko Epson Corporation | Delay circuit and electronic device including delay circuit |
| US20090115484A1 (en) * | 2007-11-01 | 2009-05-07 | George Alexander | Digitally controlled delay element |
| JP2010035098A (ja) * | 2008-07-31 | 2010-02-12 | Sony Corp | 位相同期回路並びに記録再生装置および電子機器 |
| KR101034867B1 (ko) | 2008-09-10 | 2011-05-17 | 한국전기연구원 | 전자파 장해 저감용 전원장치 |
| CN101977054B (zh) * | 2010-09-30 | 2012-08-08 | 苏州大学 | 一种张弛型压控振荡器 |
| JP2012191275A (ja) * | 2011-03-09 | 2012-10-04 | Toshiba Corp | Ｖｃｏ回路 |
| US8604885B2 (en) | 2011-07-12 | 2013-12-10 | Kunihiko Kouyama | Differential ring oscillator-type voltage control oscillator |
| US8742856B2 (en) * | 2011-11-04 | 2014-06-03 | Broadcom Corporation | Frequency synthesis using a ring oscillator |
| CN103368565A (zh) * | 2013-07-10 | 2013-10-23 | 成都锐成芯微科技有限责任公司 | 一种限频压控振荡器 |
| US9424951B2 (en) * | 2013-08-27 | 2016-08-23 | Synopsys, Inc. | Dynamic static random access memory (SRAM) array characterization using an isolated bit-line |
| JP6200389B2 (ja) * | 2014-08-22 | 2017-09-20 | 株式会社東芝 | 無線通信装置、集積回路および無線通信方法 |
| CN108964658A (zh) * | 2018-06-25 | 2018-12-07 | 哈尔滨工业大学 | 基于锁相环和标准尺延迟线的时钟发生装置及其实现方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4511859A (en) * | 1982-08-30 | 1985-04-16 | At&T Bell Laboratories | Apparatus for generating a common output signal as a function of any of a plurality of diverse input signals |
| JP2589814B2 (ja) * | 1989-07-19 | 1997-03-12 | 松下電器産業株式会社 | クロック抽出装置およびトラッキング誤差信号採取装置 |
| US5072195A (en) * | 1990-04-05 | 1991-12-10 | Gazelle Microcircuits, Inc. | Phase-locked loop with clamped voltage-controlled oscillator |
| US5363419A (en) * | 1992-04-24 | 1994-11-08 | Advanced Micro Devices, Inc. | Dual phase-locked-loop having forced mid range fine control zero at handover |
| JPH1139806A (ja) * | 1997-07-14 | 1999-02-12 | Oki Electric Ind Co Ltd | クロック逓倍回路 |
| US6215835B1 (en) * | 1997-08-22 | 2001-04-10 | Lsi Logic Corporation | Dual-loop clock and data recovery for serial data communication |
| US5933037A (en) * | 1997-08-29 | 1999-08-03 | Adaptec, Inc. | High speed phase lock loop having constant bandwidth |
| TW476192B (en) * | 1998-12-22 | 2002-02-11 | Sanyo Electric Co | Phase lock loop and a charge pump circuit using the phase lock loop, and voltage control oscillation circuit |
| CN1268060C (zh) * | 2000-06-05 | 2006-08-02 | 三菱电机株式会社 | 时钟同步装置 |
-
2003
- 2003-05-30 JP JP2003153873A patent/JP4083077B2/ja not_active Expired - Fee Related
- 2003-07-25 CN CN031438121A patent/CN1216373C/zh not_active Expired - Fee Related
- 2003-07-31 TW TW092120951A patent/TWI233602B/zh not_active IP Right Cessation
- 2003-08-01 KR KR1020030053356A patent/KR100545980B1/ko not_active IP Right Cessation
- 2003-08-04 US US10/633,885 patent/US6992536B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| CN1216373C (zh) | 2005-08-24 |
| US6992536B2 (en) | 2006-01-31 |
| CN1482601A (zh) | 2004-03-17 |
| US20040090276A1 (en) | 2004-05-13 |
| KR20040012587A (ko) | 2004-02-11 |
| TW200402698A (en) | 2004-02-16 |
| JP2004129208A (ja) | 2004-04-22 |
| TWI233602B (en) | 2005-06-01 |
| KR100545980B1 (ko) | 2006-01-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051226 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060315 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071016 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071120 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071217 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080115 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080212 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 4083077 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110222 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110222 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120222 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130222 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130222 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140222 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |