JP2685529B2 - ビット同期回路 - Google Patents
ビット同期回路Info
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- JP2685529B2 JP2685529B2 JP63226654A JP22665488A JP2685529B2 JP 2685529 B2 JP2685529 B2 JP 2685529B2 JP 63226654 A JP63226654 A JP 63226654A JP 22665488 A JP22665488 A JP 22665488A JP 2685529 B2 JP2685529 B2 JP 2685529B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、CDプレーヤ等のディジタルオーディオ再生
装置に係り、特に、入力データの取り込みタイミングを
生成するに好適なビット同期回路に関する。
装置に係り、特に、入力データの取り込みタイミングを
生成するに好適なビット同期回路に関する。
従来CDプレーヤ等のディジタルオーディオ再生装置
で、記録媒体であるディスクから再生されたシリアルな
データ（EFM信号）を取り込む回路としては、アナログ
的な位相同期回路が用いられている。この代表的な回路
は、フェーズ・ロックド・ループ（PLL）である。従来
の回路構成例としては、特開昭59−124013号公報に記載
のように、伝送レートの周期Ｔに対し、入力されるEFM
信号が3T〜11Tのパルス周期である為に、EFM信号の極性
反転信号と、電圧制御発振器（VCO）の信号との位相比
較を行いPLL回路を構成している。
で、記録媒体であるディスクから再生されたシリアルな
データ（EFM信号）を取り込む回路としては、アナログ
的な位相同期回路が用いられている。この代表的な回路
は、フェーズ・ロックド・ループ（PLL）である。従来
の回路構成例としては、特開昭59−124013号公報に記載
のように、伝送レートの周期Ｔに対し、入力されるEFM
信号が3T〜11Tのパルス周期である為に、EFM信号の極性
反転信号と、電圧制御発振器（VCO）の信号との位相比
較を行いPLL回路を構成している。
上記従来技術は、PLL回路を動作させる為にVCOのフリ
ーラン周波数を調整しなければならず、無調整化の点に
ついて配慮がされておらず、電源電圧変化や温度変化に
対して、フリーラン周波数が変動し、位相同期ずれを生
じるという問題があった。
ーラン周波数を調整しなければならず、無調整化の点に
ついて配慮がされておらず、電源電圧変化や温度変化に
対して、フリーラン周波数が変動し、位相同期ずれを生
じるという問題があった。
本発明の目的は、VCOのフリーラン周波数を無調整と
なし、電源電圧，温度変化に対する信頼性を向上するこ
とにある。
なし、電源電圧，温度変化に対する信頼性を向上するこ
とにある。
上記目的は、CDプレーヤ等のディジタルオーディオ再
生装置において、ディスク等の記録媒体から一定の伝送
レートで信号を取り出す為のディスク回転制御用の基準
クロックに対し、ビット同期回路を構成するVCO発振周
波数のずれ分に相当する電圧を、VCO制御電圧に加える
手段を設けることにより、達成される。
生装置において、ディスク等の記録媒体から一定の伝送
レートで信号を取り出す為のディスク回転制御用の基準
クロックに対し、ビット同期回路を構成するVCO発振周
波数のずれ分に相当する電圧を、VCO制御電圧に加える
手段を設けることにより、達成される。
ディスク回転制御用の基準クロックは、ディスクから
の伝送レートが一定となる基準クロックであり、この基
準クロックと、VCOの発振周波数の差分に相当する電圧
をVCO発振周波数を制御する電圧に加えることから、VCO
の発振周波数は、常に、伝送レート近くに設定され、フ
リーラン周波数を調整することを必要としない。
の伝送レートが一定となる基準クロックであり、この基
準クロックと、VCOの発振周波数の差分に相当する電圧
をVCO発振周波数を制御する電圧に加えることから、VCO
の発振周波数は、常に、伝送レート近くに設定され、フ
リーラン周波数を調整することを必要としない。
以下、本発明の一実施例を第１図により説明する。第
１図は、本発明によるビット同期回路の構成図で、１は
入力端子、２はデータを取り込む為のフリップフロップ
回路、３は、電圧制御発振器６の出力クロック位相と入
力端子１の信号位相を比較する位相比較器で、４のルー
プフィルタ、５の加算器を介して電圧制御発振器６の制
御電圧となる。また、９は周波数比較器で、電圧制御発
振器６の出力と、基準発振器12からの入力端子11に加わ
る基準クロック周波数を比較する。周波数比較器９の出
力はループフィルタ10,加算器５を介して電圧制御発振
器６に加わる。７は、ビット同期回路の出力であるクロ
ック出力端子で、８はビット同期のかかったデータであ
る。
１図は、本発明によるビット同期回路の構成図で、１は
入力端子、２はデータを取り込む為のフリップフロップ
回路、３は、電圧制御発振器６の出力クロック位相と入
力端子１の信号位相を比較する位相比較器で、４のルー
プフィルタ、５の加算器を介して電圧制御発振器６の制
御電圧となる。また、９は周波数比較器で、電圧制御発
振器６の出力と、基準発振器12からの入力端子11に加わ
る基準クロック周波数を比較する。周波数比較器９の出
力はループフィルタ10,加算器５を介して電圧制御発振
器６に加わる。７は、ビット同期回路の出力であるクロ
ック出力端子で、８はビット同期のかかったデータであ
る。
基準発振器12は、入力端子１に加わる信号の伝送ビッ
トレートBr（Mbit/sec）に相当するクロック周波数を持
つものである。また、このクロックは、入力端子１に加
わる信号の伝送レートを決定する、記録媒体のサーボ回
路の基準周波数ともなる。例えば、CDプレーヤにおいて
は、ディスクの回転を制御するサーボ回路の基準クロッ
ク周波数であり、伝送レート4.3218Mbit/secであること
からこの周波数は、4.3218MHzとなる。
トレートBr（Mbit/sec）に相当するクロック周波数を持
つものである。また、このクロックは、入力端子１に加
わる信号の伝送レートを決定する、記録媒体のサーボ回
路の基準周波数ともなる。例えば、CDプレーヤにおいて
は、ディスクの回転を制御するサーボ回路の基準クロッ
ク周波数であり、伝送レート4.3218Mbit/secであること
からこの周波数は、4.3218MHzとなる。
また、周波数比較器９の目的からすれば、この周波数
は、電圧制御発振器６の出力，入力端子11に加わるクロ
ックを、分周した後に周波数比較しても同様な機能を持
っている。
は、電圧制御発振器６の出力，入力端子11に加わるクロ
ックを、分周した後に周波数比較しても同様な機能を持
っている。
第１図の動作としては、基準発振器12のクロック周波
数12及び、電圧制御発振器６のクロック周波数
６は、周波数比較器９により、その差分に対応した電圧
が出力される。この時の変換係数をKfとすれば、出力電
圧Vfは、 Vf＝Kf・（12−６） ……（１） この電圧Vfは、ループフィルタ10の伝達関数F
10（ｓ），加算器５を介して、電圧制御発振器６に加わ
る。よって、今、入力端子１の信号が無い状態における
電圧制御発振器６の入力電圧V0は V0＝Kf・（12−６）・F10（ｓ） ……（２） 電圧制御発振器６の変換係数をKVとすれば、６は、
次式で与えられる。６ ＝KV・Kf・F10（ｓ）（12−６） （３）式からあきらかなように、KV・Kf・F10（ｓ）
のゲインが１よりも大であれば、６ 12となる。す
なわち、電圧制御発振器６の自走周波数（フリーラン周
波数）は、伝送レートに一致させることができる。
数12及び、電圧制御発振器６のクロック周波数
６は、周波数比較器９により、その差分に対応した電圧
が出力される。この時の変換係数をKfとすれば、出力電
圧Vfは、 Vf＝Kf・（12−６） ……（１） この電圧Vfは、ループフィルタ10の伝達関数F
10（ｓ），加算器５を介して、電圧制御発振器６に加わ
る。よって、今、入力端子１の信号が無い状態における
電圧制御発振器６の入力電圧V0は V0＝Kf・（12−６）・F10（ｓ） ……（２） 電圧制御発振器６の変換係数をKVとすれば、６は、
次式で与えられる。６ ＝KV・Kf・F10（ｓ）（12−６） （３）式からあきらかなように、KV・Kf・F10（ｓ）
のゲインが１よりも大であれば、６ 12となる。す
なわち、電圧制御発振器６の自走周波数（フリーラン周
波数）は、伝送レートに一致させることができる。
また、ループフィルタ４の出力信号から加算器５に加
わる電圧V4に対しての、電圧制御発振器６の出力周波数
６は、次式で示される。
わる電圧V4に対しての、電圧制御発振器６の出力周波数
６は、次式で示される。
ゆえに、入力端子１に加わる信号に対して、位相比較
器３で構成されるPLL回路の電圧制御発振器６の変換係
数は、（４）式の第２項で示される。
器３で構成されるPLL回路の電圧制御発振器６の変換係
数は、（４）式の第２項で示される。
これらの点から、入力端子１に加わる信号の位相ゆれ
の周波数に対して、ループフィルタ10の特性を低周波数
とすることにより、電圧制御発振器６は、入力端子１に
加わる信号に追従することができる。
の周波数に対して、ループフィルタ10の特性を低周波数
とすることにより、電圧制御発振器６は、入力端子１に
加わる信号に追従することができる。
例えば、CDプレイヤーにおいては、ディスクの回転周
波数が約3Hz程度であることから、入力端子１に加わる
位相ゆれ周波数の最低周波数は、3Hzとなる。よって、
（４）式２項の分母で、3Hzにおいて、KV・Kf・F
10（ｓ）＜＜１となるように、ループフィルタF
10（ｓ）およびKfを選択することによって、ビット同期
回路を構成することができる。
波数が約3Hz程度であることから、入力端子１に加わる
位相ゆれ周波数の最低周波数は、3Hzとなる。よって、
（４）式２項の分母で、3Hzにおいて、KV・Kf・F
10（ｓ）＜＜１となるように、ループフィルタF
10（ｓ）およびKfを選択することによって、ビット同期
回路を構成することができる。
第１図の実施例においては、電圧制御発振器６の自走
周波数を調整することなく、ビット同期回路を構成する
ことができる。
周波数を調整することなく、ビット同期回路を構成する
ことができる。
第２図は、本発明の他の実施例を示す構成図である。
第２図において、9Aは、切換制御入力端子14によって、
変換係数KfがKf1,Kf2と切換えられる周波数比較器で、
端子14が“H"レベルの時Kf1,“L"レベルの時Kf2で、Kf1
＞Kf2である。
第２図において、9Aは、切換制御入力端子14によって、
変換係数KfがKf1,Kf2と切換えられる周波数比較器で、
端子14が“H"レベルの時Kf1,“L"レベルの時Kf2で、Kf1
＞Kf2である。
また、10A,10Bは、特性の異なるループフィルタで、
スイッチ13により選択される。スイッチ13は、入力端子
14により制御され“H"時、ループフィルタ10A、“L"時
ループフィルタ10Bを選択する。その他の構成及び動作
は、第１図と同様である。
スイッチ13により選択される。スイッチ13は、入力端子
14により制御され“H"時、ループフィルタ10A、“L"時
ループフィルタ10Bを選択する。その他の構成及び動作
は、第１図と同様である。
第１図においては、周波数変換器9,ループフィルタ1
0,電圧制御発振器６の特性として、入力端子１に加わる
位相ゆれの最低周波数に対して、Kf・KV・F10（ｓ）＜
＜１となるように設定する。このため、電源ON時等のイ
ニシャル状態から電圧制御発振器６が、基準発振器12の
周波数となるまでの時間がかかってしまう。第２図の実
施例においては、入力端子14を“H"レベルとすることに
より、周波数比較器9Aの変換係数をKf1とすることがで
き、ゲインを上げさらに、ループフィルタ10Aとするこ
とで、電圧制御発振器６の整定時間を短くすることがで
きる。その後、入力端子14を“L"レベルとし、第１図と
同一特性のループとすることで入力端子１に加わる信号
に対してビット同期回路を構成することができる。
0,電圧制御発振器６の特性として、入力端子１に加わる
位相ゆれの最低周波数に対して、Kf・KV・F10（ｓ）＜
＜１となるように設定する。このため、電源ON時等のイ
ニシャル状態から電圧制御発振器６が、基準発振器12の
周波数となるまでの時間がかかってしまう。第２図の実
施例においては、入力端子14を“H"レベルとすることに
より、周波数比較器9Aの変換係数をKf1とすることがで
き、ゲインを上げさらに、ループフィルタ10Aとするこ
とで、電圧制御発振器６の整定時間を短くすることがで
きる。その後、入力端子14を“L"レベルとし、第１図と
同一特性のループとすることで入力端子１に加わる信号
に対してビット同期回路を構成することができる。
本実施例では、周波数比較器9Aおよびループフィルタ
10A,10Bを切換る構成としたが、ループフィルタ10A,10B
にゲイン差を設けることにより、周波数比較器9Aを切換
えなくても、同一の効果が得られることは明らかであ
る。
10A,10Bを切換る構成としたが、ループフィルタ10A,10B
にゲイン差を設けることにより、周波数比較器9Aを切換
えなくても、同一の効果が得られることは明らかであ
る。
ゆえに、第２図の実施例によれば、電源ON時等のイニ
シャル状態からビット同期回路として正常に動作するま
での時間を短縮することができるという効果がある。
シャル状態からビット同期回路として正常に動作するま
での時間を短縮することができるという効果がある。
第３図は、本発明によるビット同期回路を用いた、CD
プレーヤの構成を示した構成図である。
プレーヤの構成を示した構成図である。
20は、ディスクで、21はピックアップ、22は、ピック
アップの信号を増幅するプリアンプ、23は、プリアンプ
22で増幅された信号を1,0のディジタル信号とするコン
パレータ、25は、第２図実施例で示したビット同期回
路、26は、ビット同期回路25の出力を入力とし、誤り訂
正処理を行い16ビットのD/A変換器への出力を出すため
の信号処理回路、27は、信号処理回路26から、発振器12
を分周して得た、基準信号42と、ディスク20の回転数を
示す再生信号中のフレーム同期信号43が加わり、モータ
28の回転数を制御するモータサーボ回路。発振器12は、
信号処理回路26の基本クロックとなると共に、その分周
出力39,42は、ビット同期回路25,モータサーボ回路27に
加わる。24は、プリアンプ22で得た、ピックアップ21の
フォーカス及びトラック方向の誤差信号を用いて、ピッ
クアップ21を制御するピックアップサーボ回路である。
ビット同期回路25のビット同期されたデータ出力40及
び、ビットクロック41は信号処理回路26に加わり、ま
た、ビット同期回路の制御信号38は、抵抗34,トランジ
スタ37の出力信号によって供給される。29は、CDプレー
ヤの電源供給の入力端子で、スイッチ30によりON/OFF制
御される。31は電源回路で安定化された電圧をシステム
全体に供給すると共に、抵抗器32,ダイオード36,抵抗器
34に接続される。35はコンデンサーでまた33は抵抗器
で、トランジスタ37のベース接続される。第３図の動作
としては、電源スイッチ30をONすることにより、抵抗3
2,コンデンサ35の時定数によりトランジスタ37のベース
電位は、時間的に遅れて供給される。すなわちトランジ
スタ37は、電源ON時には、OFF状態で、トランジスタ37
のコレクタ電位は“H"レベルとなる。よってビット同期
回路25は、自走周波数が伝送ビットレート周波数となる
ように制御される。その後、トランジスタ37のベース電
位が上がり、トランジスタ37はONする。よって、ビット
同期回路25の制御信号38は“L"となり、コンパレータ23
からの信号に対して、ビット同期回路25は、位相同期が
かかるようになる。
アップの信号を増幅するプリアンプ、23は、プリアンプ
22で増幅された信号を1,0のディジタル信号とするコン
パレータ、25は、第２図実施例で示したビット同期回
路、26は、ビット同期回路25の出力を入力とし、誤り訂
正処理を行い16ビットのD/A変換器への出力を出すため
の信号処理回路、27は、信号処理回路26から、発振器12
を分周して得た、基準信号42と、ディスク20の回転数を
示す再生信号中のフレーム同期信号43が加わり、モータ
28の回転数を制御するモータサーボ回路。発振器12は、
信号処理回路26の基本クロックとなると共に、その分周
出力39,42は、ビット同期回路25,モータサーボ回路27に
加わる。24は、プリアンプ22で得た、ピックアップ21の
フォーカス及びトラック方向の誤差信号を用いて、ピッ
クアップ21を制御するピックアップサーボ回路である。
ビット同期回路25のビット同期されたデータ出力40及
び、ビットクロック41は信号処理回路26に加わり、ま
た、ビット同期回路の制御信号38は、抵抗34,トランジ
スタ37の出力信号によって供給される。29は、CDプレー
ヤの電源供給の入力端子で、スイッチ30によりON/OFF制
御される。31は電源回路で安定化された電圧をシステム
全体に供給すると共に、抵抗器32,ダイオード36,抵抗器
34に接続される。35はコンデンサーでまた33は抵抗器
で、トランジスタ37のベース接続される。第３図の動作
としては、電源スイッチ30をONすることにより、抵抗3
2,コンデンサ35の時定数によりトランジスタ37のベース
電位は、時間的に遅れて供給される。すなわちトランジ
スタ37は、電源ON時には、OFF状態で、トランジスタ37
のコレクタ電位は“H"レベルとなる。よってビット同期
回路25は、自走周波数が伝送ビットレート周波数となる
ように制御される。その後、トランジスタ37のベース電
位が上がり、トランジスタ37はONする。よって、ビット
同期回路25の制御信号38は“L"となり、コンパレータ23
からの信号に対して、ビット同期回路25は、位相同期が
かかるようになる。
ゆえに、第３図の実施例によれば、電源ON時に自動的
に、ビット同期回路25の自走周波数を伝送レートするこ
とができる。
に、ビット同期回路25の自走周波数を伝送レートするこ
とができる。
第４図は、本発明によるビット同期回路によるCDプレ
ーヤの構成を示す他の実施例で、45は、CDプレーヤの全
体を制御するマイクロコンピュータで、制御信号38によ
り、モータサーボ回路のON/OFF制御と、ビット同期回路
25の切換制御を同一制御信号となしたものである。
ーヤの構成を示す他の実施例で、45は、CDプレーヤの全
体を制御するマイクロコンピュータで、制御信号38によ
り、モータサーボ回路のON/OFF制御と、ビット同期回路
25の切換制御を同一制御信号となしたものである。
よって、第４図実施例によれば、ディスク20を回転さ
せるモータ28がOFF状態の時に、ビット同期回路25の自
走周波数が伝送ビットレートになるように制御され、デ
ィスク20が回転し、データがビット同期回路25に加わる
時は、位相同期がかかるようになる。
せるモータ28がOFF状態の時に、ビット同期回路25の自
走周波数が伝送ビットレートになるように制御され、デ
ィスク20が回転し、データがビット同期回路25に加わる
時は、位相同期がかかるようになる。
第５図は、第１図における位相比較器3,ループフィル
タ4,周波数比較器9,及びループフィルタ10の具体的な回
路実施例である。
タ4,周波数比較器9,及びループフィルタ10の具体的な回
路実施例である。
50,51,52はフリップフロップで、端子１に加わる入力
信号を、電圧制御発振器の出力クロックが加わる入力端
子57のクロックによりシフトレジスタ動作を行う。53
は、入力端子１の信号と、クロック入力端子57によって
ラッチされたフリップフロップ50の出力信号の乗算を行
い位相比較出力を得る排他的論理和（Ｅ−OR）で、イン
バータ55を介してＰチャンネルMOSFET58のゲートに加わ
る。またＥ−OR54は、フリップフロップ51,52の出力の
排他的論理和をとり、その出力は、ＮチャンネルMOSFET
59のゲートに加わる。ＰチャンネルMOSFET58とＮチャン
ネルMOSFET59のドレインは相互に接続され、抵抗60に加
わり、さらに抵抗61,62,63、及びコンデンサ64によって
ループフィルタを構成し、その出力を65に出力する。一
方、66,67は、分周回路で端子57に加わる電圧制御発振
器のクロックを分周すると共に入力端子11に加わる基準
クロックの周波数を分周する。分周回路66,67の出力
は、Ｅ−OR68によって排他的論理和され、これらにより
周波数比較され、その出力は、抵抗69,70,コンデンサ71
によるループフィルタに加わり、出力72を得る。
信号を、電圧制御発振器の出力クロックが加わる入力端
子57のクロックによりシフトレジスタ動作を行う。53
は、入力端子１の信号と、クロック入力端子57によって
ラッチされたフリップフロップ50の出力信号の乗算を行
い位相比較出力を得る排他的論理和（Ｅ−OR）で、イン
バータ55を介してＰチャンネルMOSFET58のゲートに加わ
る。またＥ−OR54は、フリップフロップ51,52の出力の
排他的論理和をとり、その出力は、ＮチャンネルMOSFET
59のゲートに加わる。ＰチャンネルMOSFET58とＮチャン
ネルMOSFET59のドレインは相互に接続され、抵抗60に加
わり、さらに抵抗61,62,63、及びコンデンサ64によって
ループフィルタを構成し、その出力を65に出力する。一
方、66,67は、分周回路で端子57に加わる電圧制御発振
器のクロックを分周すると共に入力端子11に加わる基準
クロックの周波数を分周する。分周回路66,67の出力
は、Ｅ−OR68によって排他的論理和され、これらにより
周波数比較され、その出力は、抵抗69,70,コンデンサ71
によるループフィルタに加わり、出力72を得る。
動作としては、入力端子１に加わる信号の反転エッジ
に対して、フリップフロップ50,E−OR53により、入力端
子１のエッジと、クロック入力端子57の立上がりエッジ
との位相差分がＥ−OR53の出力に“H"パルスの幅として
得られ、これをインバータ55を介してMOSFET58をONさせ
る。また、その後、クロック入力端子57の半クロック後
に、フリップフロップ51,さらに半クロック後にフリッ
プフロップ52にデータが反転された状態がラッチされる
ことから、Ｅ−OR54には、半クロックのパルス巾が得ら
れMOSFET59をこの区間ONさせる。これらの動作により、
入力端子１と、クロック入力端子57の位相差により、MO
SFET58,59がON・OFF動作を行う。この動作の結果抵抗60
のMOS側の電位がＨレベルの区間及びＬレベルの区間、
さらにハイ・インピーダンスの状態となる。
に対して、フリップフロップ50,E−OR53により、入力端
子１のエッジと、クロック入力端子57の立上がりエッジ
との位相差分がＥ−OR53の出力に“H"パルスの幅として
得られ、これをインバータ55を介してMOSFET58をONさせ
る。また、その後、クロック入力端子57の半クロック後
に、フリップフロップ51,さらに半クロック後にフリッ
プフロップ52にデータが反転された状態がラッチされる
ことから、Ｅ−OR54には、半クロックのパルス巾が得ら
れMOSFET59をこの区間ONさせる。これらの動作により、
入力端子１と、クロック入力端子57の位相差により、MO
SFET58,59がON・OFF動作を行う。この動作の結果抵抗60
のMOS側の電位がＨレベルの区間及びＬレベルの区間、
さらにハイ・インピーダンスの状態となる。
一方分周回路66,67によりクロック端子57と、基準ク
ロック入力端子11のそれぞれのクロックは分周され、Ｅ
−OR68によって乗算され、ループフィルタを構成する抵
抗69,70,コンデンサ71によって、周波数比較出力72を得
るものである。
ロック入力端子11のそれぞれのクロックは分周され、Ｅ
−OR68によって乗算され、ループフィルタを構成する抵
抗69,70,コンデンサ71によって、周波数比較出力72を得
るものである。
第６図は、本発明のビット同期回路における電圧制御
発振器の具体的実施例で、特にＣ−MOSIC化に適した回
路構成である。
発振器の具体的実施例で、特にＣ−MOSIC化に適した回
路構成である。
第６図で80は、電圧制御発振器の制御電圧入分端子
で、81の演算増幅回路、82のＮチャンネルMOS（Ｎ−MO
S）、83の抵抗により電圧・電流変換される。84,85はＰ
チャンネルMOS（Ｐ−MOS）でカレントミラー回路を構成
する。87,89はＰ−MOSで、88,90はＮ−MOSで、Ｐ−MOS8
5からの電流をON/OFF制御するスイッチを構成する。91,
92は、コンデンサで、Ｐ−MOS85から供給される電流を
Ｐ−MOS87,89を介して充電され、また、Ｎ−MOS88,90に
より放電動作を行う。
で、81の演算増幅回路、82のＮチャンネルMOS（Ｎ−MO
S）、83の抵抗により電圧・電流変換される。84,85はＰ
チャンネルMOS（Ｐ−MOS）でカレントミラー回路を構成
する。87,89はＰ−MOSで、88,90はＮ−MOSで、Ｐ−MOS8
5からの電流をON/OFF制御するスイッチを構成する。91,
92は、コンデンサで、Ｐ−MOS85から供給される電流を
Ｐ−MOS87,89を介して充電され、また、Ｎ−MOS88,90に
より放電動作を行う。
93,94は、２入力NOR回路で、RSフリップフロップを構
成し、その出力は、インバータ95,96及びＰ−MOS87,89,
N−MOS88,90に加わる。
成し、その出力は、インバータ95,96及びＰ−MOS87,89,
N−MOS88,90に加わる。
97,98は、クロック出力端子で、互いに極性の異なる
出力が得られる。
出力が得られる。
動作としては入力端子80に加わる電圧Viに対し、演算
増幅回路81,N−MOS82と抵抗83の抵抗値R83によりＮ−MO
S82のドレイン電流ID82は、 となる。
増幅回路81,N−MOS82と抵抗83の抵抗値R83によりＮ−MO
S82のドレイン電流ID82は、 となる。
この電流は、Ｐ−MOS84,85のカレントミラーにより、
Ｐ−MOS85のドレイン電流ID85をID82と同一となる動作
を行う。
Ｐ−MOS85のドレイン電流ID85をID82と同一となる動作
を行う。
RSフリップフロップを構成する２入力NOR93,94は、一
方が“H",他方が“L"となっていることから、今、NOR93
がＨ出力、NOR94がＬ出力の状態とすると、NOR93の出力
が接続されたＰ−MOS89はOFFし、Ｎ−MOS90はONする。
これによりコンデンサ92は放電され、NOR94の入力は、
Ｌレベルとなっている。一方NOR94に接続されたＰ−MOS
87はONし、Ｎ−MOS88はOFFする。これにより、Ｐ−MOS8
5からの電流ID85がコンデンサ91に充電動作を行う。こ
のときのコンデンサ91の電圧V91は次式で示される。
方が“H",他方が“L"となっていることから、今、NOR93
がＨ出力、NOR94がＬ出力の状態とすると、NOR93の出力
が接続されたＰ−MOS89はOFFし、Ｎ−MOS90はONする。
これによりコンデンサ92は放電され、NOR94の入力は、
Ｌレベルとなっている。一方NOR94に接続されたＰ−MOS
87はONし、Ｎ−MOS88はOFFする。これにより、Ｐ−MOS8
5からの電流ID85がコンデンサ91に充電動作を行う。こ
のときのコンデンサ91の電圧V91は次式で示される。
C91は、コンデンサ容量値、ｔは時間である。このV91
が、NOR93の入力電圧となることから、NOR93のスレッシ
ョルド電圧Vthをこえると、RSフリップフロップのNOR9
3,NOR94の状態は反転する。ゆえにコンデンサ91に充電
を開始してから、Vthの電圧になるまでの時間t0は、 となる。
が、NOR93の入力電圧となることから、NOR93のスレッシ
ョルド電圧Vthをこえると、RSフリップフロップのNOR9
3,NOR94の状態は反転する。ゆえにコンデンサ91に充電
を開始してから、Vthの電圧になるまでの時間t0は、 となる。
RSフリップフロップが反転することにより、充電，放
電の関係は、コンデンサ91,92で逆となることから、コ
ンデンサ91と92の容量値が同一であれば、2t0周期で動
作を繰り返す。よって発振周波数は、 となり、入力電圧、Viに対して、リニアな電圧制御発振
器が構成できる。
電の関係は、コンデンサ91,92で逆となることから、コ
ンデンサ91と92の容量値が同一であれば、2t0周期で動
作を繰り返す。よって発振周波数は、 となり、入力電圧、Viに対して、リニアな電圧制御発振
器が構成できる。
本構成をＣ−MOS IC化する場合には、コンデンサ91,
92を内蔵しても、コンデンサの一方がGNDに接地できる
ことから、MOS構造で生じる寄生の容量による影響をな
くすことができるという利点がある。
92を内蔵しても、コンデンサの一方がGNDに接地できる
ことから、MOS構造で生じる寄生の容量による影響をな
くすことができるという利点がある。
また、このようなVCO構成を本特許のビット同期回路
に使用すれば、発振周波数を決定する他のパラメータで
ある、C91,R83,Vthの変動に対しても自走周波数を調整
しなくてよいという効果がある。
に使用すれば、発振周波数を決定する他のパラメータで
ある、C91,R83,Vthの変動に対しても自走周波数を調整
しなくてよいという効果がある。
本発明によれば、従来のビット同期回路では、自走発
振周波数を調整しなければいけなかったものが、無調整
化できると共に、電源電圧や温度変化による安定性を向
上でき、信頼性の向上したビット同期回路とすることが
できる。
振周波数を調整しなければいけなかったものが、無調整
化できると共に、電源電圧や温度変化による安定性を向
上でき、信頼性の向上したビット同期回路とすることが
できる。
第１図は本発明の一実施例のビット同期回路図、第２図
は本発明の他の実施例のビット同期回路図、第３図，第
４図は本発明のビット同期回路によるCDプレーヤの構成
図、第５図は第１図の位相比較器，周波数比較器，ルー
プフィルタの回路構成図、第６図は第１図の電圧制御発
振器の構成図である。 ３……位相比較器、６……電圧制御発振器、 ９……周波数比較器、12……基準発振器。
は本発明の他の実施例のビット同期回路図、第３図，第
４図は本発明のビット同期回路によるCDプレーヤの構成
図、第５図は第１図の位相比較器，周波数比較器，ルー
プフィルタの回路構成図、第６図は第１図の電圧制御発
振器の構成図である。 ３……位相比較器、６……電圧制御発振器、 ９……周波数比較器、12……基準発振器。
Claims (1)
- 【請求項１】シリアルなディジタル入力信号に対し、電
圧制御発振器と、該電圧制御発振器の出力クロックと上
記ディジタル入力信号の位相比較を行う位相比較器と、
該位相比較器出力をフィルタする第１のフィルタ手段
と、該第１のフィルタ手段の出力で上記電圧制御発振器
の制御を行うビット同期回路において、 上記ディジタル入力信号の伝送レートと同一の基準発振
手段と、 該基準発振手段と上記電圧制御発振器の周波数を比較す
る周波数比較手段と、 該周波数比較手段出力をフィルタする第２のフィルタ手
段と、 上記第１のフィルタ手段と第２のフィルタ手段の出力を
加算する加算手段を設け、 該加算手段出力を上記電圧制御発振器の制御電圧とし、 さらに、上記周波数比較手段は、周波数比較の変換係数
を大小に切り換える構成を有し、電源投入時は、変換係
数が大であるように選択することを特徴とするビット同
期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63226654A JP2685529B2 (ja) | 1988-09-12 | 1988-09-12 | ビット同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63226654A JP2685529B2 (ja) | 1988-09-12 | 1988-09-12 | ビット同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0276171A JPH0276171A (ja) | 1990-03-15 |
| JP2685529B2 true JP2685529B2 (ja) | 1997-12-03 |
Family
ID=16848568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63226654A Expired - Fee Related JP2685529B2 (ja) | 1988-09-12 | 1988-09-12 | ビット同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2685529B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7294782B2 (ja) * | 2018-09-25 | 2023-06-20 | 日本無線株式会社 | Ｖｃｏ制御回路、ｐｌｌシステム及びｖｃｏ制御プログラム |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61288622A (ja) * | 1985-06-17 | 1986-12-18 | Victor Co Of Japan Ltd | Ｐｌｌ装置 |
-
1988
- 1988-09-12 JP JP63226654A patent/JP2685529B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0276171A (ja) | 1990-03-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |