JPH0276171A - ビット同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＣＤプレーヤ等のディジタルオーディオ再生
装置に係り、特に、入力データの取り込みタイミングを
生成するに好適なビット同期回路に関する。

〔従来の技術〕

従来ＣＤプレーヤ等のディジタルオーディオ再生装置で
、記録媒体であるデイ゛スクから再生されたシリアルな
データ（ＥＦＭ＠号）を取ジ込む回路としては、アナロ
グ的な位相同期回路が用いられている。この代表的な回
路は、フェーズ・ロックド・ループ（ＰＬＬ）である、
従来の回路構成例としては、特開昭５９−１２４０１３
号公報に記載のように、伝送レートの周期Ｔに対し、入
力されるＥＦＭ信号が３Ｔ〜ＩＩＴのパルス周期である
為に、ＥＦＭ信号の極性反転信号と、電圧制御発振器（
ＶＣＯ）の信号との位相比較を行いＰＬＬ回路を構成し
ている。

〔発明が解決しようとする課題〕

上記従来技術は、ＰＬＬ回路を動作させる為にｖＣＯの
フリーラン周波数を調整しなければならず、無調整化の
点について配慮がされておらず。

電源電圧変化や温度変化に対して、フリーラン周波数が
変動し１位相同期ずれを生じるという問題があった。

本発明の目的は、ＶＣＯのフリーラン周波数を無調整と
なし、［原電圧、温度変化に対する信頼性を向上するこ
とにある。

〔課題を解決するための手段〕

上記目的は、ＣＤプレーヤ等のディジタルオーディオ再
生装置において、ディスク等の記録媒体から一定の伝送
レートで信号を取り出す為のディスク回転制御用の基準
クロックに対し、ビット同期回路を構成するｖＣＯ発振
周波数のずれ分に相当する電圧％−、ＶＣＯ制御電圧に
加える手段を設けることにより、達成される。

〔作用〕

ディスク回転制御用の基準クロックは、ディスクからの
伝送レートが一定となる基準クロックであり、この基準
クロックと、ＶＣＯの発振周波数の差分に相当する電圧
をｖＣＯ発振周波数を制御する電圧に加えることから、
ＶＣＯの発振周波数は、常に、伝送レート近くに設定さ
れ、フリーラン周波数を調整することを必要としない。

〔実施例〕

以下５本発明の一実施例を第１図により説明する。第１
図は６本発明によるビット同期回路の構成図で、１は入
力端子、２は゛データを取り込む為の７リツプフロツプ
回路、３は、電圧制御発振器６の出力クロック位相と入
力端子１の信号位相を比較する位相比較器で、４のルー
プフィルタ、５の加算器を介して電圧制御発振器６の制
御電圧となる。また、９は周波数比較器で、電圧制御発
振器６の出力と、基準発振器１２からの入力端子１１に
加わる基準クロック周波数を比較する。周波数比較器９
の出力は、ループフィルタ１０．加算器５を介して電圧
制御発振器６に加わる。７は、ビット同期回路の出力で
あるクロック出力端子で、８はビット同期のかかったデ
ータである。

基準発振器１２は、入力端子１に加わる信号の伝送ビッ
トレートＢｒ　（Ｍ　ｂｉ　ｔ　／ｓｅｅ　）に相当す
るクロック周波数を持つものである。また、このクロッ
クは。

入力端子１に加わる信号の伝送レートヲ決定する。

記録媒体のサーボ回路の基準周波数ともなる。例えば、
ＣＤプレーヤにおいては、ディスクの回転を制御するサ
ーボ回路の基準クロック周波数であり、伝送レート４．
３２１８Ｍｂｉｔ／ｓｅｃであることカラコの周波数は
、　４．３２１８Ｍ１ｌｚとなる。

また１周波数比較器９の目的からすれば、この周波数は
、電圧制御発振器６の出力、入力端子１１に加わるクロ
ックを１分周した後に周波数比較しても同様な機能を持
っている。

第１図の動作としては、基準発振器１２のクロック周波
数１１２及び、電圧制御発振器６のクロック周波数ｆ６
は１周波数比較器９により、その差分に対応した電圧が
出力される。この時の変換係数なＫｆとすれば、出力電
圧Ｖｆは。

Ｖｆ＝Ｋｆ・（ｆｔｚ−ｆｓ）　　　　　　　・・・・
・・・・・・・・・・・（１）この電圧Ｖ７は、ループ
フィルタ１０の伝達関数Ｆ１０（ｓ）。

加算器５を介して、電圧制御発振器６に加わる。

よって、今、入力端子１の信号が無い状態における電圧
制御発振器６の入力電圧Ｖｏは Ｖｏ　＝に／−（７ｕ　　ｆａ　）　・Ｆｘｏ（ｓ）　
　　　　−”−・Ｃ２）電圧制御発振器６の変換係数な
Ｋｖとすれば、　ｆａは１次式で与えられる。

ｆｓ　＝　Ｋｖ　−Ｋｆ−Ｆｔｏ（ｓｌ（ｆｌｓ　　ｆ
ａ　）（３）式からあきらかなよ５に、　Ｋｙ　・ＩＣ
ｆ　・Ｆｌｏ（ｓｌのゲインが１よりも大であれば、Ｃ
６すＣ１２となる。すなわち、電圧制御発振器６の自走
周波数（フリーラン周波数）は、伝送レートに一致させ
ることができる。

また、ループフィルタ４の出力信号から加算器５に加わ
る電圧ｖ４に対しての、電圧制御発振器６の出力周波数
１６は１次式で示される。

ゆえに、入力端子１に加わる信号に対して０位相比較器
３で構成されるＰＬＬ回路の電圧制御発振器６の変換係
数は、（４）式の第２項で示される。

−これらの点から、入力端子１に加わる信号の位相ゆれ
の周波数に対して、ループフィルタ１０の特性を低周波
数とすることにより、電圧制御発振器６は、入力端子１
に加わる信号に追従することができる。

例、ｔば、ＣＤプレーヤにおいては、ディスクの回転周
波数が約３■２程度であることから、入力端子ＩＫ加わ
る位相ゆれ周波数の最低周波数は、３Ｈｚとなる。よっ
て、（４）式２項の分母で、３Ｈｚにおいて、Ｋｖ−Ｋ
ｆ−Ｆｔｏ（ｓ）＜＜　１となるように、ループフィル
タＦ１ｏ（ｓ）及びＫｆを選択することによって、ビッ
ト同期回路を構成することができる。

第１図の実施例においては、電圧制御発振器６の自走周
波数を調整することなく、ビット同期回路な構成するこ
とができる。

第２図は１本発明の他の実施例を示す構成図である。＠
２図におい−〔，９Ａは、切換制御入力端子１４によっ
て、変換係数ＫｆがＫｆｌ、Ｋｆｉと切換えられる周波
数比較器で、端子１４がＨレベルの時Ｋｆ、。

Ｌ　レベルの時Ｋｈで−ＫＩｔ　＞Ｋｈである。

また、　ＩＯＡ　、　ＩＯＢは、特性の異なるループフ
ィルタで、スイッチ１３により選択される。スイッチ１
３は、入力端子１４により制御され、Ｈ時、ループフィ
ルタＩＯＡ、　　Ｌ　時ループフィルタ１０Ｂｌｋ選択
する。その他の構成及び動作は、第１図と同様である。

第１図においては１周波数置゛換器９．ループフィルタ
１０．電圧制御発振器６の特性として、入力端子１に加
わる位相ゆれの最低周波数に対して。

Ｋｆ−Ｋｖ−Ｆｌｏ（ｓ）＜＜１となるように設定する
。このため、電源ＯＮ時等のイニシャル状態から電圧制
御発振器６が、基準発振器１２の周波数となるまでの時
間がかかつてしまう、第２図の実施例においては、入力
端子１４をＨレベルとすることにより。

周波数比較器９Ａの変換係数なＫｆｌとすることができ
。

ゲインを上げさらに、ループフィルタＩＯＡとすること
で、電圧制御発振器６の整定時間を短くすることができ
る。その後、入力端子１４を　Ｌ　レベルとし、第１図
と同一特性のループとすることで入力端子１に加わる信
号に対してビット同期回路を構成することができる。

本実施例では１周波数比較器９Ａ及びループフィルタＩ
ＯＡ　、　ＩＯＢ　ｆＩ：切換る構成としたが、ループ
フィルタＩＯＡ　、　ＩＯＨにゲイン差を設けることに
より。

周波数比較器９Ａ１に切換えなくても、同一の効果が得
られることは明らかである。

ゆえに１ｗ、２図の実施例によれば、電源ＯＮ時等のイ
ニシャル状態からビット同期回路として正常に動作する
までの時間を短縮することができるという効果がある。

＠３図は１本発明忙よるビット同期回路を用いた。ＣＤ
プレーヤの構成を示した構成図である。

２０は、ディスクで、２１はピックアップ、２２は。

ビック・アップの信号を増幅するプリアンプ、２３は、
プリアンプ２２で増幅された信号ｅ１．０のディジタル
信号とするコンパレータ、２５は、第２図実施例で示し
たビット同期回路、２６は、ビット同期回路２５の出力
を入力とし、誤り訂正処理を行い１６ビツトのＤ／Ａ変
換器への出力を出すための信号処理回路、２７は、信号
処理回路２６から１発振器１２を分周して得た。基準信
号４２と、ディスク２ｏの回転数を示す再生信号中のフ
レーム同期信号４３が加わり、モータ２８の回転数を制
御するモータサーボ回路６発振器１２は、信号処理回路
２６の基本クロックとなると共に、その分周出力３９　
、４２は、ビット同期回路２５．モータサーボ回路２７
に加わる。２４は。

プリアンプ２２で得た。ビックア′ツブ２１のフォー°
カス及びトラック方向の誤差信号を用いて、ピックアッ
プ２１を制御するピックアップサーボ回路である。ビッ
ト同期回路２５のビット同期されたデータ出力４０及び
、ビットクロック４１は信号処理回路２６に加わり、ま
た、ビット同期回路の制御信号３８は、抵抗３４．トラ
ンジスタ３７の出力信号によりて供給される。２９は、
ＣＤプレーヤの電源供給の入力端子で、スイッチ３０に
よ！０ＯＮ１０ＦＦ制御される。。

３１は電源回路で安定化された電圧をシステム全体に供
給すると共に、抵抗器３２．ダイオード３６．抵抗器３
４に接続される。３５はコンデンサーでまた３３は抵抗
器で、トランジスタ３７のベースに接続される。第３図
の動作としては、電源スィッチ３ｏをＯＮすることによ
り、抵抗３２．コンデンサ３５の時定数によりトランジ
スタ３７０ペース電位は０時間的に遅れて供給される。

すなわちトランジスタ３７は、電源ＯＮ時には、ＯＦＦ
状態で、トランジスタ３７のコレクタ電位はＨレベルと
なる。よってビット同期回路２５は、自走周波数が伝送
ビットレート周波数となるように制御される。その後、
トランジスタ３７のペース電位が上がり、トランジスタ
３７はＯＮする。よって、ビット同期回路２５の制御信
号３８はＬ　となり、コンパレータ２３からの信号に対
して、ビット同期回路２５は１位相同期がかかるように
なる。

ゆえに、第３図の実施例によれば、１！源ＯＮ時に自動
的に、ビット同期回路２５の自走周波数を伝送レートす
ることができる。

第４図は１本発明によるビット同期回路によるＣＤプレ
ーヤの構成を示す他の実施例で、４５は。

ＣＤプレーヤの全体を制御するマイクロコンビ二一タで
、制御信号３Ｂにより、モータサーボ回路のＯＮ１０　
Ｆ　Ｆ制御と、ビット同期回路２５の切換制御を同一制
御信号となしたものである。

よって、第４図実施例によれば、ディスク２ｏを回転さ
せるモータ２８がＯＦＦ状態の時に、ビット同期回路２
５の自走周波数が伝送ビットレートになるように制御さ
れ、ディスク２ｏが回転し、データがビット同期回路２
５に加わる時は１位相同期がかかるようになる。

第５図は、第１図における位相比較器３．ループフィル
タ４１周波数比較器９．及びループフィルタ！０の具体
的な回路実施例である。

５０　、５１　、５２はフリップフロップで、端子ｌに
加わる入力信号を、電圧制御発振器の出力クロックが加
わ、る入力端子５７のクロックによりシフトレジスタ動
作を行う。５３は、入力端子１の信号と、クロック入力
端子５７によってラッチされたフリップフロップ５０の
出力信号の乗算を行い位相比較出力を得る排他的論理和
（Ｅ−ＯＲ）で、インバータ５５を介してＰチャンネル
ＭＯ８ＦＥＴ５８のゲートに加わる。またＥ−ＯＲ５４
は、フリップフロップ５１　、５２の出力の排他的論理
和なとり、その出力は。

ＮチャンネルＭＯ８ＦＥＴ５９のゲート圧加わる。

ＰチャンネルＭＯ８ＦＥＴ５８とＮチャンネルＭ　０８
ＦＥＴ５９のドレインは相互に接続され、抵抗６０に加
わり、さらに抵抗６１　、６２　、６３．及びコンデン
サ６４によってループフィルタを構成し、その出力？６
５に出力する。一方、６６　、６７は、分周回路で端子
５７に加わる電圧制御発振器のクロックを分周すると共
に入力端子１１に加わる基準クロックの周波数な分局す
る。分局回路６６　、６７の出力は、Ｅ−ＯＲ６８によ
って排他的論理和され、これらにより周波数比較され、
その出力は、抵抗６９　、７０　、コンデンサ７１によ
るループフィルタに加わり、出カフ２を得る。

動作としては、入力端子ｌに加わる信号の反転エツジに
対して、フリップフロッグ５０．Ｅ−ＯＲ５３により、
入力端子ｌのエツジと、クロック入力端子５７の立上が
りエツジとの位相差分がＥ−ＯＲ５３の出力にＨパルス
の幅として得られ、これをインバータ５５を介してＭＯ
８ＦＥＴ５８をＯＮさせる。また、その後、クロック入
力端子５７の半クロツク後に、ツリツブフロップ５１．
さらに半クロツク後にフリップフロップ５２にデータが
反転された状態がラッチされることから、Ｅ−ＯＲ５４
には、半クロックのパルス巾が得られＭＯ８ＦＥＴ５９
をこの区間ＯＮさせる。これらの動作により、入力端子
１と、クロック入力端子５７の位相差により。

ＭＯ８ＦＥＴ５ｇ、５９５ｆＯＮ−０’ＦＦ動作を行う
。

この動作の結果抵抗６０のＭＯＳ側の電位が１（レベル
の区間及びＬレベルの区間、さらにハイ・インピーダン
スの状態となる。

一方分周回路６６　、６７によりクロック端子５７と。

基準クロック入力端子１１のそれぞれのクロックは分局
され、Ｅ−ＯＲ６８によって乗算され、ループフィルタ
を構成する抵抗６９　、７０　、コンデンサ７１によっ
て０周波数比較出方７２を得るものである。

第６図は６本発明のビット同期回路における電圧制御発
振器の具体的実施例で１％ｃｃ−ＭＯ８ＩＣ化に適した
回路構成である。

第６図で８０は、電圧制御発振器の制御電圧大分端子で
、８１の演算増幅回路、８２のＮ　ｆヤンネルＭｏ８　
（Ｎ−Ｍｏ８　）、８３の抵抗により電圧・電流変換さ
れる。８４　、８５はＰチャンネルＭＯ８（Ｐ−Ｍｏ８
）でカレントミラー回路を構成する。８７゜８９はＰ−
Ｍｏ８で、８８　、９０はＮ　−Ｍ　ＯＳで、Ｐ−Ｍｏ
８８５からの電流をＯＮ１０　Ｆ　Ｆ制御するスイッチ
を構成する。９１　、９２は、コンデンサで、Ｐ−Ｍｏ
８８５から供給される電流ｌｋ：Ｐ−ＭＯ３８７，８９
を介して充電され、また、Ｎ−Ｍｏ８８８．９０により
放電動作を行う。

９３　、９４は、２人力ＮＯＲ回路で、ＲＳフリップフ
ロップを構成し、その出力は、インバータ９５゜９６及
びＰ−Ｍｏ８８７．８９．Ｎ−Ｍｏ８８８．９０に加わ
る。

９７　、９８は、クロック出力端子で、互いに極性の異
なる出力が得られる。

動作としては、入力端子８０に加わる電圧Ｖ！に対し、
演算増幅回路８１．Ｎ−Ｍｏ８８２と抵抗８３の抵抗値
Ｒ８３によりＮ−Ｍｏ８８２のドレイン電流ＩＤ８！は
。

ＩＤ８２：Ｒｓｓ となる。

この電流は、Ｐ−Ｍｏ８８４．８５のカレントミラーに
より、Ｐ−ＭＯ８８５のドレイン電流ＩＤ１ＢをＩＤａ
と同一となる動作を行う。

ＲＳフリップフロップを構成する２人力Ｎ０Ｒ９３、９
４は、一方がＨ、他方がＬ　となっていることから、今
、Ｎ０Ｒ９３がＨ−力、Ｎ０Ｒ９４がＬ出力の状態とす
ると、Ｎ０Ｒ９３の出力が接続されｆ、ニーＰ−ＭＯＳ
８９ハＯＦ　Ｆ　（、、Ｎ−ＭＯ８９０ハＯＮする。こ
れによりコンデンサ９２は放電され、Ｎ０Ｒ９４の入力
は、Ｌレベルとなりている。−万Ｎ０Ｒ９４ニ接ＲさＦ
ｔ、ｆ、：、Ｐ−Ｍｏ８８７はＯＮＬ、Ｎ−Ｍｏ８８８
はＯＦＦする。これによジ、Ｐ−ＭＯ８８５からの電流
ＩＤｌ５がコンデンサ９１に充電動作を行う。この時の
コンデンサ９１の電圧Ｖｌ）１は次式で示される。

ＩＤ８Ｂ　”　ｔ ””−ｉ下 Ｃ９１は、コンデンサの容量値、ｔは時間である。この
ＶＯ２が、Ｎ０Ｒ９３の入力電圧となることから。

Ｎ　ＯＲ９３のスレッシ■ルド電圧ｖｔｈ　１こえると
。

ＲＳフリップフロッグのＮ０Ｒ９３，Ｎ０Ｒ９４の状態
は反転する。ゆえにコンデンサ９１に充電を開始してか
ら、ｖｔｈの電圧になるまでの時間ｔｏは。

Ｃ９１Ｖｔｈ ｔｏ　−一巧ｉ− となる。

ＲＳフリップフロップが反転することにより。

充電、放電の関係は、コンデンサ９１　、９２で逆とな
ることから、コンデンサ９１と９２の容量値が同一であ
れば、　２ｔ、周期で動作を繰り返す、よって発振周波
数ｆは。

となり、入力電圧、ｖｌに対して、リニアな電圧制御発
振器が構成できる。

本構成１に：Ｃ−ＭＯ８ＩＣ化する場合には、コンデン
サ９１　、９２を内蔵しても、コンデンサの一方がＧＮ
Ｄに接地できることから、Ｍｏ８構造で生じる寄生の容
量による影響をなくすことができるという利点がある。

また、このようなりＣＯ構成を本特許のビット同期回路
に使用すれば１発振周波数を決定する他のパラメータで
ある。Ｃ６１、Ｒ６３、Ｖｔｈの変動に対しても自走周
波数を調整しなくてよいという効果がある。

〔発明の効果〕

本発明によれば、従来のビット同期回路では。

自走発振周波数を調整しなければいけなかったものが、
無調整化できると共に、゛電源電圧や温度変化による安
定性を向上でき、信頼性の向上したビット同期回路とす
ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例のビット同期回路図。 第２図は本発明の他の実施例のビット同期回路図。 第３図、第４図は本発明のビット同期回路によるＣＤプ
レーヤの構成図、第５図は第１図の位相比較器９周波数
比較器、ループフィルタの回路構成図、第６図は第１図
の電圧制御発振器の構成図である。 ３・・・位相比較器、　　　６・・・電圧制御発振器。 ９・・・周波数比較器、１２・・・基準発振器。 代理人弁理士　小　川　勝　男、ユ覧Ｓ″ノ、・・”又
）ノ 第　３　図 第　４−　聞 纂　５　習

Claims (1)

【特許請求の範囲】
1. １、シリアルなディジタル入力信号に対し、電圧制御発
   振器と該電圧制御発振器の出力クロックと、上記ディジ
   タル入力信号の位相比較器と、該位相比較器出力をフィ
   ルタする第１のフィルタの手段と、該フィルタ手段の出
   力で上記電圧制御発振器の制御を行うビット同期回路に
   おいて、上記ディジタル入力信号の伝送レートと同一の
   基準発振手段と、該基準発振手段と、上記電圧制御発振
   器の周波数を比較する手段と、該周波数比較手段出力を
   フィルタする第２のフィルタ手段を介し、上記、第１の
   フィルタと、第２のフィルタ手段の出力を加算する手段
   を設け、電圧制御発振器の制御電圧とすることを特徴と
   するビット同期回路。