JPH0451909B2 - - Google Patents
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- JPH0451909B2 JPH0451909B2 JP59160786A JP16078684A JPH0451909B2 JP H0451909 B2 JPH0451909 B2 JP H0451909B2 JP 59160786 A JP59160786 A JP 59160786A JP 16078684 A JP16078684 A JP 16078684A JP H0451909 B2 JPH0451909 B2 JP H0451909B2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/22—Signal processing not specific to the method of recording or reproducing; Circuits therefor for reducing distortions
- G11B20/225—Signal processing not specific to the method of recording or reproducing; Circuits therefor for reducing distortions for reducing wow or flutter
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K7/00—Modulating pulses with a continuously-variable modulating signal
- H03K7/06—Frequency or rate modulation, i.e. PFM or PRM
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K7/00—Modulating pulses with a continuously-variable modulating signal
- H03K7/08—Duration or width modulation ; Duty cycle modulation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00019—Variable delay
- H03K2005/00058—Variable delay controlled by a digital setting
- H03K2005/00065—Variable delay controlled by a digital setting by current control, e.g. by parallel current control transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00078—Fixed delay
- H03K2005/00097—Avoiding variations of delay using feedback, e.g. controlled by a PLL
-
- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00078—Fixed delay
- H03K2005/00143—Avoiding variations of delay due to temperature
-
- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00195—Layout of the delay element using FET's
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Networks Using Active Elements (AREA)
- Television Signal Processing For Recording (AREA)
- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、デイスクやテープ等の記録媒体に
記録されている信号を再生する際に生ずる時間軸
のゆるぎ（ジツタ）を電気的に吸収するための回
路に関する。
記録されている信号を再生する際に生ずる時間軸
のゆるぎ（ジツタ）を電気的に吸収するための回
路に関する。
ビデオデイスクのFM変調信号等記録信号が時
間軸について連続値を取り得るいわゆるパルス周
波数変調信号である記録媒体においては、再生時
に記録媒体の駆動系の不安定さから生じる時間軸
のゆらぎすなわちジツタがそのまま復調する際の
歪や雑音となる。これを防止するため、従来にお
いては記録媒体の回転駆動系あるいは再生ヘツド
そのものをループ内に置いた時間方向のサーボ制
御（タンジエンシヤル制御）を行なつていた。
間軸について連続値を取り得るいわゆるパルス周
波数変調信号である記録媒体においては、再生時
に記録媒体の駆動系の不安定さから生じる時間軸
のゆらぎすなわちジツタがそのまま復調する際の
歪や雑音となる。これを防止するため、従来にお
いては記録媒体の回転駆動系あるいは再生ヘツド
そのものをループ内に置いた時間方向のサーボ制
御（タンジエンシヤル制御）を行なつていた。
第２図は、その制御系統の一例を示したもの
で、再生ヘツド１０で得られるデイスク１１の再
生信号をヘツドアンプ１２から同期信号分離回路
１４に入力して同期信号を抽出し、この同期信号
をデイスクサーボ回路１６に入力してモータ１８
の回転を一定化すると共に、タンジエンシヤル方
向の微小なゆらぎ（ジツタ）に対してはタンジエ
ンシヤル制御回路２０で再生ヘツド１０をタンジ
エンシヤル方向に高速動作させることによりその
ゆらぎを吸収している。
で、再生ヘツド１０で得られるデイスク１１の再
生信号をヘツドアンプ１２から同期信号分離回路
１４に入力して同期信号を抽出し、この同期信号
をデイスクサーボ回路１６に入力してモータ１８
の回転を一定化すると共に、タンジエンシヤル方
向の微小なゆらぎ（ジツタ）に対してはタンジエ
ンシヤル制御回路２０で再生ヘツド１０をタンジ
エンシヤル方向に高速動作させることによりその
ゆらぎを吸収している。
ところが、この方法では再生ヘツド内にタンジ
エンシヤル制御のための可動部が必要となり、再
生ヘツドの構造が複雑となる欠点があつた。ま
た、このタンジエンシヤル制御は高速追従性が必
要なので慣性の小さい構造であることが必要なと
ころ、このような複雑な構造ではそれを実現する
ことは困難であつた。以上の事情はテープを記録
媒体とする装置（テープデツキ、磁気テープメモ
リ等）についても同じであつた。
エンシヤル制御のための可動部が必要となり、再
生ヘツドの構造が複雑となる欠点があつた。ま
た、このタンジエンシヤル制御は高速追従性が必
要なので慣性の小さい構造であることが必要なと
ころ、このような複雑な構造ではそれを実現する
ことは困難であつた。以上の事情はテープを記録
媒体とする装置（テープデツキ、磁気テープメモ
リ等）についても同じであつた。
この発明は、前記従来の技術における欠点を解
決して再生ヘツドにジツタ吸収のための機構を設
けることなくジツタ吸収を行なうことができる記
録信号の再生装置におけるジツタ吸収回路を提供
しようとするものである。
決して再生ヘツドにジツタ吸収のための機構を設
けることなくジツタ吸収を行なうことができる記
録信号の再生装置におけるジツタ吸収回路を提供
しようとするものである。
〔問題点を解決するための手段〕
この発明は、CMOSゲート回路を複数段縦列
接続して構成され、時間軸にアナログ情報を有す
る二値化信号で構成された記録媒体の再生信号を
入力して、CMOSゲート回路自身の信号遅延特
性を利用して各段で順次遅延して出力する可変遅
延回路と、前記再生信号に含まれているジツタを
検出するジツタ検出手段と、この検出されたジツ
タに応じて前記CMOSゲート回路に印加される
動作電圧を制御して前記可変遅延回路の入出力間
における信号遅延時間を制御して前記ジツタを吸
収するジツタ制御手段とを具備してなるものであ
る。
接続して構成され、時間軸にアナログ情報を有す
る二値化信号で構成された記録媒体の再生信号を
入力して、CMOSゲート回路自身の信号遅延特
性を利用して各段で順次遅延して出力する可変遅
延回路と、前記再生信号に含まれているジツタを
検出するジツタ検出手段と、この検出されたジツ
タに応じて前記CMOSゲート回路に印加される
動作電圧を制御して前記可変遅延回路の入出力間
における信号遅延時間を制御して前記ジツタを吸
収するジツタ制御手段とを具備してなるものであ
る。
この発明の前記解決手段によれば、再生信号が
時間軸方向に進んだ場合には遅延時間を長くし、
遅れた場合には遅延時間を短くする電気的な制御
によりジツタを吸収することができる。したがつ
て、従来の機械的な制御に比べて高速動作が可能
であり、かつ再生ヘツド内にタンジエンシヤル制
御のための複雑な機構も不要となる。
時間軸方向に進んだ場合には遅延時間を長くし、
遅れた場合には遅延時間を短くする電気的な制御
によりジツタを吸収することができる。したがつ
て、従来の機械的な制御に比べて高速動作が可能
であり、かつ再生ヘツド内にタンジエンシヤル制
御のための複雑な機構も不要となる。
また、この発明によればCMOSゲート回路の
信号遅延特性を利用して入力信号の可変遅延を行
なうので、可変遅延線を用いる場合に比べて小型
に構成することができる。また、CCD（チヤージ
カツプルドデバイス）のように入力信号をコンデ
ンサにサンプリングして遅延する方法ではジツタ
の高い周波数成分に対する応答性には限界があ
り、また駆動用クロツクパルスの周波数を可変制
御するための制御構成が複雑になるが、この発明
では信号を連続的に入力してサンプリングせずに
そのまま可変遅延できるので、原理的にそのよう
な問題がなく、高い周波数成分のジツタに対する
応答性も良好にでき、可変制御するための制御構
成も簡単に構成することができる。
信号遅延特性を利用して入力信号の可変遅延を行
なうので、可変遅延線を用いる場合に比べて小型
に構成することができる。また、CCD（チヤージ
カツプルドデバイス）のように入力信号をコンデ
ンサにサンプリングして遅延する方法ではジツタ
の高い周波数成分に対する応答性には限界があ
り、また駆動用クロツクパルスの周波数を可変制
御するための制御構成が複雑になるが、この発明
では信号を連続的に入力してサンプリングせずに
そのまま可変遅延できるので、原理的にそのよう
な問題がなく、高い周波数成分のジツタに対する
応答性も良好にでき、可変制御するための制御構
成も簡単に構成することができる。
〔実施例 １〕
以下、この発明の実施例を添付図面を参照して
説明する。この実施例においては、ビデオ信号が
記録されたデイスクを再生するビデオデイスクプ
レーヤにこの発明を適用した場合を示すが、これ
に限らずテープを記録媒体とした再生装置その他
記録媒体と再生ヘツドが相対運動するあらゆる再
生装置に適用することができる。また、記録内容
もビデオ情報に限らず、音声情報やコード情報で
ある場合にも適用することができる。
説明する。この実施例においては、ビデオ信号が
記録されたデイスクを再生するビデオデイスクプ
レーヤにこの発明を適用した場合を示すが、これ
に限らずテープを記録媒体とした再生装置その他
記録媒体と再生ヘツドが相対運動するあらゆる再
生装置に適用することができる。また、記録内容
もビデオ情報に限らず、音声情報やコード情報で
ある場合にも適用することができる。
この発明の一実施例を第１図に示す。
第１図において、デイスク１１には時間軸につ
いて連続値をとりうる（すなわちアナログ的に変
化する）パルス幅変調された映像＋音声＋同期信
号が記録されている。再生ヘツド１０で再生され
たデイスク１１の再生信号は、デイスク回転サー
ボでは補償しきれない変化の速い情報トラツク方
向のゆらぎすなわちジツタを含んだ信号である。
この再生信号はHFアンプ２２を介して可変遅延
回路２４に入力され、制御電圧Vcに応じて連続
的に変化する遅延時間をもつて出力される。
いて連続値をとりうる（すなわちアナログ的に変
化する）パルス幅変調された映像＋音声＋同期信
号が記録されている。再生ヘツド１０で再生され
たデイスク１１の再生信号は、デイスク回転サー
ボでは補償しきれない変化の速い情報トラツク方
向のゆらぎすなわちジツタを含んだ信号である。
この再生信号はHFアンプ２２を介して可変遅延
回路２４に入力され、制御電圧Vcに応じて連続
的に変化する遅延時間をもつて出力される。
可変遅延回路は、CMOSゲート回路の遅延特
性を利用したもので構成されている。
性を利用したもので構成されている。
可変遅延回路２４の出力信号は、バツフアアン
プ２６を介してバンドパスフイルタ２８，３０，
３２およびFM検波回路３４，３６，３８に通さ
れ、左右チヤンネルの音声信号と映像信号が出力
される。
プ２６を介してバンドパスフイルタ２８，３０，
３２およびFM検波回路３４，３６，３８に通さ
れ、左右チヤンネルの音声信号と映像信号が出力
される。
また、デイスク１１の再生信号は同期信号を含
んでいるので、水平同期信号分離回路４０におい
て水平同期信号を分離する。分離された水平同期
信号はデイスクサーボ回路１６を介してモータ１
８を制御し、デイスク１１の回転を一定化する。
また、水平同期信号は、位相比較器４２におい
て、水晶発振器４４の発振信号を分周器で分周し
て作成した基準周波数信号と位相比較される。位
相比較器４２の出力信号はローパスフイルタ４４
で平滑され、こうして得られた制御電圧Vcはバ
ツフアアンプ４６を介して可変遅延回路２４の制
御入力に加わる。この一連のループはPLL（フエ
ーズ・ロツクド・ループ）を構成するので、水平
同期信号が基準周波数信号に同期するように可変
遅延回路２４の遅延時間が制御される。すなわ
ち、再生信号が基準位置より時間軸方向に進んだ
場合には、制御電圧Vcにより可変遅延回路２４
の遅延時間が大きくなり、再生信号を時間軸方向
に遅らせるように動作する。また、再生信号が基
準位置より時間軸方向に遅れた場合には、制御電
圧Vcにより可変遅延回路２４の遅延時間が小さ
くなり、再生信号を時間軸方向に進ませるように
動作する。このようにしてジツタが吸収される。
んでいるので、水平同期信号分離回路４０におい
て水平同期信号を分離する。分離された水平同期
信号はデイスクサーボ回路１６を介してモータ１
８を制御し、デイスク１１の回転を一定化する。
また、水平同期信号は、位相比較器４２におい
て、水晶発振器４４の発振信号を分周器で分周し
て作成した基準周波数信号と位相比較される。位
相比較器４２の出力信号はローパスフイルタ４４
で平滑され、こうして得られた制御電圧Vcはバ
ツフアアンプ４６を介して可変遅延回路２４の制
御入力に加わる。この一連のループはPLL（フエ
ーズ・ロツクド・ループ）を構成するので、水平
同期信号が基準周波数信号に同期するように可変
遅延回路２４の遅延時間が制御される。すなわ
ち、再生信号が基準位置より時間軸方向に進んだ
場合には、制御電圧Vcにより可変遅延回路２４
の遅延時間が大きくなり、再生信号を時間軸方向
に遅らせるように動作する。また、再生信号が基
準位置より時間軸方向に遅れた場合には、制御電
圧Vcにより可変遅延回路２４の遅延時間が小さ
くなり、再生信号を時間軸方向に進ませるように
動作する。このようにしてジツタが吸収される。
CMOSゲート回路（CMOSインバータ）で構
成される可変遅延回路２４について説明する。
CMOSインバータは、第３図に示すように、ｐ
チヤンネルMOS−FET５０とｎチヤネルMOS−
FET５２をゲートどうし、ドレインどうし互い
にそれぞれ接続し、ソースに電源電圧VDD，VSS
をそれぞれ印加し、入力端子５４を介してゲート
に信号を入力し、ドレインから出力端子５６に入
力信号の反転信号を出力するようにしたものであ
る。
成される可変遅延回路２４について説明する。
CMOSインバータは、第３図に示すように、ｐ
チヤンネルMOS−FET５０とｎチヤネルMOS−
FET５２をゲートどうし、ドレインどうし互い
にそれぞれ接続し、ソースに電源電圧VDD，VSS
をそれぞれ印加し、入力端子５４を介してゲート
に信号を入力し、ドレインから出力端子５６に入
力信号の反転信号を出力するようにしたものであ
る。
このCMOSインバータ６０においては入力と
出力との間に遅延時間が生じる。この遅延時間
は、第４図に示すように、電源電圧VDD−VSSに
依存し、電源電圧VDD−VSSが小さいほど遅延時
間が大きく、その変化率も大きい。これは電源電
圧VDD−VSSや温度によつて素子のコンダクタン
スが変化するためである。
出力との間に遅延時間が生じる。この遅延時間
は、第４図に示すように、電源電圧VDD−VSSに
依存し、電源電圧VDD−VSSが小さいほど遅延時
間が大きく、その変化率も大きい。これは電源電
圧VDD−VSSや温度によつて素子のコンダクタン
スが変化するためである。
したがつて、この性質を利用して前記制御電圧
VcによりCMOSインバータ６０の印加電圧を制
御すれば遅延時間を任意に制御することができ
る。CMOSインバータ６０は１個あたり約３〜
5nsの遅延時間が得られ、これを第５図に示すよ
うに多段にカスケード接続することによつてより
長い遅延時間を得ることができる。例えば、
10000段接続すれば、30〜50μsの遅延時間を得る
ことができる。
VcによりCMOSインバータ６０の印加電圧を制
御すれば遅延時間を任意に制御することができ
る。CMOSインバータ６０は１個あたり約３〜
5nsの遅延時間が得られ、これを第５図に示すよ
うに多段にカスケード接続することによつてより
長い遅延時間を得ることができる。例えば、
10000段接続すれば、30〜50μsの遅延時間を得る
ことができる。
CMOSインバータを用いた可変遅延回路２４
の構成例を第６図乃至第１２図に示す。
の構成例を第６図乃至第１２図に示す。
なお、第６図〜第１１図ではCMOSインバー
タ６０を１段で示しているが、実際には再生信号
のジツタを吸収するに十分な可変遅延時間が得ら
れるように例えば第１２図のように複数段縦列接
続したものを用いる。
タ６０を１段で示しているが、実際には再生信号
のジツタを吸収するに十分な可変遅延時間が得ら
れるように例えば第１２図のように複数段縦列接
続したものを用いる。
第６図の可変遅延回路２４は、CMOSインバ
ータ６０の一方のMOS−FET５０と電源電圧
VDDとの間に印加電圧制御用MOS−FET６２を
挿入したものである。HFアンプ２２からの信号
は入力端子５４から入力されて、遅延信号は出力
端子５６から出力される。制御電圧Vcは、制御
入力端子ｃ２から入力される。電源電圧VSSを基
準として制御電圧Vcが小さくなると、CMOSイ
ンバータ６０の印加電圧が大きくなつて遅延時間
は短くなり、電源電圧VSSを基準として制御電圧
Vcが大きくなると、CMOSインバータ６０の印
加電圧が小さくなつて遅延時間は長くなる。
ータ６０の一方のMOS−FET５０と電源電圧
VDDとの間に印加電圧制御用MOS−FET６２を
挿入したものである。HFアンプ２２からの信号
は入力端子５４から入力されて、遅延信号は出力
端子５６から出力される。制御電圧Vcは、制御
入力端子ｃ２から入力される。電源電圧VSSを基
準として制御電圧Vcが小さくなると、CMOSイ
ンバータ６０の印加電圧が大きくなつて遅延時間
は短くなり、電源電圧VSSを基準として制御電圧
Vcが大きくなると、CMOSインバータ６０の印
加電圧が小さくなつて遅延時間は長くなる。
第７図の可変遅延回路２４は、電圧制御系素子
をCMOSインバータ６０の両側に設けてもので
ある。すなわち、ｐチヤネルMOS−FET５０と
電源電圧VDDの間にｐチヤネルMOS−FET６２
を挿入するほか、ｎチヤネルMOS−FET５２と
電源電圧VSSの間にｎチヤネルMOS−FET６４
を挿入している。この場合、制御電圧はVc1と
Vc2の２種類用いて、ｎチヤネルMOS−FETと
ｐチヤネルMOS−FET６２にそれぞれ入力す
る。これら制御電圧Vc1とVc2は対称な電圧（VDD
−Vc2＝Vc1−VSS）として与えられる。
をCMOSインバータ６０の両側に設けてもので
ある。すなわち、ｐチヤネルMOS−FET５０と
電源電圧VDDの間にｐチヤネルMOS−FET６２
を挿入するほか、ｎチヤネルMOS−FET５２と
電源電圧VSSの間にｎチヤネルMOS−FET６４
を挿入している。この場合、制御電圧はVc1と
Vc2の２種類用いて、ｎチヤネルMOS−FETと
ｐチヤネルMOS−FET６２にそれぞれ入力す
る。これら制御電圧Vc1とVc2は対称な電圧（VDD
−Vc2＝Vc1−VSS）として与えられる。
第８図の可変遅延回路２４は、制御用MOS−
FET６２，６４をCMOSインバータ６０の内側
に設けたものである。
FET６２，６４をCMOSインバータ６０の内側
に設けたものである。
第９図の可変遅延回路２４は、制御系統を２系
統設けたもので、第７図におけるMOS−FET６
２，６４にMOS−FET６２′，６４′をそれぞれ
並列に接続したものである。これは後述するよう
に、水平同期信号による粗制御とカラーバースト
信号による密制御の二重の制御を行なう場合等に
利用される。
統設けたもので、第７図におけるMOS−FET６
２，６４にMOS−FET６２′，６４′をそれぞれ
並列に接続したものである。これは後述するよう
に、水平同期信号による粗制御とカラーバースト
信号による密制御の二重の制御を行なう場合等に
利用される。
第１０図の可変遅延回路２４は、第９図におけ
る電圧制御素子を直列に接続したものである。
る電圧制御素子を直列に接続したものである。
第１１図の可変遅延回路２４は、CMOSイン
バータ６０を構成するMOS−FET５０，５２の
間に制御用MOS−FET６４を挿入し、MOS−
FET５０と電源VDDの間に制御用MOS−FET６
２を挿入したものである。
バータ６０を構成するMOS−FET５０，５２の
間に制御用MOS−FET６４を挿入し、MOS−
FET５０と電源VDDの間に制御用MOS−FET６
２を挿入したものである。
第１２図の可変遅延回路２４はCMOSインバ
ータ６０を複数段接続した場合のもので、制御用
MOS−FET６２，６４により各段共通に印加電
圧を制御している。
ータ６０を複数段接続した場合のもので、制御用
MOS−FET６２，６４により各段共通に印加電
圧を制御している。
ここで、第１図の実施例の具体例を第１３図に
示す。
示す。
第１３図において、符号７０は電源回路で、直
流電圧をレギユレーター７２で定電圧化し、電源
電圧VDD，VSS（VSS＝OV）を出力する。
流電圧をレギユレーター７２で定電圧化し、電源
電圧VDD，VSS（VSS＝OV）を出力する。
符号７４は遅延時間安定化回路である。すなわ
ち、ゲート回路の遅延時間が、電源電圧VDD，
VSSや温度の変動にかかわらず常に一定となるよ
うにゲート回路の印加電圧を制御するものであ
る。遅延時間安定化回路７４において、リング発
振器７６はインバータの遅延特性を利用したもの
で、奇数個のインバータ７８，８０，８２を縦列
接続し、終段のインバータ８２の出力を初段のイ
ンバータ７８に帰還して構成される。各インバー
タ７８，８０，８２は、例えば前記第７図のよう
に構成される。リング発振器７６の発振周波数は
そのオープンループの遅延時間で決まる。
ち、ゲート回路の遅延時間が、電源電圧VDD，
VSSや温度の変動にかかわらず常に一定となるよ
うにゲート回路の印加電圧を制御するものであ
る。遅延時間安定化回路７４において、リング発
振器７６はインバータの遅延特性を利用したもの
で、奇数個のインバータ７８，８０，８２を縦列
接続し、終段のインバータ８２の出力を初段のイ
ンバータ７８に帰還して構成される。各インバー
タ７８，８０，８２は、例えば前記第７図のよう
に構成される。リング発振器７６の発振周波数は
そのオープンループの遅延時間で決まる。
リング発振器７６の発振出力は、印加電圧８４
で波形整形された後位相比較器８６に入力され
る。位相比較器８６は、この信号と、水晶発振器
８８の出力パルスを分周器９０で分周して得れる
基準周波数信号とを周波数および位相比較し、そ
の差に応じたパルス幅の信号を出力する。位相比
較器８６の出力パルスはローパスフイルタ９２で
平滑される。
で波形整形された後位相比較器８６に入力され
る。位相比較器８６は、この信号と、水晶発振器
８８の出力パルスを分周器９０で分周して得れる
基準周波数信号とを周波数および位相比較し、そ
の差に応じたパルス幅の信号を出力する。位相比
較器８６の出力パルスはローパスフイルタ９２で
平滑される。
制御電圧発生回路９４では、ローパスフイルタ
９２の出力に基づき制御電圧Vc1，Vc2を発生さ
せる。この制御電圧Vc1，Vc2が前記リング発振
器７６を構成するインバータ７８，８０，８２の
制御入力端子ｃ１，ｃ２に入力され、その印加電
圧を制御する。インバータ７８，８０，８２の遅
延特性は印加電圧により変化するので、以上のル
ープによつて負帰還となるように構成してやれ
ば、いわゆるPLLとなるので、リング発振器７
６からは極めて安定した発振周波数（分周器９０
からの基準周波数の精度）が得られる。つまり、
電源電圧VDD，VSSや温度の変動にかかわらず、
各インバータ７８，８０，８２は一定の遅延時間
に制御される。したがつて、第１３図の回路全体
を１つのIC基板上に作成し、その中の各インバ
ータに電源電圧VDD，VSSと制御電圧Vc1，Vc2を
共通に加えれば、各インバータの遅延時間はすべ
て電源電圧VDD，VSSや温度の変動の影響のない
安定したものとなる。
９２の出力に基づき制御電圧Vc1，Vc2を発生さ
せる。この制御電圧Vc1，Vc2が前記リング発振
器７６を構成するインバータ７８，８０，８２の
制御入力端子ｃ１，ｃ２に入力され、その印加電
圧を制御する。インバータ７８，８０，８２の遅
延特性は印加電圧により変化するので、以上のル
ープによつて負帰還となるように構成してやれ
ば、いわゆるPLLとなるので、リング発振器７
６からは極めて安定した発振周波数（分周器９０
からの基準周波数の精度）が得られる。つまり、
電源電圧VDD，VSSや温度の変動にかかわらず、
各インバータ７８，８０，８２は一定の遅延時間
に制御される。したがつて、第１３図の回路全体
を１つのIC基板上に作成し、その中の各インバ
ータに電源電圧VDD，VSSと制御電圧Vc1，Vc2を
共通に加えれば、各インバータの遅延時間はすべ
て電源電圧VDD，VSSや温度の変動の影響のない
安定したものとなる。
可変遅延回路２４は、複数段のインバータ２４
−１乃至２４−ｎを縦列接続して構成している。
ここでは、バツフアアンプ４６から出力されるジ
ツタ信号（交流信号）をコンデンサＣ１０，Ｃ１
２を介して制御電圧Vc1，Vc2に加算して各イン
バータ２４−１乃至２４−ｎに加えて遅延時間を
可変制御している。
−１乃至２４−ｎを縦列接続して構成している。
ここでは、バツフアアンプ４６から出力されるジ
ツタ信号（交流信号）をコンデンサＣ１０，Ｃ１
２を介して制御電圧Vc1，Vc2に加算して各イン
バータ２４−１乃至２４−ｎに加えて遅延時間を
可変制御している。
FM検波回路３４は、インバータ３４−１乃至
３４−４を縦列接続し、バンドパスフイルタ２８
の出力を初段のインバータ３４−１から入力し、
終段のインバータ３４−４の出力とバンドパスフ
イルタ２８からの出力をそのまま排他的オア回路
１００に入力して構成される。各インバータ３４
乃至３４−４は、VDD，VSSを電源として端子ｃ
１，ｃ２に入力される制御電圧Vc1，Vc2により
印加電圧が制御され、電源電圧VDD，VSSや温度
の変動にかかわらず、一定の遅延時間に制御され
る。
３４−４を縦列接続し、バンドパスフイルタ２８
の出力を初段のインバータ３４−１から入力し、
終段のインバータ３４−４の出力とバンドパスフ
イルタ２８からの出力をそのまま排他的オア回路
１００に入力して構成される。各インバータ３４
乃至３４−４は、VDD，VSSを電源として端子ｃ
１，ｃ２に入力される制御電圧Vc1，Vc2により
印加電圧が制御され、電源電圧VDD，VSSや温度
の変動にかかわらず、一定の遅延時間に制御され
る。
〔実施例 ２〕
この発明の他の実施例を第１４図に示す。これ
は、更に精度の良い同期をかけるために、コンポ
ジツト信号に含まれるカラーバースト信号で二重
に時間軸制御をかけるようにしたものである。第
１図と共通する部分には同一の符号を用いる。
は、更に精度の良い同期をかけるために、コンポ
ジツト信号に含まれるカラーバースト信号で二重
に時間軸制御をかけるようにしたものである。第
１図と共通する部分には同一の符号を用いる。
第１４図において、第１可変遅延回路２４は第
１図の可変遅延回路２４そのもので、CMOSゲ
ート回路を複数段縦列接続して構成され、水平同
期信号と分周器１０３からの基準周波数信号を位
相比較器４２で比較し、ローパスフイルタ４４で
平滑した制御電圧Vcがバツフアアンプ４６を介
して加えられる。
１図の可変遅延回路２４そのもので、CMOSゲ
ート回路を複数段縦列接続して構成され、水平同
期信号と分周器１０３からの基準周波数信号を位
相比較器４２で比較し、ローパスフイルタ４４で
平滑した制御電圧Vcがバツフアアンプ４６を介
して加えられる。
バーストゲート１０２では、水平同期信号を用
いて再生信号中からカラーバースト信号（3.58M
Hz）を抽出する。カラーバースト信号は第１５図
に示すように水平同期信号のバツクポーチに挿入
されている。位相比較器１０４では、抽出された
カラーバースト信号と分周器１０１からの基準周
波数信号とを位相比較し、ローパスフイルタ１０
６で平滑して、その電圧Vc′を制御電圧としてバ
ツフアアンプ１０８を介して第２可変遅延回路１
１０に加える。
いて再生信号中からカラーバースト信号（3.58M
Hz）を抽出する。カラーバースト信号は第１５図
に示すように水平同期信号のバツクポーチに挿入
されている。位相比較器１０４では、抽出された
カラーバースト信号と分周器１０１からの基準周
波数信号とを位相比較し、ローパスフイルタ１０
６で平滑して、その電圧Vc′を制御電圧としてバ
ツフアアンプ１０８を介して第２可変遅延回路１
１０に加える。
以上のようにして、第１可変遅延回路２４と第
２可変遅延回路１１０により、二重に時間軸制御
がかけられて精度のよい同期がかけられる。
２可変遅延回路１１０により、二重に時間軸制御
がかけられて精度のよい同期がかけられる。
第２可変遅延回路１１０もCMOSゲート回路
を複数段縦列接続して構成される。
を複数段縦列接続して構成される。
なお、第２可変遅延回路１１０は、第１４図中
点線１１０′で示す位置に設けるようにしてもよ
い。この場合は点線１１１で示すように、第２可
変遅延回路１１０′の出力を水平同期信号分離回
路４０およびバーストゲート１０２に加える。
点線１１０′で示す位置に設けるようにしてもよ
い。この場合は点線１１１で示すように、第２可
変遅延回路１１０′の出力を水平同期信号分離回
路４０およびバーストゲート１０２に加える。
また、可変遅延回路を２つ設ける代わりに、第
１６図に示すように制御電圧VcとVc′を加算器１
１２で加算して、その加算値Vc＋Vc′により１つ
の可変遅延回路２４を制御するようにしてもよ
い。
１６図に示すように制御電圧VcとVc′を加算器１
１２で加算して、その加算値Vc＋Vc′により１つ
の可変遅延回路２４を制御するようにしてもよ
い。
あるいは、可変遅延回路２４自体を前記第９図
または第１０図のように２系統の制御系統を持つ
ように構成し、各制御系統に制御電圧Vc（Vc1，
Vc2），Vc′，（Vc1′，Vc2′）を加えるようにして
もよい。
または第１０図のように２系統の制御系統を持つ
ように構成し、各制御系統に制御電圧Vc（Vc1，
Vc2），Vc′，（Vc1′，Vc2′）を加えるようにして
もよい。
以上説明したように、この発明によれば、記録
媒体からの再生信号を遅延時間が可変の遅延回路
に入力し、この遅延回路の遅延時間を前記再生信
号の時間軸情報で可変制御することにより、ジツ
タを吸収するようにしたので、従来のように機械
的な制御が不要になり、高速かつ高精度の制御が
可能となる。また、再生ヘツド内にタンジエンシ
ヤル制御のための複雑な機構も不要になり、再生
ヘツドの機構を簡略化することができる。
媒体からの再生信号を遅延時間が可変の遅延回路
に入力し、この遅延回路の遅延時間を前記再生信
号の時間軸情報で可変制御することにより、ジツ
タを吸収するようにしたので、従来のように機械
的な制御が不要になり、高速かつ高精度の制御が
可能となる。また、再生ヘツド内にタンジエンシ
ヤル制御のための複雑な機構も不要になり、再生
ヘツドの機構を簡略化することができる。
また、この発明によればCMOSゲート回路の
信号遅延特性を利用して入力信号の可変遅延を行
なうので、可変遅延線を用いる場合に比べて小型
に構成することができる。また、CCD（チヤージ
カツプルドデバイス）のように入力信号をコンデ
ンサにサンプリングして遅延する方法ではジツタ
の高い周波数成分に対する応答性には限界があ
り、また駆動用クロツクパルスの周波数を可変制
御するための制御構成が複雑になるが、この発明
では信号を連続的に入力してサンプリングせずに
そのまま可変遅延できるので、原理的にそのよう
な問題がなく、高い周波数成分のジツタに対する
応答性も良好にでき、可変制御するための制御構
成も簡単に構成することができる。
信号遅延特性を利用して入力信号の可変遅延を行
なうので、可変遅延線を用いる場合に比べて小型
に構成することができる。また、CCD（チヤージ
カツプルドデバイス）のように入力信号をコンデ
ンサにサンプリングして遅延する方法ではジツタ
の高い周波数成分に対する応答性には限界があ
り、また駆動用クロツクパルスの周波数を可変制
御するための制御構成が複雑になるが、この発明
では信号を連続的に入力してサンプリングせずに
そのまま可変遅延できるので、原理的にそのよう
な問題がなく、高い周波数成分のジツタに対する
応答性も良好にでき、可変制御するための制御構
成も簡単に構成することができる。
第１図は、この発明の一実施例を示すブロツク
図である。第２図は、従来のジツタ吸収回路を示
すブロツク図である。第３図は、CMOSインバ
ータを示す回路図である。第４図は、第３図の
CMOSインバータにおける電源電圧対遅延時間
特性を示す特性図である。第５図は、第３図の
CMOSインバータを多段接続した回路図である。
第６図乃至第１２図は、第１図の可変遅延回路２
４の構成例を示す回路図である。第１３図は、第
１図の回路の具体例を示す回路図である。第１４
図は、この発明の他の実施例を示す回路図であ
る。第１５図は、水平同期信号とカラーバースト
信号を示す波形図である。第１６図は、水平同期
信号とカラーバースト信号で二重に時間軸制御を
する場合の他の構成例を示す回路図である。 １０…再生ヘツド、１１…デイスク、２４，１
１０…可変遅延回路。
図である。第２図は、従来のジツタ吸収回路を示
すブロツク図である。第３図は、CMOSインバ
ータを示す回路図である。第４図は、第３図の
CMOSインバータにおける電源電圧対遅延時間
特性を示す特性図である。第５図は、第３図の
CMOSインバータを多段接続した回路図である。
第６図乃至第１２図は、第１図の可変遅延回路２
４の構成例を示す回路図である。第１３図は、第
１図の回路の具体例を示す回路図である。第１４
図は、この発明の他の実施例を示す回路図であ
る。第１５図は、水平同期信号とカラーバースト
信号を示す波形図である。第１６図は、水平同期
信号とカラーバースト信号で二重に時間軸制御を
する場合の他の構成例を示す回路図である。 １０…再生ヘツド、１１…デイスク、２４，１
１０…可変遅延回路。
Claims (1)
- 【特許請求の範囲】 １ CMOSゲート回路を複数段縦列接続して構
成され、時間軸にアナログ情報を有する二値化信
号で構成された記録媒体の再生信号を入力して、
CMOSゲート回路自身の信号遅延特性を利用し
て各段で順次遅延して出力する可変遅延回路と、 前記再生信号に含まれているジツタを検出する
ジツタ検出手段と、 この検出されたジツタに応じて前記CMOSゲ
ート回路に印加される動作電圧を制御して前記可
変遅延回路の入出力間における信号遅延時間を制
御して前記ジツタを吸収するジツタ制御手段と を具備してなる記録信号の再生装置におけるジツ
タ吸収回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16078684A JPS6139976A (ja) | 1984-07-31 | 1984-07-31 | 記録信号の再生装置におけるジツタ吸収回路 |
| EP90108904A EP0390226A1 (en) | 1984-07-31 | 1985-07-30 | Jitter absorption circuit |
| EP85109546A EP0171022A3 (en) | 1984-07-31 | 1985-07-30 | Signal delay device |
| EP90108905A EP0395118A1 (en) | 1984-07-31 | 1985-07-30 | Analog signal delay circuit |
| US07/289,479 US5012141A (en) | 1984-07-31 | 1988-12-21 | Signal delay device using CMOS supply voltage control |
| US07/448,056 US5039893A (en) | 1984-07-31 | 1989-12-08 | Signal delay device |
| US07/448,160 US4956720A (en) | 1984-07-31 | 1989-12-08 | Jitter control circuit having signal delay device using CMOS supply voltage control |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16078684A JPS6139976A (ja) | 1984-07-31 | 1984-07-31 | 記録信号の再生装置におけるジツタ吸収回路 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61189185A Division JPS6297421A (ja) | 1986-08-12 | 1986-08-12 | パルスｆｍ検波回路 |
| JP61189184A Division JP2679032B2 (ja) | 1986-08-12 | 1986-08-12 | ビデオデイスク再生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6139976A JPS6139976A (ja) | 1986-02-26 |
| JPH0451909B2 true JPH0451909B2 (ja) | 1992-08-20 |
Family
ID=15722416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16078684A Granted JPS6139976A (ja) | 1984-07-31 | 1984-07-31 | 記録信号の再生装置におけるジツタ吸収回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6139976A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2197553A (en) * | 1986-10-07 | 1988-05-18 | Western Digital Corp | Phase-locked loop delay line |
| GB9720350D0 (en) | 1997-09-24 | 1997-11-26 | Welding Inst | Improvements relating to charged particle beams |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58134595A (ja) * | 1982-02-04 | 1983-08-10 | Pioneer Video Corp | 再生信号の時間軸エラ−信号発生装置 |
-
1984
- 1984-07-31 JP JP16078684A patent/JPS6139976A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58134595A (ja) * | 1982-02-04 | 1983-08-10 | Pioneer Video Corp | 再生信号の時間軸エラ−信号発生装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6139976A (ja) | 1986-02-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |