JPH0261169B2 - - Google Patents
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- JPH0261169B2 JPH0261169B2 JP61189185A JP18918586A JPH0261169B2 JP H0261169 B2 JPH0261169 B2 JP H0261169B2 JP 61189185 A JP61189185 A JP 61189185A JP 18918586 A JP18918586 A JP 18918586A JP H0261169 B2 JPH0261169 B2 JP H0261169B2
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- cmos gate
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Landscapes
- Television Signal Processing For Recording (AREA)
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、パルスFM変調された２値化信号
を検波するためのパルスFM検波回路に関し、簡
単な構成で特性の優れたパルスFM検波を実現し
たものである。
を検波するためのパルスFM検波回路に関し、簡
単な構成で特性の優れたパルスFM検波を実現し
たものである。
パルスFM検波回路は、例えばビデオデイスク
再生装置において、デイスクから検出されたパル
スFM変調信号をパルスFM検波して、映像信号
と音声信号の合成信号を再生するのに用いられ
る。
再生装置において、デイスクから検出されたパル
スFM変調信号をパルスFM検波して、映像信号
と音声信号の合成信号を再生するのに用いられ
る。
従来におけるパルスFM検波回路の一例を第１
４図に示す。また、その動作を第１５図に示す。
パルスFM変調信号は、トリガ回路１０で立上り
エツジが検出され、その検出出力が単安定マルチ
バイブレータ１２でパルス幅一定化にされ、さら
にその出力がローパスフイルタ１４で平滑され
て、パルスFM検波出力が得られる。
４図に示す。また、その動作を第１５図に示す。
パルスFM変調信号は、トリガ回路１０で立上り
エツジが検出され、その検出出力が単安定マルチ
バイブレータ１２でパルス幅一定化にされ、さら
にその出力がローパスフイルタ１４で平滑され
て、パルスFM検波出力が得られる。
前記従来のパルスFM検波回路においては、ト
リガ回路１０あるいは単安定マルチバイブレータ
１２に外付けのコンデンサや抵抗等の部品が必要
となり、構成が複雑になる欠点があつた。また、
コンデンサや抵抗にばらつき等が存在するため調
整が必要となり、温度変動の影響もあつた。
リガ回路１０あるいは単安定マルチバイブレータ
１２に外付けのコンデンサや抵抗等の部品が必要
となり、構成が複雑になる欠点があつた。また、
コンデンサや抵抗にばらつき等が存在するため調
整が必要となり、温度変動の影響もあつた。
また、トリガ回路１０では、入力パルスの一方
のエツジしかトリガしないので、入力キヤリア成
分がそのまま残るとともに、検波効率が悪く、後
段に単安定マルチバイブレータ１２によるパルス
幅一定化回路が必要となつていた。
のエツジしかトリガしないので、入力キヤリア成
分がそのまま残るとともに、検波効率が悪く、後
段に単安定マルチバイブレータ１２によるパルス
幅一定化回路が必要となつていた。
この発明は、前記従来の技術における問題点を
解決して、構成が簡単で、キヤリア抑圧効果や検
波効率が優れ、無調整でバラつきの少ない広帯域
直線検波を実現することができるとともに温度補
償の精度が高いパルスFM検波回路を提供しよう
とするものである。
解決して、構成が簡単で、キヤリア抑圧効果や検
波効率が優れ、無調整でバラつきの少ない広帯域
直線検波を実現することができるとともに温度補
償の精度が高いパルスFM検波回路を提供しよう
とするものである。
この発明のパルスFM変調回路は、パルスFM
変調された２値化信号が入力されるCMOSゲー
トの縦続接続回路からなる遅延回路と、この遅延
回路の出力信号および前記入力信号を入力とし、
これらの排他的論理和を出力する回路と、前記遅
延回路のCMOSゲートと同一基板上にCMOSゲ
ートを縦続接続しその出力を入力側に帰還して構
成される発振回路の発振周波数を基準周波数と比
較した結果に応じて前記CMOSゲートの電源電
圧を制御する遅延時間安定化回路とを有するもの
である。
変調された２値化信号が入力されるCMOSゲー
トの縦続接続回路からなる遅延回路と、この遅延
回路の出力信号および前記入力信号を入力とし、
これらの排他的論理和を出力する回路と、前記遅
延回路のCMOSゲートと同一基板上にCMOSゲ
ートを縦続接続しその出力を入力側に帰還して構
成される発振回路の発振周波数を基準周波数と比
較した結果に応じて前記CMOSゲートの電源電
圧を制御する遅延時間安定化回路とを有するもの
である。
この発明の前記解決手段によれば、CMOSゲ
ートの遅延特性を利用した遅延回路にパルスFM
変調信号を直接入力して一定時間遅延し、この遅
延前の信号と遅延後の信号の排他的論理和をとる
ことにより、入力パルスの立上り、立下り両エツ
ジで一定幅のパルスが得られる。
ートの遅延特性を利用した遅延回路にパルスFM
変調信号を直接入力して一定時間遅延し、この遅
延前の信号と遅延後の信号の排他的論理和をとる
ことにより、入力パルスの立上り、立下り両エツ
ジで一定幅のパルスが得られる。
したがつて、外付けのコンデンサや抵抗および
トリガ回路やパルス幅一定化のための単安定マル
チバイブレータ等が不要で、基本的デイジタル素
子のみで構成することができるため、構成が簡略
化し、高速応答が可能となる。すなわち、広帯域
直線検波が実現される。
トリガ回路やパルス幅一定化のための単安定マル
チバイブレータ等が不要で、基本的デイジタル素
子のみで構成することができるため、構成が簡略
化し、高速応答が可能となる。すなわち、広帯域
直線検波が実現される。
また、入力パルスの立上り、立下り両エツジで
パルスが得られるので、出力キヤリア成分はキヤ
リア成分の２倍の周波数となり、高域側へ移行す
るので、キヤリア除去が容易となり、検波出力抽
出が容易になる。また、立上り、立下り両エツジ
でパルスが得られるので、従来の片方のエツジで
トリガするものに比べて２倍の検波効率が得られ
る。
パルスが得られるので、出力キヤリア成分はキヤ
リア成分の２倍の周波数となり、高域側へ移行す
るので、キヤリア除去が容易となり、検波出力抽
出が容易になる。また、立上り、立下り両エツジ
でパルスが得られるので、従来の片方のエツジで
トリガするものに比べて２倍の検波効率が得られ
る。
また、遅延回路のCMOSゲートと同一基板上
に構成したCMOSゲートを温度検出に用いて遅
延回路のCMOSゲートの電源電圧を制御して、
遅延時間を安定化させるようにしたので、温度補
償の精度が高く、より正確なパルスFM検波を実
現することができる。
に構成したCMOSゲートを温度検出に用いて遅
延回路のCMOSゲートの電源電圧を制御して、
遅延時間を安定化させるようにしたので、温度補
償の精度が高く、より正確なパルスFM検波を実
現することができる。
以下、この発明の実施例を説明する。この実施
例では、ビデオデイスクの再生装置におけるFM
検波にこの発明を適用した場合について示す。
例では、ビデオデイスクの再生装置におけるFM
検波にこの発明を適用した場合について示す。
第２図は、ビデオデイスク再生装置の全体構成
を示したものである。
を示したものである。
第２図において、デイスク１１には時間軸につ
いて連続値をとりうる（すなわちアナログ的に変
化する）パルス幅変調された映像＋音声＋同期信
号が記録されている。再生ヘツド１０で再生され
たデイスク１１の再生信号は、デイスク回転サー
ボでは補償しきれない変化の速い情報トラツク方
向のゆらぎすなわちジツタを含んでいる。この再
生信号はHFアンプ２２を介して可変遅延回路２
４に入力され、制御電圧VCに応じて連続的に変
化する遅延時間をもつて出力される。
いて連続値をとりうる（すなわちアナログ的に変
化する）パルス幅変調された映像＋音声＋同期信
号が記録されている。再生ヘツド１０で再生され
たデイスク１１の再生信号は、デイスク回転サー
ボでは補償しきれない変化の速い情報トラツク方
向のゆらぎすなわちジツタを含んでいる。この再
生信号はHFアンプ２２を介して可変遅延回路２
４に入力され、制御電圧VCに応じて連続的に変
化する遅延時間をもつて出力される。
可変遅延回路２４の出力信号は、バツフアアン
プ２６を介してバンドパスフイルタ２８，３０，
３２およびFM検波回路３４，３６，３８に通さ
れ、左右チヤンネルの音声信号と映像信号が出力
される。
プ２６を介してバンドパスフイルタ２８，３０，
３２およびFM検波回路３４，３６，３８に通さ
れ、左右チヤンネルの音声信号と映像信号が出力
される。
また、デイスク１１の再生信号は同期信号を含
んでいるので、水平同期信号分離回路４０におい
て水平同期信号を分離する。分離された水平同期
信号はデイスクサーボ回路１６を介してモータ１
８を制御し、デイスク１１の回転を一定化する。
また、水平同期信号は、位相比較器４２におい
て、水晶発振器４４の発振信号を分周器で分周し
て作成した基準周波数信号と位相比較される。位
相比較器４２の出力信号はローパスフイルタ４４
で平滑され、こうして得られた制御電圧VCはバ
ツフアアンプ４６を介して可変遅延回路２４の制
御入力に加わる。この一連のループはPLL（フエ
ーズ・ロツクド・ループ）を構成し、水平同期信
号が基準周波数信号に同期するように可変遅延回
路２４の遅延時間が制御される。すなわち、再生
信号が基準周波数信号より時間軸方向に進んだ場
合には、制御電圧VCにより可変遅延回路２４の
遅延時間が長くなり、再生信号を時間軸方向に遅
らせるように動作する。また、再生信号が基準周
波信号より時間軸方向に遅れた場合には、制御電
圧VCにより可変遅延回路２４の遅延時間が短く
なり、再生信号を時間軸方向に進ませるように動
作する。このようにしてジツタが吸収される。
んでいるので、水平同期信号分離回路４０におい
て水平同期信号を分離する。分離された水平同期
信号はデイスクサーボ回路１６を介してモータ１
８を制御し、デイスク１１の回転を一定化する。
また、水平同期信号は、位相比較器４２におい
て、水晶発振器４４の発振信号を分周器で分周し
て作成した基準周波数信号と位相比較される。位
相比較器４２の出力信号はローパスフイルタ４４
で平滑され、こうして得られた制御電圧VCはバ
ツフアアンプ４６を介して可変遅延回路２４の制
御入力に加わる。この一連のループはPLL（フエ
ーズ・ロツクド・ループ）を構成し、水平同期信
号が基準周波数信号に同期するように可変遅延回
路２４の遅延時間が制御される。すなわち、再生
信号が基準周波数信号より時間軸方向に進んだ場
合には、制御電圧VCにより可変遅延回路２４の
遅延時間が長くなり、再生信号を時間軸方向に遅
らせるように動作する。また、再生信号が基準周
波信号より時間軸方向に遅れた場合には、制御電
圧VCにより可変遅延回路２４の遅延時間が短く
なり、再生信号を時間軸方向に進ませるように動
作する。このようにしてジツタが吸収される。
第２図において、FM検波回路３４，３６，３
８は、この発明を適用してCMOSゲート回路を
利用して構成される。また、可変遅延回路２４も
CMOSゲート回路を利用して構成することがで
きる。
８は、この発明を適用してCMOSゲート回路を
利用して構成される。また、可変遅延回路２４も
CMOSゲート回路を利用して構成することがで
きる。
CMOSゲート回路は、第３図に示すように、
ＰチヤンネルMOS−FET５０とｎチヤンネル
MOS−FET５２をゲートどうし、ドレインどう
し互いにそれぞれ接続し、ソースに電源電圧
VDD、VSSをそれぞれ印加し、入力端子５４を介
してゲートに信号を入力し、ドレインから出力信
号５６に入力信号の反転信号を出力するようにし
たものである。
ＰチヤンネルMOS−FET５０とｎチヤンネル
MOS−FET５２をゲートどうし、ドレインどう
し互いにそれぞれ接続し、ソースに電源電圧
VDD、VSSをそれぞれ印加し、入力端子５４を介
してゲートに信号を入力し、ドレインから出力信
号５６に入力信号の反転信号を出力するようにし
たものである。
このCMOSゲート回路６０においては入力と
出力との間に遅延時間が生じる。この遅延時間
は、第４図に示すように、電源電圧VDD−VSSに
依存し、電源電圧VDD−VSSが小さいほど遅延時
間が大きく、その変化率も大きい。これは電源電
圧VDD−VSSや温度によつて素子のコンダクタン
スが変化するためである。
出力との間に遅延時間が生じる。この遅延時間
は、第４図に示すように、電源電圧VDD−VSSに
依存し、電源電圧VDD−VSSが小さいほど遅延時
間が大きく、その変化率も大きい。これは電源電
圧VDD−VSSや温度によつて素子のコンダクタン
スが変化するためである。
したがつて、この性質を利用して前記制御電圧
VCによりCMOSゲート回路６０の印加電圧を制
御すれば遅延時間を任意に制御するこことができ
る。CMOSゲート回路６０は１個あたり約３〜
5nsの遅延時間が得られ、これを第５図に示すよ
うに多段にカスケード接続することによつてより
長い遅延時間を得ることができる。例えば、
10000段接続すれば、30〜50μsの遅延時間を得る
ことができる。
VCによりCMOSゲート回路６０の印加電圧を制
御すれば遅延時間を任意に制御するこことができ
る。CMOSゲート回路６０は１個あたり約３〜
5nsの遅延時間が得られ、これを第５図に示すよ
うに多段にカスケード接続することによつてより
長い遅延時間を得ることができる。例えば、
10000段接続すれば、30〜50μsの遅延時間を得る
ことができる。
CMOSゲート回路を用いた可変遅延回路２４
の構成例を第６図乃至第１２図に示す。なお、
FM検波回路３４，３６，３８中の遅延回路（第
１図参照）も例えばこれらの中から選択して用い
ることができる。
の構成例を第６図乃至第１２図に示す。なお、
FM検波回路３４，３６，３８中の遅延回路（第
１図参照）も例えばこれらの中から選択して用い
ることができる。
第６図の可変遅延回路２４は、CMOSゲート
回路６０の一方のMOS−FET５０と電源電圧
VDDとの間に印加電圧制御用MOS−FET６２を
挿入したものである。第２図のHFアンプ２２か
らの信号は入力端子５４から入力されて、遅延信
号は出力信号５６から出力される。制御電圧VC
は、制御入力端子Ｃ２から入力される。電源電圧
VSSを基準として制御電圧VCが小さくなると、
CMOSゲート回路６０の印加電圧が大きくなつ
て遅延時間は短くなり、電源電圧VSSを基準とし
て制御電圧VCが大きくなると、CMOSゲート回
路６０の印加電圧が小さくなつて遅延時間は長く
なる。
回路６０の一方のMOS−FET５０と電源電圧
VDDとの間に印加電圧制御用MOS−FET６２を
挿入したものである。第２図のHFアンプ２２か
らの信号は入力端子５４から入力されて、遅延信
号は出力信号５６から出力される。制御電圧VC
は、制御入力端子Ｃ２から入力される。電源電圧
VSSを基準として制御電圧VCが小さくなると、
CMOSゲート回路６０の印加電圧が大きくなつ
て遅延時間は短くなり、電源電圧VSSを基準とし
て制御電圧VCが大きくなると、CMOSゲート回
路６０の印加電圧が小さくなつて遅延時間は長く
なる。
第７図の可変遅延回路２４は、電圧制御系素子
をCMOSゲート回路６０の両側に設けたもので
ある。すなわち、ＰチヤンネルMOS−FET５０
と電源電圧VDDの間にＰチヤンネルMOS−FET
６２を挿入するほか、ｎチヤンネルMOS−FET
５２と電源電圧VSSの間にｎチヤンネルMOS−
FET６４を挿入している。この場合、制御電圧
はVc１とVc２の２種類用いて、ｎチヤンネル
MOS−FETとＰチヤンネルMOS−FET６２に
それぞれ入力する。これら制御電圧Vc１とVc２
は対称な電圧（VDD−Vc2＝Vc1−VSS）として与
えられる。
をCMOSゲート回路６０の両側に設けたもので
ある。すなわち、ＰチヤンネルMOS−FET５０
と電源電圧VDDの間にＰチヤンネルMOS−FET
６２を挿入するほか、ｎチヤンネルMOS−FET
５２と電源電圧VSSの間にｎチヤンネルMOS−
FET６４を挿入している。この場合、制御電圧
はVc１とVc２の２種類用いて、ｎチヤンネル
MOS−FETとＰチヤンネルMOS−FET６２に
それぞれ入力する。これら制御電圧Vc１とVc２
は対称な電圧（VDD−Vc2＝Vc1−VSS）として与
えられる。
第８図の可変遅延回路２４は、制御用MOS−
FET６２，６４をCMOSゲート回路６０の内側
に設けたものである。
FET６２，６４をCMOSゲート回路６０の内側
に設けたものである。
第９図の可変遅延回路２４は、制御系統を２系
統設けたもので、第７図におけるMOS−FET６
２，６４にMOS−FET６２′，６４′をそれぞれ
並列に接続したものである。これは例えば、水平
同期信号による粗制御とカラーバースト信号によ
る密制御の二重の制御を行なう場合等に利用され
る。
統設けたもので、第７図におけるMOS−FET６
２，６４にMOS−FET６２′，６４′をそれぞれ
並列に接続したものである。これは例えば、水平
同期信号による粗制御とカラーバースト信号によ
る密制御の二重の制御を行なう場合等に利用され
る。
第１０図の可変遅延回路２４は、第９図におけ
る電圧制御素子を直列に接続したものである。
る電圧制御素子を直列に接続したものである。
第１１図の可変遅延回路２４は、CMOSゲー
ト回路６０を構成するMOS−FET５０，５２の
間に制御用MOS−FET６４を挿入し、MOS−
FET５０と電源VDDの間に制御用MOS−FET６
２を挿入したものである。
ト回路６０を構成するMOS−FET５０，５２の
間に制御用MOS−FET６４を挿入し、MOS−
FET５０と電源VDDの間に制御用MOS−FET６
２を挿入したものである。
第１２図の可変遅延回路２４はCMOSゲート
回路６０を複数段接続した場合のもので、制御用
MOS−FET６２，６４により各段共通に印加電
圧を制御している。 ここで、第２図のFM検波
回路３４，３６，３８にこの発明を適用した実施
例を第１図に示す。
回路６０を複数段接続した場合のもので、制御用
MOS−FET６２，６４により各段共通に印加電
圧を制御している。 ここで、第２図のFM検波
回路３４，３６，３８にこの発明を適用した実施
例を第１図に示す。
第１図において、符号７０は電源回路で、直流
電圧をレギユレータ７２で定電圧化し、電源電圧
VDD、VSS（VSS＝OV）を出力する。
電圧をレギユレータ７２で定電圧化し、電源電圧
VDD、VSS（VSS＝OV）を出力する。
符号７４は遅延時間安定化回路である。すなわ
ち、ゲート回路の遅延時間が、電源電圧VDD、
VSSや温度の変動にかかわらず常に一定となるよ
うにゲート回路の印加電圧を制御するものであ
る。遅延時間安定化回路７４において、リング発
振器７６はCMOSゲート回路の遅延特性を利用
したもので、奇数個のCMOSゲート回路７８，
８０，８２を縦列接続し、終段のCMOSゲート
回路８２の出力を初段のCMOSゲート回路７８
に帰還して構成される。各CMOSゲート回路７
８，８０，８２は、例えば前記第７図のように構
成される。リング発振器７６の発振周波数はその
オープンループの遅延時間で決まる。
ち、ゲート回路の遅延時間が、電源電圧VDD、
VSSや温度の変動にかかわらず常に一定となるよ
うにゲート回路の印加電圧を制御するものであ
る。遅延時間安定化回路７４において、リング発
振器７６はCMOSゲート回路の遅延特性を利用
したもので、奇数個のCMOSゲート回路７８，
８０，８２を縦列接続し、終段のCMOSゲート
回路８２の出力を初段のCMOSゲート回路７８
に帰還して構成される。各CMOSゲート回路７
８，８０，８２は、例えば前記第７図のように構
成される。リング発振器７６の発振周波数はその
オープンループの遅延時間で決まる。
リング発振器７６の発振出力は、インバータ８
４で波形整形された後位相比較器８６に入力され
る。位相比較器８６は、この信号と、水晶発振器
８８の出力パルスを分周器９０で分周して得られ
る基準周波数信号とを周波数および位相比較し、
その差に応じたパルス幅の信号を出力する。位相
比較器８６の出力パルスはローパスフイルタ９２
で平滑される。
４で波形整形された後位相比較器８６に入力され
る。位相比較器８６は、この信号と、水晶発振器
８８の出力パルスを分周器９０で分周して得られ
る基準周波数信号とを周波数および位相比較し、
その差に応じたパルス幅の信号を出力する。位相
比較器８６の出力パルスはローパスフイルタ９２
で平滑される。
制御電圧発生回路９４では、ローパスフイルタ
９２の出力に基づき制御電圧Vc１、Vc２を発生
させる。この制御電圧Vc１，Vc２が前記リング
発振器７６を構成するCMOSゲート回路７８，
８０，８２の制御入力端子ｃ１，ｃ２に入力さ
れ、その印加電圧を制御する。CMOSゲート回
路７８，８０，８２の遅延特性は印加電圧により
変化するので、以上のループによつて負帰還とな
るように構成してやれば、いわゆるPLLとなり、
リング発振器７６からは極めて安定した発振周波
数（分周器９０からの基準周波数の精度）が得ら
れる。つまり、電源電圧VDD、VSSや温度の変動
にかかわらず、各CMOSゲート回路７８，８０，
８２は一定の遅延時間に制御される。したがつ
て、第１３図の回路全体を１つのIC基板上に作
成し、その中の各CMOSゲート回路に電源電圧
VDD、VSSと制御電圧Vc１、Vc２を共通に加えれ
ば、各CMOSゲート回路の遅延時間はすべて電
源電圧VDD、VSSや温度の変動の影響のない安定
したものとなる。
９２の出力に基づき制御電圧Vc１、Vc２を発生
させる。この制御電圧Vc１，Vc２が前記リング
発振器７６を構成するCMOSゲート回路７８，
８０，８２の制御入力端子ｃ１，ｃ２に入力さ
れ、その印加電圧を制御する。CMOSゲート回
路７８，８０，８２の遅延特性は印加電圧により
変化するので、以上のループによつて負帰還とな
るように構成してやれば、いわゆるPLLとなり、
リング発振器７６からは極めて安定した発振周波
数（分周器９０からの基準周波数の精度）が得ら
れる。つまり、電源電圧VDD、VSSや温度の変動
にかかわらず、各CMOSゲート回路７８，８０，
８２は一定の遅延時間に制御される。したがつ
て、第１３図の回路全体を１つのIC基板上に作
成し、その中の各CMOSゲート回路に電源電圧
VDD、VSSと制御電圧Vc１、Vc２を共通に加えれ
ば、各CMOSゲート回路の遅延時間はすべて電
源電圧VDD、VSSや温度の変動の影響のない安定
したものとなる。
可変遅延回路２４は、複数段のCMOSゲート
回路２４−１乃至２４−ｎを縦列接続して構成し
ている。ここでは、バツフアアンプ４６から出力
されるジツタ信号（交流信号）をコンデンサＣ１
０，Ｃ１２を介して制御電圧Vc１，Vc２に加算
して各CMOSインバータ２４−１乃至２４−ｎ
に加えて遅延時間を可変制御している。
回路２４−１乃至２４−ｎを縦列接続して構成し
ている。ここでは、バツフアアンプ４６から出力
されるジツタ信号（交流信号）をコンデンサＣ１
０，Ｃ１２を介して制御電圧Vc１，Vc２に加算
して各CMOSインバータ２４−１乃至２４−ｎ
に加えて遅延時間を可変制御している。
可変遅延回路２４の出力は、バンドパスフイル
タ２８，３０，３２にそれぞれ入力される。各バ
ンドパルスフイルタ２８，３０，３２では、右チ
ヤンネル音声信号成分、左チヤンネル音声信号成
分、映像信号成分がそれぞれ抽出される。バンド
パスフイルタ２８，３０，３２の出力は、FM検
波回路３４，３６，３８でそれぞれパルスFM検
波される。
タ２８，３０，３２にそれぞれ入力される。各バ
ンドパルスフイルタ２８，３０，３２では、右チ
ヤンネル音声信号成分、左チヤンネル音声信号成
分、映像信号成分がそれぞれ抽出される。バンド
パスフイルタ２８，３０，３２の出力は、FM検
波回路３４，３６，３８でそれぞれパルスFM検
波される。
FM検波回路３４は、CMOSゲート回路３４−
１乃至３４−４を縦列接続し、バンドパスフイル
タ２８の出力を初段のCMOSゲート回路３４−
１から入力し、終段のゲート回路３４−４の出力
とバンドパスフイルタ２８からの出力をそのまま
排他的論理和回路１００に入力して構成される。
各CMOSゲート回路３４乃至３４−４は、VDD、
VSSを電源として端子ｃ１，ｃ２に入力される制
御電圧Vc１，Vc２により印加電圧が制御され、
電源電圧VDD、VSSや温度の変動にかかわらず、
一定の遅延時間に制御される。
１乃至３４−４を縦列接続し、バンドパスフイル
タ２８の出力を初段のCMOSゲート回路３４−
１から入力し、終段のゲート回路３４−４の出力
とバンドパスフイルタ２８からの出力をそのまま
排他的論理和回路１００に入力して構成される。
各CMOSゲート回路３４乃至３４−４は、VDD、
VSSを電源として端子ｃ１，ｃ２に入力される制
御電圧Vc１，Vc２により印加電圧が制御され、
電源電圧VDD、VSSや温度の変動にかかわらず、
一定の遅延時間に制御される。
第１図のFM検波回路３４の動作を第１３図に
示す。入力信号はCMOSゲート回路３４−１乃
至３−４による遅延回路で△ｔ遅延される。排他
的論理和回路１００では、入力信号と遅延信号の
排他的論理和をとる。これにより、排他的論理和
回路１００からは、入力パルスの各波形の立上
り、立下りで△ｔのパルス幅を有するパルス信号
が出力される。この出力パルスを平滑することに
より、原信号が得られる。
示す。入力信号はCMOSゲート回路３４−１乃
至３−４による遅延回路で△ｔ遅延される。排他
的論理和回路１００では、入力信号と遅延信号の
排他的論理和をとる。これにより、排他的論理和
回路１００からは、入力パルスの各波形の立上
り、立下りで△ｔのパルス幅を有するパルス信号
が出力される。この出力パルスを平滑することに
より、原信号が得られる。
第１３図からわかるように、キヤリア周波数が
入力パルス周波数の２倍となり、高域側へ移行す
るので、検波出力抽出が容易になる。
入力パルス周波数の２倍となり、高域側へ移行す
るので、検波出力抽出が容易になる。
また、入力パルスの立上り、立下り両エツジで
出力パルスが得られるので、検波効率が２倍にな
る。
出力パルスが得られるので、検波効率が２倍にな
る。
なお、第１図のFM検波回路３６，３８も例え
ばFM検波回路３４と同様に構成されて、左チヤ
ンネル音声信号、映像信号をそれぞれパルスFM
検波する。
ばFM検波回路３４と同様に構成されて、左チヤ
ンネル音声信号、映像信号をそれぞれパルスFM
検波する。
以上説明したようにこの発明によれば、
CMOSゲートの遅延特性を利用した遅延回路に
パルスFM変調信号を直接入力して一定時間遅延
し、この遅延前の信号と遅延後の信号の排他的論
理和をパルスFM検波するようにしたので、外付
けのこのコンデンサや抵抗およびトリガ回路やパ
ルス幅一定化のための単安定マルチバイブレータ
等が不要で、基本的デイジタル素子のみで構成す
ることができる。したがつて、構成が簡略化し、
高速応答が可能となり、広帯域直線検波が実現さ
れる。
CMOSゲートの遅延特性を利用した遅延回路に
パルスFM変調信号を直接入力して一定時間遅延
し、この遅延前の信号と遅延後の信号の排他的論
理和をパルスFM検波するようにしたので、外付
けのこのコンデンサや抵抗およびトリガ回路やパ
ルス幅一定化のための単安定マルチバイブレータ
等が不要で、基本的デイジタル素子のみで構成す
ることができる。したがつて、構成が簡略化し、
高速応答が可能となり、広帯域直線検波が実現さ
れる。
また、入力パルスの立上り、立下り両エツジで
パルスが得られるので、出力キヤリア成分は入力
キヤリア成分の２倍の周波数となり、高域側へ移
行するのでキヤリア除去が容易となり、検波出力
抽出が容易になる。また、立上り、立下り両エツ
ジでパルスが得られるので、従来の片方のエツジ
でトリガするものに比べて２倍の検波効率が得ら
れる。
パルスが得られるので、出力キヤリア成分は入力
キヤリア成分の２倍の周波数となり、高域側へ移
行するのでキヤリア除去が容易となり、検波出力
抽出が容易になる。また、立上り、立下り両エツ
ジでパルスが得られるので、従来の片方のエツジ
でトリガするものに比べて２倍の検波効率が得ら
れる。
また、遅延回路のCMOSゲートと同一基板上
に構成したCMOSゲートを温度検出に用いて遅
延回路のCMOSゲートの電源電圧を制御して、
遅延時間を安定化させるようにしたので、温度補
償の精度が高くより正確なパルスFM検波を実現
することができる。
に構成したCMOSゲートを温度検出に用いて遅
延回路のCMOSゲートの電源電圧を制御して、
遅延時間を安定化させるようにしたので、温度補
償の精度が高くより正確なパルスFM検波を実現
することができる。
第１図は、この発明の一実施例を示すブロツク
図で、第２図のビデオデイスク再生装置の具体回
路を示すものである。第２図は、この発明が適用
されるビデオデイスク再生装置の全体構成を示す
ブロツク図である。第３図は、CMOSゲート回
路を示す回路図である。第４図は、第３図の
CMOSゲート回路における電源電圧対遅延時間
特性を示す特性図である。第５図は、第３図の
CMOSゲート回路を多段接続した回路図である。
第６図乃至第１２図は、第２図の可変遅延回路２
４の構成例を示す回路図である。第１３図は、第
１図のFM検波回路３４の動作を示す波形図であ
る。第１４図は、従来回路を示すブロツク図であ
る。第１５図は、第１４図の動作波形図である。 ３４，３６，３８……パルスFM検波回路、３
４−１乃至３４−４……CMOSゲート回路、１
００……排他的論理和回路。
図で、第２図のビデオデイスク再生装置の具体回
路を示すものである。第２図は、この発明が適用
されるビデオデイスク再生装置の全体構成を示す
ブロツク図である。第３図は、CMOSゲート回
路を示す回路図である。第４図は、第３図の
CMOSゲート回路における電源電圧対遅延時間
特性を示す特性図である。第５図は、第３図の
CMOSゲート回路を多段接続した回路図である。
第６図乃至第１２図は、第２図の可変遅延回路２
４の構成例を示す回路図である。第１３図は、第
１図のFM検波回路３４の動作を示す波形図であ
る。第１４図は、従来回路を示すブロツク図であ
る。第１５図は、第１４図の動作波形図である。 ３４，３６，３８……パルスFM検波回路、３
４−１乃至３４−４……CMOSゲート回路、１
００……排他的論理和回路。
Claims (1)
- １ パルスFM変調された２値化信号が入力され
るCMOSゲートの縦続接続回路からなる遅延回
路と、この遅延回路の出力信号および前記入力信
号を入力とし、これらの排他的論理和を出力する
回路と、前記遅延回路のCMOSゲートと同一基
板上にCMOSゲートを縦続接続しその出力を入
力側に帰還して構成される発振回路の発振周波数
を基準周波数と比較した結果に応じて前記
CMOSゲートの電源電圧を制御する遅延時間安
定化回路とを有するパルスFM検波回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61189185A JPS6297421A (ja) | 1986-08-12 | 1986-08-12 | パルスｆｍ検波回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61189185A JPS6297421A (ja) | 1986-08-12 | 1986-08-12 | パルスｆｍ検波回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16078684A Division JPS6139976A (ja) | 1984-07-31 | 1984-07-31 | 記録信号の再生装置におけるジツタ吸収回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6297421A JPS6297421A (ja) | 1987-05-06 |
| JPH0261169B2 true JPH0261169B2 (ja) | 1990-12-19 |
Family
ID=16236928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61189185A Granted JPS6297421A (ja) | 1986-08-12 | 1986-08-12 | パルスｆｍ検波回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6297421A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2798526B2 (ja) * | 1991-06-20 | 1998-09-17 | 富士通株式会社 | 周波数弁別器 |
| DE19680271T1 (de) * | 1995-04-04 | 1997-06-05 | Advantest Corp | Variable Verzögerungsschaltung und Zeitsignal-Erzeugungsschaltung |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5633899A (en) * | 1979-08-29 | 1981-04-04 | Cho Lsi Gijutsu Kenkyu Kumiai | Method of forming multilayer wire |
| JPS5666907A (en) * | 1979-11-05 | 1981-06-05 | Sony Corp | Fm demodulator |
| JPS56112117A (en) * | 1980-02-12 | 1981-09-04 | Fujitsu Ltd | Delay circuit |
-
1986
- 1986-08-12 JP JP61189185A patent/JPS6297421A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5633899A (en) * | 1979-08-29 | 1981-04-04 | Cho Lsi Gijutsu Kenkyu Kumiai | Method of forming multilayer wire |
| JPS5666907A (en) * | 1979-11-05 | 1981-06-05 | Sony Corp | Fm demodulator |
| JPS56112117A (en) * | 1980-02-12 | 1981-09-04 | Fujitsu Ltd | Delay circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6297421A (ja) | 1987-05-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |