JPS6139976A - 記録信号の再生装置におけるジツタ吸収回路 - Google Patents
記録信号の再生装置におけるジツタ吸収回路Info
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
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- G11B20/22—Signal processing not specific to the method of recording or reproducing; Circuits therefor for reducing distortions
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- H03K7/00—Modulating pulses with a continuously-variable modulating signal
- H03K7/06—Frequency or rate modulation, i.e. PFM or PRM
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ディスクやテープ等の記録媒体に記録され
ている信号を再生する際に生ずる時間軸のゆらぎ（ジッ
タ）を電気的に吸収するための回路に関する。
ている信号を再生する際に生ずる時間軸のゆらぎ（ジッ
タ）を電気的に吸収するための回路に関する。
ビデオディスクのＦＭ変調信号等記録信号が時間軸につ
いて連続値を取り得るいわゆるパルス周波数変調信号で
ある記録媒体においては、再生時に記録媒体の駆動系の
不安定さから生じる時間軸のゆらぎすなわちジッタがそ
のまま復調する際の歪や雑音となる。これを防止するた
め、従来においては記録媒体の回転駆動系あるいは再生
ヘッドそのものをループ内に置いた時間方向のサーボ制
御（タンジェンシャル制御）を行なっていた。
いて連続値を取り得るいわゆるパルス周波数変調信号で
ある記録媒体においては、再生時に記録媒体の駆動系の
不安定さから生じる時間軸のゆらぎすなわちジッタがそ
のまま復調する際の歪や雑音となる。これを防止するた
め、従来においては記録媒体の回転駆動系あるいは再生
ヘッドそのものをループ内に置いた時間方向のサーボ制
御（タンジェンシャル制御）を行なっていた。
第２図は、その制御系統の一例を示したもので、再生ヘ
ッド１０で得られるディスク１１の再生信号をヘッドア
ンプ１２から同期信号分離回路１４に入力して同期信号
を抽出し、この同期信号をディスクサーボ回路１６に入
力してモータ１８の回転を一定化すると共に、タンジェ
ンシャル方向の微小なゆらぎ（ジッタ）に対してはタン
ジェンシャル制御回路２０で再生ヘッド１０をタンジェ
ンシャル方向に高速動作させることによりそのゆらぎを
吸収している。
ッド１０で得られるディスク１１の再生信号をヘッドア
ンプ１２から同期信号分離回路１４に入力して同期信号
を抽出し、この同期信号をディスクサーボ回路１６に入
力してモータ１８の回転を一定化すると共に、タンジェ
ンシャル方向の微小なゆらぎ（ジッタ）に対してはタン
ジェンシャル制御回路２０で再生ヘッド１０をタンジェ
ンシャル方向に高速動作させることによりそのゆらぎを
吸収している。
ところが、この方法では再生ヘッド内にタンジエンシャ
ル制御のための可動部が必要となり、再生ヘッドのｉｉ
が複雑となる欠点があった。また、このタンジェンシャ
ル制御は高速追従性が必要なので慣性の小さい構造であ
ることが必要なところ、このような複雑な構造ではそれ
を実現することは困難であった。以上の事情はテープを
記録媒体とする装置（テープデツキ、磁気テープメモリ
等）についても同じであった。
ル制御のための可動部が必要となり、再生ヘッドのｉｉ
が複雑となる欠点があった。また、このタンジェンシャ
ル制御は高速追従性が必要なので慣性の小さい構造であ
ることが必要なところ、このような複雑な構造ではそれ
を実現することは困難であった。以上の事情はテープを
記録媒体とする装置（テープデツキ、磁気テープメモリ
等）についても同じであった。
この発明は、前記従来の技術における欠点を解決して再
生ヘッドにジッタ吸収のための機構を設けることなくジ
ッタ吸収を行なうことができる記録信号の再生装置にお
けるジッタ吸収回路を提供しようとするものである。
生ヘッドにジッタ吸収のための機構を設けることなくジ
ッタ吸収を行なうことができる記録信号の再生装置にお
けるジッタ吸収回路を提供しようとするものである。
この発明は、記録媒体からの再生信号を遅延時間が可変
の遅延回路に入力し、この遅延回路の遅延時間を前記再
生信号の時間軸情報で可変制御することにより、ジッタ
を吸収するようにしたちのである。
の遅延回路に入力し、この遅延回路の遅延時間を前記再
生信号の時間軸情報で可変制御することにより、ジッタ
を吸収するようにしたちのである。
この発明の前記解決手段によれば、再生信号が時間軸方
向に進んだ場合には遅延時間を長くし、遅れた場合には
遅延時間を短くする電気的な制御によりジッタを吸収す
ることができる。したがって、従来の機械的なＩＩＩＩ
ＩＩに比べて高速動作が可能であり、かつ再生ヘッド内
にタンジエンシャル制御のための複雑な機構も不要とな
る。
向に進んだ場合には遅延時間を長くし、遅れた場合には
遅延時間を短くする電気的な制御によりジッタを吸収す
ることができる。したがって、従来の機械的なＩＩＩＩ
ＩＩに比べて高速動作が可能であり、かつ再生ヘッド内
にタンジエンシャル制御のための複雑な機構も不要とな
る。
〔実施例１〕
以下、この発明の実施例を添付図面を参照して説明する
。この実施例においては、ビデオ信号が記録されたディ
スクを再生するビデオディスクプレーヤにこの発明を適
用した場合を示すが、これに限らずテープを記録媒体と
した再生装置その他記録媒体と再生ヘッドが相対運動す
るあらゆる再生装置に適用することができる。また、記
録内容もビデオ情報に限らず、音声情報やコード情報で
ある場合にも適用することができる。
。この実施例においては、ビデオ信号が記録されたディ
スクを再生するビデオディスクプレーヤにこの発明を適
用した場合を示すが、これに限らずテープを記録媒体と
した再生装置その他記録媒体と再生ヘッドが相対運動す
るあらゆる再生装置に適用することができる。また、記
録内容もビデオ情報に限らず、音声情報やコード情報で
ある場合にも適用することができる。
この発明の一実施例を第１図に示す。
第１図において、ディスク１１には時間軸について連続
値をとりうる（すなわちアナログ的に変化する）パルス
幅変調された映像十音声十同期信号が記録されている。
値をとりうる（すなわちアナログ的に変化する）パルス
幅変調された映像十音声十同期信号が記録されている。
再生ヘッド１０で再生されたディスク１１の再生信号は
、ディスク回転サーボでは補償しきれない変化の速い情
報トラック方向のゆらぎすなわちジッタを含んだ信号で
ある。
、ディスク回転サーボでは補償しきれない変化の速い情
報トラック方向のゆらぎすなわちジッタを含んだ信号で
ある。
この再生信号はＨＦアンプ２２を介して可変遅延回路２
４に入力され、制御Ｉ雷電圧Ｃに応じて連続的に変化す
る遅延時間をもって出力される。
４に入力され、制御Ｉ雷電圧Ｃに応じて連続的に変化す
る遅延時間をもって出力される。
可変遅延回路２４の出力信号は、バッフ７アンプ２６を
介してバンドパスフィルタ２８，３０゜３２およびＦＭ
検波回路３４，３６．３８に通され、左右チャンネルの
音声信号と映像信号が出力される。
介してバンドパスフィルタ２８，３０゜３２およびＦＭ
検波回路３４，３６．３８に通され、左右チャンネルの
音声信号と映像信号が出力される。
また、ディスク１１の再生信号は同期信号を含んでいる
ので、水平同期信号分離回路４０において水平同期信号
を分離する。分離された水平同期信号はディスクサーボ
回路１６を介してモータ１８を制御し、ディスク１１の
回転を一定化する。
ので、水平同期信号分離回路４０において水平同期信号
を分離する。分離された水平同期信号はディスクサーボ
回路１６を介してモータ１８を制御し、ディスク１１の
回転を一定化する。
また、水平同期信号は、位相比較器４２において、水晶
発振器４４の発振信号を分周器で分周して作成した基準
周波数信号と位相比較される。位相比較器４２の出力信
号はローパスフィルタ４４で平滑され、こうして得られ
た制御電圧ＶＣはバッファアンプ４６を介して可変遅延
回路２４の制御入力に加わる。この一連のループはＰＬ
Ｌ （フェーズ・ロックド・ループ）を構成するので、
水平同期信号が基準周波数信号に同期するように可変遅
延回路２４の遅延時間が制御される。すなわち、再生信
号が基準位置より時間軸方向に進んだ場合には、制御電
圧Ｖｃにより可変遅延回路２４の遅延時間が大きくなり
、再生信号を時間軸方向に遅らせるように動作する。ま
た、再生信号が基準位置より時間軸方向に遅れた場合に
は、制御電圧ＶＣにより′可変遅延回路２４の遅延時間
が小さくなり、再生信号を時間軸方向に進ませるように
動作する。このようにしてジッタが吸収される。
発振器４４の発振信号を分周器で分周して作成した基準
周波数信号と位相比較される。位相比較器４２の出力信
号はローパスフィルタ４４で平滑され、こうして得られ
た制御電圧ＶＣはバッファアンプ４６を介して可変遅延
回路２４の制御入力に加わる。この一連のループはＰＬ
Ｌ （フェーズ・ロックド・ループ）を構成するので、
水平同期信号が基準周波数信号に同期するように可変遅
延回路２４の遅延時間が制御される。すなわち、再生信
号が基準位置より時間軸方向に進んだ場合には、制御電
圧Ｖｃにより可変遅延回路２４の遅延時間が大きくなり
、再生信号を時間軸方向に遅らせるように動作する。ま
た、再生信号が基準位置より時間軸方向に遅れた場合に
は、制御電圧ＶＣにより′可変遅延回路２４の遅延時間
が小さくなり、再生信号を時間軸方向に進ませるように
動作する。このようにしてジッタが吸収される。
ところで、可変遅延回路２４は例えばＣＭＯＳインバー
タを利用して構成することができる。
タを利用して構成することができる。
ＣＭＯＳインバータは、第３図に示すように、ｎチャネ
ルＭＯＳ−ＦＥＴ５０とｎチャネルＭＯＳ−ＦＥＴ５２
をゲートどうし、ドレインどうし互いにそれぞれ接続し
、ソースに電源電圧■。Ｄ ｓ １ＶＳＳをそれぞれ
印加し、入力端子５４を介してゲートに信号を入力し、
ドレインから出力端子５６に入力信号の反転信号を出力
するようにしたものである。
ルＭＯＳ−ＦＥＴ５０とｎチャネルＭＯＳ−ＦＥＴ５２
をゲートどうし、ドレインどうし互いにそれぞれ接続し
、ソースに電源電圧■。Ｄ ｓ １ＶＳＳをそれぞれ
印加し、入力端子５４を介してゲートに信号を入力し、
ドレインから出力端子５６に入力信号の反転信号を出力
するようにしたものである。
このＣＭ ｑ、 Ｓインバータ６０においては入力と出
力との間に遅延時間が生じる。この遅延時間は、第４図
に示すように、電源電圧Ｖ。ｏ−Ｖｓｓに依存し、電源
電圧ＶＤＤ−Ｖｓｓが小さいほど遅延時間が大きく、そ
の変化率も大きい。これは電源電圧■ｏｏ−■ｓｓや温
度によって素子のコンダクタンスが変化するためである
。
力との間に遅延時間が生じる。この遅延時間は、第４図
に示すように、電源電圧Ｖ。ｏ−Ｖｓｓに依存し、電源
電圧ＶＤＤ−Ｖｓｓが小さいほど遅延時間が大きく、そ
の変化率も大きい。これは電源電圧■ｏｏ−■ｓｓや温
度によって素子のコンダクタンスが変化するためである
。
したがって、この性質を利用して前記制御電圧ＶＣによ
りＣＭＯＳインバータ２４の印加電圧を制御すれば遅延
時間を任意に制御することができる。ＣＭＯＳインバー
タ２４は１個あたり約３〜５μｓの遅延時間が得られ、
これを第５図に示すように多段にカスケード接続するこ
とによってより長い遅延時間を得ることができる。例え
ば、１００００段接続はすれば、３０〜５０μｓの遅延
時間を得ることができる。
りＣＭＯＳインバータ２４の印加電圧を制御すれば遅延
時間を任意に制御することができる。ＣＭＯＳインバー
タ２４は１個あたり約３〜５μｓの遅延時間が得られ、
これを第５図に示すように多段にカスケード接続するこ
とによってより長い遅延時間を得ることができる。例え
ば、１００００段接続はすれば、３０〜５０μｓの遅延
時間を得ることができる。
ＣＭＯＳインバータを用いた可変遅延回路２４の構成例
を第６図乃至第１２図に示す。
を第６図乃至第１２図に示す。
第６図の可変遅延回路２４は、ＣＭＯＳインバータ６０
の一方のＭＯＳ−ＦＥＴ５０と電源電圧ＶＤＤとの間に
印加電圧制御用ＭＯ３−ＦＥＴ６２を挿入したものであ
る。ＨＦアンプ２２からの信号は入力端子５４から入力
されて、遅延信号は出力端子５６から入力される。制御
電圧ＶＣは、制御入力端子Ｃ２から入力される。電源電
圧ｖ８８を基準として制御電圧Ｖｃが小さくなると、Ｃ
ＭＯＳインバータ６０の印加電圧が大きくなって遅延時
間は短くなり、電源電圧ＶＳ８を基準として制御電圧Ｖ
ｃが大きくなると、ＣＭＯＳインバータ６０の印加電圧
が小さくなって遅延時間は長くなる。
の一方のＭＯＳ−ＦＥＴ５０と電源電圧ＶＤＤとの間に
印加電圧制御用ＭＯ３−ＦＥＴ６２を挿入したものであ
る。ＨＦアンプ２２からの信号は入力端子５４から入力
されて、遅延信号は出力端子５６から入力される。制御
電圧ＶＣは、制御入力端子Ｃ２から入力される。電源電
圧ｖ８８を基準として制御電圧Ｖｃが小さくなると、Ｃ
ＭＯＳインバータ６０の印加電圧が大きくなって遅延時
間は短くなり、電源電圧ＶＳ８を基準として制御電圧Ｖ
ｃが大きくなると、ＣＭＯＳインバータ６０の印加電圧
が小さくなって遅延時間は長くなる。
第７図の可変遅延回路２４は、電圧制御系素子をＣＭＯ
Ｓインバータ６０の両側に設けたものである。すなわち
、ｎチャネルＭＯＳ−ＦＥＴ５０と電ｍ電圧■ＤＤの間
にｐチャネルＭＯ３〜ＦＥＴ６２を挿入するほか、ｎチ
ャネルＭＯＳ−ＦＥＴり２と電源電圧Ｖ８８の間にｎチ
ャネルＭＯＳ−ＦＥＴ６４を挿入している。この場合、
制御電圧はＭＣＩとＶｃ２の２梗類用いて、ｎチャネル
ＭＯＳ−’ＦＥＴどｐチＶネルＭＯ８−ＦＥＴ６２にそ
れぞれ入力する。これら制御電圧ＶｃｌとＶｃ２は対称
な電圧（Ｖ −ＶＣ２＝ＶＣ１−Ｖ８８＞ 、！：Ｌ
ｔ口り 与えられる。
Ｓインバータ６０の両側に設けたものである。すなわち
、ｎチャネルＭＯＳ−ＦＥＴ５０と電ｍ電圧■ＤＤの間
にｐチャネルＭＯ３〜ＦＥＴ６２を挿入するほか、ｎチ
ャネルＭＯＳ−ＦＥＴり２と電源電圧Ｖ８８の間にｎチ
ャネルＭＯＳ−ＦＥＴ６４を挿入している。この場合、
制御電圧はＭＣＩとＶｃ２の２梗類用いて、ｎチャネル
ＭＯＳ−’ＦＥＴどｐチＶネルＭＯ８−ＦＥＴ６２にそ
れぞれ入力する。これら制御電圧ＶｃｌとＶｃ２は対称
な電圧（Ｖ −ＶＣ２＝ＶＣ１−Ｖ８８＞ 、！：Ｌ
ｔ口り 与えられる。
第８図の可変遅延回路２４は、制御用ＭＯ８−ＦＥＴ６
２．６４をＣＭＯＳインバータ６０の内側に設けたもの
である。
２．６４をＣＭＯＳインバータ６０の内側に設けたもの
である。
第９図の可変遅延回路２４は、制御系統を２系統設りた
もので、第７図にお（」るＭＯＳ−ＦＥＴ６２．６４に
ＭＯＳ−ＦＥＴ６２’ 、６４’ をそれぞれ並列に接
続したものである。これは後述するように、水平同期信
号による粗ＩＩＩ ＩＩＩとカラーバースト信号による
密１ｔｉｌＪｉｌｌの二重の制御を行なう場合等に利用
される。
もので、第７図にお（」るＭＯＳ−ＦＥＴ６２．６４に
ＭＯＳ−ＦＥＴ６２’ 、６４’ をそれぞれ並列に接
続したものである。これは後述するように、水平同期信
号による粗ＩＩＩ ＩＩＩとカラーバースト信号による
密１ｔｉｌＪｉｌｌの二重の制御を行なう場合等に利用
される。
第１０図の可変遅延回路２４は、第９図における電圧制
御素子を直列に接続したものである。
御素子を直列に接続したものである。
第１１図の可変遅延回路・２４は、ＣＭＯＳインバータ
６０を構成するＭＯＳ−ＦＥＴ５０．５２の間に制御用
ＭＯ８−ＦＥＴ６４を挿入し、ＭＯＳ−ＦＥＴ５０と電
源■ＤＤの間に制御用ＭＯ８−ＦＥＴ６２を挿入したも
のである。
６０を構成するＭＯＳ−ＦＥＴ５０．５２の間に制御用
ＭＯ８−ＦＥＴ６４を挿入し、ＭＯＳ−ＦＥＴ５０と電
源■ＤＤの間に制御用ＭＯ８−ＦＥＴ６２を挿入したも
のである。
第１２図の可変遅延回路２４はＣＭＯＳインバータ６０
を複数段接続した場合のもので、制御用ＭＯ８−ＦＥＴ
６２．６４により各段共通に印加電圧を制御している。
を複数段接続した場合のもので、制御用ＭＯ８−ＦＥＴ
６２．６４により各段共通に印加電圧を制御している。
ここで、第１図の実施例の具体例を第１３図に示す。
第１３図において、符号７０は電源回路で、直流電圧を
レギュレーター７２で定電圧化し、電源電圧Ｖ、ｏ、Ｖ
３３（ｖ、＝ＯＶ）を出力する。
レギュレーター７２で定電圧化し、電源電圧Ｖ、ｏ、Ｖ
３３（ｖ、＝ＯＶ）を出力する。
符号７４は遅延時間安定化回路である。すなわち、ゲー
ト回路の遅延時間が、電ｍ電圧■。８、Ｖ８８や温度の
変動にかかわらず常に一定となるようにゲート回路の印
加電圧を制御するものである。
ト回路の遅延時間が、電ｍ電圧■。８、Ｖ８８や温度の
変動にかかわらず常に一定となるようにゲート回路の印
加電圧を制御するものである。
遅延時間安定化回路７４において、リング発振器７６は
インバータの遅延特性を利用したもので、奇数個のイン
バータ７８．８０．８２を縦列接続し、終段のインバー
タ８２の出力を初段のインバータ７８に帰還して構成さ
れる。各インバータ７８．８０．８２は、例えば前記第
７図のように構成される。リング発振器７６．８２の発
振周波数はそのオープンループの遅延時間で決まる。
インバータの遅延特性を利用したもので、奇数個のイン
バータ７８．８０．８２を縦列接続し、終段のインバー
タ８２の出力を初段のインバータ７８に帰還して構成さ
れる。各インバータ７８．８０．８２は、例えば前記第
７図のように構成される。リング発振器７６．８２の発
振周波数はそのオープンループの遅延時間で決まる。
リング発振器７６０発振出力は、印加型ｒｆ８４で波形
整形された後位相比較器８Ｇに入力される。
整形された後位相比較器８Ｇに入力される。
位相比較器８６は、この信号と、水晶発振器８８の出力
パルスを分周器９０で分周して縛られる基準周波数信号
とを周波数おにび位相比較し、その差に応じたパルス幅
の信号を出力する。位相比較器８６の出力パルスはロー
パスフィルタ９２で平滑される。
パルスを分周器９０で分周して縛られる基準周波数信号
とを周波数おにび位相比較し、その差に応じたパルス幅
の信号を出力する。位相比較器８６の出力パルスはロー
パスフィルタ９２で平滑される。
制御電圧発生回路９４では、ローパスフィルタ９２の出
力に基づき制御電圧Ｖｃ１、ＶＳ２を発生させる。この
制ｒｎ電圧ＶＣ１、ＶＣ２が前記リング発振器７６を構
成するインバータ７８，８０．’８２の制御入力端子Ｃ
１、Ｃ２に入力され、その印加電圧を制御する。インバ
ータ７８．８０，８２の遅延特性は印加電圧により変化
するので、以上のループによって負帰還となるように構
成してやれば、いわゆるＰＬＬとなるので、リング発振
器７６からは極めて安定した発振周波数（分周器９０か
らの基準周波数の精度）が得られる。つまり、電源電圧
ｖＤＤ、ＶＳ２や温度の変動にかかわらず、各インバー
タ７８．８０．８２は一定の遅延時間に制御される。し
たがつ′で、第１３図の回路全体を１つのＩＣ基板上に
作成し、その中の各インバータに電源電圧ＶＤＤ、ｖ８
Ｓと制御型ａｖｃｉ、Ｖ Ｃ２ヲ共通に加えれば、各イ
ンバータの遅延時間はすべて電源電圧Ｖ。ｏ−Ｖｓｓや
濃度の変動の影響のない安定したものとなる。
力に基づき制御電圧Ｖｃ１、ＶＳ２を発生させる。この
制ｒｎ電圧ＶＣ１、ＶＣ２が前記リング発振器７６を構
成するインバータ７８，８０．’８２の制御入力端子Ｃ
１、Ｃ２に入力され、その印加電圧を制御する。インバ
ータ７８．８０，８２の遅延特性は印加電圧により変化
するので、以上のループによって負帰還となるように構
成してやれば、いわゆるＰＬＬとなるので、リング発振
器７６からは極めて安定した発振周波数（分周器９０か
らの基準周波数の精度）が得られる。つまり、電源電圧
ｖＤＤ、ＶＳ２や温度の変動にかかわらず、各インバー
タ７８．８０．８２は一定の遅延時間に制御される。し
たがつ′で、第１３図の回路全体を１つのＩＣ基板上に
作成し、その中の各インバータに電源電圧ＶＤＤ、ｖ８
Ｓと制御型ａｖｃｉ、Ｖ Ｃ２ヲ共通に加えれば、各イ
ンバータの遅延時間はすべて電源電圧Ｖ。ｏ−Ｖｓｓや
濃度の変動の影響のない安定したものとなる。
可変遅延回路２４″は、複数段のインバータ２４−１乃
至２４−ｎを縦列接続しで構成している。
至２４−ｎを縦列接続しで構成している。
ここでは、バッファアンプ４６から出力されるジッタ信
号（、交流信号）をコンデンサＣＩＯ，Ｃ１２を介して
制御電圧Ｖｃｌ、ＶＳ２に加算して各インバータ２４−
１乃至２４−ｎに加えて遅延時間を可変制御している。
号（、交流信号）をコンデンサＣＩＯ，Ｃ１２を介して
制御電圧Ｖｃｌ、ＶＳ２に加算して各インバータ２４−
１乃至２４−ｎに加えて遅延時間を可変制御している。
ＦＭ検波回路３４は、インバータ３４−１乃至３４−４
を縦列接続し、バンドパスフィルタ２８の出力を初段の
インバータ３４−１から入力し、終段のインバータ３４
−４の出力とバンドパスフィルタ２８からの出力をその
まま排他的オア回路１００に入力して構成される。各イ
ンバータ３４乃至３４−４は、ｖＤＯ” ＳＳを電源と
して端子Ｃ１、Ｃ２に入力される制御電圧Ｖｃｌ、ＶＳ
２により印加電圧が制御され、電源電圧ｖＤＤ、■８８
や温度の変動にかかわらず、一定の遅延時間に制御され
る。
を縦列接続し、バンドパスフィルタ２８の出力を初段の
インバータ３４−１から入力し、終段のインバータ３４
−４の出力とバンドパスフィルタ２８からの出力をその
まま排他的オア回路１００に入力して構成される。各イ
ンバータ３４乃至３４−４は、ｖＤＯ” ＳＳを電源と
して端子Ｃ１、Ｃ２に入力される制御電圧Ｖｃｌ、ＶＳ
２により印加電圧が制御され、電源電圧ｖＤＤ、■８８
や温度の変動にかかわらず、一定の遅延時間に制御され
る。
〔実施例２〕
この発明の他の実施例を第１４図に示す。これは、更に
Ｎ度の良い同期をかけるために、コンポジット信号に含
まれるカラーバースト信号で二重に時間軸制御をかける
ようにしたものである。第１図と共通する部分には同一
の符号を用いる。
Ｎ度の良い同期をかけるために、コンポジット信号に含
まれるカラーバースト信号で二重に時間軸制御をかける
ようにしたものである。第１図と共通する部分には同一
の符号を用いる。
第１４図において、第１可変遅延回路２４は第１図の可
変遅延回路２４そのものＣ１水平同期信号と分周器１０
３からの基準周波数信号を位相比較器４２で比較し、ロ
ーパスフィルタ４４で平滑した制御電圧Ｖｃがバッファ
アンプ４６を介して加えられる。
変遅延回路２４そのものＣ１水平同期信号と分周器１０
３からの基準周波数信号を位相比較器４２で比較し、ロ
ーパスフィルタ４４で平滑した制御電圧Ｖｃがバッファ
アンプ４６を介して加えられる。
パーストゲート１０２では、水平同期信号を用いて再生
信号中からカラーバースト信号（３，５８ＭＨｚ）を抽
出する。カラーバースト信号は第１５図に示づ゛ように
水平同期信号のバンクポーチに挿入されている。位相比
較器１０４では、抽出されたカラーバースト信号と分局
器１０１からの基準周波数信号とを位相比較し、ローパ
スフィルタ１０６で平滑して、その電圧ＶＣ′を制御電
圧としてバッファアンプ１０８を介して第２可変遅延回
路１１０に加える。
信号中からカラーバースト信号（３，５８ＭＨｚ）を抽
出する。カラーバースト信号は第１５図に示づ゛ように
水平同期信号のバンクポーチに挿入されている。位相比
較器１０４では、抽出されたカラーバースト信号と分局
器１０１からの基準周波数信号とを位相比較し、ローパ
スフィルタ１０６で平滑して、その電圧ＶＣ′を制御電
圧としてバッファアンプ１０８を介して第２可変遅延回
路１１０に加える。
以上のようにして、第１可変遅延回路２４と第２可変遅
延回路１１０により、二重に時間軸制御がかけられて精
度のよい同期がかけられる。゛なお、第２可変遅延回路
１１０は、第１４図中点線１１０′で示す位置に設ける
ようにしてもよい。この場合は点４１１１１で示すよう
に、第２可変遅延回路１１０′の出力を水平同期信号分
離回路４０およびパーストゲート１０２に加える。
延回路１１０により、二重に時間軸制御がかけられて精
度のよい同期がかけられる。゛なお、第２可変遅延回路
１１０は、第１４図中点線１１０′で示す位置に設ける
ようにしてもよい。この場合は点４１１１１で示すよう
に、第２可変遅延回路１１０′の出力を水平同期信号分
離回路４０およびパーストゲート１０２に加える。
また、可変遅延回路を２つ設ける代わりに、第１６図に
示すように制御電圧ＶＣとＶｃ’を加算Ｂ１１２で加算
して、その加算値ＶＣ十ＶＣ’により１つの可変遅延回
路２４を制御するようにしてもよい。
示すように制御電圧ＶＣとＶｃ’を加算Ｂ１１２で加算
して、その加算値ＶＣ十ＶＣ’により１つの可変遅延回
路２４を制御するようにしてもよい。
あるいは、可変遅延回路２４自体を前記第９図または第
１０図のように２系統の制御系統を持つように構成し、
各制御系統にＩＩＪｌｌｌＮ圧ＶＣ（Ｖｃｌ、Ｖｃ２＞
、Ｖｃ’ （Ｖｃ１’ 。
１０図のように２系統の制御系統を持つように構成し、
各制御系統にＩＩＪｌｌｌＮ圧ＶＣ（Ｖｃｌ、Ｖｃ２＞
、Ｖｃ’ （Ｖｃ１’ 。
ＶＣ２’ ）を加えるようにしてもよい。
以上説明したように、この発明によれば、記録媒体から
の再生信号を遅延時間が可変の遅延回路に入力し、この
遅延回路の遅延時間を前記再生信号の時間軸情報で可変
制御することにより、ジッタを吸収するようにしたので
、従来のように機械的な制御が不要になり、高速かつ高
精度の制御が可能となる。また、゛再生ヘッド内にタン
ジエンシャル制御のための複雑な機構も不要になり、再
生ヘッドの１ｌＩ４１を簡略化することができる。
の再生信号を遅延時間が可変の遅延回路に入力し、この
遅延回路の遅延時間を前記再生信号の時間軸情報で可変
制御することにより、ジッタを吸収するようにしたので
、従来のように機械的な制御が不要になり、高速かつ高
精度の制御が可能となる。また、゛再生ヘッド内にタン
ジエンシャル制御のための複雑な機構も不要になり、再
生ヘッドの１ｌＩ４１を簡略化することができる。
第１図は、この発明の一実施例を示すブロック図である
。 第２図は、従来のジッタ吸収回路を示すブロック図であ
る。 第３図は、ＣＭＯＳインバータを示す回路図である。 Ｍ４図は、Ｍ３図のＣＭＯＳインバータにおｔプる電源
電圧対遅延時間特性を示す特性図である。 第５図は、第３図のＣＭＯＳインバータを多段接続した
回路図である。 第６図乃至第１２図は、第１図の可変遅延回路２４の構
成例を示す回路図である。 第１３図は、第１図のｉ路の具体例を示す回路図である
。 第１４図は、この発明の他の実施例を示す回路図である
。 第１５図は、水平同期信号とカラーバースト信号を示す
波形図である。 第１６図は、水平同期信号とカラーバースト信号で二重
に時間軸制御をする場合の他の構成例を示す回路図であ
る。 １０・・・再生ヘッド、１１・・・ディスク、２４゜１
１０・・・可変遅延回路。
。 第２図は、従来のジッタ吸収回路を示すブロック図であ
る。 第３図は、ＣＭＯＳインバータを示す回路図である。 Ｍ４図は、Ｍ３図のＣＭＯＳインバータにおｔプる電源
電圧対遅延時間特性を示す特性図である。 第５図は、第３図のＣＭＯＳインバータを多段接続した
回路図である。 第６図乃至第１２図は、第１図の可変遅延回路２４の構
成例を示す回路図である。 第１３図は、第１図のｉ路の具体例を示す回路図である
。 第１４図は、この発明の他の実施例を示す回路図である
。 第１５図は、水平同期信号とカラーバースト信号を示す
波形図である。 第１６図は、水平同期信号とカラーバースト信号で二重
に時間軸制御をする場合の他の構成例を示す回路図であ
る。 １０・・・再生ヘッド、１１・・・ディスク、２４゜１
１０・・・可変遅延回路。
Claims (1)
- 記録媒体からの再生信号を遅延時間が可変の遅延回路に
入力し、この遅延回路の遅延時間を前記再生信号の時間
軸情報で可変制御することにより、ジッタを吸収するよ
うにしたことを特徴とする記録信号の再生装置における
ジッタ吸収回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16078684A JPS6139976A (ja) | 1984-07-31 | 1984-07-31 | 記録信号の再生装置におけるジツタ吸収回路 |
| EP90108905A EP0395118A1 (en) | 1984-07-31 | 1985-07-30 | Analog signal delay circuit |
| EP85109546A EP0171022A3 (en) | 1984-07-31 | 1985-07-30 | Signal delay device |
| EP90108904A EP0390226A1 (en) | 1984-07-31 | 1985-07-30 | Jitter absorption circuit |
| US07/289,479 US5012141A (en) | 1984-07-31 | 1988-12-21 | Signal delay device using CMOS supply voltage control |
| US07/448,160 US4956720A (en) | 1984-07-31 | 1989-12-08 | Jitter control circuit having signal delay device using CMOS supply voltage control |
| US07/448,056 US5039893A (en) | 1984-07-31 | 1989-12-08 | Signal delay device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16078684A JPS6139976A (ja) | 1984-07-31 | 1984-07-31 | 記録信号の再生装置におけるジツタ吸収回路 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61189184A Division JP2679032B2 (ja) | 1986-08-12 | 1986-08-12 | ビデオデイスク再生装置 |
| JP61189185A Division JPS6297421A (ja) | 1986-08-12 | 1986-08-12 | パルスｆｍ検波回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6139976A true JPS6139976A (ja) | 1986-02-26 |
| JPH0451909B2 JPH0451909B2 (ja) | 1992-08-20 |
Family
ID=15722416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16078684A Granted JPS6139976A (ja) | 1984-07-31 | 1984-07-31 | 記録信号の再生装置におけるジツタ吸収回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6139976A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63146613A (ja) * | 1986-10-07 | 1988-06-18 | ウエスタン、デジタル、コ−ポレ−ション | 遅延回路 |
| US6404115B1 (en) | 1997-09-24 | 2002-06-11 | The Welding Institute | Particle beam emitting assembly |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58134595A (ja) * | 1982-02-04 | 1983-08-10 | Pioneer Video Corp | 再生信号の時間軸エラ−信号発生装置 |
-
1984
- 1984-07-31 JP JP16078684A patent/JPS6139976A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58134595A (ja) * | 1982-02-04 | 1983-08-10 | Pioneer Video Corp | 再生信号の時間軸エラ−信号発生装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63146613A (ja) * | 1986-10-07 | 1988-06-18 | ウエスタン、デジタル、コ−ポレ−ション | 遅延回路 |
| US6404115B1 (en) | 1997-09-24 | 2002-06-11 | The Welding Institute | Particle beam emitting assembly |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0451909B2 (ja) | 1992-08-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |