JPS6297421A - パルスｆｍ検波回路 - Google Patents
パルスｆｍ検波回路Info
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- JPS6297421A JPS6297421A JP61189185A JP18918586A JPS6297421A JP S6297421 A JPS6297421 A JP S6297421A JP 61189185 A JP61189185 A JP 61189185A JP 18918586 A JP18918586 A JP 18918586A JP S6297421 A JPS6297421 A JP S6297421A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、パルスＦＭ変調された２値化信号を検波す
るためのパルスＦＭ検波回路に関し、簡単な構成で特性
の優れたパルスＦＭ検波を実現したものである。
るためのパルスＦＭ検波回路に関し、簡単な構成で特性
の優れたパルスＦＭ検波を実現したものである。
パルスＦＭ検波回路は、例えばビデオディスク再生装置
において、ディスクから検出されたパル −スＦＭ変
調信号をパルスＦＭ検波して、映像信号と音声信号の合
成信号を再生するのに用いられる。
において、ディスクから検出されたパル −スＦＭ変
調信号をパルスＦＭ検波して、映像信号と音声信号の合
成信号を再生するのに用いられる。
従来におけるパルスＦＭ検波回路の一例を第１４図に示
す。また、その動作を第１５図に示す。
す。また、その動作を第１５図に示す。
パルスＦＭ変調信号は、トリガ回路１０で立上りエツジ
が検出され、その検出出力が単安定マルチバイブレータ
１２でパルス幅一定化にされ、さらにその出力がローパ
スフィルタ１４で平滑されて、パルスＦＭ変調信号が得
られる。
が検出され、その検出出力が単安定マルチバイブレータ
１２でパルス幅一定化にされ、さらにその出力がローパ
スフィルタ１４で平滑されて、パルスＦＭ変調信号が得
られる。
前記従来のパルスＦＭ検波回路においては、トリガ回路
１０あるいは単安定マルチバイブレータ１２に外付けの
コンデンサや抵抗等の部品が必要となり、構成が複雑に
なる欠点がった。また、コンデンサや抵抗にばらつき等
が存在するため調整−つ − が必要となり、湿度変動の影響もあった。
１０あるいは単安定マルチバイブレータ１２に外付けの
コンデンサや抵抗等の部品が必要となり、構成が複雑に
なる欠点がった。また、コンデンサや抵抗にばらつき等
が存在するため調整−つ − が必要となり、湿度変動の影響もあった。
また、トリガ回路１０では、入力パルスの一方のエツジ
しかトリガしないので、入力キャリア成分がそのまま残
るとともに、検波効率が悪り、後段に単安定マルチバイ
ブレータ１２に」：るパルス幅一定化回路が必要となっ
ていた。
しかトリガしないので、入力キャリア成分がそのまま残
るとともに、検波効率が悪り、後段に単安定マルチバイ
ブレータ１２に」：るパルス幅一定化回路が必要となっ
ていた。
この発明は、前記従来の技術における問題点を解決して
、構成が簡単で、キトリア抑圧効果や検波効率が優れ、
無調整でバラつきの少ない広帯域直線検波を実現するこ
とができるパルスＦＭ変調回路を提供しようとするもの
である。
、構成が簡単で、キトリア抑圧効果や検波効率が優れ、
無調整でバラつきの少ない広帯域直線検波を実現するこ
とができるパルスＦＭ変調回路を提供しようとするもの
である。
この発明のパルスＦＭ変調回路は、パルスＦＭ変調され
た２値化信号が入力されるＣＭＯＳゲートの縦続接続回
路からなる遅延回路と、この遅延回路の出力信号および
前記入力信号を入力とし、これらの排他的論理和を出力
する回路とを有するものである。
た２値化信号が入力されるＣＭＯＳゲートの縦続接続回
路からなる遅延回路と、この遅延回路の出力信号および
前記入力信号を入力とし、これらの排他的論理和を出力
する回路とを有するものである。
この発明の前記解決手段にＪ：れば、ＣＭＯＳゲートの
遅延特性を利用した遅延回路にパルスＦＭ変調信号を直
接入力して一定時間遅延し、このＲ延性の信号と遅延後
の信号の排他的論理和をとることにより、人力パルスの
立上り、立下り両エツジで一定幅のパルスが得られる。
遅延特性を利用した遅延回路にパルスＦＭ変調信号を直
接入力して一定時間遅延し、このＲ延性の信号と遅延後
の信号の排他的論理和をとることにより、人力パルスの
立上り、立下り両エツジで一定幅のパルスが得られる。
したがって、休刊けの］ンデンリ−や抵抗およびトリガ
回路やパルス幅一定化のための単安定マルチバイブレー
ク雪が不要で、基本的ディジタル素子のみで構成するこ
とができるため、構成が簡略化し、高速応答が可能どな
る。すなわら、広帯域直線検波が実現される。
回路やパルス幅一定化のための単安定マルチバイブレー
ク雪が不要で、基本的ディジタル素子のみで構成するこ
とができるため、構成が簡略化し、高速応答が可能どな
る。すなわら、広帯域直線検波が実現される。
にた、入ノフパルスの立上り、立下り両エツジでパルス
が得られるので、出力キャリア成分はキャリア成分の２
倍の周波数どなり、高域側へ移行するので、キャリア除
去が容易どなり、検波出力抽出が容易になる。また、立
上り、立下り両エツジでパルスが得られるので、従来の
片方のエツジでトリがするものに比べて２倍の検波効率
が得られる。
が得られるので、出力キャリア成分はキャリア成分の２
倍の周波数どなり、高域側へ移行するので、キャリア除
去が容易どなり、検波出力抽出が容易になる。また、立
上り、立下り両エツジでパルスが得られるので、従来の
片方のエツジでトリがするものに比べて２倍の検波効率
が得られる。
なお、ＣＭＯＳゲートの電源電圧を制御して、遅延時間
を安定化させることにより、より正確なパルスＦＭ変調
を実現づ−ることができる。
を安定化させることにより、より正確なパルスＦＭ変調
を実現づ−ることができる。
以下、この発明の詳細な説明する。この実施例では、ビ
デオディスクの再生装置にお【ノるＦＭ検波にこの発明
を適用した場合について示す。
デオディスクの再生装置にお【ノるＦＭ検波にこの発明
を適用した場合について示す。
第２図は、ビデオディスク再生装置の全体構成を示した
ものである。
ものである。
第２図において、ディスク１１には時間軸について連続
値をとりうる（可なわちアナログ的に変化する）パルス
幅変調された映像＋音声十同期信号が記録されている。
値をとりうる（可なわちアナログ的に変化する）パルス
幅変調された映像＋音声十同期信号が記録されている。
再生ヘッド１０で再生されたディスク１１の再生信号は
、ディスク回転サーボでは補償しきれない変化の速い情
報トラック方向のゆらぎすなわちジッタを含んでいる。
、ディスク回転サーボでは補償しきれない変化の速い情
報トラック方向のゆらぎすなわちジッタを含んでいる。
この再生信号はｌ−１Ｆアンプ２２を介して可変遅延回
路２４に入力され、制御電圧Ｖｃに応じて連続的に変化
する遅延時間をもって出力される。
路２４に入力され、制御電圧Ｖｃに応じて連続的に変化
する遅延時間をもって出力される。
可変遅延回路２４の出力信号は、バッフ７アンプ２６を
介してバンドパスフィルタ２８，３０゜−へ − 一 ４ − ３２およびＦＭ検波回路３４．３６．３８に通され、左
右チャンネルの音声信号と映像信号が出力される。
介してバンドパスフィルタ２８，３０゜−へ − 一 ４ − ３２およびＦＭ検波回路３４．３６．３８に通され、左
右チャンネルの音声信号と映像信号が出力される。
また、ディスク１１の再生信号は同期信号を含んでいる
ので、水平同期信号分鱈１回路４０において水平同期信
号を分離する。分離された水平同期信号はディスクサー
ボ回路１６を介してモータ１８を制御し、ディスク１１
の回転を一定化する。
ので、水平同期信号分鱈１回路４０において水平同期信
号を分離する。分離された水平同期信号はディスクサー
ボ回路１６を介してモータ１８を制御し、ディスク１１
の回転を一定化する。
また、水平同期信号は、位相比較器４２において、水晶
発振器４４の発振信号を分周器で分周して作成した基準
周波数信号と位相比較される。位相比較器４２の出力信
号はローパスフィルタ４４で平滑され、こうして得られ
た制御電圧ＶＣはバッファアンプ４６を介して可変遅延
回路２４の制御入力に加わる。この一連のループはＰ［
［（フェーズ・ロックド・ループ）を構成し、水平同期
信号が基準周波数信号に同期するように可変遅延回路２
４の遅延時間が制御される。すなわち、再生信号が基準
周波数信号より時間軸方向に進んだ場合には、制御電圧
ＶＣにより可変遅延回路２４の遅延時間が長くなり、再
生信号を時間軸方向に遅らせるように動作する。また、
再生信号が基準周波数信号より時間軸方向に遅れた場合
には、制御電圧Ｖｃにより可変遅延回路２４の遅延時間
が短くなり、再生信号を時間軸方向に進ませるｊ：うに
動作覆る。このようにしてジッタが吸収される。
発振器４４の発振信号を分周器で分周して作成した基準
周波数信号と位相比較される。位相比較器４２の出力信
号はローパスフィルタ４４で平滑され、こうして得られ
た制御電圧ＶＣはバッファアンプ４６を介して可変遅延
回路２４の制御入力に加わる。この一連のループはＰ［
［（フェーズ・ロックド・ループ）を構成し、水平同期
信号が基準周波数信号に同期するように可変遅延回路２
４の遅延時間が制御される。すなわち、再生信号が基準
周波数信号より時間軸方向に進んだ場合には、制御電圧
ＶＣにより可変遅延回路２４の遅延時間が長くなり、再
生信号を時間軸方向に遅らせるように動作する。また、
再生信号が基準周波数信号より時間軸方向に遅れた場合
には、制御電圧Ｖｃにより可変遅延回路２４の遅延時間
が短くなり、再生信号を時間軸方向に進ませるｊ：うに
動作覆る。このようにしてジッタが吸収される。
第２図において、ＦＭ検波回路３４．３６゜３８は、こ
の発明を適用してＣＭＯＳゲート回路を利用して構成さ
れる。また、可変遅延回路２４もＣＭＯＳグー１〜回路
を利用して構成することができる。
の発明を適用してＣＭＯＳゲート回路を利用して構成さ
れる。また、可変遅延回路２４もＣＭＯＳグー１〜回路
を利用して構成することができる。
ＣＭＯＳゲート回路は、第３図に示すＪ：うに、ｐチャ
ネルＭ ＯＳ −Ｆ Ｅ ’Ｔ−５０とｎ″ｆ１７ｆ１
７ネルＭＯ８Ｔ５２をゲートどうし、ドレインどうし互
いにそれぞれ接続し、ソースに電源電圧Ｖ。ＤｌＶＳＳ
をそれぞれ印加し、入力端子５４を介してゲートに信号
を入力し、ドレインから出力端子５６に入力信号の反転
信号を出力１Ｊるようにしたものである。
ネルＭ ＯＳ −Ｆ Ｅ ’Ｔ−５０とｎ″ｆ１７ｆ１
７ネルＭＯ８Ｔ５２をゲートどうし、ドレインどうし互
いにそれぞれ接続し、ソースに電源電圧Ｖ。ＤｌＶＳＳ
をそれぞれ印加し、入力端子５４を介してゲートに信号
を入力し、ドレインから出力端子５６に入力信号の反転
信号を出力１Ｊるようにしたものである。
このＣＭＯＳゲート回路６０においては入力と第４図に
示すように、電源電圧■ＤＤ””３８に依存し、電源電
圧ＶＤＤ−ｖ８Ｓが小さいほど遅延時間が大きく、その
変化率も大きい。これは電源電圧■ｏｏ−■ｓ８や温麿
によって素子のコンダクタンスが変化するためである。
示すように、電源電圧■ＤＤ””３８に依存し、電源電
圧ＶＤＤ−ｖ８Ｓが小さいほど遅延時間が大きく、その
変化率も大きい。これは電源電圧■ｏｏ−■ｓ８や温麿
によって素子のコンダクタンスが変化するためである。
したがって、この性質を利用して前記制御電圧ＶＣによ
りＣＭＯＳゲート回路６０の印加電圧を制御すれば遅延
時間を任意に制御することができる。ＣＭＯＳゲート回
路６０は１個あたり約３〜５ｎｓの遅延時間が得られ、
これを第５図に示すにうに多段にカスケード接続するこ
とによってＪ：り長い遅延時間を得ることができる。例
えば、１００００段接続づ−れば、３０〜５０μｓの遅
延時間を得ることができる。
りＣＭＯＳゲート回路６０の印加電圧を制御すれば遅延
時間を任意に制御することができる。ＣＭＯＳゲート回
路６０は１個あたり約３〜５ｎｓの遅延時間が得られ、
これを第５図に示すにうに多段にカスケード接続するこ
とによってＪ：り長い遅延時間を得ることができる。例
えば、１００００段接続づ−れば、３０〜５０μｓの遅
延時間を得ることができる。
ＣＭＯＳゲート回路を用いた可変ガ延回路２４の描成例
を第６図乃至第１２図に示す。なお、ＦＭ検波回路３／
１．３６．３８中の遅延回路（第１図参照）も例えばこ
れらの中から選択して用いることができる。
を第６図乃至第１２図に示す。なお、ＦＭ検波回路３／
１．３６．３８中の遅延回路（第１図参照）も例えばこ
れらの中から選択して用いることができる。
第６図の可変遅延回路２４Ｇよ、ＣＭＯＳゲート回路６
０の一方のＭＯＳ −ＦＥＴ５０と電ｍ電圧ＶＤＤとの
間に印加電圧制御用ＭＯ８−ＦＥＴ６２を挿入したもの
である。第２図のＨＦアンプ２２からの信号は入力端子
５４から入力されて、遅延信号は出力端子５６から出力
される。制ｍｓ圧ＶＣは、制御入力端子Ｃ２から入力さ
れるａ電源電圧ＶＳＳを基準として制御ＩＩｉ圧ＶＣが
小さくなると、ＣＭＯＳゲート回路６０の印加電圧が大
きくなって遅延時間は短くなり、電源電圧Ｖ８８を基準
として制ｍｉ圧Ｖｃが大きくなると、ＣＭＯＳゲート回
路６０の印加電圧が小さくなって遅延時間は長くなる。
０の一方のＭＯＳ −ＦＥＴ５０と電ｍ電圧ＶＤＤとの
間に印加電圧制御用ＭＯ８−ＦＥＴ６２を挿入したもの
である。第２図のＨＦアンプ２２からの信号は入力端子
５４から入力されて、遅延信号は出力端子５６から出力
される。制ｍｓ圧ＶＣは、制御入力端子Ｃ２から入力さ
れるａ電源電圧ＶＳＳを基準として制御ＩＩｉ圧ＶＣが
小さくなると、ＣＭＯＳゲート回路６０の印加電圧が大
きくなって遅延時間は短くなり、電源電圧Ｖ８８を基準
として制ｍｉ圧Ｖｃが大きくなると、ＣＭＯＳゲート回
路６０の印加電圧が小さくなって遅延時間は長くなる。
第７図の可変遅延回路２４は、電圧制御系素子をＣＭＯ
Ｓゲート回路６００両側に設けたものである。すなわち
、ｎチャネルＭＯＳ−ＦＥＴ５０と電源電圧■。、の間
にｎチャネルＭＯＳ−ＦＥＴ６２を挿入するほか、ｎチ
ャネルＭＯＳ−ＦＥＴ５２と電源電圧■８８の間にｎチ
ャネルＭＯＳ−ＦＥＴ６４を挿入している。この場合、
制御電圧−δ − ハｖＣ１トｖＣ２ノ２種類用イテ、ｎチ１７ネルＭＯ８
−ＦＥＴとｐブ−サネ１１ＭＯ３−ＦＦ丁６２にそれぞ
れ入力する。これら制ｍ雷圧ＶＣ１とＶｃ２は対称な電
圧（Ｖ ｇｇ Ｖ Ｃ２＝ Ｖ ｃｌ−Ｖ ３５）と
して与えられる。
Ｓゲート回路６００両側に設けたものである。すなわち
、ｎチャネルＭＯＳ−ＦＥＴ５０と電源電圧■。、の間
にｎチャネルＭＯＳ−ＦＥＴ６２を挿入するほか、ｎチ
ャネルＭＯＳ−ＦＥＴ５２と電源電圧■８８の間にｎチ
ャネルＭＯＳ−ＦＥＴ６４を挿入している。この場合、
制御電圧−δ − ハｖＣ１トｖＣ２ノ２種類用イテ、ｎチ１７ネルＭＯ８
−ＦＥＴとｐブ−サネ１１ＭＯ３−ＦＦ丁６２にそれぞ
れ入力する。これら制ｍ雷圧ＶＣ１とＶｃ２は対称な電
圧（Ｖ ｇｇ Ｖ Ｃ２＝ Ｖ ｃｌ−Ｖ ３５）と
して与えられる。
第８図の可変遅延回路２４は、制御用ＭＯ８−ＦＥＴ６
２．６４をＣＭＯＳゲート回路６０の内側に設けたもの
である。
２．６４をＣＭＯＳゲート回路６０の内側に設けたもの
である。
第９図の可変遅延回路２４は、制御系統を２系統設けた
もので、第７図におけるＭＯＳ −ＦＥＴ６２．６１に
ＭＯＳ−ＦＥＴ６２’ 、６４’ をそれぞれ並列に接
続したものである。これは例えば、水平同期信号による
粗制御とカラーバースト信号による密制御の二重の制御
を行なう場合等に利用される。
もので、第７図におけるＭＯＳ −ＦＥＴ６２．６１に
ＭＯＳ−ＦＥＴ６２’ 、６４’ をそれぞれ並列に接
続したものである。これは例えば、水平同期信号による
粗制御とカラーバースト信号による密制御の二重の制御
を行なう場合等に利用される。
第１０図の可変遅延回路２４は、第９図における電圧制
御素子を直列に接続したものである。
御素子を直列に接続したものである。
第１１図の可変遅延回路２４は、ＣＭＯＳゲート回路６
０を構成するＭＯＳ−ＦＥＴ５０．５２の間に制御用Ｍ
Ｏ８−ＦＥＴ６４を挿入し、ＭＯＳ−ＦＥＴ５０と電源
■。、の間に制御用ＭＯ３−ＦＥＴ６２を挿入したしの
である。
０を構成するＭＯＳ−ＦＥＴ５０．５２の間に制御用Ｍ
Ｏ８−ＦＥＴ６４を挿入し、ＭＯＳ−ＦＥＴ５０と電源
■。、の間に制御用ＭＯ３−ＦＥＴ６２を挿入したしの
である。
第１２図の可変遅延回路２４はＣＭＯＳグー１〜回路６
０を複数段接続した場合のもので、制御用ＭＯ８−ＦＦ
Ｔ６２，６４により各段共通に印加電圧を制御している
。
０を複数段接続した場合のもので、制御用ＭＯ８−ＦＦ
Ｔ６２，６４により各段共通に印加電圧を制御している
。
ここで、第２図のＦＭ検波回路３４．３６゜３８にこの
発明を適用した実施例を第１図に示す。
発明を適用した実施例を第１図に示す。
第１図において、符号７０は電源回路で、直流電圧をレ
ギュレータ７２で定電圧化し、電源電圧ＶＤＤ、Ｖ８８
（Ｖ８８＝ ＯＶ ）を出力する。
ギュレータ７２で定電圧化し、電源電圧ＶＤＤ、Ｖ８８
（Ｖ８８＝ ＯＶ ）を出力する。
符号７４は遅延時間安定化回路である。すなわち、ゲー
ト回路の遅延時間が、電源電圧ＶＤＤ’Ｖ８８や温度の
変動にかかわらず常に一定となるようにゲート回路の印
加電圧を制御するものである。
ト回路の遅延時間が、電源電圧ＶＤＤ’Ｖ８８や温度の
変動にかかわらず常に一定となるようにゲート回路の印
加電圧を制御するものである。
遅延時間安定化回路７４において、リング発振器７６は
ＣＭＯＳゲート回路の遅延特性を利用したもので、奇数
個のＣＭＯＳゲート回路７８．８０゜８２を縦列接続し
、終段のＣＭＯＳゲート回路８２の出力を初段のＣＭＯ
Ｓゲート回路７８に帰還して構成される。各ＣＭＯＳゲ
ート回路７８゜８０．８２は、例えば前記第７図のよう
に構成される。リング発振器７６の発振周波数はそのオ
ープンループの遅延時間で決まる。
ＣＭＯＳゲート回路の遅延特性を利用したもので、奇数
個のＣＭＯＳゲート回路７８．８０゜８２を縦列接続し
、終段のＣＭＯＳゲート回路８２の出力を初段のＣＭＯ
Ｓゲート回路７８に帰還して構成される。各ＣＭＯＳゲ
ート回路７８゜８０．８２は、例えば前記第７図のよう
に構成される。リング発振器７６の発振周波数はそのオ
ープンループの遅延時間で決まる。
リング発振器７６の発振出力は、印加電圧８４で波形整
形された後位相比較器８６に入力される。
形された後位相比較器８６に入力される。
位相比較器８６は、この信号と、水晶発振器８８の出力
パルスを分周器９０で分周して得られる基準周波数信号
とを周波数および位相比較し、その差に応じたパルス幅
の信号を出力する。位相比較器８６の出力パルスはロー
パスフィルタ９２で平滑される。
パルスを分周器９０で分周して得られる基準周波数信号
とを周波数および位相比較し、その差に応じたパルス幅
の信号を出力する。位相比較器８６の出力パルスはロー
パスフィルタ９２で平滑される。
制御電圧発生回路９４では、ローパスフィルタ９２の出
力に基づき制御電圧ＶＣＩ、ＶＣ２を発生させる。この
制御電圧Ｖｃ１、Ｖｃ２が前記リング発振器７６を構成
−１るＣＭＯＳゲート回路７８．８０゜８２の制御入力
端子Ｃ１、Ｃ２に入力され、その印加電圧を制御する。
力に基づき制御電圧ＶＣＩ、ＶＣ２を発生させる。この
制御電圧Ｖｃ１、Ｖｃ２が前記リング発振器７６を構成
−１るＣＭＯＳゲート回路７８．８０゜８２の制御入力
端子Ｃ１、Ｃ２に入力され、その印加電圧を制御する。
ＣＭＯＳゲート回路７８．８０１８２の遅延特性は印加
電圧により変化するので、以上のループによって負帰還
となるように構成してやれば、いわゆるＰＬＬとなり、
リング発振器７６からは極めて安定した発振周波数（分
周器９０からの基準周波数の精度）が得られる。
電圧により変化するので、以上のループによって負帰還
となるように構成してやれば、いわゆるＰＬＬとなり、
リング発振器７６からは極めて安定した発振周波数（分
周器９０からの基準周波数の精度）が得られる。
つまり、ＮＷＡ電圧ＶＤＤ−ｖｓｓや温度の変動にかか
ワラス、各ＣＭＯ８’７’−ト回路７８．８０．８２は
一定の遅延時間に制御される。したがって、第１３図の
回路全体を１つのＩＣ基板−トに作成し、その中の各Ｃ
ＭＯＳゲート回路に電源電圧Ｖ ＤＤ１ｖ８．と制御電
圧ＶＣ１、Ｖｃ２を共通に加えれば、各ＣＭＯＳゲート
回路の遅延時間はすべて電源電圧ｖｏｏ、■８８や温度
の変動の影響のない安定したものとなる。
ワラス、各ＣＭＯ８’７’−ト回路７８．８０．８２は
一定の遅延時間に制御される。したがって、第１３図の
回路全体を１つのＩＣ基板−トに作成し、その中の各Ｃ
ＭＯＳゲート回路に電源電圧Ｖ ＤＤ１ｖ８．と制御電
圧ＶＣ１、Ｖｃ２を共通に加えれば、各ＣＭＯＳゲート
回路の遅延時間はすべて電源電圧ｖｏｏ、■８８や温度
の変動の影響のない安定したものとなる。
可変遅延回路２４は、複数段のＣＭＯＳゲート回路２４
−１乃至２４−ｎを縦列接続して構成している。ここで
は、バッファアンプ４６から出力されるジッタ信号（交
流信＠）をコンデンサＣ１０、Ｃ１２を介して制御電圧
Ｖｃ１、ＶＣ２に加算して各ＣＭＯＳインバータ２４−
１乃至２４−ｎに加えて遅延時間を可変制御している。
−１乃至２４−ｎを縦列接続して構成している。ここで
は、バッファアンプ４６から出力されるジッタ信号（交
流信＠）をコンデンサＣ１０、Ｃ１２を介して制御電圧
Ｖｃ１、ＶＣ２に加算して各ＣＭＯＳインバータ２４−
１乃至２４−ｎに加えて遅延時間を可変制御している。
可変遅延回路２４の出力は、バンドパスフィルタ２８，
３０．３２にそれぞれ入力される。各バンドパルスフィ
ルタ２８．３０．３２では、右チヤンネル音声信号成分
、左チ１１ンネル音声信号成分、映像信号成分がそれぞ
れ抽出される。バンドパスフィルタ２８．３０．３２の
出力は、ＦＭ検波回路３４．３６．３８でそれぞれパル
スＦＭ検波される。
３０．３２にそれぞれ入力される。各バンドパルスフィ
ルタ２８．３０．３２では、右チヤンネル音声信号成分
、左チ１１ンネル音声信号成分、映像信号成分がそれぞ
れ抽出される。バンドパスフィルタ２８．３０．３２の
出力は、ＦＭ検波回路３４．３６．３８でそれぞれパル
スＦＭ検波される。
ＦＭ検波回路３４は、ＣＭＯＳゲート回路３４−１乃至
３４−４を縦列接続し、バンドパスフィルタ２８の出力
を初段のＣＭＯＳゲート回路３４−１から入力し、終段
のゲート回路３４−４の出力とバンドパスフィルタ２８
からの出力をそのまま排他的論理和回路１００に入力し
て構成される。
３４−４を縦列接続し、バンドパスフィルタ２８の出力
を初段のＣＭＯＳゲート回路３４−１から入力し、終段
のゲート回路３４−４の出力とバンドパスフィルタ２８
からの出力をそのまま排他的論理和回路１００に入力し
て構成される。
各ＣＭＯＳゲート回路３４乃至３４−４は、■ＤＤ’Ｖ
ＳＳを電源として端子Ｃ１、Ｃ２に入力される制御電圧
ＶＣ１、ＶＣ２により印加電圧が制御され、電源電圧Ｖ
。ＤｌＶＳＳや温度の変動にかかわらず、一定の遅延時
間に制御される。
ＳＳを電源として端子Ｃ１、Ｃ２に入力される制御電圧
ＶＣ１、ＶＣ２により印加電圧が制御され、電源電圧Ｖ
。ＤｌＶＳＳや温度の変動にかかわらず、一定の遅延時
間に制御される。
第１図のＦＭ検波回路３４の動作を第１３図に示す。入
力信号はＣＭＯＳゲート回路３４−１乃至３４−４によ
る遅延回路でΔを遅延される。排他的論理和回路１００
では、入力信号と遅延信号の排他的論理和をとる。これ
により、排他的論理和回路１００からは、入力パルスの
各波形の立上り、立下りでΔｔのパルス幅を有するパル
ス信号が出力される。この出力パルスを平滑することに
より、原信号が得られる。
力信号はＣＭＯＳゲート回路３４−１乃至３４−４によ
る遅延回路でΔを遅延される。排他的論理和回路１００
では、入力信号と遅延信号の排他的論理和をとる。これ
により、排他的論理和回路１００からは、入力パルスの
各波形の立上り、立下りでΔｔのパルス幅を有するパル
ス信号が出力される。この出力パルスを平滑することに
より、原信号が得られる。
第１３図かられかるように、キャリア周波数が入力パル
ス周波数の２倍となり、高域側へ移行するので、検波出
力抽出が容易になる。
ス周波数の２倍となり、高域側へ移行するので、検波出
力抽出が容易になる。
また、入力パルスの立上り、立下り両エツジで出力パル
スが得られるので、検波効率が２倍になる。
スが得られるので、検波効率が２倍になる。
なお、第１図のＦＭ検波回路３６．３８も例えばＦＭ検
波回路３４と同様に構成されて、左チヤンネル音声信号
、映像信号をそれぞれパルスＦＭ検波する。
波回路３４と同様に構成されて、左チヤンネル音声信号
、映像信号をそれぞれパルスＦＭ検波する。
以上説明したようにこの発明によれば、ＣＭＯＳゲート
の「延時性を利用した遅延回路にパルスＦＭ変調信号を
直接入力して一定時間遅延し、この遅延前の信号と遅延
後の信号の排他的論理和をパルスＦＭ検波するようにし
たので、外付けのコンデンサや抵抗およびトリガ回路や
パルス幅一定化のための単安定マルチバイブレータ等が
不要で、基本的ディジタル素子のみで構成することがで
きる。したがって、構成が簡略化し、高速応答が可能と
なり、広帯域直線検波が実現される。
の「延時性を利用した遅延回路にパルスＦＭ変調信号を
直接入力して一定時間遅延し、この遅延前の信号と遅延
後の信号の排他的論理和をパルスＦＭ検波するようにし
たので、外付けのコンデンサや抵抗およびトリガ回路や
パルス幅一定化のための単安定マルチバイブレータ等が
不要で、基本的ディジタル素子のみで構成することがで
きる。したがって、構成が簡略化し、高速応答が可能と
なり、広帯域直線検波が実現される。
また、入力パルスの立上り、立下り両エツジでパルスが
得られるので、出力キャリア成分は入力キャリア成分の
２倍の周波数となり、高域側へ移行するのでキャリア除
去が容易となり、検波出力抽出が容易になる。また、立
上り、立下り両エツジでパルスが得られるので、従来の
片方のエツジでトリガするものに比べて２倍の検波効率
が得られる。
得られるので、出力キャリア成分は入力キャリア成分の
２倍の周波数となり、高域側へ移行するのでキャリア除
去が容易となり、検波出力抽出が容易になる。また、立
上り、立下り両エツジでパルスが得られるので、従来の
片方のエツジでトリガするものに比べて２倍の検波効率
が得られる。
また、ＣＭＯＳゲートの電源電圧を制御して、遅延時間
を安定化させるようにすれば、より正確なパルスＦＭ検
波を実現することかできる。
を安定化させるようにすれば、より正確なパルスＦＭ検
波を実現することかできる。
−Ｉ Ｏ−
第１図は、この発明の一実施例を示すブロック図で、第
２図のビデオディスク再生装置の具体回路を示すもので
ある。 第２図は、この発明が適用されるビデオディスク再生装
置の全体構成を示すブロック図である。 第３図は、ＣＭＯＳゲート回路を示す回路図である。 第４図は、第３図のＣＭＯＳゲート回路における電源電
圧対遅延時間特性を示す特性図である。 第５図は、Ｍ３図のＣＭＯＳゲート回路を多段接続した
回路図である。 第６図乃至第１２図は、第２図の可変遅延回路２４の構
成例を示す回路図である。 第１３図は、第１図のＦＭ検波回路３４の動作を示す波
形図である。 第１４図は、従来回路を示すブロック図である。 第１５図は、第１４図の動作波形図である。 ３４．３６．３８・・・パルスＦＭ変調信号、３４−１
乃至３４−４・・・ＣＭＯＳゲート回路、１００・・・
排他的論理和回路。
２図のビデオディスク再生装置の具体回路を示すもので
ある。 第２図は、この発明が適用されるビデオディスク再生装
置の全体構成を示すブロック図である。 第３図は、ＣＭＯＳゲート回路を示す回路図である。 第４図は、第３図のＣＭＯＳゲート回路における電源電
圧対遅延時間特性を示す特性図である。 第５図は、Ｍ３図のＣＭＯＳゲート回路を多段接続した
回路図である。 第６図乃至第１２図は、第２図の可変遅延回路２４の構
成例を示す回路図である。 第１３図は、第１図のＦＭ検波回路３４の動作を示す波
形図である。 第１４図は、従来回路を示すブロック図である。 第１５図は、第１４図の動作波形図である。 ３４．３６．３８・・・パルスＦＭ変調信号、３４−１
乃至３４−４・・・ＣＭＯＳゲート回路、１００・・・
排他的論理和回路。
Claims (1)
- 【特許請求の範囲】 １、パルスＦＭ変調された２値化信号が入力されるＣＭ
ＯＳゲートの縦続接続回路からなる遅延回路と、この遅
延回路の出力信号および前記入力信号を入力とし、これ
らの排他的論理和を出力する回路とを有するパルスＦＭ
検波回路。 ２、前記遅延回路は、ＣＭＯＳゲートの電源電圧を制御
することにより遅延時間を安定化させていることを特徴
とする特許請求の範囲第１項記載のパルスＦＭ検波回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61189185A JPS6297421A (ja) | 1986-08-12 | 1986-08-12 | パルスｆｍ検波回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61189185A JPS6297421A (ja) | 1986-08-12 | 1986-08-12 | パルスｆｍ検波回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16078684A Division JPS6139976A (ja) | 1984-07-31 | 1984-07-31 | 記録信号の再生装置におけるジツタ吸収回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6297421A true JPS6297421A (ja) | 1987-05-06 |
| JPH0261169B2 JPH0261169B2 (ja) | 1990-12-19 |
Family
ID=16236928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61189185A Granted JPS6297421A (ja) | 1986-08-12 | 1986-08-12 | パルスｆｍ検波回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6297421A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0548340A (ja) * | 1991-06-20 | 1993-02-26 | Fujitsu Ltd | 周波数弁別器 |
| WO1996031949A1 (fr) * | 1995-04-04 | 1996-10-10 | Advantest Corporation | Circuit de retard variable et circuit generateur de signaux de synchronisation |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5633899A (en) * | 1979-08-29 | 1981-04-04 | Cho Lsi Gijutsu Kenkyu Kumiai | Method of forming multilayer wire |
| JPS5666907A (en) * | 1979-11-05 | 1981-06-05 | Sony Corp | Fm demodulator |
| JPS56112117A (en) * | 1980-02-12 | 1981-09-04 | Fujitsu Ltd | Delay circuit |
-
1986
- 1986-08-12 JP JP61189185A patent/JPS6297421A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5633899A (en) * | 1979-08-29 | 1981-04-04 | Cho Lsi Gijutsu Kenkyu Kumiai | Method of forming multilayer wire |
| JPS5666907A (en) * | 1979-11-05 | 1981-06-05 | Sony Corp | Fm demodulator |
| JPS56112117A (en) * | 1980-02-12 | 1981-09-04 | Fujitsu Ltd | Delay circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0548340A (ja) * | 1991-06-20 | 1993-02-26 | Fujitsu Ltd | 周波数弁別器 |
| WO1996031949A1 (fr) * | 1995-04-04 | 1996-10-10 | Advantest Corporation | Circuit de retard variable et circuit generateur de signaux de synchronisation |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0261169B2 (ja) | 1990-12-19 |
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Legal Events
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|---|---|---|---|
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