JPH05507188A - ジッターピーキングの無いクロック回復回路 - Google Patents
ジッターピーキングの無いクロック回復回路Info
- Publication number
- JPH05507188A JPH05507188A JP91508682A JP50868291A JPH05507188A JP H05507188 A JPH05507188 A JP H05507188A JP 91508682 A JP91508682 A JP 91508682A JP 50868291 A JP50868291 A JP 50868291A JP H05507188 A JPH05507188 A JP H05507188A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- phase
- generating
- recovery device
- response
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000011084 recovery Methods 0.000 title claims description 28
- 238000012546 transfer Methods 0.000 claims description 24
- 230000003111 delayed effect Effects 0.000 claims description 16
- 230000010355 oscillation Effects 0.000 claims description 4
- 230000000737 periodic effect Effects 0.000 claims 4
- 238000010586 diagram Methods 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 241000251468 Actinopterygii Species 0.000 description 1
- 241000282994 Cervidae Species 0.000 description 1
- 241000237502 Ostreidae Species 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000013016 damping Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 235000020636 oyster Nutrition 0.000 description 1
- 238000011069 regeneration method Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000013519 translation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
- H04L7/002—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation
- H04L7/0029—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation interpolation of received data signal
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。
Description
【発明の詳細な説明】
シンターピーキングの集いクロック回復回路良咀Ω圀!
本発明はクロック回復回路に関し、特に、フェーズロックドループを利用してク
ロック信号を再生するクロック回復回路に関する。
魚呵O萱量
歪みを与えるノイズの多い伝送チャンネルを通過したデジタルデータ流は、正確
に復号できるようにしばしばツタイム(Re−t imed)あるいは再生され
なければならない。伝送が長距離にわたる場合、この再生手順はしばしば数回実
行されなければならない。あるいは、埋め込まれたクロック信号を有するデータ
はデータが復号される前に回復されたクロック信号を有していなければならない
。
明白なある・いは含蓄されたタロツク周波数を有するデジタル信号の場合、この
信号を再生する従来のデジタル受信器又は中継器回路は通常クロック信号を回復
し且つこの回復された信号をデータをツタイムするのに使用する。入力データが
らクロック信号を回復する回路はクロックシンクロナイザとして知られており且
つしばしばフェーズロックドループを用いてクロック信号周波数で作動する局部
発振器を制御する。
従来のフェーズロックドループは3つの成分、即ち位相検出器、ループ増幅器及
びフィルタ、並びにその周波数が制御電圧によって制御される電圧制御発振器(
VCO)を含んでいる0位相検出器は入力データ信号の位相をVCOの位相し対
して比較し、その2つの入力間の位相差の度合となる出力を生成する0次ぎに位
相検出器出力はループ増幅器及びフィルタによって増幅口波され、VCOに制御
電圧として適用される。制御電圧は、入力信号とVCOどの位相差を低減するよ
うな状態でVCOに適用される。
ループが「ロックされた」状態にある時、ループ増幅器及びフィルタによって生
成された制御電圧は、VCOの発振周波数が入力信号のビット伝送速度に実質的
に等しくなるようなものであり、斯くして、クロック信号はVC○出力から再生
され得る。しカルながら、フェーズロックドループの有限帯域描に因つ、VCO
の出力は入力における変化を完璧には追跡せず、時変位相追跡エラー(a ti
me−varying phase tracking error)を生じて
しまう。追跡を最大にするように、従って、この追跡エラーを最小にするように
フェーズロックドループを設計するのが望ましい。
ループ帯域幅を増大することにより追跡を改善することは可能であるが、これが
行われると、別の問題が悪化する。典型的な入力信号において、明白なあるいは
含蓄されたクロック信号の位相は絶対的に一定ではなく、時間変化即ち「ジッタ
」をこうむる。入力データはVCO出力を用いてツタイムされるため、入力位相
ジッタが出力において低減できるようにループは入力データのジッタを追跡しな
いことが望ましい。入カシツタによって分割される出カシツタは回路の「ジッタ
伝達関数」として知られている。この伝達関数は「低域」特性を有しており、カ
ットオフ周波数をできるだけ低くすることが一般的に望ましい、ジッタ伝達関数
のカットオフ周波数はループ帯域幅を減少することによって低くすることができ
るが、この処置によってループ追跡が減少してしまう、従って、先行技術のタロ
ツク回復回路は一般的に妥協の産物である。
更に、従来のフェーズロックドループにおいて、ループによって誘起された位相
エラーが確実にゼロにできるだけ近く駆動されるようにするために、ループ増幅
器及びフィルタは一般的に積分器を含んでいる。増幅器及びフィルタがフェーズ
ロックドループを安定するのに必要な明確なゼロを有する伝達関数(標準的なラ
プラス変換表記法による)を有するように一般的にこの積分器に付加的な回路が
付加される。しかしながら、増幅器及びフィルタの伝達関数におけるゼロの存在
に因って「ジッタピーキング(j 1tter peaking)Jと呼ばれる
問題が生じる。この後者の問題はゼロによりフェーズロックドループの閉じられ
たループジッタ伝達関数がある周波数帯域内で1” (unity)を越えると
いう事実から生じる。すると入力信号ジッタはこれらの周波数において増幅され
、より多くのジッタを出力で生じてしまう、このジッタピーキング問題は、前記
のように、長距離デジタル通信システムにおいては再生器を従続接続しなければ
ならない場合に特にひどくなる、この場合、「デジタル送信システムにおけるジ
ッタ」 (ビー トリジツタ及びイー パーマ 第3章、アーチツクハウス、1
989年)の題を有する文献に論じられているように、ジ・lタノイズは各再生
器によって増大するため、ノイズは指数関数的に蓄積する。
従って、本発明の目的はジッタピーキングが低減したクロック回復回路を提供す
ることにある。
本発明の更なる目的は、ループの安定性に影響することなく、ループ増幅器及び
フィルタの伝達関数に通常見られる明白なゼロ点(explicit zerO
)が低減できるようにしたクロック回復回路を提供することにある。
本発明の更なる目的は、ジッタ伝達関数が°“1” (unity)を越えるこ
とのないようにフェーズロックドルーブ成分が選択され得るクロ7り回復回路を
提供することにある。
凡呵府票旬
遅延素子がフェーズロックドループの前の入力データ流に置かれている本発明に
係る1つの例示的な実施例において前記の諸口的が達成され且つ前記の諸問題が
解決される。この遅延素子はフェーズロックドループ増幅器及びフィルタによっ
て生じた制御電圧によって制御される。この構造によって、ループ増幅器及びフ
ィルタの伝達関数における明白なゼロ点(explicit zero)はもは
やループを安定化させるのに必要ではなくなる。より詳細には、本発明の回路の
閉ループ伝達関数は従来のフェーズロックドルー1回路と同じ極を有し、従って
同じ安定性を有している。明白なゼロ点がないため、ジッタ伝達関数が“1”を
越えるような周波数は存在せず、従って「ジッタピーキング」が低減する。
置皿O簡単全訳朋
第1図は、従来のフェーズロックドループのブロック図である。
第2図は、分析目的に用いられる第1図に示されているフェーズロックドループ
の線形ブロック図である。
第3図は、対数周波数の関数として第1図に示されているフェーズロックドルー
プのジッタ伝達関数のプロットである。
第4図は、本発明のフェーズロックドループアーキテクチャのブロック図である
。
第5図は、評価目的に用いられる第4図に示されているフェーズロックドループ
の線形ブロック図である。
ましい の;細t8日
クロック回復目的に好適な典型的なフェーズロックドルー1が第1図に示されて
いる。ライン100上の入力データは位相検出器(ph、ase detect
Or)102に入る6位相検出器102はライン104上の別の入力を受け、こ
の入力はライン115上の電圧制御発振5(vc○)114によって生じるクロ
ック信号である1位相検出器102はライン104上のタロツク信号の位相をラ
イン100上のデータの位相と比較し、クロック信号と入力データの位相差を示
す位相エラー信号をライン102に生じる。ライン108上の位相エラー信号は
ループ増幅器及びフィルタ110に送られ、ループ増幅器及びフィルタ110は
、位相検出器102によって検出される位相エラーがゼロに低減されるように■
C○114の出力を調節するのに用いられる制御電圧112を生じる。これによ
り、ライン100上の入力データは従来の回路(図示せず)によってツクイム(
re−time)することができる。
図面の第2図は第1図に示されているフェーズロックドループの線形ブロック図
を示している。第1図及び第2図の対応する素子には同様の数字が与えられてい
る1例えば、第1図におけるVCO114は第2図におけるVCO214と対応
している。従来のネットワーク理論によると、位相検出器102は加算器202
によって表される。前記のように、位相エラーが確実にゼロに駆動されるように
するために、ループ増幅器及びフィルタ110は積分器に他の従来の回路を加え
たものを含んでおり、これにより増幅器及びフィルタ回路110の伝達関数がル
ープの安定性に必要な明白なゼロを含むようにしている。VCO114はブロッ
ク214における関数に/sによって表される。
第2図に示されている線形回路の簡単なフィードバック分析は、ループのジッタ
伝達間数が、
φc l k”’ KI(1+ r+s )−= (1)
φdata”’ S’+に、r、s+に+であることを示している。ここで、従
来と同様に、K1は位相検出器利得、ループ増幅器及びフィルタ利得とVCO利
得の積であり、τ1はループ増幅器及びフィルタにおける明白なゼロの時定数で
ある。
式(1)におけるジッタ伝達関数が第3図におけるジッタ伝達関数対対数周波数
のプロットにおける周波数帯域300に示されるように少なくとも1つの周波数
帯域において′1”を越えることを示すのは可能である。この現象は上記の「ジ
ッタピーキング」の原因である。従続接続されているフェーズロックドループの
場合、「ジッタピーキング」は増加的であり、斯くして重大な問題に至る。
図面の第4図は「ジッタピーキング」の問題を軽減する本発明の原理に係る改良
されたフェーズロゾクドループアーキテクチャを示している。この回路は、第1
図に示されているフェーズロックドループと本質的に等価なフェーズロックドル
ープ430から成っている。これは位相検出器402、ループ増幅器及びフィル
タ410並びにVC○414を含んでいる。第1図に示されている部分に対応す
る第4図に示されているループにおける等価部分は同様の数字を有している(例
えば、VC0114はVCO414に対応する)。
しかしながら、従来のフ二一ズロックドルーブアーキテクチャは、入力データ流
に直列の電圧制御移相器418の付加によって修正されている。ライン400上
の入力データは移相器418に与えられ、移相器418は遅延がライン416上
に与えられている制御電圧に比例している遅延データ流420を生じる。遅延デ
ータ420は次にフェーズロヅクドル−1430への入力データとして与えられ
る。ライン416上の制御電圧はループ増幅器及びフィルタ410によって生じ
、ライン412を経由してVC○414に提供される同じ電圧である。
第1図に示されているフェーズロックドループと同じように、ループ増幅器及び
フィルタ410は位相エラースタティック(static)(又はり、C,)成
分がゼロに減じられるように積分器を含んでいる。しかしながら、ループ増幅器
及びフィルタにおける明白な伝達関数ゼロは、移相器418がループを安定化す
るためもはや必要ではなくなる。
より詳細には、第4図のフェーズロックドループシステムの線形ブロック図が第
5図に示されている。電圧制御移相器418は加算器519と直列の利得ブロッ
ク522によって表されている。ループ増幅器及びフィルタ410は明白なゼロ
を含んでいない単純な積分器−510によって表されることも注意すべきである
。
第5図の図から、制御電圧■1に対して次の2つの相関関係が適用されることが
判る。
φd、ata−に2r、v、−φclk=sv1 (2)φc l k=v、に
、、/s (3)こ二でに2は位相検出器利得、ループ増幅器及びフィルタ利得
とvc○利得の積であり、τ2は■C○利得に対する移相器利得の比である。
vlを消去すると、ジッタ伝達関数は以下のようになる式(1)と(4)におけ
るジッタ伝達関数を比較すると、第4図のアーキテクチャが従来の第1図のアー
キテクチャと同じ極を有し、従ってループ安定性が同じであることが判る。しか
しながら、第4図の構成は明白なゼロ点と有していない、斯くして、ループが0
.707より大きな減衰比(ε)を有し且つジッタ伝達関数が全ての周波数にお
いて単位と等しいかあるいは少ない状態を保つような値をに2及びτ、に表定す
ることが可能である。これによて、「ジッタピーキング」が軽減する。
更に、先行技術の回路において必要であったループ追跡と入カシツタ低減との間
の前記の妥協も軽減される。特に、ライン418上の遅延データとライン404
上のVC○出力との位相エラーは遅延素子418によって最小限になるが、入カ
シツタはVCOクロック出力に付加されない。
例示的な実施例のみが上記説明に示されてきたが、他の修正及び変更は当業者に
は即座に明白となろう0例えば、本発明はデジタル入力データ流に関して論じら
れてきたが、本発明のアーキテクチャはアナログ回路にも用いられて明白なある
いは含蓄さてた搬送波信号を回復することができる。この後者の場合、電圧制御
遅延及びフェーズロックドループは両方とも従来の設計によるアナログ回路であ
る。これらの変更及び修正は以下の請求の範囲によって網羅されるものと意図さ
れる。
(従来技術)
(従来技術)
要約書
電圧制御遅延(418)はフェースロ・・!クドループ(430)と直列に接続
されている。電圧制御遅延はフェーズロンクドルーブ増1福器及びフィルタ(4
10)によって生じる制御電圧によって制御される。この構成により、増幅器及
びフィルタは明白なゼロを含まない伝達関数を有するように設計することができ
る。
その結果、構造全体のジッタ伝達関数は全周波数にわたって単位に等しいかある
いは単位より少ない状態を保つように設計することがてき、ジンタビ−キングが
軽減される。
国際調査報告
S^47]03
Claims (17)
- 1.入力データ流から周期信号を回復するためのフェーズロックドハーブ信号回 復装置において、 制御信号に応答して、可変周波数周期信号を発生する手段と、上記制御信号に応 答して、上記入力データ流を選択的に遅延して遅延データ流を発生するための遅 延手段と、及び 上記遅延データ流と上記可変周波数周期信号とに応答して、上記制御信号を発生 するための手段であって、該制御信号が上記遅延データ流と上記可変周波数周期 信号との位相差を示すこと、 を含むことを特徴とするフェーズロックドループ信号回復装置。
- 2.上記遅延手段が電圧制御移相器を含むことを特徴とする請求項1に記載のフ ェーズロックドループ信号回復装置。
- 3.上記制御信号発生手段が位相検出器及び明白なゼロ点を含まない伝達関数を 有するフィルタ手段を含むことを特徴とする請求項1に記載のフェーズロックド ループ信号回復装置。
- 4.上記可変周波数周期信号発生手段が電圧制御発振器を含むことを特徴とする 請求項1に記載のフェーズロックドループ信号回復装置。
- 5.入力デジタルデータ流からクロック信号を回復するためのフェーズロックド ループクロック回復装置において、 電圧制御信号に応答して、可変周波数クロック信号を発生するための電圧制御発 振器と、 上記電圧制御信号に応答して、上記デジタルデータ流を選択的に遅延して遅延デ ータ流を発生するための遅延手段と、及び上記遅延データ流と上記クロック信号 とに応答して、上記電圧制御信号を発生するための手段と、 を含むことを特徴とするフェーズロックドループクロック回復装置。
- 6.上記電圧制御信号発生手段が、位相検出器と、明白なゼロ点を含まない伝達 関数を有するフィルタ手段とを含むことを特徴とする請求項5に記載のフェーズ ロックドループクロック回復装置。
- 7.入力デジタルデータ流からクロック信号を回復するためのフェーズロックド ループクロック回復装置において、 制御信号に応答して、可変周波数クロック信号を発生するための電圧制御発振器 と、 上記デジタルデータ流に直列に接続されて、上記制御信号に応答し、上記デジタ ルデータ流を選択的に遅延して遅延データ流を発生するための遅延手段と、上記 遅延データ流と上記クロック信号とに応答して、上記遅延データ流と上記クロッ ク信号との位相差を示すエラー信号を発生するための位相検出器と、及び上記エ ラー信号に応答し、上記制御信号を発生するためのループ増幅器及びフィルタと 、 を含むことを特徴とするフェーズロックドループクロック回復装置。
- 8.上記遅延手段が、電圧制御移相器を含むことを特徴とする請求項7に記載の フェーズロックドループクロック回復装置。
- 9.上記ループ増幅器及びフィルタが、明白なゼロ点を含まない伝達関数を有す る積分器を含むことを特徴とする請求項7に記載のフェーズロックドループクロ ック回復装置。
- 10.入力デジタルデータ流からクロック信号を回復するためのフェーズロック ドループクロック回復装置において、制御信号に応答して、上記クロック信号を 発生するための電圧制御発振器と、上記制御信号に応答して、選択された期間に わたって上記デジタルデータ流を遅延して遅延デジタルデータ流を生成するため の電圧制御移相器と、上記遅延デジタルデータ流と上記クロック信号に応答して 、上記遅延デジタルデータ流と上記クロック信号との位相差を示すエラー信号を 発生するための位相検出器と、及び 積分器を含み、単一極を有する伝達関数を有し、上記エラー信号に応答して、上 記制御信号を発生するための増幅器及びフィルタ回路と、を含むことを特徴とす るフェーズロックドループクロック回復装置。
- 11.上記増幅器及びフィルタ伝達関数が、明白なゼロ点を含まないことを特徴 とする請求項10に記載のフェーズロックドループクロック回復装置。
- 12.上記遅延手段が、 上記制御信号に応答して、遅延制御信号を生成するための利得ブロックと、及び 上記遅延制御信号と上記データ流とを受けて上記遅延データ流を発生するための 加算器と、 を含むことを特徴とする請求項1に記載のフェーズロックドループ信号回復装置 。
- 13.上記フィルタ手段が、積分器を含むことを特徴とする請求項3に記載のフ ェーズロックドループ信号回復装置。
- 14.上記フィルタ手段が、積分器を含むことを特徴とする請求項6に記載のフ ェーズロックドループ回復装置。
- 15.上記遅延手段が、電圧制御移相器を含むことを特徴とする請求項5に記載 のフェーズロックドループ回復装置。
- 16.データ信号からクロック信号を回復するための装置において、上記データ 信号と制御信号とを受とり、上記データ信号を上記制御信号によって制御された 量だけ移相して第1の信号を生成するための制御された移相器と、及び 上記第1の信号に応答して、上記制御信号を生成するためのフェーズロックドル ープと、 を含むことを特徴とする装置。
- 17.上記フェーズロックドループが、上記制御信号に応答して、その周波数が 上記制御信号によって決定される発振信号を生成するための制御された発振器と 、上記第1の信号と上記発振信号とに応答して、上記第1の信号と上記発振信号 との位格差を示す第2の信号を生成するための位相検出器と、及び上記第2の信 号に応答して、上記制御信号を生成するためのフィルタ手段と、を含むことを特 徴とする請求項16に記載の装置。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US514,748 | 1990-04-26 | ||
US07/514,748 US5036298A (en) | 1990-04-26 | 1990-04-26 | Clock recovery circuit without jitter peaking |
PCT/US1991/002865 WO1991016766A1 (en) | 1990-04-26 | 1991-04-25 | Clock recovery circuit without jitter peaking |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05507188A true JPH05507188A (ja) | 1993-10-14 |
Family
ID=24048526
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP91508682A Pending JPH05507188A (ja) | 1990-04-26 | 1991-04-25 | ジッターピーキングの無いクロック回復回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5036298A (ja) |
EP (1) | EP0526573B1 (ja) |
JP (1) | JPH05507188A (ja) |
DE (1) | DE69113038T2 (ja) |
WO (1) | WO1991016766A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015046799A (ja) * | 2013-08-28 | 2015-03-12 | 富士通株式会社 | 電子回路および制御方法 |
Families Citing this family (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5349613A (en) * | 1991-05-08 | 1994-09-20 | U.S. Philips Corporation | Digital phase locked loop, and digital oscillator arranged to be used in the digital phase locked loop |
EP0614283B1 (en) * | 1993-03-01 | 1997-10-29 | Nippon Telegraph And Telephone Corporation | Phase lock loop circuit using a sample and hold switch circuit |
US5448598A (en) * | 1993-07-06 | 1995-09-05 | Standard Microsystems Corporation | Analog PLL clock recovery circuit and a LAN transceiver employing the same |
US5406592A (en) * | 1993-07-30 | 1995-04-11 | At&T Corp. | First order FLL/PLL system with low phase error |
US5631920A (en) * | 1993-11-29 | 1997-05-20 | Lexmark International, Inc. | Spread spectrum clock generator |
US5488627A (en) * | 1993-11-29 | 1996-01-30 | Lexmark International, Inc. | Spread spectrum clock generator and associated method |
JP2710214B2 (ja) * | 1994-08-12 | 1998-02-10 | 日本電気株式会社 | フェーズロックドループ回路 |
US5640523A (en) * | 1994-09-02 | 1997-06-17 | Cypress Semiconductor Corporation | Method and apparatus for a pulsed tri-state phase detector for reduced jitter clock recovery |
US5455540A (en) * | 1994-10-26 | 1995-10-03 | Cypress Semiconductor Corp. | Modified bang-bang phase detector with ternary output |
US6356129B1 (en) | 1999-10-12 | 2002-03-12 | Teradyne, Inc. | Low jitter phase-locked loop with duty-cycle control |
AU2001275880A1 (en) | 2000-07-10 | 2002-01-21 | Silicon Laboratories, Inc. | Digitally-synthesized loop filter circuit particularly useful for a phase locked loop |
DE10048191A1 (de) * | 2000-09-28 | 2002-04-25 | Siemens Ag | Verfahren zur Synchronisierung einer Mehrzahl von Bussystemen und hiermit korrespondierendes hierarchisches Mehrbussystem |
DE10060911A1 (de) * | 2000-12-07 | 2002-06-27 | Infineon Technologies Ag | Phasenregelschleife zur Rückgewinnung eines Taktsignals aus einem Datensignal |
US7227913B1 (en) | 2001-03-26 | 2007-06-05 | Silicon Laboratories Inc. | Clock and data recovery circuit without jitter peaking |
WO2003073280A1 (en) * | 2002-02-26 | 2003-09-04 | Advantest Corporation | Measuring apparatus and measuring method |
US6806750B1 (en) * | 2002-04-23 | 2004-10-19 | National Semiconductor Corporation | Method and system for clock deskewing using a continuously calibrated delay element in a phase-locked loop |
US6987424B1 (en) | 2002-07-02 | 2006-01-17 | Silicon Laboratories Inc. | Narrow band clock multiplier unit |
US7372928B1 (en) | 2002-11-15 | 2008-05-13 | Cypress Semiconductor Corporation | Method and system of cycle slip framing in a deserializer |
JP4163180B2 (ja) * | 2003-05-01 | 2008-10-08 | 三菱電機株式会社 | クロックデータリカバリー回路 |
US8085857B1 (en) | 2003-09-25 | 2011-12-27 | Cypress Semiconductor Corporation | Digital-compatible multi-state-sense input |
US7433442B2 (en) | 2004-09-23 | 2008-10-07 | Standard Microsystems Corporation | Linear half-rate clock and data recovery (CDR) circuit |
DE602007005594D1 (de) | 2007-01-26 | 2010-05-12 | Adva Ag | Verfahren zur Optimierung der Phasenregelkreis-Übertragungsfunktion und entsprechender Phasenregelkreis |
JP5012663B2 (ja) * | 2008-05-27 | 2012-08-29 | 富士通株式会社 | 回路シミュレーション装置、回路シミュレーションプログラム、回路シミュレーション方法 |
US8509371B2 (en) | 2009-09-29 | 2013-08-13 | Analog Devices, Inc. | Continuous-rate clock recovery circuit |
CN113810893B (zh) * | 2021-11-17 | 2022-03-18 | 北京紫光青藤微系统有限公司 | 用于时钟信号恢复的装置及方法、nfc芯片 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US2405771A (en) * | 1942-07-11 | 1946-08-13 | Hartford Nat Bank & Trust Co | Method of synchronizing a plurality of oscillations |
FR1338766A (fr) * | 1962-11-07 | 1963-09-27 | Ferguson Radio Corp | Perfectionnements apportés aux dispositifs stabilisateurs de fréquence |
GB1425572A (en) * | 1972-03-14 | 1976-02-18 | Post Office | Digital signal regenerators |
FR2593341B1 (fr) * | 1986-01-20 | 1988-03-04 | Alcatel Thomson Faisceaux | Dispositif de recuperation de rythme |
US4890071A (en) * | 1988-10-26 | 1989-12-26 | Hewlett-Packard Company | Signal generator utilizing a combined phase locked and frequency locked loop |
-
1990
- 1990-04-26 US US07/514,748 patent/US5036298A/en not_active Expired - Lifetime
-
1991
- 1991-04-25 EP EP91909233A patent/EP0526573B1/en not_active Expired - Lifetime
- 1991-04-25 JP JP91508682A patent/JPH05507188A/ja active Pending
- 1991-04-25 WO PCT/US1991/002865 patent/WO1991016766A1/en active IP Right Grant
- 1991-04-25 DE DE69113038T patent/DE69113038T2/de not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015046799A (ja) * | 2013-08-28 | 2015-03-12 | 富士通株式会社 | 電子回路および制御方法 |
Also Published As
Publication number | Publication date |
---|---|
EP0526573B1 (en) | 1995-09-13 |
DE69113038D1 (de) | 1995-10-19 |
DE69113038T2 (de) | 1996-02-01 |
US5036298A (en) | 1991-07-30 |
EP0526573A1 (en) | 1993-02-10 |
WO1991016766A1 (en) | 1991-10-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH05507188A (ja) | ジッターピーキングの無いクロック回復回路 | |
Lee et al. | A 155-MHz clock recovery delay-and phase-locked loop | |
US5012494A (en) | Method and apparatus for clock recovery and data retiming for random NRZ data | |
US7688887B2 (en) | Precision adaptive equalizer | |
US6236343B1 (en) | Loop latency compensated PLL filter | |
JPH08228147A (ja) | クロック発生器を制御する方法、位相検出器及びpll | |
WO1994024792A1 (en) | Phase alignment methods and apparatus | |
JPH02278502A (ja) | デジタル信号の再生回路 | |
US5479126A (en) | Method and apparatus for programmable damping factor of a phase locked loop | |
US6097560A (en) | Reproducing apparatus having clock generator controlled by detected phase-difference and tendency of phase-difference | |
US5864248A (en) | Phase-locked loop circuit for reproducing clock signals synchronized with transmitter in receiver | |
JPS6348471B2 (ja) | ||
US4366451A (en) | Chrominance subcarrier regeneration network | |
US7227913B1 (en) | Clock and data recovery circuit without jitter peaking | |
US5610952A (en) | Synchronization signal generating device | |
FI74177B (fi) | Pilottondemodulator foer stereotelevisionsmottagning. | |
JPS63114412A (ja) | 位相弁別器 | |
KR100198668B1 (ko) | 디지탈 데이타 복원장치 | |
KR102525786B1 (ko) | 루프 대역폭 이득의 적응형 부스터를 구비한 위상 동기 루프 | |
JPH0732391B2 (ja) | クロック同期回路 | |
JPS6087516A (ja) | 等化器 | |
JPH0328863B2 (ja) | ||
JPS5912048B2 (ja) | 標本化パルス発生回路 | |
JPH037301B2 (ja) | ||
JPS647556B2 (ja) |