JPH05507188A - ジッターピーキングの無いクロック回復回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 シンターピーキングの集いクロック回復回路良咀Ω圀！ 本発明はクロック回復回路に関し、特に、フェーズロックドループを利用してク ロック信号を再生するクロック回復回路に関する。

魚呵Ｏ萱量 歪みを与えるノイズの多い伝送チャンネルを通過したデジタルデータ流は、正確 に復号できるようにしばしばツタイム（Ｒｅ−ｔ　ｉｍｅｄ）あるいは再生され なければならない。伝送が長距離にわたる場合、この再生手順はしばしば数回実 行されなければならない。あるいは、埋め込まれたクロック信号を有するデータ はデータが復号される前に回復されたクロック信号を有していなければならない 。

明白なある・いは含蓄されたタロツク周波数を有するデジタル信号の場合、この 信号を再生する従来のデジタル受信器又は中継器回路は通常クロック信号を回復 し且つこの回復された信号をデータをツタイムするのに使用する。入力データが らクロック信号を回復する回路はクロックシンクロナイザとして知られており且 つしばしばフェーズロックドループを用いてクロック信号周波数で作動する局部 発振器を制御する。

従来のフェーズロックドループは３つの成分、即ち位相検出器、ループ増幅器及 びフィルタ、並びにその周波数が制御電圧によって制御される電圧制御発振器（ ＶＣＯ）を含んでいる０位相検出器は入力データ信号の位相をＶＣＯの位相し対 して比較し、その２つの入力間の位相差の度合となる出力を生成する０次ぎに位 相検出器出力はループ増幅器及びフィルタによって増幅口波され、ＶＣＯに制御 電圧として適用される。制御電圧は、入力信号とＶＣＯどの位相差を低減するよ うな状態でＶＣＯに適用される。

ループが「ロックされた」状態にある時、ループ増幅器及びフィルタによって生 成された制御電圧は、ＶＣＯの発振周波数が入力信号のビット伝送速度に実質的 に等しくなるようなものであり、斯くして、クロック信号はＶＣ○出力から再生 され得る。しカルながら、フェーズロックドループの有限帯域描に因つ、ＶＣＯ の出力は入力における変化を完璧には追跡せず、時変位相追跡エラー（ａ　ｔｉ ｍｅ−ｖａｒｙｉｎｇ　ｐｈａｓｅ　ｔｒａｃｋｉｎｇ　ｅｒｒｏｒ）を生じて しまう。追跡を最大にするように、従って、この追跡エラーを最小にするように フェーズロックドループを設計するのが望ましい。

ループ帯域幅を増大することにより追跡を改善することは可能であるが、これが 行われると、別の問題が悪化する。典型的な入力信号において、明白なあるいは 含蓄されたクロック信号の位相は絶対的に一定ではなく、時間変化即ち「ジッタ 」をこうむる。入力データはＶＣＯ出力を用いてツタイムされるため、入力位相 ジッタが出力において低減できるようにループは入力データのジッタを追跡しな いことが望ましい。入カシツタによって分割される出カシツタは回路の「ジッタ 伝達関数」として知られている。この伝達関数は「低域」特性を有しており、カ ットオフ周波数をできるだけ低くすることが一般的に望ましい、ジッタ伝達関数 のカットオフ周波数はループ帯域幅を減少することによって低くすることができ るが、この処置によってループ追跡が減少してしまう、従って、先行技術のタロ ツク回復回路は一般的に妥協の産物である。

更に、従来のフェーズロックドループにおいて、ループによって誘起された位相 エラーが確実にゼロにできるだけ近く駆動されるようにするために、ループ増幅 器及びフィルタは一般的に積分器を含んでいる。増幅器及びフィルタがフェーズ ロックドループを安定するのに必要な明確なゼロを有する伝達関数（標準的なラ プラス変換表記法による）を有するように一般的にこの積分器に付加的な回路が 付加される。しかしながら、増幅器及びフィルタの伝達関数におけるゼロの存在 に因って「ジッタピーキング（ｊ　１ｔｔｅｒ　ｐｅａｋｉｎｇ）Ｊと呼ばれる 問題が生じる。この後者の問題はゼロによりフェーズロックドループの閉じられ たループジッタ伝達関数がある周波数帯域内で１”　（ｕｎｉｔｙ）を越えると いう事実から生じる。すると入力信号ジッタはこれらの周波数において増幅され 、より多くのジッタを出力で生じてしまう、このジッタピーキング問題は、前記 のように、長距離デジタル通信システムにおいては再生器を従続接続しなければ ならない場合に特にひどくなる、この場合、「デジタル送信システムにおけるジ ッタ」　（ビー　トリジツタ及びイー　パーマ　第３章、アーチツクハウス、１ ９８９年）の題を有する文献に論じられているように、ジ・ｌタノイズは各再生 器によって増大するため、ノイズは指数関数的に蓄積する。

従って、本発明の目的はジッタピーキングが低減したクロック回復回路を提供す ることにある。

本発明の更なる目的は、ループの安定性に影響することなく、ループ増幅器及び フィルタの伝達関数に通常見られる明白なゼロ点（ｅｘｐｌｉｃｉｔ　ｚｅｒＯ ）が低減できるようにしたクロック回復回路を提供することにある。

本発明の更なる目的は、ジッタ伝達関数が°“１”　（ｕｎｉｔｙ）を越えるこ とのないようにフェーズロックドルーブ成分が選択され得るクロ７り回復回路を 提供することにある。

凡呵府票旬 遅延素子がフェーズロックドループの前の入力データ流に置かれている本発明に 係る１つの例示的な実施例において前記の諸口的が達成され且つ前記の諸問題が 解決される。この遅延素子はフェーズロックドループ増幅器及びフィルタによっ て生じた制御電圧によって制御される。この構造によって、ループ増幅器及びフ ィルタの伝達関数における明白なゼロ点（ｅｘｐｌｉｃｉｔ　ｚｅｒｏ）はもは やループを安定化させるのに必要ではなくなる。より詳細には、本発明の回路の 閉ループ伝達関数は従来のフェーズロックドルー１回路と同じ極を有し、従って 同じ安定性を有している。明白なゼロ点がないため、ジッタ伝達関数が“１”を 越えるような周波数は存在せず、従って「ジッタピーキング」が低減する。

置皿Ｏ簡単全訳朋 第１図は、従来のフェーズロックドループのブロック図である。

第２図は、分析目的に用いられる第１図に示されているフェーズロックドループ の線形ブロック図である。

第３図は、対数周波数の関数として第１図に示されているフェーズロックドルー プのジッタ伝達関数のプロットである。

第４図は、本発明のフェーズロックドループアーキテクチャのブロック図である 。

第５図は、評価目的に用いられる第４図に示されているフェーズロックドループ の線形ブロック図である。

ましい　の；細ｔ８日 クロック回復目的に好適な典型的なフェーズロックドルー１が第１図に示されて いる。ライン１００上の入力データは位相検出器（ｐｈ、ａｓｅ　ｄｅｔｅｃｔ Ｏｒ）１０２に入る６位相検出器１０２はライン１０４上の別の入力を受け、こ の入力はライン１１５上の電圧制御発振５（ｖｃ○）１１４によって生じるクロ ック信号である１位相検出器１０２はライン１０４上のタロツク信号の位相をラ イン１００上のデータの位相と比較し、クロック信号と入力データの位相差を示 す位相エラー信号をライン１０２に生じる。ライン１０８上の位相エラー信号は ループ増幅器及びフィルタ１１０に送られ、ループ増幅器及びフィルタ１１０は 、位相検出器１０２によって検出される位相エラーがゼロに低減されるように■ Ｃ○１１４の出力を調節するのに用いられる制御電圧１１２を生じる。これによ り、ライン１００上の入力データは従来の回路（図示せず）によってツクイム（ ｒｅ−ｔｉｍｅ）することができる。

図面の第２図は第１図に示されているフェーズロックドループの線形ブロック図 を示している。第１図及び第２図の対応する素子には同様の数字が与えられてい る１例えば、第１図におけるＶＣＯ１１４は第２図におけるＶＣＯ２１４と対応 している。従来のネットワーク理論によると、位相検出器１０２は加算器２０２ によって表される。前記のように、位相エラーが確実にゼロに駆動されるように するために、ループ増幅器及びフィルタ１１０は積分器に他の従来の回路を加え たものを含んでおり、これにより増幅器及びフィルタ回路１１０の伝達関数がル ープの安定性に必要な明白なゼロを含むようにしている。ＶＣＯ１１４はブロッ ク２１４における関数に／ｓによって表される。

第２図に示されている線形回路の簡単なフィードバック分析は、ループのジッタ 伝達間数が、 φｃ　ｌ　ｋ”’　ＫＩ（１＋　ｒ＋ｓ　）−＝　（１） φｄａｔａ”’　Ｓ’＋に、ｒ、ｓ＋に＋であることを示している。ここで、従 来と同様に、Ｋ１は位相検出器利得、ループ増幅器及びフィルタ利得とＶＣＯ利 得の積であり、τ１はループ増幅器及びフィルタにおける明白なゼロの時定数で ある。

式（１）におけるジッタ伝達関数が第３図におけるジッタ伝達関数対対数周波数 のプロットにおける周波数帯域３００に示されるように少なくとも１つの周波数 帯域において′１”を越えることを示すのは可能である。この現象は上記の「ジ ッタピーキング」の原因である。従続接続されているフェーズロックドループの 場合、「ジッタピーキング」は増加的であり、斯くして重大な問題に至る。

図面の第４図は「ジッタピーキング」の問題を軽減する本発明の原理に係る改良 されたフェーズロゾクドループアーキテクチャを示している。この回路は、第１ 図に示されているフェーズロックドループと本質的に等価なフェーズロックドル ープ４３０から成っている。これは位相検出器４０２、ループ増幅器及びフィル タ４１０並びにＶＣ○４１４を含んでいる。第１図に示されている部分に対応す る第４図に示されているループにおける等価部分は同様の数字を有している（例 えば、ＶＣ０１１４はＶＣＯ４１４に対応する）。

しかしながら、従来のフ二一ズロックドルーブアーキテクチャは、入力データ流 に直列の電圧制御移相器４１８の付加によって修正されている。ライン４００上 の入力データは移相器４１８に与えられ、移相器４１８は遅延がライン４１６上 に与えられている制御電圧に比例している遅延データ流４２０を生じる。遅延デ ータ４２０は次にフェーズロヅクドル−１４３０への入力データとして与えられ る。ライン４１６上の制御電圧はループ増幅器及びフィルタ４１０によって生じ 、ライン４１２を経由してＶＣ○４１４に提供される同じ電圧である。

第１図に示されているフェーズロックドループと同じように、ループ増幅器及び フィルタ４１０は位相エラースタティック（ｓｔａｔｉｃ）（又はり、Ｃ，）成 分がゼロに減じられるように積分器を含んでいる。しかしながら、ループ増幅器 及びフィルタにおける明白な伝達関数ゼロは、移相器４１８がループを安定化す るためもはや必要ではなくなる。

より詳細には、第４図のフェーズロックドループシステムの線形ブロック図が第 ５図に示されている。電圧制御移相器４１８は加算器５１９と直列の利得ブロッ ク５２２によって表されている。ループ増幅器及びフィルタ４１０は明白なゼロ を含んでいない単純な積分器−５１０によって表されることも注意すべきである 。

第５図の図から、制御電圧■１に対して次の２つの相関関係が適用されることが 判る。

φｄ、ａｔａ−に２ｒ、ｖ、−φｃｌｋ＝ｓｖ１　（２）φｃ　ｌ　ｋ＝ｖ、に 、、／ｓ　（３）こ二でに２は位相検出器利得、ループ増幅器及びフィルタ利得 とｖｃ○利得の積であり、τ２は■Ｃ○利得に対する移相器利得の比である。

ｖｌを消去すると、ジッタ伝達関数は以下のようになる式（１）と（４）におけ るジッタ伝達関数を比較すると、第４図のアーキテクチャが従来の第１図のアー キテクチャと同じ極を有し、従ってループ安定性が同じであることが判る。しか しながら、第４図の構成は明白なゼロ点と有していない、斯くして、ループが０ ．７０７より大きな減衰比（ε）を有し且つジッタ伝達関数が全ての周波数にお いて単位と等しいかあるいは少ない状態を保つような値をに２及びτ、に表定す ることが可能である。これによて、「ジッタピーキング」が軽減する。

更に、先行技術の回路において必要であったループ追跡と入カシツタ低減との間 の前記の妥協も軽減される。特に、ライン４１８上の遅延データとライン４０４ 上のＶＣ○出力との位相エラーは遅延素子４１８によって最小限になるが、入カ シツタはＶＣＯクロック出力に付加されない。

例示的な実施例のみが上記説明に示されてきたが、他の修正及び変更は当業者に は即座に明白となろう０例えば、本発明はデジタル入力データ流に関して論じら れてきたが、本発明のアーキテクチャはアナログ回路にも用いられて明白なある いは含蓄さてた搬送波信号を回復することができる。この後者の場合、電圧制御 遅延及びフェーズロックドループは両方とも従来の設計によるアナログ回路であ る。これらの変更及び修正は以下の請求の範囲によって網羅されるものと意図さ れる。

（従来技術） （従来技術） 要約書 電圧制御遅延（４１８）はフェースロ・・！クドループ（４３０）と直列に接続 されている。電圧制御遅延はフェーズロンクドルーブ増１福器及びフィルタ（４ １０）によって生じる制御電圧によって制御される。この構成により、増幅器及 びフィルタは明白なゼロを含まない伝達関数を有するように設計することができ る。

その結果、構造全体のジッタ伝達関数は全周波数にわたって単位に等しいかある いは単位より少ない状態を保つように設計することがてき、ジンタビ−キングが 軽減される。

国際調査報告 Ｓ＾４７］０３

Claims (17)

【特許請求の範囲】
1. １．入力データ流から周期信号を回復するためのフェーズロックドハーブ信号回 復装置において、 制御信号に応答して、可変周波数周期信号を発生する手段と、上記制御信号に応 答して、上記入力データ流を選択的に遅延して遅延データ流を発生するための遅 延手段と、及び 上記遅延データ流と上記可変周波数周期信号とに応答して、上記制御信号を発生 するための手段であって、該制御信号が上記遅延データ流と上記可変周波数周期 信号との位相差を示すこと、 を含むことを特徴とするフェーズロックドループ信号回復装置。
2. ２．上記遅延手段が電圧制御移相器を含むことを特徴とする請求項１に記載のフ ェーズロックドループ信号回復装置。
3. ３．上記制御信号発生手段が位相検出器及び明白なゼロ点を含まない伝達関数を 有するフィルタ手段を含むことを特徴とする請求項１に記載のフェーズロックド ループ信号回復装置。
4. ４．上記可変周波数周期信号発生手段が電圧制御発振器を含むことを特徴とする 請求項１に記載のフェーズロックドループ信号回復装置。
5. ５．入力デジタルデータ流からクロック信号を回復するためのフェーズロックド ループクロック回復装置において、 電圧制御信号に応答して、可変周波数クロック信号を発生するための電圧制御発 振器と、 上記電圧制御信号に応答して、上記デジタルデータ流を選択的に遅延して遅延デ ータ流を発生するための遅延手段と、及び上記遅延データ流と上記クロック信号 とに応答して、上記電圧制御信号を発生するための手段と、 を含むことを特徴とするフェーズロックドループクロック回復装置。
6. ６．上記電圧制御信号発生手段が、位相検出器と、明白なゼロ点を含まない伝達 関数を有するフィルタ手段とを含むことを特徴とする請求項５に記載のフェーズ ロックドループクロック回復装置。
7. ７．入力デジタルデータ流からクロック信号を回復するためのフェーズロックド ループクロック回復装置において、 制御信号に応答して、可変周波数クロック信号を発生するための電圧制御発振器 と、 上記デジタルデータ流に直列に接続されて、上記制御信号に応答し、上記デジタ ルデータ流を選択的に遅延して遅延データ流を発生するための遅延手段と、上記 遅延データ流と上記クロック信号とに応答して、上記遅延データ流と上記クロッ ク信号との位相差を示すエラー信号を発生するための位相検出器と、及び上記エ ラー信号に応答し、上記制御信号を発生するためのループ増幅器及びフィルタと 、 を含むことを特徴とするフェーズロックドループクロック回復装置。
8. ８．上記遅延手段が、電圧制御移相器を含むことを特徴とする請求項７に記載の フェーズロックドループクロック回復装置。
9. ９．上記ループ増幅器及びフィルタが、明白なゼロ点を含まない伝達関数を有す る積分器を含むことを特徴とする請求項７に記載のフェーズロックドループクロ ック回復装置。
10. １０．入力デジタルデータ流からクロック信号を回復するためのフェーズロック ドループクロック回復装置において、制御信号に応答して、上記クロック信号を 発生するための電圧制御発振器と、上記制御信号に応答して、選択された期間に わたって上記デジタルデータ流を遅延して遅延デジタルデータ流を生成するため の電圧制御移相器と、上記遅延デジタルデータ流と上記クロック信号に応答して 、上記遅延デジタルデータ流と上記クロック信号との位相差を示すエラー信号を 発生するための位相検出器と、及び 積分器を含み、単一極を有する伝達関数を有し、上記エラー信号に応答して、上 記制御信号を発生するための増幅器及びフィルタ回路と、を含むことを特徴とす るフェーズロックドループクロック回復装置。
11. １１．上記増幅器及びフィルタ伝達関数が、明白なゼロ点を含まないことを特徴 とする請求項１０に記載のフェーズロックドループクロック回復装置。
12. １２．上記遅延手段が、 上記制御信号に応答して、遅延制御信号を生成するための利得ブロックと、及び 上記遅延制御信号と上記データ流とを受けて上記遅延データ流を発生するための 加算器と、 を含むことを特徴とする請求項１に記載のフェーズロックドループ信号回復装置 。
13. １３．上記フィルタ手段が、積分器を含むことを特徴とする請求項３に記載のフ ェーズロックドループ信号回復装置。
14. １４．上記フィルタ手段が、積分器を含むことを特徴とする請求項６に記載のフ ェーズロックドループ回復装置。
15. １５．上記遅延手段が、電圧制御移相器を含むことを特徴とする請求項５に記載 のフェーズロックドループ回復装置。
16. １６．データ信号からクロック信号を回復するための装置において、上記データ 信号と制御信号とを受とり、上記データ信号を上記制御信号によって制御された 量だけ移相して第１の信号を生成するための制御された移相器と、及び 上記第１の信号に応答して、上記制御信号を生成するためのフェーズロックドル ープと、 を含むことを特徴とする装置。
17. １７．上記フェーズロックドループが、上記制御信号に応答して、その周波数が 上記制御信号によって決定される発振信号を生成するための制御された発振器と 、上記第１の信号と上記発振信号とに応答して、上記第１の信号と上記発振信号 との位格差を示す第２の信号を生成するための位相検出器と、及び上記第２の信 号に応答して、上記制御信号を生成するためのフィルタ手段と、を含むことを特 徴とする請求項１６に記載の装置。