JPS63114412A - 位相弁別器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、第１のパルス列と第２のパルス列との間の位
相差に依存する出力電圧を発生する位相弁別器に関する
。このような位相弁別器は例えば、クロック信号または
、例えば伝送コーｒの中のパルス符号変調等のディジタ
ル信号を表わすビット列の中のいわゆるビットクロック
を発生するＰＬＬ回路において必要である。

従来技術 ディジタル信号伝送ないし処理装置（例えばディジタル
記録機器）の出力側において殆んど常に、到来ビット列
のクロック信号または到来ビット列のビットクロックを
再生しなければならない。これは多くの場合にＰＬＬ回
路を用いて行われる。ＰＬＬ回路において使用される位
相弁別器の形式はＰＬＬ回路の特性に大きな影響を与え
る。また、ディジタル信号処理装置の中においてＰＬＬ
回路もできる限シデイジタル基本素子９６９号公報ｆの
中に、１つの排他ＯＲデートのみから成る、ディジタル
信号用の位相弁別器が記載されている。

前述の公知の回路と、その回路において発生する欠点と
、本発明の基礎と−なっている考察および認識とを、次
に第１図ないし第６図に基づいて説明する。。第３図の
ａは公知の位相弁別器の特性曲線を示し第６図のＣは、
本発明によシ構成されている位相弁別器の、変形された
特性曲線を示している。

第１図におりては、公知の位相弁別器を有するＰＬＬ回
路が示されている。第２図は、対応する信号変化を示す
。到来ビット列Ａの各レベル変化から、走行時間τと排
他ＯＲデート５と、を有する走行時間素子により、パル
ス幅τを有するパルスが発生される。その際にτはでき
る限シヒット長Ｔの−でなければならない。このように
して発生された第１のパールス列Ｂと、発振器１におい
て発生された第２のパルス列（このパルス列は、この場
合にはビットクロックＣに等しい）とは、位相弁別器と
して用いられる排他ＯＲゲート２の両方の入力側に供給
される。

排他０Ｒ）ｌＡ−ト２の出力信号Ｂ■Ｃは、ループフィ
ルタとして用いられる低域フィルタ３を通過して制御電
圧ＵＲとなり、発振器１に供給される。位相弁別器特性
すなわち、ＢとＣとの間の位相ψをパラメータとする、
制御電圧ＵＲの変化が第３図のａに示されている。ＰＬ
Ｌ回路の作動点は例えば、発振器１をψ＝９０°に調整
することによシセットされる。

このセットに対して第６図のｂに、ビット列ＡΩレベル
変化の位置の分布曲線が示されている。レベル変化はこ
の場合に例えば９０°±６０゜の領域に集中している。

レベル変化のばらつきは、再生出力機器の時間ジッタす
なわち時間誤、差と信号の歪とノイズとによシ発生する
。ビットクロックＣがビット列Ａの時間ジッタに追従す
る限り時間ジッタは、第６図のｂにおける分布曲線の拡
幅の原因とはならない、。分布曲線の拡幅は、ビット誤
りが発生する確率が高められることを意味する。それ故
にビットクＰツクＣはできる限υ時間ジッタに追従しな
ければならない。このために位相弁別器、特性曲線はそ
の主作動領域において、決められた最小勾配を有しなけ
ればならない。第６図のａとｂとを観察すると位相弁別
器特性曲線が１、この場合には９０’±３０°であるそ
の主領域の外部においても１、絶対値的には引続いて増
加しているのが匂がる。

このようにして、稀にしか発生しないレベル変化は、こ
れらのレベル変化が、正しいクロック位相、の設定のた
めには多くの場合に重要ではないにもかかわらず・制御
電圧の発生のためには非常に重要である。統計的に稀な
レベル変化はレベルの落込みのところに集中的に発生す
るのでこの位相弁別器は、障害なしにクロック信号を再
生するには最適ではない６ばらつき主領域の外部におけ
る、集中的に発生するビベル変化の場合にはクロック位
相は特に強く歪を受けることがあシピットスリップ（Ｂ
ｉｔ　Ｓｌ、ｉｐ　）の発生する確率は高められる。

発明が解決しようとする問題点 本発明の課題は１５発生される制御電圧がピッ。

ト列とビットクロックとの間の、基本値から犬−幅にず
れている位相差によシ大きく歪められないように構成さ
れている位相弁別器を提供すｐこ、とにある。・この場
合に、位相弁別器を大幅にディジタル構成素子によりｗ
作することができるようにする。１ 量率を解決するだめの手段 上記問題は、特許請求の範囲第１項記載の構成により解
決される。本発明９有利な実施例は実施態様項に・記載
されている。

位相密度分布（、Ｐｈａｓ、ｅｎｄｉｃｈｔｖｅｒｔａ
ｉｌｕｎｇ　）という表現は公知の表現である。・それ
は、多数のレベル変化が発生し、た場合にビット列と、
ビット列から発生されるビットクロックとの間のその都
度の位相差が発生する頻度を分布曲線により表わしたも
のを意味する。この分布曲線は、ビット列に時間誤差が
ない場合には、ＰＬＬ回路の発振器によりセットされる
基本値例えば９０°を有する。ビット列が時間誤差を有
せずそしてその他の障害もない場合にはビット列とビッ
トクロックとの間Ω、すべての比較操作における位相差
はこの一定の基本値を有する。分布曲線は。

したがって、この基本位相を表わす垂直線である。ビッ
ト列における不可避の時間誤差によりこの基本位相に対
する偏差が発生しこの偏差は分布曲線によシ表わすこと
ができる。本発明により、前述の基本値から大幅にずれ
、したがって多くの場合に、実際の位相差の尺度を表わ
さない位相差の場合に位相弁別器特性曲線は平担に変化
し、障害が最小のレベル変化の領域における特性曲線が
最大の勾配を有する。公知１０位相弁別器においては、
位相差が大きい場合には、有利には線形の特性曲線に相
応して、相応して大きい制御電圧が発生される。これは
しかしながらこの場合には望ましくない、何故ならばこ
のように大きな位相差はこの信号において多くの場合に
代表的でなくまた、発生された制御電圧を不所望に変化
するおそれがある（このような変化は例えば、ドロン、
プアウト等の決められた信号障害の場合に大きい位相偏
差が集中的に発生する場合に現われる）からである。

発明の効果 本発明においては位相弁別器の勾配が位相密度分布に相
応する。このようにして、ドロップアウトの際に集中的
に発生する大きな位相偏差が、発生される制御電圧に対
して不所望な影響を与えるのを阻止することができる。

実施例 第３図のＣは、勾配が、第６図のｂに示されている位相
密度分布に相応する位相弁別器特性曲線を示す。この位
相弁別器特性曲線は、１つの位相弁別器特性曲線を第６
図のａにしたがって例えば破線まで制御することによシ
形成することはできない。何よりも、分布曲線の幅が信
号伝送の品質に依存して変化することを考慮しなければ
ならない。位相弁別特性曲線におけるこの急峻な領域は
したがって自動的に位相密度分布に整合されなければな
らない。これを実現する位相弁別器回路は第４図に示さ
れている。

第′５図には、対応する信号変化が示されている。

変調された一ビット列Ａから得られたピッ、ト列Ｂはこ
の場合にも、ビット列Ａのレベル変化の時間位置をマー
クする、一定持続時間τを有するパルスを表わす。持続
時間τはビット期間Ｔの−である必要はない。持続時間
τはビット列Ａの最小のレベル移行間隔より小さければ
よい。

パルス持続時間τは出力電圧ＵＲの振幅に影響を与える
。

第４図に示されている位相弁別器においてはＤフリップ
フロップ６が、レベル変化が、ビットクロックＣの下降
側縁の前に発生したか後に発生したかを検出する。走行
時間τｌを有する遅延素子７はＤフリップフロップ６の
走行時間の補償に用いられる。Ｄフリップフロップ６の
出力電圧Ｑに依存してＮＡＮＤデート８の出力側に負の
パルスＥが発生するかまたはＡＮＤデート９の出力側に
正のパルスＦが発生する。加算段１０においてパルスＥ
とＦとが加算され低域フィルター１において低域フィル
テリングが行われた後に電圧Ｕ　Ｒ’が取出される。こ
の電圧Ｕ　Ｒ’の変化は第６図Ｃの位相弁別器の特性曲
線に示されている。この特性曲線の勾配はビット列Ａの
レベル変化の位相密度分布に相応する。この事象は、ビ
ット列Ａの各レベル変化が、数値的には、電圧ＵＲを発
生するために同じウェイトを有することが原因で発生す
る。第１図における位相弁別器においてはこのウェイト
はその都度のレベル移行の位相ずれに依存する。

しかしパルス列、Ｂの各パルスが電圧発生に対して同じ
ウェイトを有する場合には電圧曲線ＵＲの勾配は、所定
の位相偏差ψにおいては、当該の位相位置を有するパル
ス列Ｂにおけるパールスの頻度に相応する。この相互関
係は次のように理解することが、できる。各部ＵＲ（ψ
）は位相密度分布曲線の全体にわたる積分値に相応し、
その際に、ビットク、ロックＣの決定側縁の後に位置す
る、分布曲線の部分は、横軸で反転されているー。ＰＬ
Ｌ回路における制御電圧発生にとって重要ではない確率
の大きい、大きい偏差を有するレベル移行が、制御電圧
発生に対して大きなウェイトで作用する欠点はこの場合
には除去される。

加算段１０においてパルスＥとＦとを加算し引続いて低
域フィルタ１１で積分を行うことにより出力電圧Ｕ　Ｒ
’は、一方のパルス列を順方向に計数し他方のパルス列
を一逆方向に計数するカウンタの計数状態に相応する。

それ、故に、第４図に示されている位相弁別器を計数−
位相弁別器を呼称することができ・る。

第６図は、伝送ビット列Ａのための再生（９）路の中に
おける前述の位相弁別器の有利な実施例を示す。この回
路の出力側は、再生されたビットクロックＣと、このピ
ントクロックＣにクロック制御されたビット列Ａ′とを
供給する。第６図に示されている位相弁別器においては
、第４図に示されている基本回路に比して、いくつかの
個所が実施例として示されている。２つの抵抗１２．．
１３により構成されている加算段１０と、後続の、ルー
プフィルタとして用いられる低域フィルタ３とは、出力
側ＥおよびＦと演算増幅器１４の非反転入力側との間に
示されているＲＣ−組合せ体に統合され、る。演算増幅
器１４によシ制御増幅度を所望の値、に調整することが
できる。増幅回路に印加されている基本電圧Ｕｏによ、
９　ＰＬＬ回路の中心周波数が決められる。

第４図におけるＤフリップフロップのだめの遅延素子７
による走行時間補償τ１は第６図においては、Ｂ−パル
スを伝送する、同形式、のＤフリップフロップ１５によ
り行なわれ、る。この伝送は、Ｄフリップフロップ１５
のＤ入力側に電圧、”０″を印加することにより遮断す
ることができる。これは例えば、記録機器によシ、標本
化されたディジタル信号のレベルの落込みが発生し、こ
のレベルの落込みが、ビット列Ａのレベル変化が、大幅
に増幅されたノイズとなる程度に達した場合に適切であ
る。

第４図または第５図における位相弁別器の別の利点は１
、ビットクロックＣの決定側縁の前と後とに発生する、
ビット列Ａの、レベル変化に対するパルスを別、々の出
力側ＥとＦとに供給す、ることかできることにある。、
このように・して簡単にビット列Ａの標本化のためにク
ロ、ツク位相を自動的に最適化することができるっした
がって回路補償は必要でない。ビット誤シ率は自動的に
最小値に保持され、レベルの落込みの間に、同期された
パルスＢが遮断された場合には位相は、発振器１の中心
周波数が常時最適化されているために僅かにしかずれず
、したがってビットスリップへ発生す右確、率は低減さ
れる。

第６図において、標本化位相の自動的最適化はアップダ
ウンカウンタ１６とＤＡ変換器１７とを用いて行われる
。アップダウンカウンタ１６の双方の入力側に場合に応
じて、付加的な分周器１８，１９を介してパルス電圧９
ＥおよびＦが供給される。ＥとＦとのパルス計数の比較
において良好な平均化を行う、ことができるように、付
加的な分周器１８，１９の分周比ｎおよびｍおよびアッ
プダウンカウンタ１６のステップ数は比較的に高ぐされ
ている。アップダウンカウンタ１６の最高値側の、多数
の出力側はＱＡ変換器１γに接続されている。ＤＡ変換
器１γの出力電圧は、発振器１の中心周波、数を調整す
る基本電圧を形成する。、電圧喝による発振器１の制御
は非常に小さいステップ、で行うべきである。第６図に
示されている式が示すように、これは例えば１．演算増
幅器の出力側と非反転入力側との間に相応に小さい抵抗
Ｒを障けることにより行うことができる。電圧を正しい
極性にするとＰＬＬ　、回路は１動的に接続され、その
結果、弐Ｅ：Ｆ＝ｍ：ｎが満足される（、ただし可およ
びＦはそれぞれの出力側におけるパルス数である）。通
常の場合にはｍ　＝　ｎである。値ｍとｎとのうちの１
つの値、または双方の値が“１　＃であることすなわち
、対応する分周器が省略されることもある。

第６図のｂにおける対称形の分布曲線においてｍ　＝　
ｎの場合はビット誤シ率が最小となる。

これは次のように説明することができる。公知のように
伝送ビット列の品質はいわゆるアイパターンに基づいて
判断される。アイパターンは、れたオシログ？フに表示
すことに、より得ることが、できる。アイパターンは・
、レベ化変化、の頻度をビット長Ｔの間隔で示す。、こ
れらの頻度の集中度が高ければ高い程、ビット列は、よ
シ誤りが少なく再生される（ただし再生に必要な標本化
が、集中個所から最大の距離の個所で行われることを前
提とする）。第３図のｂにおける分布曲線をビット長Ｔ
の間隔で周期的に繰返すことによりアイパターンのレベ
ル変化密度を表わすことができる。ＰＬＬ回路において
クロック再生のために自動的に、ビットクロックＣの一
方の側縁がレベル変化集中個所の中央に調整されるよう
にすると、クロック電圧が対称形である場合に他方のク
ロック側縁は、これらの集中個所から最大の距離を有す
る。したがってこの側縁が、再生のため′の信号標本化
に用いられる限シビット誤り率は最小となる。

第５図において位相制御はビットクロックＣの下降側縁
を用いて行われる。伝送ビット列Ａの標本化は、側縁に
よシ正にトリガされるＤフリップフロップ２０すなわち
ビットクロックＣの立上り側線によシ行われる。標本化
時点は自動的に、レベル変化集中度が最小の時点に調整
される。

第６図において、レベルの落込みや伝送休止の場合に出
力側ＥおよびＦにおいてパルスを遮断することができる
ので、このような期間にわたりＰＬＬ回路の中心周波数
は保持される。ＰＬＬ回路の発振器が、接続後ただちに
正しい周波数で振動するように、ＤＡ変換器１７のため
の入力値を不揮発性メモリの中に格納することができる
。このために例えば、付加的なレジスタが用いられたり
またはアップダウンカウンタの出力側−７リツプ７０ツ
ブの給電が、機器が遮断された場合にバッテリにｌり保
持され、その結果、出力側−フリップフロップの状態が
再接続まで不変であるようＫする。

上述の説明は２進パルス列に関する。しかし本発明は、
６進コーρ等の２進よシ大きい伝送コードにも使用する
ことができる。

【図面の簡単な説明】

第１図は、公知の位相弁別器を有するＰＬＬ回性曲性曲
線す線図および第２図におけるビット列Ａのレベル変化
の位置の分布曲線を示す線図ならびに本発明により得ら
れた位相弁別器の特性曲線を示す線図である。第４図は
、本発明を実現する回路を示す回路略図である。第５図
は、第４図に示されている回路点の信号を示す線図であ
る。第６図は、本発明の有利な１つの実施例における回
路を示す回路略図である。 １・・・発振器、２・・・排他ＯＲデート、３・・・低
域フィルタ、４・・・遅延素子、５・・・排他ＯＲデー
ト、Ａ・・・ビット列、Ｃ・・・ビットクロック、Ｂ・
・・パルス列、６・・・Ｄフリップフロップ、７・・・
遅延素子、８・・・ＮＡＮＤデート、　９・・・ＡＮＤ
　ｒ−ト、　１０・・・加算段、１１・・・低域フィル
タ、Ｑ・・・出力電圧、Ｅ・・・負のパルス、Ｆ・・・
正のパルス、ＵＲ’・・・出力電圧。 −第２図 第３図 ９・・・ＡＮＤデート 第５図

Claims (1)

1. 【特許請求の範囲】 １、第１のパルス列（Ｂ）と第２のパルス列（ｃ）との
   間の位相差（ψ）に依存する出力電圧（ＵＲ）を発生す
   る位相弁別器において、前記出力電圧（ＵＲ）の、位相
   差（ψ）に対する依存を表わす特性曲線（第３図のｃ）
   の勾配が位相密度分布曲線（第３図のｂ）に相応してい
   ることを特徴とする位相弁別器。 ２、第１のパルス列（Ｂ）が、ビット列（Ａ）のレベル
   変化の時間的位置をマークするパルスから成り、 第２のパルス列が、等間隔のレベル変化を有するビット
   クロック（Ｃ）であり、前記第１のパルス列（Ｂ）の各
   パルスが出力電圧（ＵＲ）を、数値的には同一に制御し
   、この制御の正負の方向は、当該パルスの基準側縁が前
   記第２のパルス列（Ｃ）の正の半波に属するか負の半波
   に属するかに依存する特許請求の範囲第１項記載の位相
   弁別器。 ６、第１のパルス列（Ｂ）はＤフリップフロップ（６）
   のクロック入力側に供給され第２のパルス列（Ｃ）はＤ
   入力側に供給され、 前記Ｄフリップフロップ（６）の出力電圧 （Ｑ）は、２つの出力側（Ｅ、Ｆ）のうちのいずれの出
   力側に第１のパルス列（Ｂ）のパルスが供給されるかを
   決め、前記２つの出力側（Ｅ、Ｆ）におけるパルスは互
   いに逆の極性を有し、出力電圧は、前記２つの出力側 （Ｅ、Ｆ）における電圧の加算（１０）により形成され
   る（第４図、第５図）ようにした特許請求の範囲第２項
   記載の位相弁別器。 ４、第１のパルス列（Ｂ）のパルスは、これら、のパル
   スが主として障害信号により発生された可能性のある場
   合にはただちに遮断されるようにした特許請求の範囲第
   ２項または第３項記載の位相弁別器。 ５、第１のパルス列（Ｂ）のパルスはアップダウンカウ
   ンタ（１６）により計数されその際に計数方向は、パル
   スが、第２のパルス列 （Ｃ）の正の半波に属するか負の半波に属するかに依存
   し、 計数結果はＤＡ変換器（１７）を用いて、出力電圧（Ｕ
   Ｒ）の補足として用いられる電圧（Ｕ＿０）に変換され
   る（第６図）ようにした特許請求の範囲第２項ないし第
   ４項のいずれか１項に記載の位相弁別器。 ６、アップダウンカウンタ（１６）が別々の計数入力側
   を有し これらの入力側に分周器（１８、１９）が前置接続され
   ている特許請求の範囲第５項記載の位相弁別器。 ７、アップダウンカウンタ（１６）の計数結果が不揮発
   性メモリの中に格納されている（第６図）特許請求の範
   囲第５項または第６項記載の位相弁別器。