JPH0793617B2 - 位相ロックループ - Google Patents
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- JPH0793617B2 JPH0793617B2 JP31765187A JP31765187A JPH0793617B2 JP H0793617 B2 JPH0793617 B2 JP H0793617B2 JP 31765187 A JP31765187 A JP 31765187A JP 31765187 A JP31765187 A JP 31765187A JP H0793617 B2 JPH0793617 B2 JP H0793617B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/027—Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
Description
【発明の詳細な説明】 （発明の背景） ［発明の属する技術分野］ 本発明は三状態位相検出器を有する位相ロックループに
関し、特に、長い０列又は、まばらに１を含む数列を受
信した際に生じる、誤った周波数でのロッキングを避け
る位相ロックループに関する。
関し、特に、長い０列又は、まばらに１を含む数列を受
信した際に生じる、誤った周波数でのロッキングを避け
る位相ロックループに関する。
［従来技術の説明］ T1伝送システムにおいて情報は１と０に符号化される。
１は正極と負極を反転するパルスで表わされる。０は０
ボルトで表わされる。このようなT1信号方式は双極交互
符号反転（AMI）信号と呼ばれている。
１は正極と負極を反転するパルスで表わされる。０は０
ボルトで表わされる。このようなT1信号方式は双極交互
符号反転（AMI）信号と呼ばれている。
ケーブルに沿って、信号を増幅し、システムの伝送特性
を改善するために再生器が置かれる。各々の再生器はデ
ジタル信号列を受信し、増幅し、再整波形し、再タイミ
ングを行い、これをケーブルに再伝送する。再タイミン
グは受信したデジタル信号列に含まれる情報に応答し
て、再生器で作られるクロック信号によって行なわれ
る。この再生機能はT1伝送システムでの受信端局におい
ても使用される。
を改善するために再生器が置かれる。各々の再生器はデ
ジタル信号列を受信し、増幅し、再整波形し、再タイミ
ングを行い、これをケーブルに再伝送する。再タイミン
グは受信したデジタル信号列に含まれる情報に応答し
て、再生器で作られるクロック信号によって行なわれ
る。この再生機能はT1伝送システムでの受信端局におい
ても使用される。
T1端局は受信したデジタル信号列から1.544MHZのクロッ
ク信号を抽出する受信変換デバイスを含む。クロック信
号は1.544MHZを中心とする狭い範囲内の周波数を持つこ
とが望ましく、また、受信交換器は位相ロックループを
使用し、これはクロック信号を再現するために、位相検
出器、低域ループフィルタ、そして電圧制御発振器（VC
O）を有する。電圧制御発振器は、再生クロック信号を
その同調制御端子に加えられる同調制御信号電圧の振幅
に応じて変化する周波数で発生する。位相検出器は、受
信したディジタル信号列とVCO出力信号とを比較し、デ
ィジタル信号列とVCO出力電圧の位相差に比例する振幅
を持つ制御信号を発生する。
ク信号を抽出する受信変換デバイスを含む。クロック信
号は1.544MHZを中心とする狭い範囲内の周波数を持つこ
とが望ましく、また、受信交換器は位相ロックループを
使用し、これはクロック信号を再現するために、位相検
出器、低域ループフィルタ、そして電圧制御発振器（VC
O）を有する。電圧制御発振器は、再生クロック信号を
その同調制御端子に加えられる同調制御信号電圧の振幅
に応じて変化する周波数で発生する。位相検出器は、受
信したディジタル信号列とVCO出力信号とを比較し、デ
ィジタル信号列とVCO出力電圧の位相差に比例する振幅
を持つ制御信号を発生する。
ループフィルタは平滑化して同調制御信号にして、この
制御信号をVCOの同調制御端子に加える。
制御信号をVCOの同調制御端子に加える。
受信したデジタル信号列が全て１である場合、整流信号
スペクトルのエネルギは他のどの周波数よりも1.544MHZ
に多く集中している。このような場合1.544MHZでのクロ
ック信号の自動再生は容易である。
スペクトルのエネルギは他のどの周波数よりも1.544MHZ
に多く集中している。このような場合1.544MHZでのクロ
ック信号の自動再生は容易である。
受信したデジタル信号列中にまばらに１が含まれる場
合、整流信号スペクトルのエネルギはいくつかの異なっ
た周波数に広がる。まばらに１が受信されると、1.544M
HZよりも例えば1.16MHZ、1.352MHZにエネルギは集中す
る。従って、自動的に、正しい周波数が再生されるか
は、不確定であり、このため、VCOクロック信号が必ず
しも望ましい1.544MHZでロックするとは限らない。逆
に、位相ロックループは、1.544MHZ付近の周波数以外の
ところに、ロックする可能性がある。
合、整流信号スペクトルのエネルギはいくつかの異なっ
た周波数に広がる。まばらに１が受信されると、1.544M
HZよりも例えば1.16MHZ、1.352MHZにエネルギは集中す
る。従って、自動的に、正しい周波数が再生されるか
は、不確定であり、このため、VCOクロック信号が必ず
しも望ましい1.544MHZでロックするとは限らない。逆
に、位相ロックループは、1.544MHZ付近の周波数以外の
ところに、ロックする可能性がある。
ジッタは再タイミングされた信号にビット誤りを生じさ
せ得る。生じたビット誤り率が高すぎると、伝送システ
ムの性能に著しい低下を引き起こす。
せ得る。生じたビット誤り率が高すぎると、伝送システ
ムの性能に著しい低下を引き起こす。
ジッタを避けるため、受信変換器内で三状態位相検出器
を用い、０が受信される毎に、ループフィルタにつなが
る三状態位相検出器出力線のスイッチを開ける。このス
イッチが開けられるとVCOは先行する同調制御信号によ
って制御される。三状態位相検出装置によって一度ロッ
クが行なわれると、先行する同調制御信号によってVCO
は、たとえ０列を受信しても、一度ロックした周波数で
出力クロック信号を発生し続ける。
を用い、０が受信される毎に、ループフィルタにつなが
る三状態位相検出器出力線のスイッチを開ける。このス
イッチが開けられるとVCOは先行する同調制御信号によ
って制御される。三状態位相検出装置によって一度ロッ
クが行なわれると、先行する同調制御信号によってVCO
は、たとえ０列を受信しても、一度ロックした周波数で
出力クロック信号を発生し続ける。
低域ループフィルタは、最大許容長の０列が発生した場
合でもこれに対応できるようにこの長さに等しい期間、
先行制御信号を保つため、電荷を保持するように設計さ
れている。VCOが1.544MHZでロックしていた場合、０が
受信されている間、VCOは1.544MHZを発生し続けるが、
これは三状態位相検出器の出力回路は開いているためで
ある。一方好ましくない同調制御信号が存在したため
に、VCOが異なった周波数でロックしていた場合、まば
らに１が受信されている間は、この異なった周波数を発
生し続ける。
合でもこれに対応できるようにこの長さに等しい期間、
先行制御信号を保つため、電荷を保持するように設計さ
れている。VCOが1.544MHZでロックしていた場合、０が
受信されている間、VCOは1.544MHZを発生し続けるが、
これは三状態位相検出器の出力回路は開いているためで
ある。一方好ましくない同調制御信号が存在したため
に、VCOが異なった周波数でロックしていた場合、まば
らに１が受信されている間は、この異なった周波数を発
生し続ける。
このことは、T1システムが正常状態下で作動している間
は全く問題とならない。なぜなら、位相ロックループが
1.544MHZ付近の受容範囲内の周波数で一度ロックすれ
ば、システムはこの周波数にロックされるからである。
しかし、T1システム始動時や、スタンバイ状態からサー
ビス状態にスイッチされた時には問題が生ずる。このよ
うな場合、VCOの同調制御信号電圧はVCOに1.544MHZ付近
のクロック出力を発生させる値でない場合がある。VCO
同調制御信号電圧が望ましくない振幅を持つときに、０
を受信して、三状態位相検出器の出力が開かれると同調
制御信号電圧は誤った電圧を保持する。このため、VCO
からのクロック出力は必要な1.544MHZとは大きく異なっ
た周波数で誤ロックを続ける。これは誤ロック問題と呼
ばれている。
は全く問題とならない。なぜなら、位相ロックループが
1.544MHZ付近の受容範囲内の周波数で一度ロックすれ
ば、システムはこの周波数にロックされるからである。
しかし、T1システム始動時や、スタンバイ状態からサー
ビス状態にスイッチされた時には問題が生ずる。このよ
うな場合、VCOの同調制御信号電圧はVCOに1.544MHZ付近
のクロック出力を発生させる値でない場合がある。VCO
同調制御信号電圧が望ましくない振幅を持つときに、０
を受信して、三状態位相検出器の出力が開かれると同調
制御信号電圧は誤った電圧を保持する。このため、VCO
からのクロック出力は必要な1.544MHZとは大きく異なっ
た周波数で誤ロックを続ける。これは誤ロック問題と呼
ばれている。
VCOが必要な1.544MHZ付近以外の周波数を持つクロック
出力を発生すると、再生器は作動せず、デジタル信号列
は全く処理されない。
出力を発生すると、再生器は作動せず、デジタル信号列
は全く処理されない。
この誤ロック問題は単に位相ロックループの取り込み、
すなわち受け入れ範囲を狭くすることによって克服し得
る可能性がある。しかし、この様な解決法は、T1システ
ムの動作寿命期間中に、位相ロックループに生じ得る素
子の温度変化や、経年変化によるVCOドリフト量に制限
を与え望ましくない。
すなわち受け入れ範囲を狭くすることによって克服し得
る可能性がある。しかし、この様な解決法は、T1システ
ムの動作寿命期間中に、位相ロックループに生じ得る素
子の温度変化や、経年変化によるVCOドリフト量に制限
を与え望ましくない。
この問題は、また、三状態位相検出器の出力スイッチ
が、０入力を受信してもスイッチングしなくすることに
よっても克服し得る可能性がある。その代わり、出力ス
イッチは、閉じたままにし、８ビットワード中に３又は
４個の０があるまで０を入力しカウントする。この時三
状態位相検出器の出力スイッチは８ビットワードの終わ
りまで、０が入力するたびに開かれる。
が、０入力を受信してもスイッチングしなくすることに
よっても克服し得る可能性がある。その代わり、出力ス
イッチは、閉じたままにし、８ビットワード中に３又は
４個の０があるまで０を入力しカウントする。この時三
状態位相検出器の出力スイッチは８ビットワードの終わ
りまで、０が入力するたびに開かれる。
（発明の概要） 誤ロック問題は、位相ロックループに、三状態位相検出
器、フィルタ、電圧制御発振器を加えることによっても
解決できる。これらは、三状態位相検出器と、位相ロッ
クループの入力端子に加えられるデータ信号列に対応し
てクロック信号を再生するループ中に結線されている。
三状態位相検出器は、ループの入力端子に０が与えられ
ると、必ず出力線を開く。三状態位相検出器とループフ
ィルタ間には抵抗が挿入されている。これはフィルタに
確実な同調制御信号を発生させ、またループの入力端子
に加えられるデジタル中の０密度と無関係にあらかじめ
選択した周波数範囲内で電圧制御発振器が発振するよう
に、制御信号の変動をクランプするための抵抗である。
器、フィルタ、電圧制御発振器を加えることによっても
解決できる。これらは、三状態位相検出器と、位相ロッ
クループの入力端子に加えられるデータ信号列に対応し
てクロック信号を再生するループ中に結線されている。
三状態位相検出器は、ループの入力端子に０が与えられ
ると、必ず出力線を開く。三状態位相検出器とループフ
ィルタ間には抵抗が挿入されている。これはフィルタに
確実な同調制御信号を発生させ、またループの入力端子
に加えられるデジタル中の０密度と無関係にあらかじめ
選択した周波数範囲内で電圧制御発振器が発振するよう
に、制御信号の変動をクランプするための抵抗である。
（実施例の説明） 第１図にT1デジタル伝送システムの受信端局で用いられ
ているクロック再生位相ロックループ20を示す。デジタ
ル信号列は入力端子21に加えられる。これは位相ロック
ループ20と三状態位相検出器22、両者の入力となる。ル
ープの残りの部分には低域ループフィルタ26、電圧制御
発振器28、そして検出器、ループフィルタおよび発振器
を結ぶ導線24.29.30が含まれる。発振器28と位相ロック
ループで作られるクロック信号は出力端子32に現われ
る。
ているクロック再生位相ロックループ20を示す。デジタ
ル信号列は入力端子21に加えられる。これは位相ロック
ループ20と三状態位相検出器22、両者の入力となる。ル
ープの残りの部分には低域ループフィルタ26、電圧制御
発振器28、そして検出器、ループフィルタおよび発振器
を結ぶ導線24.29.30が含まれる。発振器28と位相ロック
ループで作られるクロック信号は出力端子32に現われ
る。
多くの組合わせのデジタル数列が入力端子21に入力され
る。第１図の装置は従来装置と異なり、これら全てのデ
ジタル数列に応答して安定した再現クロック信号を発生
できる。このクロック信号は、伝送システムが許容ビッ
ト誤り率以下で作動するために必要な周波数である。多
くの入力デジタル信号列のうち対照的な列として第２図
と第４図の２つを示す。
る。第１図の装置は従来装置と異なり、これら全てのデ
ジタル数列に応答して安定した再現クロック信号を発生
できる。このクロック信号は、伝送システムが許容ビッ
ト誤り率以下で作動するために必要な周波数である。多
くの入力デジタル信号列のうち対照的な列として第２図
と第４図の２つを示す。
まず、第２図のデジタル数列について考える。ここで信
号によって表わされているデジタル数列は８個のパルス
中７個の１が反復する数列である。１は正と負に反転す
るパルスで表わされる。０は０ボルトで示される。この
様な信号は双極交互符号反転信号と呼ばれている。この
デジタル信号はほとんどが１、つまり１の密度が大きい
ためパルス周期の半分のところに非常に強い基本周波数
成分がある。
号によって表わされているデジタル数列は８個のパルス
中７個の１が反復する数列である。１は正と負に反転す
るパルスで表わされる。０は０ボルトで示される。この
様な信号は双極交互符号反転信号と呼ばれている。この
デジタル信号はほとんどが１、つまり１の密度が大きい
ためパルス周期の半分のところに非常に強い基本周波数
成分がある。
第３図は第２図の整流デジタル信号のエネルギスペクト
ル分布を示したもので、エネルギは周波数1.544MHZに多
く集中している。他にエネルギの低いレベルが1.16MH
Z、1.352MHZ、1.7362MHZに見られる。第１図に示されて
いる装置は、第２図のデジタル信号列に対して良好なク
ロック信号を発生する。
ル分布を示したもので、エネルギは周波数1.544MHZに多
く集中している。他にエネルギの低いレベルが1.16MH
Z、1.352MHZ、1.7362MHZに見られる。第１図に示されて
いる装置は、第２図のデジタル信号列に対して良好なク
ロック信号を発生する。
実際に第２図のデジタル信号が入力されるT1搬送システ
ムは８番目毎のタイムスロットを除いて、三状態位相検
出器のスイッチを閉じ、導線24上にレベル比較制御信号
を作り、低域ループフィルタ26で平滑化し、導線29を通
じて、電圧制御発振器28の同調入力端子に、同調制御信
号すなわち同調制御電圧として加える。
ムは８番目毎のタイムスロットを除いて、三状態位相検
出器のスイッチを閉じ、導線24上にレベル比較制御信号
を作り、低域ループフィルタ26で平滑化し、導線29を通
じて、電圧制御発振器28の同調入力端子に、同調制御信
号すなわち同調制御電圧として加える。
同調制御信号は電圧制御発振器の出力端子32に1.544MHZ
付近の望ましい周波数範囲のクロック出力信号を発生さ
せる振幅を持つ。このクロック出力信号は端局再生器で
の再生処理期間中入力デジタル信号列のサンプリングに
用いられ、また、導線30を通じて三状態位相検出器22の
帰還端子に加えられる。
付近の望ましい周波数範囲のクロック出力信号を発生さ
せる振幅を持つ。このクロック出力信号は端局再生器で
の再生処理期間中入力デジタル信号列のサンプリングに
用いられ、また、導線30を通じて三状態位相検出器22の
帰還端子に加えられる。
導線30上のクロック出力信号を三状態位相検出器の帰還
端子に加えるときには、この導線30上のクロック信号
は、第２図のデジタル入力信号列に実質的に同期してい
る。このため導線29上の同調制御信号の振幅に変化を与
えることはほとんど無い。この様に、第１図の位相ロッ
クループはデジタル信号列の入力の1.544MHZにエネルギ
が集中しているため、1.544MHZ付近の周波数を持つクロ
ック信号を発生する。
端子に加えるときには、この導線30上のクロック信号
は、第２図のデジタル入力信号列に実質的に同期してい
る。このため導線29上の同調制御信号の振幅に変化を与
えることはほとんど無い。この様に、第１図の位相ロッ
クループはデジタル信号列の入力の1.544MHZにエネルギ
が集中しているため、1.544MHZ付近の周波数を持つクロ
ック信号を発生する。
１の中にもっと多くの０が混在している場合、また、ほ
とんど０ばかりが伝送される場合、第１図の三状態位相
ロックループ20は、幾分異なった動作を行う。
とんど０ばかりが伝送される場合、第１図の三状態位相
ロックループ20は、幾分異なった動作を行う。
第４図には、第１図の入力端子21に印加される別のデジ
タル入力信号列を示した。第４図のデジタル信号列は、
８タイムスロットごとに１を１つだけ含み１の密度が低
い。第４図のデジタル列に含まれるエネルギのスペクト
ルは、第２図の信号のエネルギスペクトルとは異なった
周波数帯に広がっている。
タル入力信号列を示した。第４図のデジタル信号列は、
８タイムスロットごとに１を１つだけ含み１の密度が低
い。第４図のデジタル列に含まれるエネルギのスペクト
ルは、第２図の信号のエネルギスペクトルとは異なった
周波数帯に広がっている。
第５図には、第４図のデジタル列を整流した場合のエネ
ルギスペクトル分布を示す。エネルギは望ましい1.544M
HZよりも1.160MHZと1.352MHZに集中している。このよう
に別の周波数にエネルギが集中するにもかかわらず、８
個中１個の１が含まれるデジタル列に対しても、第１図
のループは必要な1.544MHZでロックする。
ルギスペクトル分布を示す。エネルギは望ましい1.544M
HZよりも1.160MHZと1.352MHZに集中している。このよう
に別の周波数にエネルギが集中するにもかかわらず、８
個中１個の１が含まれるデジタル列に対しても、第１図
のループは必要な1.544MHZでロックする。
このループ20は、他の１の密度が低いデジタル列に対し
ても必要な周波数1.544MHZでロックする。
ても必要な周波数1.544MHZでロックする。
三状態位相検出器22は出力線に開閉スイッチ33を持つ一
般的な位相検出器である。単独の１、または１の数列が
デジタル列入力端子に加えられるとスイッチ33が閉じ
る。このため、検出器22が発生する信号はスイッチ33を
通じて制御信号として、導線24に加えられる。ループフ
ィルタ26は制御信号を同調制御信号、すなわち、同調制
御電圧に平滑化する。この信号は導線29上で作られ電圧
制御発振器28に加えられる。デジタル列入力端子21に一
つでも０が加えられるとスイッチ33は開く。
般的な位相検出器である。単独の１、または１の数列が
デジタル列入力端子に加えられるとスイッチ33が閉じ
る。このため、検出器22が発生する信号はスイッチ33を
通じて制御信号として、導線24に加えられる。ループフ
ィルタ26は制御信号を同調制御信号、すなわち、同調制
御電圧に平滑化する。この信号は導線29上で作られ電圧
制御発振器28に加えられる。デジタル列入力端子21に一
つでも０が加えられるとスイッチ33は開く。
第１図の装置では参照電圧VREFが減衰抵抗40を介して導
線24に結ばれている。これはループフィルタ26に入力さ
れる補正制御信号である。デジタル列入力端子21に０が
加えられている間、スイッチ33は開いているので、参照
電圧VREFに、導線24に加えられている補正制御信号は近
付く。VREFは導線29上に次のような同調制御信号を発生
させるように設定される。つまり電圧制御発振器が1.54
4MHZ付近の望ましい周波数で作動するような同調信号で
ある。この様にデジタル列入力端子に０が加えられる前
に、導線24上にどんな制御信号電圧が存在していても、
デジタル列入力端子21に０が加えられている間、導線24
上の補正制御信号は、導線29の同調制御信号を次のよう
な電圧に近付ける。つまり、発振器28が必要な1.544MHZ
付近の周波数を持つクロック信号を発生するよう同調さ
せる電圧にである。
線24に結ばれている。これはループフィルタ26に入力さ
れる補正制御信号である。デジタル列入力端子21に０が
加えられている間、スイッチ33は開いているので、参照
電圧VREFに、導線24に加えられている補正制御信号は近
付く。VREFは導線29上に次のような同調制御信号を発生
させるように設定される。つまり電圧制御発振器が1.54
4MHZ付近の望ましい周波数で作動するような同調信号で
ある。この様にデジタル列入力端子に０が加えられる前
に、導線24上にどんな制御信号電圧が存在していても、
デジタル列入力端子21に０が加えられている間、導線24
上の補正制御信号は、導線29の同調制御信号を次のよう
な電圧に近付ける。つまり、発振器28が必要な1.544MHZ
付近の周波数を持つクロック信号を発生するよう同調さ
せる電圧にである。
第６図に、数本の短い縦線で示されているように、第１
図の導線29上の同調制御信号は入力信号中の１の密度に
無関係であり、また、発振周波数制御電圧の狭い帯域内
に治まっている。この同調制御信号の電圧帯域内では、
電圧制御発振器は1.544MHZ付近の周波数帯域で動作す
る。このように、長い０列、すなわち、１の密度が低い
デジタル列を受信している間、位相ロックループ20がほ
ぼ一定周波数のクロック周波数を発生することにより、
三状態位相検出器22がジッタ問題を解決した。しかし、
同時に参照電圧はまた、電圧制御発振器28が必要な周波
数で動作するように、同調制御信号を正しい電圧に強制
変化させている。
図の導線29上の同調制御信号は入力信号中の１の密度に
無関係であり、また、発振周波数制御電圧の狭い帯域内
に治まっている。この同調制御信号の電圧帯域内では、
電圧制御発振器は1.544MHZ付近の周波数帯域で動作す
る。このように、長い０列、すなわち、１の密度が低い
デジタル列を受信している間、位相ロックループ20がほ
ぼ一定周波数のクロック周波数を発生することにより、
三状態位相検出器22がジッタ問題を解決した。しかし、
同時に参照電圧はまた、電圧制御発振器28が必要な周波
数で動作するように、同調制御信号を正しい電圧に強制
変化させている。
第７図には、第１図の減衰抵抗40の値と、三状態位相ロ
ックループ20の取り込み範囲との関係を表わす曲線を示
す。第７図に示されているように、抵抗40の値が減少す
るにつれて、とり込み範囲も減少している。減衰抵抗40
の抵抗値の許容範囲は、第３図と第５図に示される誤ロ
ック周波数以外でかつ、温度や素子の変化によるVCOド
リフトに対応できるような取り込み範囲を第７図から選
択して決定する。
ックループ20の取り込み範囲との関係を表わす曲線を示
す。第７図に示されているように、抵抗40の値が減少す
るにつれて、とり込み範囲も減少している。減衰抵抗40
の抵抗値の許容範囲は、第３図と第５図に示される誤ロ
ック周波数以外でかつ、温度や素子の変化によるVCOド
リフトに対応できるような取り込み範囲を第７図から選
択して決定する。
次に、従来技術と本発明とを比較する、 第８図には、T1デジタル伝送システムの端末局で用いら
れている従来のクロック再生位相ロックループを示す。
この位相ロックループ50は必要な周波数1.544MHZのみな
らず、第５図に示される1.160MHZ、1.352MHZのいずれか
の誤った周波数でロックする可能性がある。この様な誤
ロックは、位相ロックループ始動時やスタンバイ状態か
らサービス状態にスイッチされた場合に発生する可能性
が大きい。
れている従来のクロック再生位相ロックループを示す。
この位相ロックループ50は必要な周波数1.544MHZのみな
らず、第５図に示される1.160MHZ、1.352MHZのいずれか
の誤った周波数でロックする可能性がある。この様な誤
ロックは、位相ロックループ始動時やスタンバイ状態か
らサービス状態にスイッチされた場合に発生する可能性
が大きい。
三状態位相検出器22はスイッチを有し、これは、デジタ
ル列入力端子51に、１が加えられると閉じる。また、デ
ジタル列入力端子51に、１つでも０が加わるとスイッチ
は開く。ループフィルタ26は最大許容０列長に対応し
て、電荷を保持するように、設計されているため、ルー
プフィルタ26で発生し、電圧制御発振器28に加えられる
同調制御信号は、スイッチが閉じている時に存在してい
た周波数のクロック信号を発振器に発生させる。
ル列入力端子51に、１が加えられると閉じる。また、デ
ジタル列入力端子51に、１つでも０が加わるとスイッチ
は開く。ループフィルタ26は最大許容０列長に対応し
て、電荷を保持するように、設計されているため、ルー
プフィルタ26で発生し、電圧制御発振器28に加えられる
同調制御信号は、スイッチが閉じている時に存在してい
た周波数のクロック信号を発振器に発生させる。
第８図の回路に、１の密度が低いビット列が加えられた
場合の回路の応答は、第１図の装置の動作とは対照的で
ある。第８図の従来装置は、第１図の参照電圧VREFと減
衰抵抗40とを有しない。参照電圧と減衰抵抗を有さない
ため、第８図の従来装置は０入力によってスイッチ33が
開くと、必ず前の制御信号電圧を保持する。位相ロック
ループ50の動作時には、必要な1.544MHZ以外の周波数の
エネルギによって制御信号電圧が決定される可能性があ
る。この場合、従来の位相ロックループは例えば1.352M
HZという望ましくない周波数でロックし得る。これは、
いわゆる誤ロック状態すなわち誤周波数でのロッキング
である。
場合の回路の応答は、第１図の装置の動作とは対照的で
ある。第８図の従来装置は、第１図の参照電圧VREFと減
衰抵抗40とを有しない。参照電圧と減衰抵抗を有さない
ため、第８図の従来装置は０入力によってスイッチ33が
開くと、必ず前の制御信号電圧を保持する。位相ロック
ループ50の動作時には、必要な1.544MHZ以外の周波数の
エネルギによって制御信号電圧が決定される可能性があ
る。この場合、従来の位相ロックループは例えば1.352M
HZという望ましくない周波数でロックし得る。これは、
いわゆる誤ロック状態すなわち誤周波数でのロッキング
である。
第９図には、第８図のループ動作のための制御信号電圧
特性を示す。一連の短い縦線は、誤ロックすなわち、同
調電圧残留問題によって生ずる同調制御信号電圧の範囲
を示す。１の密度が８分の１から８分の６の間では、同
調制御信号は130mVから120mVの範囲内にある。この範囲
では第１図の発振器28は、必要な周波数1.544MHZよりは
1.352MHZで動作する。
特性を示す。一連の短い縦線は、誤ロックすなわち、同
調電圧残留問題によって生ずる同調制御信号電圧の範囲
を示す。１の密度が８分の１から８分の６の間では、同
調制御信号は130mVから120mVの範囲内にある。この範囲
では第１図の発振器28は、必要な周波数1.544MHZよりは
1.352MHZで動作する。
１の密度が８分の７、８分の８に増加すると、発振器28
が望ましい周波数1.544MHZ付近で動作するための同調制
御信号は30mVに減少する。
が望ましい周波数1.544MHZ付近で動作するための同調制
御信号は30mVに減少する。
再度、本発明の実施例の説明に戻ると、 第１図で示される導線24上に補正制御信号を発生させる
ために、参照電圧VREFが抵抗40を介して、結ばれている
新しい装置によって誤ロック問題を避けることができ
る。なぜならば、これによって生じる導線29上の同調制
御信号は入力デジタル列の１の密度と無関係に発振器28
に必要な1.544MHZ付近で動作させる電圧を保つからであ
る。
ために、参照電圧VREFが抵抗40を介して、結ばれている
新しい装置によって誤ロック問題を避けることができ
る。なぜならば、これによって生じる導線29上の同調制
御信号は入力デジタル列の１の密度と無関係に発振器28
に必要な1.544MHZ付近で動作させる電圧を保つからであ
る。
第１図のクロック再生位相ロックループ20は受信デジタ
ル信号列中の密度と無関係に必要な周波数1.544MHZを発
生するため、１の密度が低いシステム始動時、またスタ
ンバイ状態から、サービス状態にスイッチされた場合で
も予定通りの動作を行うことができる。
ル信号列中の密度と無関係に必要な周波数1.544MHZを発
生するため、１の密度が低いシステム始動時、またスタ
ンバイ状態から、サービス状態にスイッチされた場合で
も予定通りの動作を行うことができる。
第10図には、別の位相ロックループ70を示す。これは簡
易化された誤ロック防止装置である。ループ70は平衡出
力端子73を有する三状態位相検波器72を含む。各出力線
は三状態位相検波器72内の出力スイッチ75に結ばれてい
る。出力端子73上での信号は平衡している。つまり、一
方の導線上で正方向に変動が生じると、もう一方の導線
上には、負の方向に同じ大きさの変動が生じる。平衡出
力端子73は平衡ループフィルタ76の平衡出力端子73は平
衡ループフィルタ76の平衡入力端子と結線されている。
この平衡ループフィルタ76は平衡出力線を有し、電圧制
御発振器78の平衡入力端子77と結線されている。入力端
子77間の電位差が発振器78の発振周波数制御を行なう。
電圧制御発振器78の出力端子80がループ70へのクロック
出力信号を発生する。この出力信号はまた導線82を通じ
平衡出力位相検出器72の帰還端子82へと帰還される。
易化された誤ロック防止装置である。ループ70は平衡出
力端子73を有する三状態位相検波器72を含む。各出力線
は三状態位相検波器72内の出力スイッチ75に結ばれてい
る。出力端子73上での信号は平衡している。つまり、一
方の導線上で正方向に変動が生じると、もう一方の導線
上には、負の方向に同じ大きさの変動が生じる。平衡出
力端子73は平衡ループフィルタ76の平衡出力端子73は平
衡ループフィルタ76の平衡入力端子と結線されている。
この平衡ループフィルタ76は平衡出力線を有し、電圧制
御発振器78の平衡入力端子77と結線されている。入力端
子77間の電位差が発振器78の発振周波数制御を行なう。
電圧制御発振器78の出力端子80がループ70へのクロック
出力信号を発生する。この出力信号はまた導線82を通じ
平衡出力位相検出器72の帰還端子82へと帰還される。
作動中、データ信号列は三状態位相検出器72のデータ入
力端子84に加えられる。データ列は０と１を含む。デー
タ入力端子84に０が加えられた場合、出力スイッチ75が
開く。逆にデータ入力端子84に１が加えられるとこれら
の出力スイッチ75は開く。
力端子84に加えられる。データ列は０と１を含む。デー
タ入力端子84に０が加えられた場合、出力スイッチ75が
開く。逆にデータ入力端子84に１が加えられるとこれら
の出力スイッチ75は開く。
スイッチ75の開閉状態にも拘らず、平衡出力73端子間に
は平衡制御信号が常に現われる。平衡出力端子73上の制
御信号電圧の変動は符号が反対で振幅が等しい。VCOが
設計周波数で動作している場合、出力端子73間の制御信
号の電位差は０である。典型例として、位相ロックルー
プ70が入力データパルス列をロックした場合、出力端子
73間には大きな制御信号の電位差が存在する。平衡出力
端子73間には、抵抗88が結ばれており、この出力端子73
間の作動制御電圧を次のような範囲の振幅にクランプす
る。つまり位相ロックループ70が必要な周波数範囲のみ
でロックすることを保障する範囲の振幅にクランプす
る。ロックを獲得する間、回路は望ましくない周波数で
ロックする傾向がある。このとき、平衡出力端子73の電
圧はそれぞれ反対の極性へと変動を始める。この電位差
のために、抵抗88中には作動電圧変動を制御信号の許容
範囲内に押えるような電流が生じる。
は平衡制御信号が常に現われる。平衡出力端子73上の制
御信号電圧の変動は符号が反対で振幅が等しい。VCOが
設計周波数で動作している場合、出力端子73間の制御信
号の電位差は０である。典型例として、位相ロックルー
プ70が入力データパルス列をロックした場合、出力端子
73間には大きな制御信号の電位差が存在する。平衡出力
端子73間には、抵抗88が結ばれており、この出力端子73
間の作動制御電圧を次のような範囲の振幅にクランプす
る。つまり位相ロックループ70が必要な周波数範囲のみ
でロックすることを保障する範囲の振幅にクランプす
る。ロックを獲得する間、回路は望ましくない周波数で
ロックする傾向がある。このとき、平衡出力端子73の電
圧はそれぞれ反対の極性へと変動を始める。この電位差
のために、抵抗88中には作動電圧変動を制御信号の許容
範囲内に押えるような電流が生じる。
出力端子73上の作動制御信号は平衡ループフィルタ76に
よって導線77上の差動同調制御信号すなわち同調制御信
号に平滑化される。この差動同調制御信号は許容範囲内
の信号であり必要な周波数範囲内での実際の発振周波数
を決定するために、電圧制御発振器78に加えられる。第
９図より差動同調制御信号は、同調制御信号の許容範囲
内に収まらねばならず、このため誤ロッキングを防ぐた
めには100ミリボルト以下に制限されなければならない
ことが分る。抵抗88の実際の抵抗値は三状態位相検出器
72の出力インピーダンスや位相ロックループ70の取り込
み範囲によっても決定される。
よって導線77上の差動同調制御信号すなわち同調制御信
号に平滑化される。この差動同調制御信号は許容範囲内
の信号であり必要な周波数範囲内での実際の発振周波数
を決定するために、電圧制御発振器78に加えられる。第
９図より差動同調制御信号は、同調制御信号の許容範囲
内に収まらねばならず、このため誤ロッキングを防ぐた
めには100ミリボルト以下に制限されなければならない
ことが分る。抵抗88の実際の抵抗値は三状態位相検出器
72の出力インピーダンスや位相ロックループ70の取り込
み範囲によっても決定される。
以上本願の有益な発明について具体的に述べた。
ここで具体的に述べた実施例や、他の実施例のみならず
これらから派生する変型例についても特許請求の範囲に
含まれる。
これらから派生する変型例についても特許請求の範囲に
含まれる。
第１図は本発明の三状態位相ロックループ装置のブロッ
ク図； 第２図は、多くの１を含むデジタル信号列を示す図； 第３図は第２図の整流信号のエネルギスペクトル図； 第４図はまばらに１を含むデジタル信号列を示す図； 第５図は第４図の整流信号のエネルギスペクトル図； 第６図は第１図の三状態位相ロックループ装置につい
て、同調制御信号を入力信号に含まれる１の密度との関
係を示す図である。 第７図は第１図の位相ロックループ装置について、取り
込み範囲と減衰抵抗の値との関係を示す図； 第８図は従来の三状態位相ロックループのブロック図； 第９図は第８図の従来の三状態位相ロックループ装置に
ついて、同調制御信号と入力信号に含まれる１の密度と
の関係を示す図； 第10図は本発明の三状態位相ロックループの異なる実施
例のブロック図である。 70.20……位相ロックループ 22.72……三状態位相検出器 26.76……ループフィルタ 28.78……電圧制御発振器
ク図； 第２図は、多くの１を含むデジタル信号列を示す図； 第３図は第２図の整流信号のエネルギスペクトル図； 第４図はまばらに１を含むデジタル信号列を示す図； 第５図は第４図の整流信号のエネルギスペクトル図； 第６図は第１図の三状態位相ロックループ装置につい
て、同調制御信号を入力信号に含まれる１の密度との関
係を示す図である。 第７図は第１図の位相ロックループ装置について、取り
込み範囲と減衰抵抗の値との関係を示す図； 第８図は従来の三状態位相ロックループのブロック図； 第９図は第８図の従来の三状態位相ロックループ装置に
ついて、同調制御信号と入力信号に含まれる１の密度と
の関係を示す図； 第10図は本発明の三状態位相ロックループの異なる実施
例のブロック図である。 70.20……位相ロックループ 22.72……三状態位相検出器 26.76……ループフィルタ 28.78……電圧制御発振器
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−37751（ＪＰ，Ａ) 特開 昭60−158724（ＪＰ，Ａ) 特開 昭52−37757（ＪＰ，Ａ) 特開 昭47−18255（ＪＰ，Ａ) 特公 昭58−21967（ＪＰ，Ｂ２)
Claims (5)
- 【請求項１】データ信号入力端子、帰還端子、および出
力端子を有する三状態位相検出器と、 前記データ信号入力端子に１が入力されているときには
制御信号を受信するように前記三状態位相検出器の出力
端子に接続され前記データ入力端子に０が入力されてい
るときには前記三状態位相検出器の出力端子から切断さ
れる入力端子と、出力端子とを有するフィルタと、 前記フィルタの出力端子に接続された同調制御信号入力
端子と、前記データ信号入力端子に入力される１の頻度
にかかわらず所望の周波数範囲内でクロック信号を再生
して出力するクロック出力端子とを有する電圧制御発振
器と、 前記クロック出力端子から前記三状態位相検出器の帰還
端子に前記クロック信号を伝送する手段と、 前記同調制御信号をクランプし、それによって、前記電
圧制御発振器が、前記データ信号入力端子に入力される
ディジタルシーケンス中の１の頻度にかかわらず前記所
望の周波数範囲内の周波数で発振するようにする可変補
正制御信号としての参照電圧を前記制御信号として前記
フィルタの入力端子に加えるインピーダンスとからなる
ことを特徴とする位相ロックループ。 - 【請求項２】前記インピーダンスが、前記位相ロックル
ープが許容周波数でのみロックすることを保証する範囲
内に前記制御信号の、従って前記同調制御信号の振幅を
クランプする抵抗であることを特徴とする請求項１の位
相ロックループ。 - 【請求項３】前記インピーダンスが、予想される入力デ
ータ信号の周波数変化と電圧制御発振器のドリフトを受
容し得る十分広い範囲内に前記制御信号の、従って前記
同調制御信号の振幅をクランプする抵抗であることを特
徴とする請求項１の位相ロックループ。 - 【請求項４】前記抵抗は、位相ロックループが許容周波
数でのみロックすることを保証する範囲内に前記同調制
御信号の振幅をクランプすることを特徴とする請求項３
の位相ロックループ。 - 【請求項５】前記三状態位相検出器、フィルタ、および
電圧制御発振器を平衡配置したことを特徴とする請求項
１の位相ロックループ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/945,032 US4712077A (en) | 1986-12-22 | 1986-12-22 | Tristate phase-lock loop prevents false lock |
| US945032 | 1992-09-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63167542A JPS63167542A (ja) | 1988-07-11 |
| JPH0793617B2 true JPH0793617B2 (ja) | 1995-10-09 |
Family
ID=25482507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31765187A Expired - Fee Related JPH0793617B2 (ja) | 1986-12-22 | 1987-12-17 | 位相ロックループ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4712077A (ja) |
| JP (1) | JPH0793617B2 (ja) |
| KR (1) | KR900008805B1 (ja) |
| CA (1) | CA1270535A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4809306A (en) * | 1986-11-17 | 1989-02-28 | Amp Incorporated | RF modem with improved clock recovery circuit |
| US5334962A (en) * | 1987-09-18 | 1994-08-02 | Q-Dot Inc. | High-speed data supply pathway systems |
| JPH0738633B2 (ja) * | 1988-12-23 | 1995-04-26 | 日本電気株式会社 | タイミング・クロック再生回路 |
| US4959844A (en) * | 1989-10-24 | 1990-09-25 | Amp Incorporated | Clock recovery circuit for digital demodulator |
| US4980648A (en) * | 1989-10-24 | 1990-12-25 | Amp Incorporated | Local oscillator signal phase acquisition system for digital demodulator |
| US5097487A (en) * | 1989-10-24 | 1992-03-17 | Walp Patrick K | Local oscillator signal generating system for digital demodulator |
| GB9405805D0 (en) * | 1994-03-24 | 1994-05-11 | Discovision Ass | Improved phase locked loop |
| JPH09121156A (ja) * | 1995-10-25 | 1997-05-06 | Sony Corp | Ｐｌｌ回路およびディジタル信号再生装置 |
| KR0181915B1 (ko) * | 1996-12-30 | 1999-04-15 | 삼성전자주식회사 | 주파수 자동 조정방법 |
| US7236551B2 (en) * | 2002-09-27 | 2007-06-26 | Nxp B.V. | Linear half-rate phase detector for clock recovery and method therefor |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5911285B2 (ja) * | 1975-09-19 | 1984-03-14 | ソニー株式会社 | 位相比較回路 |
| JPS5821967A (ja) * | 1981-07-31 | 1983-02-09 | Toshiba Corp | 電子模写装置における模写信号供給回路 |
| US4495473A (en) * | 1982-07-19 | 1985-01-22 | Rockwell International Corporation | Digital phase shifting apparatus which compensates for change of frequency of an input signal to be phase shifted |
| JPS5937751A (ja) * | 1982-08-26 | 1984-03-01 | Sony Corp | クロツク再生装置 |
| US4520319A (en) * | 1982-09-30 | 1985-05-28 | Westinghouse Electric Corp. | Electronic phase detector having an output which is proportional to the phase difference between two data signals |
| DE3309270A1 (de) * | 1983-03-15 | 1984-09-20 | Siemens AG, 1000 Berlin und 8000 München | Synchronisation nachziehbarer taktoszillatoren bei der uebertragung digitaler signale |
| JPS60158724A (ja) * | 1984-01-27 | 1985-08-20 | Nec Corp | 位相同期回路 |
-
1986
- 1986-12-22 US US06/945,032 patent/US4712077A/en not_active Expired - Lifetime
-
1987
- 1987-11-30 CA CA000553141A patent/CA1270535A/en not_active Expired - Fee Related
- 1987-12-17 JP JP31765187A patent/JPH0793617B2/ja not_active Expired - Fee Related
- 1987-12-21 KR KR1019870014592A patent/KR900008805B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR900008805B1 (ko) | 1990-11-29 |
| JPS63167542A (ja) | 1988-07-11 |
| KR880008542A (ko) | 1988-08-31 |
| CA1270535A (en) | 1990-06-19 |
| US4712077A (en) | 1987-12-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |