JP3069830B2 - バイポーラ／ユニポーラ変換回路 - Google Patents
バイポーラ／ユニポーラ変換回路Info
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Description
【０００１】
【産業上の利用分野】本発明はバイポーラ／ユニポーラ
変換回路に関し、特にディジタル信号伝送に使用される
バイポーラ／ユニポーラ変換回路に関する。
変換回路に関し、特にディジタル信号伝送に使用される
バイポーラ／ユニポーラ変換回路に関する。
【０００２】
【従来の技術】一般に、バイポーラ／ユニポーラ変換回
路（以下、Ｂ／Ｕ変換回路と呼ぶ）は、図５に示されて
いるように構成されている。図において、Ｂ／Ｕ変換回
路は、入力されたバイポーラ信号ａの正極パルスを固定
のバイアス値＋Ｖに応じてＲＺ（Ｒｅｔｕｒｎ ｔｏ
Ｚｅｒｏ）ユニポーラ信号に変換するＲＺ変換回路１０
１と、バイポーラ信号ａの負極パルスを固定のバイアス
値−Ｖに応じてＲＺユニポーラ信号に変換するＲＺ変換
回路１０２と、正極及び負極のＲＺユニポーラ信号を論
理和することにより両極ＲＺユニポーラ信号ｂ１を生成
する論理和回路１０３とを含んで構成されている。
路（以下、Ｂ／Ｕ変換回路と呼ぶ）は、図５に示されて
いるように構成されている。図において、Ｂ／Ｕ変換回
路は、入力されたバイポーラ信号ａの正極パルスを固定
のバイアス値＋Ｖに応じてＲＺ（Ｒｅｔｕｒｎ ｔｏ
Ｚｅｒｏ）ユニポーラ信号に変換するＲＺ変換回路１０
１と、バイポーラ信号ａの負極パルスを固定のバイアス
値−Ｖに応じてＲＺユニポーラ信号に変換するＲＺ変換
回路１０２と、正極及び負極のＲＺユニポーラ信号を論
理和することにより両極ＲＺユニポーラ信号ｂ１を生成
する論理和回路１０３とを含んで構成されている。
【０００３】また、Ｂ／Ｕ変換回路は、両極ＲＺユニポ
ーラ信号ｂ１とクロックｃとの位相比較を行う位相比較
回路１０４と、この比較結果に応じて繰返周波数が制御
されたクロックｃを送出する周波数発振回路１０５と、
クロックｃに応じて両極ＲＺユニポーラ信号ｂ１をＮＲ
Ｚユニポーラ信号ｄに変換するＮＲＺ（Ｎｏｎ Ｒｅｔ
ｕｒｎ ｔｏ Ｚｅｒｏ）変換回路１０６とを含んで構
成されている。なお、位相比較回路１０４と周波数発振
回路１０５とにより周知のＰＬＬ回路が構成される。
ーラ信号ｂ１とクロックｃとの位相比較を行う位相比較
回路１０４と、この比較結果に応じて繰返周波数が制御
されたクロックｃを送出する周波数発振回路１０５と、
クロックｃに応じて両極ＲＺユニポーラ信号ｂ１をＮＲ
Ｚユニポーラ信号ｄに変換するＮＲＺ（Ｎｏｎ Ｒｅｔ
ｕｒｎ ｔｏ Ｚｅｒｏ）変換回路１０６とを含んで構
成されている。なお、位相比較回路１０４と周波数発振
回路１０５とにより周知のＰＬＬ回路が構成される。
【０００４】かかる構成において、バイポーラ信号ａが
入力されると、ＲＺ変換回路１０１、１０２では各バイ
アス値＋Ｖ、−Ｖに応じてバイポーラ信号ａを夫々正
極、負極のＲＺユニポーラ信号に変換する。これら正極
及び負極のＲＺユニポーラ信号は、論理和回路１０３に
入力されて論理和されることにより、両極ＲＺユニポー
ラ信号ｂ１が生成される。
入力されると、ＲＺ変換回路１０１、１０２では各バイ
アス値＋Ｖ、−Ｖに応じてバイポーラ信号ａを夫々正
極、負極のＲＺユニポーラ信号に変換する。これら正極
及び負極のＲＺユニポーラ信号は、論理和回路１０３に
入力されて論理和されることにより、両極ＲＺユニポー
ラ信号ｂ１が生成される。
【０００５】この両極ＲＺユニポーラ信号ｂ１はＮＲＺ
変換回路１０６に入力されてＮＲＺユニポーラ信号ｄに
変換されて出力される。また、両極ＲＺユニポーラ信号
ｂ１は、位相比較回路１０４と周波数発振回路１０５と
によって構成されたＰＬＬ回路にも入力される。このＰ
ＬＬ回路では両極ＲＺユニポーラ信号ｂ１とクロックｃ
とが同期するように制御される。
変換回路１０６に入力されてＮＲＺユニポーラ信号ｄに
変換されて出力される。また、両極ＲＺユニポーラ信号
ｂ１は、位相比較回路１０４と周波数発振回路１０５と
によって構成されたＰＬＬ回路にも入力される。このＰ
ＬＬ回路では両極ＲＺユニポーラ信号ｂ１とクロックｃ
とが同期するように制御される。
【０００６】ここで、ＲＺ変換回路におけるバイアス値
の設定を工夫した公知技術として特開昭６４―５２２８
号公報、特開平１―２７９６２２号公報に夫々記載され
たものがある。
の設定を工夫した公知技術として特開昭６４―５２２８
号公報、特開平１―２７９６２２号公報に夫々記載され
たものがある。
【０００７】前者は図６に示されているように、変成器
１から出力される正極及び負極出力を比較器９、１０に
よりＲＺ変換するものである。そして、比較器９、１０
へのバイアス電圧はコンデンサ４及び可変抵抗器７によ
る時定数回路により決定され、入力バイポーラ信号の振
幅の１／２のレベルになるように固定されている。
１から出力される正極及び負極出力を比較器９、１０に
よりＲＺ変換するものである。そして、比較器９、１０
へのバイアス電圧はコンデンサ４及び可変抵抗器７によ
る時定数回路により決定され、入力バイポーラ信号の振
幅の１／２のレベルになるように固定されている。
【０００８】一方、後者も図７に示されているように、
変成器１から出力される正極及び負極出力を比較器９、
１０によりＲＺ変換するものであり、バイアス電圧はコ
ンデンサ４並びに分圧抵抗器７及び８による時定数回路
により決定され、入力バイポーラ信号の振幅の１／２の
レベルになるように固定されている。
変成器１から出力される正極及び負極出力を比較器９、
１０によりＲＺ変換するものであり、バイアス電圧はコ
ンデンサ４並びに分圧抵抗器７及び８による時定数回路
により決定され、入力バイポーラ信号の振幅の１／２の
レベルになるように固定されている。
【０００９】以上のように、入力バイポーラ信号の振幅
の１／２のレベルにバイアス値を設定すれば、入力レベ
ルが変動してもＢ／Ｕ変換が可能になる。
の１／２のレベルにバイアス値を設定すれば、入力レベ
ルが変動してもＢ／Ｕ変換が可能になる。
【００１０】
【発明が解決しようとする課題】しかし、上述した図５
のＢ／Ｕ変換回路では、特に伝送容量可変システムにお
けるＢ／Ｕ信号についての送信側でのパルスマスク規格
や受信側での入力レベルロス規格が夫々異なるため、Ｒ
Ｚ変換回路におけるバイアス値を一種類に固定して設定
することが非常に困難であるという欠点がある。また、
入力レベルの変動やケーブルの容量が変化すると正しく
Ｂ／Ｕ変換できない場合が生じるという欠点がある。
のＢ／Ｕ変換回路では、特に伝送容量可変システムにお
けるＢ／Ｕ信号についての送信側でのパルスマスク規格
や受信側での入力レベルロス規格が夫々異なるため、Ｒ
Ｚ変換回路におけるバイアス値を一種類に固定して設定
することが非常に困難であるという欠点がある。また、
入力レベルの変動やケーブルの容量が変化すると正しく
Ｂ／Ｕ変換できない場合が生じるという欠点がある。
【００１１】一方、図６及び図７に示されているＢ／Ｕ
変換回路では、バイアス値を入力バイポーラ信号の振幅
の１／２のレベルに設定できるため入力レベルが変動し
てもＢ／Ｕ変換が可能である。しかし、固定の時定数で
入力バイポーラ信号の振幅の１／２のレベルに設定して
いるため、パルス幅が異なる伝送容量可変システムやケ
ーブル容量が変化する場合には正しくＢ／Ｕ変換できな
い場合が生じるという欠点がある。
変換回路では、バイアス値を入力バイポーラ信号の振幅
の１／２のレベルに設定できるため入力レベルが変動し
てもＢ／Ｕ変換が可能である。しかし、固定の時定数で
入力バイポーラ信号の振幅の１／２のレベルに設定して
いるため、パルス幅が異なる伝送容量可変システムやケ
ーブル容量が変化する場合には正しくＢ／Ｕ変換できな
い場合が生じるという欠点がある。
【００１２】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的はパルス幅が異
なったり、ケーブル容量が変化した場合でも正しくＢ／
Ｕ変換することのできるＢ／Ｕ変換回路を提供すること
である。
るためになされたものであり、その目的はパルス幅が異
なったり、ケーブル容量が変化した場合でも正しくＢ／
Ｕ変換することのできるＢ／Ｕ変換回路を提供すること
である。
【００１３】
【課題を解決するための手段】本発明によるバイポーラ
・ユニポーラ変換回路は、第１のバイアス値に応じてバ
イポーラ信号の正極側をＲＺ信号に変換する第１のＲＺ
変換回路と、第２のバイアス値に応じてバイポーラ信号
の負極側をＲＺ信号に変換する第２のＲＺ変換回路と、
これら両変換出力を合成して合成ＲＺ信号を出力する論
理和回路と、前記合成ＲＺ信号にＶＣＯ出力クロックを
同期させるＰＬＬと、前記第１のＲＺ変換回路の出力Ｒ
Ｚ信号を前記ＶＣＯ出力クロックでリタイミングする第
１の検出回路と、前記第２のＲＺ変換回路の出力ＲＺ信
号を前記ＶＣＯ出力クロックでリタイミングする第２の
検出回路とを有し、前記第１の検出回路は、２度以上リ
タイミングしている状態を検出したとき前記第１のバイ
アス値を大きくするように動作し、前記第２の検出回路
は、２度以上リタイミングしている状態を検出したとき
前記第２のバイアス値を小さくするように動作すること
を特徴とする。
・ユニポーラ変換回路は、第１のバイアス値に応じてバ
イポーラ信号の正極側をＲＺ信号に変換する第１のＲＺ
変換回路と、第２のバイアス値に応じてバイポーラ信号
の負極側をＲＺ信号に変換する第２のＲＺ変換回路と、
これら両変換出力を合成して合成ＲＺ信号を出力する論
理和回路と、前記合成ＲＺ信号にＶＣＯ出力クロックを
同期させるＰＬＬと、前記第１のＲＺ変換回路の出力Ｒ
Ｚ信号を前記ＶＣＯ出力クロックでリタイミングする第
１の検出回路と、前記第２のＲＺ変換回路の出力ＲＺ信
号を前記ＶＣＯ出力クロックでリタイミングする第２の
検出回路とを有し、前記第１の検出回路は、２度以上リ
タイミングしている状態を検出したとき前記第１のバイ
アス値を大きくするように動作し、前記第２の検出回路
は、２度以上リタイミングしている状態を検出したとき
前記第２のバイアス値を小さくするように動作すること
を特徴とする。
【００１４】
【作用】第１のバイアス値に応じてバイポーラ信号の正
極側をＲＺ信号に変換し、第２のバイアス値に応じてそ
のバイポーラ信号の負極側をＲＺ信号に変換する。これ
ら両変換出力を合成してＮＲＺ信号を出力する。第１及
び第２のバイアス値は各変換出力に応じて変化させる。
極側をＲＺ信号に変換し、第２のバイアス値に応じてそ
のバイポーラ信号の負極側をＲＺ信号に変換する。これ
ら両変換出力を合成してＮＲＺ信号を出力する。第１及
び第２のバイアス値は各変換出力に応じて変化させる。
【００１５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１６】図１は本発明によるバイポーラ／ユニポー
ラ変換回路の一実施例の構成を示すブロック図であり、
図５と同等部分は同一符号により示されている。図５の
構成と異なる点は、検出回路１０７及び１０８と、バイ
アス設定回路１０９及び１１０とが追加された点であ
る。これら以外の部分は図５と同一の動作を行うため、
その説明を省略する。
ラ変換回路の一実施例の構成を示すブロック図であり、
図５と同等部分は同一符号により示されている。図５の
構成と異なる点は、検出回路１０７及び１０８と、バイ
アス設定回路１０９及び１１０とが追加された点であ
る。これら以外の部分は図５と同一の動作を行うため、
その説明を省略する。
【００１７】検出回路１０７は、正極ＲＺユニポーラ信
号の１パルスがクロックｃの２クロック以上のパルス幅
（クロックの立上りタイミングが少なくとも２回発生す
るパルス幅）で到来したことを検出する回路である。検
出回路１０８は、負極ＲＺユニポーラ信号の１パルスが
クロックｃの２クロック以上のパルス幅で到来したこと
を検出する回路である。
号の１パルスがクロックｃの２クロック以上のパルス幅
（クロックの立上りタイミングが少なくとも２回発生す
るパルス幅）で到来したことを検出する回路である。検
出回路１０８は、負極ＲＺユニポーラ信号の１パルスが
クロックｃの２クロック以上のパルス幅で到来したこと
を検出する回路である。
【００１８】バイアス設定回路１０９及び１１０はバイ
ポーラ信号をＲＺユニポーラ信号に変換するためのバイ
アス値を設定する回路である。
ポーラ信号をＲＺユニポーラ信号に変換するためのバイ
アス値を設定する回路である。
【００１９】これら検出回路及びバイアス設定回路の具
体的構成については後述する。
体的構成については後述する。
【００２０】かかる構成において、バイポーラ信号ａが
入力されると、ＲＺ変換回路１０１、１０２では各バイ
アス値＋Ｖ、−Ｖに応じてバイポーラ信号ａを夫々正
極、負極のＲＺユニポーラ信号に変換する。これら正極
及び負極のＲＺユニポーラ信号は、論理和回路１０３に
入力されて論理和されることにより、両極ＲＺユニポー
ラ信号ｂ１が生成される。
入力されると、ＲＺ変換回路１０１、１０２では各バイ
アス値＋Ｖ、−Ｖに応じてバイポーラ信号ａを夫々正
極、負極のＲＺユニポーラ信号に変換する。これら正極
及び負極のＲＺユニポーラ信号は、論理和回路１０３に
入力されて論理和されることにより、両極ＲＺユニポー
ラ信号ｂ１が生成される。
【００２１】この両極ＲＺユニポーラ信号ｂ１はＮＲＺ
変換回路１０６に入力されてＮＲＺユニポーラ信号ｄに
変換されて出力される。また、両極ＲＺユニポーラ信号
ｂ１は、位相比較回路１０４と周波数発振回路１０５と
によって構成されたＰＬＬ回路にも入力され、両極ＲＺ
ユニポーラ信号ｂ１とクロックｃとが同期するように制
御される。
変換回路１０６に入力されてＮＲＺユニポーラ信号ｄに
変換されて出力される。また、両極ＲＺユニポーラ信号
ｂ１は、位相比較回路１０４と周波数発振回路１０５と
によって構成されたＰＬＬ回路にも入力され、両極ＲＺ
ユニポーラ信号ｂ１とクロックｃとが同期するように制
御される。
【００２２】以上の動作について図２のタイムチャート
を参照して説明する。同図（ａ）に示されているよう
に、ある時刻の正極、負極のバイアス値が夫々＋Ｖａ、
−Ｖａであるとき、同一極のＲＺユニポーラ信号の１パ
ルスはクロックｃの２クロック以上のパルス幅を有して
いる。そのため、２度リタイミングしてしまう場合があ
る。したがって、再生されたＮＲＺ信号ｄが誤った値に
なる場合がある。
を参照して説明する。同図（ａ）に示されているよう
に、ある時刻の正極、負極のバイアス値が夫々＋Ｖａ、
−Ｖａであるとき、同一極のＲＺユニポーラ信号の１パ
ルスはクロックｃの２クロック以上のパルス幅を有して
いる。そのため、２度リタイミングしてしまう場合があ
る。したがって、再生されたＮＲＺ信号ｄが誤った値に
なる場合がある。
【００２３】すなわち、同図中に示されている“１０１
１１１０００１０…”というデータが周知の符号化規則
に従って信号Ａとして送信されるが、ケーブル容量の変
化等により波形がなまり、バイポーラ信号ａとして受信
される。このように波形がなまった結果、ＲＺ変換回路
１０１、１０２においてバイアス値＋Ｖａ、−Ｖａで変
換すると、論理和回路１０３の出力は信号ｂ１のように
なる。
１１１０００１０…”というデータが周知の符号化規則
に従って信号Ａとして送信されるが、ケーブル容量の変
化等により波形がなまり、バイポーラ信号ａとして受信
される。このように波形がなまった結果、ＲＺ変換回路
１０１、１０２においてバイアス値＋Ｖａ、−Ｖａで変
換すると、論理和回路１０３の出力は信号ｂ１のように
なる。
【００２４】この信号ｂ１をクロックｃの立上りタイミ
ングで再生すると、２度リタイミングしてしまう場合が
ある。この結果、上記のデータを再生したＮＲＺ信号ｄ
は図示されているように“１１１１１１１００１１…”
となり、正しく再生されていないことになる。
ングで再生すると、２度リタイミングしてしまう場合が
ある。この結果、上記のデータを再生したＮＲＺ信号ｄ
は図示されているように“１１１１１１１００１１…”
となり、正しく再生されていないことになる。
【００２５】バイポーラ信号の符号化規則によれば、信
号Ａは“１”が発生する毎に正極パルス及び負極パルス
を交互に繰返すものである。したがって、正極のＲＺユ
ニポーラ信号に変換するＲＺ変換回路１０１による変換
結果は、正しく変換されている限り、“１”が２回連続
することはありえない。つまり、“１”が２回以上連続
した場合は、正しく変換されていないのである。負極の
ＲＺユニポーラ信号に変換するＲＺ変換回路１０２につ
いても同様である。これらＲＺ変換回路において正しく
変換を行うためには、バイアス値を適切に設定すれば良
い。
号Ａは“１”が発生する毎に正極パルス及び負極パルス
を交互に繰返すものである。したがって、正極のＲＺユ
ニポーラ信号に変換するＲＺ変換回路１０１による変換
結果は、正しく変換されている限り、“１”が２回連続
することはありえない。つまり、“１”が２回以上連続
した場合は、正しく変換されていないのである。負極の
ＲＺユニポーラ信号に変換するＲＺ変換回路１０２につ
いても同様である。これらＲＺ変換回路において正しく
変換を行うためには、バイアス値を適切に設定すれば良
い。
【００２６】そこで、本発明においては、バイアス値を
固定するのではなく、検出回路１０７、１０８及びバイ
アス設定回路１０９、１１０により正極、負極のバイア
ス値の設定を変更するのである。この場合、検出回路１
０７及び１０８並びにバイアス設定回路１０９及び１１
０により、２度リタイミングしている状態を検出し、そ
の状態が生じなくなるまでバイアス値を徐々に変更して
いくのである。
固定するのではなく、検出回路１０７、１０８及びバイ
アス設定回路１０９、１１０により正極、負極のバイア
ス値の設定を変更するのである。この場合、検出回路１
０７及び１０８並びにバイアス設定回路１０９及び１１
０により、２度リタイミングしている状態を検出し、そ
の状態が生じなくなるまでバイアス値を徐々に変更して
いくのである。
【００２７】すなわち、２度リタイミングしている状態
を検出した場合には、正極のバイアス値＋Ｖａを（＋Ｖ
ａ＋Δｖ）としてプラス方向に増加させ、負極のバイア
ス値−Ｖａを（−Ｖａ−Δｖ）としてマイナス方向に増
加させるのである。なお、Δｖは予め定められたバイア
ス値の増加分である。
を検出した場合には、正極のバイアス値＋Ｖａを（＋Ｖ
ａ＋Δｖ）としてプラス方向に増加させ、負極のバイア
ス値−Ｖａを（−Ｖａ−Δｖ）としてマイナス方向に増
加させるのである。なお、Δｖは予め定められたバイア
ス値の増加分である。
【００２８】この検出及び設定値変更を繰返すことによ
り、バイアス値の＋Ｖａはインクリメントされ、−Ｖａ
はデクリメントされる。その結果、バイアス値の＋Ｖ
ｂ、−Ｖｂになると、同図（ｂ）に示されているように
２度リタイミングしている状態ではなくなる。したがっ
て、ＲＺ変換回路１０１、１０２においてバイアス値＋
Ｖｂ、−Ｖｂで変換すると、論理和回路１０３の出力は
信号ｂ１のようになる。この信号ｂ１をクロックｃの立
上りタイミングで再生すると、その再生結果のＮＲＺ信
号ｄは図示されているように“１０１１１１０００１０
…”となり、正しく再生されることになる。
り、バイアス値の＋Ｖａはインクリメントされ、−Ｖａ
はデクリメントされる。その結果、バイアス値の＋Ｖ
ｂ、−Ｖｂになると、同図（ｂ）に示されているように
２度リタイミングしている状態ではなくなる。したがっ
て、ＲＺ変換回路１０１、１０２においてバイアス値＋
Ｖｂ、−Ｖｂで変換すると、論理和回路１０３の出力は
信号ｂ１のようになる。この信号ｂ１をクロックｃの立
上りタイミングで再生すると、その再生結果のＮＲＺ信
号ｄは図示されているように“１０１１１１０００１０
…”となり、正しく再生されることになる。
【００２９】この２度リタイミングしている状態がなく
なり、所定時間経過しても２度リタイミングしている状
態が発生しなければ、上述の設定値の変更を終了し、バ
イアス値が確定する。具体的には、再生した結果がＮ回
（例えば、１０回）連続して２度リタイミングしなけれ
ば、以後は正しく再生されるものと考えられるため、上
述の設定値の変更を終了するのである。Ｎ回連続した場
合にのみ設定値の変更を終了するのであり、この意味に
おいて設定保護を設けているのである。
なり、所定時間経過しても２度リタイミングしている状
態が発生しなければ、上述の設定値の変更を終了し、バ
イアス値が確定する。具体的には、再生した結果がＮ回
（例えば、１０回）連続して２度リタイミングしなけれ
ば、以後は正しく再生されるものと考えられるため、上
述の設定値の変更を終了するのである。Ｎ回連続した場
合にのみ設定値の変更を終了するのであり、この意味に
おいて設定保護を設けているのである。
【００３０】さらに、図３を参照して図１のバイポーラ
／ユニポーラ変換回路のより具体的な構成について説明
する。なお、図３において図１と同等部分は同一符号に
より示されている。
／ユニポーラ変換回路のより具体的な構成について説明
する。なお、図３において図１と同等部分は同一符号に
より示されている。
【００３１】図３において、図示せぬ送信器からの送信
信号は変成器１００に入力され、正極パルス及び負極パ
ルスによるバイポーラ信号ａとなる。このバイポーラ信
号ａは、ＲＺ変換回路１０１、１０２に入力される。
信号は変成器１００に入力され、正極パルス及び負極パ
ルスによるバイポーラ信号ａとなる。このバイポーラ信
号ａは、ＲＺ変換回路１０１、１０２に入力される。
【００３２】ＲＺ変換回路１０１、１０２は比較器によ
り構成される。そして、ＲＺ変換回路１０１である比較
器の正入力端子にはバイポーラ信号の正極パルスが入力
され、その負入力端子に入力されているバイアス値に応
じてＲＺユニポーラ信号への変換が行われる。また、Ｒ
Ｚ変換回路１０２である比較器の正入力端子にはバイポ
ーラ信号の負極パルスが入力され、その負入力端子に入
力されているバイアス値に応じてＲＺユニポーラ信号へ
の変換が行われる。
り構成される。そして、ＲＺ変換回路１０１である比較
器の正入力端子にはバイポーラ信号の正極パルスが入力
され、その負入力端子に入力されているバイアス値に応
じてＲＺユニポーラ信号への変換が行われる。また、Ｒ
Ｚ変換回路１０２である比較器の正入力端子にはバイポ
ーラ信号の負極パルスが入力され、その負入力端子に入
力されているバイアス値に応じてＲＺユニポーラ信号へ
の変換が行われる。
【００３３】これらＲＺ変換回路１０１及び１０２によ
る変換結果のＲＺユニポーラ信号は論理和ゲートによる
論理和回路１０３に入力され、両極ＲＺユニポーラ信号
ｂ１となる。この両極ＲＺユニポーラ信号ｂ１はＤ型フ
リップフロップ（以下、ＦＦと略す）からなるＮＲＺ変
換回路１０６に入力される。そして、Ｄ型ＦＦであるＮ
ＲＺ変換回路１０６においては、両極ＲＺユニポーラ信
号ｂ１がクロックｃに応じてＮＲＺユニポーラ信号ｄに
変換される。
る変換結果のＲＺユニポーラ信号は論理和ゲートによる
論理和回路１０３に入力され、両極ＲＺユニポーラ信号
ｂ１となる。この両極ＲＺユニポーラ信号ｂ１はＤ型フ
リップフロップ（以下、ＦＦと略す）からなるＮＲＺ変
換回路１０６に入力される。そして、Ｄ型ＦＦであるＮ
ＲＺ変換回路１０６においては、両極ＲＺユニポーラ信
号ｂ１がクロックｃに応じてＮＲＺユニポーラ信号ｄに
変換される。
【００３４】一方、両極ＲＺユニポーラ信号ｂ１は排他
的論理和ゲートによる位相比較回路１０４にも入力され
る。この位相比較回路１０４の他入力には、積分回路及
び電圧制御発振器（ＶＣＯ）からなる周波数発振回路１
０５からのクロックｃが入力され、このクロックｃと両
極ＲＺユニポーラ信号ｂ１との位相が比較される。そし
てこの位相比較結果は周波数発振回路１０５に帰還さ
れ、これによりこれら位相比較回路１０４及び周波数発
振回路１０５は周知のＰＬＬ回路を構成することにな
る。
的論理和ゲートによる位相比較回路１０４にも入力され
る。この位相比較回路１０４の他入力には、積分回路及
び電圧制御発振器（ＶＣＯ）からなる周波数発振回路１
０５からのクロックｃが入力され、このクロックｃと両
極ＲＺユニポーラ信号ｂ１との位相が比較される。そし
てこの位相比較結果は周波数発振回路１０５に帰還さ
れ、これによりこれら位相比較回路１０４及び周波数発
振回路１０５は周知のＰＬＬ回路を構成することにな
る。
【００３５】周波数発振回路１０５からのクロックｃは
ＮＲＺ変換回路１０６に入力される他、検出回路１０
７、１０８に入力される。これら検出回路１０７、１０
８からは夫々正極のバイアス値、負極のバイアス値が送
出され、バイアス設定回路１０９、１１０であるディジ
タル／アナログ（Ｄ／Ａ）変換回路でアナログ信号に変
換される。この変換されたバイアス値は、上述したＲＺ
変換回路１０１、１０２の負入力端子に夫々入力される
のである。
ＮＲＺ変換回路１０６に入力される他、検出回路１０
７、１０８に入力される。これら検出回路１０７、１０
８からは夫々正極のバイアス値、負極のバイアス値が送
出され、バイアス設定回路１０９、１１０であるディジ
タル／アナログ（Ｄ／Ａ）変換回路でアナログ信号に変
換される。この変換されたバイアス値は、上述したＲＺ
変換回路１０１、１０２の負入力端子に夫々入力される
のである。
【００３６】ここで、検出回路１０７、１０８の内部構
成について説明する。図４（ａ）は図３中の検出回路１
０７の内部構成例を示すブロック図、同図（ｂ）はその
動作を示すタイムチャートである。
成について説明する。図４（ａ）は図３中の検出回路１
０７の内部構成例を示すブロック図、同図（ｂ）はその
動作を示すタイムチャートである。
【００３７】同図（ａ）に示されているように検出回路
１０７は、クロックｃによりＲＺユニポーラ信号ＲＺを
保持するＤ型ＦＦ１７５と、この保持出力ｂ２によりイ
ネーブル状態になりカウント値が２以上になったときラ
ッチ回路１７６をセットするカウンタ１７２と、ＲＺユ
ニポーラ信号ＲＺをカウントし、所定周期でカウンタ１
７２をリセットすることによりカウンタ１７２による判
定周期を定めるインターバルカウンタ１７１と、判定結
果がＮ回連続して２度リタイミングしなかったとき（正
しく変換されたとき）ラッチ回路１７６をリセットする
カウンタ１７３とを含んで構成されている。
１０７は、クロックｃによりＲＺユニポーラ信号ＲＺを
保持するＤ型ＦＦ１７５と、この保持出力ｂ２によりイ
ネーブル状態になりカウント値が２以上になったときラ
ッチ回路１７６をセットするカウンタ１７２と、ＲＺユ
ニポーラ信号ＲＺをカウントし、所定周期でカウンタ１
７２をリセットすることによりカウンタ１７２による判
定周期を定めるインターバルカウンタ１７１と、判定結
果がＮ回連続して２度リタイミングしなかったとき（正
しく変換されたとき）ラッチ回路１７６をリセットする
カウンタ１７３とを含んで構成されている。
【００３８】また、検出回路１０７は、ラッチ回路１７
６の出力によりイネーブル状態になり、カウンタ１７１
のカウント出力に応じてカウント値をインクリメント又
はデクリメントするアップダウンカウンタ１７４と、こ
のカウンタ１７４にロードすべき初期値を保持するＥ2
ＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌ
ｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）１７８と、カ
ウンタ１７４のカウント出力を検出し、その値が所定の
範囲を越えたときＥ2 ＰＲＯＭ１７８内の初期値をロー
ドするための検出器（ＤＥＴ；ＤＥＴＥＣＴＯＲ）１７
７とを含んで構成されている。
６の出力によりイネーブル状態になり、カウンタ１７１
のカウント出力に応じてカウント値をインクリメント又
はデクリメントするアップダウンカウンタ１７４と、こ
のカウンタ１７４にロードすべき初期値を保持するＥ2
ＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌ
ｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）１７８と、カ
ウンタ１７４のカウント出力を検出し、その値が所定の
範囲を越えたときＥ2 ＰＲＯＭ１７８内の初期値をロー
ドするための検出器（ＤＥＴ；ＤＥＴＥＣＴＯＲ）１７
７とを含んで構成されている。
【００３９】なお、各カウンタのカウント値は、全て外
部からソフトウェアにより自由に設定できるものとし、
検出器１７７における検出範囲も外部から自由に設定で
きるものとする。
部からソフトウェアにより自由に設定できるものとし、
検出器１７７における検出範囲も外部から自由に設定で
きるものとする。
【００４０】かかる構成において、同図（ｂ）を参照す
ると、ＲＺユニポーラ信号ＲＺのパルス幅がクロックｃ
の２クロック以上であるとき、Ｄ型ＦＦ１７５の保持出
力ｂ２は図示のようなパルス幅となる。この結果、カウ
ンタ１７２はイネーブル状態になり、クロックｃの立下
りタイミングに応じてカウント動作が行われる。この図
に示されている場合、保持出力ｂ２がハイレベルになっ
ている間にカウンタ１７２のカウント値が２以上になっ
てしまうので、ラッチ回路１７６がセットされる。
ると、ＲＺユニポーラ信号ＲＺのパルス幅がクロックｃ
の２クロック以上であるとき、Ｄ型ＦＦ１７５の保持出
力ｂ２は図示のようなパルス幅となる。この結果、カウ
ンタ１７２はイネーブル状態になり、クロックｃの立下
りタイミングに応じてカウント動作が行われる。この図
に示されている場合、保持出力ｂ２がハイレベルになっ
ている間にカウンタ１７２のカウント値が２以上になっ
てしまうので、ラッチ回路１７６がセットされる。
【００４１】このとき、カウンタ１７４がイネーブル状
態になり、カウンタ１７１のカウント出力に応じてカウ
ンタ１７４のカウント値がインクリメント又はデクリメ
ントされる。この結果、カウンタ１７４のカウント出力
（ディジタル値）が上述した図３のバイアス設定回路１
０９においてアナログ信号によるバイアス値に変換さ
れ、この変換されたバイアス値がＲＺ変換回路１０１の
負入力端子に入力されるのである。つまり、カウンタ１
７４のカウント値がインクリメント又はデクリメントさ
れることにより、バイアス値が変更されることになる。
態になり、カウンタ１７１のカウント出力に応じてカウ
ンタ１７４のカウント値がインクリメント又はデクリメ
ントされる。この結果、カウンタ１７４のカウント出力
（ディジタル値）が上述した図３のバイアス設定回路１
０９においてアナログ信号によるバイアス値に変換さ
れ、この変換されたバイアス値がＲＺ変換回路１０１の
負入力端子に入力されるのである。つまり、カウンタ１
７４のカウント値がインクリメント又はデクリメントさ
れることにより、バイアス値が変更されることになる。
【００４２】以上のようにバイアス値が徐々に変更さ
れ、正しく再生されるまで以上の動作が続けられる。
れ、正しく再生されるまで以上の動作が続けられる。
【００４３】バイアス値を変更した結果、カウンタ１７
２のカウント値が２以上にならず、正しく再生されるよ
うになると、判定結果がＮ回連続して２度リタイミング
しなくなり、カウンタ１７３によりラッチ回路１７６が
リセットされる。ラッチ回路１７６がリセットされた状
態になると、カウンタ１７４はイネーブル状態になら
ず、バイアス値は変更されずに現在の値のまま保持され
る。
２のカウント値が２以上にならず、正しく再生されるよ
うになると、判定結果がＮ回連続して２度リタイミング
しなくなり、カウンタ１７３によりラッチ回路１７６が
リセットされる。ラッチ回路１７６がリセットされた状
態になると、カウンタ１７４はイネーブル状態になら
ず、バイアス値は変更されずに現在の値のまま保持され
る。
【００４４】なお、検出回路１０８も以上と同様に構成
されており、カウンタ１７４のカウント出力（ディジタ
ル値）が上述した図３のバイアス設定回路１１０におい
てアナログ信号によるバイアス値に変換されＲＺ変換回
路１０２の負入力端子に入力されるのである。
されており、カウンタ１７４のカウント出力（ディジタ
ル値）が上述した図３のバイアス設定回路１１０におい
てアナログ信号によるバイアス値に変換されＲＺ変換回
路１０２の負入力端子に入力されるのである。
【００４５】ここで、バイアス値はデータ送信側のパル
スマスク規格やデータ受信側の入力レベルロス規格に対
応できる十分低いバイアス値から始めるのであり、この
初期値がＥ2 ＰＲＯＭ１７８に保持されているのであ
る。そして、この初期値から始め、１パルスが入力され
るべき周波数であるクロックの２クロック以上のパルス
幅で到来しても、２クロック連続で検出しなくなるまで
バイアス値をインクリメント又はデクリメントすること
でバイアス値を設定するのである。
スマスク規格やデータ受信側の入力レベルロス規格に対
応できる十分低いバイアス値から始めるのであり、この
初期値がＥ2 ＰＲＯＭ１７８に保持されているのであ
る。そして、この初期値から始め、１パルスが入力され
るべき周波数であるクロックの２クロック以上のパルス
幅で到来しても、２クロック連続で検出しなくなるまで
バイアス値をインクリメント又はデクリメントすること
でバイアス値を設定するのである。
【００４６】以上の構成により、本発明によれば正しい
バイアス値を設定できるため、異なるパルスマスクを有
するシステムや伝送容量可変システムにおけるＢ／Ｕ変
換が可能になると共に、入力レベル変動やケーブル容量
変化が生じても正しくＢ／Ｕ変換できるのである。これ
により、各システムに共通に使用できるように変換回路
を設計することができ、また論理的に処理することがで
きるため回路のＬＳＩ化をすること容易なのである。
バイアス値を設定できるため、異なるパルスマスクを有
するシステムや伝送容量可変システムにおけるＢ／Ｕ変
換が可能になると共に、入力レベル変動やケーブル容量
変化が生じても正しくＢ／Ｕ変換できるのである。これ
により、各システムに共通に使用できるように変換回路
を設計することができ、また論理的に処理することがで
きるため回路のＬＳＩ化をすること容易なのである。
【００４７】なお、以上の説明はバイポーラ／ユニポー
ラ変換に関するものであったが、周知のＣＭＩ―ＮＲＺ
（Ｃｏｄｅｄ Ｍａｒｋ Ｉｎｖｅｒｓｉｏｎ―Ｎｏｎ
Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）変換等の信号変換に
も本発明が応用できることは明らかである。
ラ変換に関するものであったが、周知のＣＭＩ―ＮＲＺ
（Ｃｏｄｅｄ Ｍａｒｋ Ｉｎｖｅｒｓｉｏｎ―Ｎｏｎ
Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）変換等の信号変換に
も本発明が応用できることは明らかである。
【００４８】
【発明の効果】以上説明したように本発明は、ユニポー
ラ変換するためのバイアス値を、ＲＺ変換出力に応じて
変化させることにより、パルス幅が異なったりケーブル
容量が変化した場合でも正しくバイポーラ／ユニポーラ
変換でき、正しいデータを再生することができるという
効果がある。
ラ変換するためのバイアス値を、ＲＺ変換出力に応じて
変化させることにより、パルス幅が異なったりケーブル
容量が変化した場合でも正しくバイポーラ／ユニポーラ
変換でき、正しいデータを再生することができるという
効果がある。
【図１】本発明の実施例によるバイポーラ／ユニポーラ
変換回路の構成を示すブロック図である。
変換回路の構成を示すブロック図である。
【図２】図１のバイポーラ／ユニポーラ変換回路の動作
を示すタイムチャートであり、同図（ａ）は正極、負極
のバイアス値が夫々＋Ｖａ、−Ｖａである場合の動作を
示し、同図（ｂ）は正極、負極のバイアス値が夫々＋Ｖ
ｂ、−Ｖｂである場合の動作を示す。
を示すタイムチャートであり、同図（ａ）は正極、負極
のバイアス値が夫々＋Ｖａ、−Ｖａである場合の動作を
示し、同図（ｂ）は正極、負極のバイアス値が夫々＋Ｖ
ｂ、−Ｖｂである場合の動作を示す。
【図３】図１のバイポーラ／ユニポーラ変換回路のより
具体的な構成を示すブロック図である。
具体的な構成を示すブロック図である。
【図４】（ａ）は図３中の検出回路の内部構成例を示す
ブロック図、（ｂ）はその動作を示すタイムチャートで
ある。
ブロック図、（ｂ）はその動作を示すタイムチャートで
ある。
【図５】従来のバイポーラ／ユニポーラ変換回路の構成
を示すブロック図である。
を示すブロック図である。
【図６】従来のバイポーラ／ユニポーラ変換回路の構成
を示すブロック図である。
を示すブロック図である。
【図７】従来のバイポーラ／ユニポーラ変換回路の構成
を示すブロック図である。
を示すブロック図である。
１０１、１０２ ＲＺ変換回路 １０３ 論理和回路 １０４ 位相比較回路 １０５ 周波数発振回路 １０６ ＮＲＺ変換回路 １０７、１０８ 検出回路 １０９、１１０ バイアス設定回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 25/00 H03M 5/00
Claims (2)
- 【請求項１】第１のバイアス値に応じてバイポーラ信号
の正極側をＲＺ信号に変換する第１のＲＺ変換回路と、
第２のバイアス値に応じてバイポーラ信号の負極側をＲ
Ｚ信号に変換する第２のＲＺ変換回路と、これら両変換
出力を合成して合成ＲＺ信号を出力する論理和回路と
前記合成ＲＺ信号にＶＣＯ出力クロックを同期させるＰ
ＬＬと、前記第１のＲＺ変換回路の出力ＲＺ信号を前記
ＶＣＯ出力クロックでリタイミングする第１の検出回路
と、前記第２のＲＺ変換回路の出力ＲＺ信号を前記ＶＣ
Ｏ出力クロックでリタイミングする第２の検出回路とを
有し、前記第１の検出回路は、２度以上リタイミングし
ている状態を検出したとき前記第１のバイアス値を大き
くするように動作し、前記第２の検出回路は、２度以上
リタイミングしている状態を検出したとき前記第２のバ
イアス値を小さくするように動作することを特徴とする
バイポーラ／ユニポーラ変換回路。 - 【請求項２】前記ＶＣＯ出力クロックに応じて前記合成
ＲＺ信号をＮＲＺ信号に変換するＮＲＺ信号変換手段を
有することを特徴とする請求項１記載のバイポーラ／ユ
ニポーラ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6276891A JP3069830B2 (ja) | 1994-11-11 | 1994-11-11 | バイポーラ／ユニポーラ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6276891A JP3069830B2 (ja) | 1994-11-11 | 1994-11-11 | バイポーラ／ユニポーラ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08139762A JPH08139762A (ja) | 1996-05-31 |
| JP3069830B2 true JP3069830B2 (ja) | 2000-07-24 |
Family
ID=17575843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6276891A Expired - Fee Related JP3069830B2 (ja) | 1994-11-11 | 1994-11-11 | バイポーラ／ユニポーラ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3069830B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006270278A (ja) * | 2005-03-23 | 2006-10-05 | Nec Engineering Ltd | バイポーラ／ユニポーラ変換回路 |
| JP5641571B2 (ja) * | 2011-02-28 | 2014-12-17 | Ｎｅｃエンジニアリング株式会社 | バイポーラ／ユニポーラ変換回路 |
-
1994
- 1994-11-11 JP JP6276891A patent/JP3069830B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08139762A (ja) | 1996-05-31 |
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