JPS5912048B2 - 標本化パルス発生回路 - Google Patents
標本化パルス発生回路Info
- Publication number
- JPS5912048B2 JPS5912048B2 JP50107109A JP10710975A JPS5912048B2 JP S5912048 B2 JPS5912048 B2 JP S5912048B2 JP 50107109 A JP50107109 A JP 50107109A JP 10710975 A JP10710975 A JP 10710975A JP S5912048 B2 JPS5912048 B2 JP S5912048B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- output
- phase
- voltage controlled
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Television Signal Processing For Recording (AREA)
Description
【発明の詳細な説明】
本発明は、ＶＴＲ等の再生映像信号中に含まれる時間軸
変動を除去するために、１度デジタル化してデジタルメ
モリーに書き込ます操作を行うような時間軸補正装置に
使用される標本化パルスあるいは書き込みパルスの発生
回路に関するものである。
変動を除去するために、１度デジタル化してデジタルメ
モリーに書き込ます操作を行うような時間軸補正装置に
使用される標本化パルスあるいは書き込みパルスの発生
回路に関するものである。
ビデオ信号（特に、ＶＴＲの再生出力信号の如くに時間
軸変動を有するＮＴＳＣ信号）をデジタル符号化する場
合には、上記のビデオ信号の位相と一致した位相を有す
る標本化パルスを必要とするときが多々ある。
軸変動を有するＮＴＳＣ信号）をデジタル符号化する場
合には、上記のビデオ信号の位相と一致した位相を有す
る標本化パルスを必要とするときが多々ある。
このような標本化パルスを得るには、基本的な構成が第
１図のブロック図で示される如きフェーズ ロックド
ループ（ＰＬＬ）が用いられている。
１図のブロック図で示される如きフェーズ ロックド
ループ（ＰＬＬ）が用いられている。
ここで、ＰＬＬについて第１図に従い説明する。
電圧制御発振回路４の出力側は、信号出力端子５に接続
されているとともに、位相比較回路２の第二の入力端子
７に接続されている。
されているとともに、位相比較回路２の第二の入力端子
７に接続されている。
そして、上記位相比較回路２の第一の入力端子６は外部
入力信号が導かれている信号入力端子１に接続されてお
り、また、上記位相比較回路２の出力側は、補償回路３
を介して上記電圧制御発振回路４０制御端子８に接続さ
れている。
入力信号が導かれている信号入力端子１に接続されてお
り、また、上記位相比較回路２の出力側は、補償回路３
を介して上記電圧制御発振回路４０制御端子８に接続さ
れている。
ここで、上記電圧制御発振回路４の発振周波数が上記外
部入力信号の周波数より低いか、あるいは、位相におい
て遅れているときには、上記位相比較回路２の出力側に
上記の位相の遅れに応じたレベルの電圧が出力される。
部入力信号の周波数より低いか、あるいは、位相におい
て遅れているときには、上記位相比較回路２の出力側に
上記の位相の遅れに応じたレベルの電圧が出力される。
この電圧が上記の補償回路３を経て上記電圧制御発振回
路４０制御電圧となる。
路４０制御電圧となる。
また、電圧制御発振回路４の発振周波数が外部入力信号
の周波数より高いか、あるいは、位相において進んでい
るときには、レベルの低い電圧が位相比較回路２より出
力され、補償回路３を経て、上記電圧制御発振回路４０
制御電圧となる。
の周波数より高いか、あるいは、位相において進んでい
るときには、レベルの低い電圧が位相比較回路２より出
力され、補償回路３を経て、上記電圧制御発振回路４０
制御電圧となる。
このような、制御電圧で制御されている電圧制御発振回
路４の発振出力は外部入力信号の位相の一致するまで、
制御電圧の調整が自動的に行われ、信号出力端子５には
外部入力信号により位相が固定された信号が得られる。
路４の発振出力は外部入力信号の位相の一致するまで、
制御電圧の調整が自動的に行われ、信号出力端子５には
外部入力信号により位相が固定された信号が得られる。
しかし、実際には回路構成要素の特性等により外部入力
信号の位相と完全に一致した位相を有する発振出力を得
ることは困難である。
信号の位相と完全に一致した位相を有する発振出力を得
ることは困難である。
本発明は、上述の如きＰＬＬを用い、少なくとも人力ビ
デオ信号の同期信号あるいは該同期信号と等価な信号の
近傍においては電圧制御発振回路の発振出力信号の位相
を上記の同期信号の位相により良く一致せしめるために
案出されたものであリ、すなわち、リセット可能な電圧
制御発振回路とこの発振回路の出力を分周する分周回路
と、この分周回路の出力に応じて比較信号を発生する比
較信号発生回路と、この比較信号発生回路の出力と外部
入力信号の位相を比較する位相比較回路とを有し、この
位相比較回路の出力により上記電圧制御発振回路の発振
周波数を制御するとともに上記外部入力信号により上記
電圧制御発振回路と上記分周回路とをリセットするよう
にしたことを特徴とする標本化パルス発生回路である。
デオ信号の同期信号あるいは該同期信号と等価な信号の
近傍においては電圧制御発振回路の発振出力信号の位相
を上記の同期信号の位相により良く一致せしめるために
案出されたものであリ、すなわち、リセット可能な電圧
制御発振回路とこの発振回路の出力を分周する分周回路
と、この分周回路の出力に応じて比較信号を発生する比
較信号発生回路と、この比較信号発生回路の出力と外部
入力信号の位相を比較する位相比較回路とを有し、この
位相比較回路の出力により上記電圧制御発振回路の発振
周波数を制御するとともに上記外部入力信号により上記
電圧制御発振回路と上記分周回路とをリセットするよう
にしたことを特徴とする標本化パルス発生回路である。
以下、本発明について一実施例を示す図面に従い詳細に
説明する。
説明する。
なお、各図面において、共通部分は共通の番号を用いで
ある。
ある。
本発明の基本的構成は、第２図の実線で示すブロック図
で示される。
で示される。
すなわち、信号入力端子１１にリセット端子１９が接続
されている電圧制御発振回路１４の出力側は、信号出力
端子１５に接続されているとともに、信号入力端子１１
にリセット端子２０が接続されている計数回路２１を介
して比較信号発生回路２２に接続されており、そして、
信号入力端子１１に第一の入力端子１６が接続されてい
る比較回路１２の第二の入力端子１１に上記比較信号発
生回路２２の出力側が接続され、さらに、上記比較回路
１２の出力側は補償回路１３を介して上記電圧制御発振
回路１４０制御端子１８に接続されてＰＬＬが形成され
ている。
されている電圧制御発振回路１４の出力側は、信号出力
端子１５に接続されているとともに、信号入力端子１１
にリセット端子２０が接続されている計数回路２１を介
して比較信号発生回路２２に接続されており、そして、
信号入力端子１１に第一の入力端子１６が接続されてい
る比較回路１２の第二の入力端子１１に上記比較信号発
生回路２２の出力側が接続され、さらに、上記比較回路
１２の出力側は補償回路１３を介して上記電圧制御発振
回路１４０制御端子１８に接続されてＰＬＬが形成され
ている。
そして、上述の如き構成の標本化パルス発生回路におい
ては、外部入力信号（第４図Ａに示す）すなわち入力ビ
デオ信号の同期信号（あるいは該同期信号と等価な信号
）が信号入力端子１１を介して電圧制御発振回路１４の
リセット端子１９に導入され、該電圧制御発振回路１４
０発振出力付号が上記の同期信号と同期されるようにな
っている。
ては、外部入力信号（第４図Ａに示す）すなわち入力ビ
デオ信号の同期信号（あるいは該同期信号と等価な信号
）が信号入力端子１１を介して電圧制御発振回路１４の
リセット端子１９に導入され、該電圧制御発振回路１４
０発振出力付号が上記の同期信号と同期されるようにな
っている。
そして、上記の発振出力信号（第４図Ｂに示す）が計数
回路２１に導かれるようになっており、ここで上記の電
圧制御発振回路１４の瞬時の発振周波数ｆが次の各部入
力信号が来るまでの間ｆ−Ｎ−ｆＨ＋α であるとすると（ただし、ＮはＩＨ区間のサンプリング
数でありｆＨは同期信号の周波数、αは誤差である。
回路２１に導かれるようになっており、ここで上記の電
圧制御発振回路１４の瞬時の発振周波数ｆが次の各部入
力信号が来るまでの間ｆ−Ｎ−ｆＨ＋α であるとすると（ただし、ＮはＩＨ区間のサンプリング
数でありｆＨは同期信号の周波数、αは誤差である。
）上記計数回路２１では（Ｎ−ｎ）個（ここでｎはＮ２
Ｈの任意の整数）数えると、すなわち、１／（Ｎ−ｎ）
分周すると、比較信号発生回路２２に信号を送り、該比
較信号発生回路２２では、上記の信号によって電圧の降
下が開始され、鋸歯状の比較信号（第４図Ｃに示す）が
発生され、この比較信号が比較回路１２に送られるよう
になっている。
Ｈの任意の整数）数えると、すなわち、１／（Ｎ−ｎ）
分周すると、比較信号発生回路２２に信号を送り、該比
較信号発生回路２２では、上記の信号によって電圧の降
下が開始され、鋸歯状の比較信号（第４図Ｃに示す）が
発生され、この比較信号が比較回路１２に送られるよう
になっている。
また、上記の比較回路１２には上記信号入力端子１１を
介して同期信号が導びかれており、この比較回路１２で
、上記比較信号と同期信号とを位相比較し位相差を得て
この位相差に応じて＊ｅｔｐ信号（第４図りに示す）が
得られるようになっている。
介して同期信号が導びかれており、この比較回路１２で
、上記比較信号と同期信号とを位相比較し位相差を得て
この位相差に応じて＊ｅｔｐ信号（第４図りに示す）が
得られるようになっている。
そして、この制御信号が補ｉ償回路１３を介して上記の
電圧制御発振回路１４０制御端子１９に印加されてＰＬ
Ｌが形成され位相固定が行われるようになっている。
電圧制御発振回路１４０制御端子１９に印加されてＰＬ
Ｌが形成され位相固定が行われるようになっている。
さらに、上記の計数回路２１のリセット端子２０には、
信号入力端子１１よりの同期信号が導ひかれており、こ
の計数回路２１は同期信号が入力される毎に計数を繰り
返すようになっている。
信号入力端子１１よりの同期信号が導ひかれており、こ
の計数回路２１は同期信号が入力される毎に計数を繰り
返すようになっている。
従って、上記の制御信号によって上記電圧制御発振回路
１４のＩＨ区間における発振周波数が決定されるととも
に、上記の同期信号によって上記の電圧制御発振回路１
４の発振出力信号の位相がリセットされるので、上記の
同期信号の位相と一致した位相を有する発振出力信号が
信号出力端子１５に導びかれる。
１４のＩＨ区間における発振周波数が決定されるととも
に、上記の同期信号によって上記の電圧制御発振回路１
４の発振出力信号の位相がリセットされるので、上記の
同期信号の位相と一致した位相を有する発振出力信号が
信号出力端子１５に導びかれる。
上述の如き構成の標本化パルス発生回路によれば、標本
化パルスの瞬時発振周波数はＩＨ区間において全く任意
に選べるとともに、電圧制御発振回路のｆＨ間でのずれ
、すなわちベロシティエラそのものが、比較回路１２の
出力に得られるので、第２図の一点鎖線で示す如く、積
分回路３０を介して電圧匍脚形位相シフタ３１の制御端
子３２に上記の比較回路１２の出力をベロシティエラ信
号として導ひき、電圧制御発振回路１４の出力を上記電
圧匍脚形位相シフタ３１を介して出力信号端子１５に導
びく如く構成すると、容易にベロシティエラ補正の機能
を付加することが可能となる。
化パルスの瞬時発振周波数はＩＨ区間において全く任意
に選べるとともに、電圧制御発振回路のｆＨ間でのずれ
、すなわちベロシティエラそのものが、比較回路１２の
出力に得られるので、第２図の一点鎖線で示す如く、積
分回路３０を介して電圧匍脚形位相シフタ３１の制御端
子３２に上記の比較回路１２の出力をベロシティエラ信
号として導ひき、電圧制御発振回路１４の出力を上記電
圧匍脚形位相シフタ３１を介して出力信号端子１５に導
びく如く構成すると、容易にベロシティエラ補正の機能
を付加することが可能となる。
なお、上記の電圧制御発振回路１４の例としては、第３
図の破線の枠内に示す如き構成のものがある。
図の破線の枠内に示す如き構成のものがある。
すなわち、入力信号端子１１を介して外部入力信号がＯ
Ｒゲート回路４０の第一の入力端子４１とフリップフロ
ップ回路４３０セツト端子４４とに導びかれており、ま
ず上記の外部入力信号によりフリップフロップ回路４３
がセットされ出力は高レベルのＦ信号となり、この信号
がインバータ回路４６を通過して低レベルの信号Ｆに変
換されてＡＮＤゲート回路４７の第一の入力端子４８に
印加されるようになっており、上記のＡＮＤゲート回路
４７の出力側が低レベルにホールドされるようになって
いるとともに、上記外部入力信号が上記のＯＲゲート回
路４０を介して積分回路５０に導びかれており、積分回
路５０は上記の外部入力信号の印加によりリセットされ
、そして、上記積分回路５０の出力信号が電圧制御増幅
回路５１と遅延回路５２とを介して、上記のＡＮＤゲー
ト回路４７の第二の入力端子４９と、上記フリップフロ
ップ回路４３のリセット端子４５とに導びかれるように
なっている。
Ｒゲート回路４０の第一の入力端子４１とフリップフロ
ップ回路４３０セツト端子４４とに導びかれており、ま
ず上記の外部入力信号によりフリップフロップ回路４３
がセットされ出力は高レベルのＦ信号となり、この信号
がインバータ回路４６を通過して低レベルの信号Ｆに変
換されてＡＮＤゲート回路４７の第一の入力端子４８に
印加されるようになっており、上記のＡＮＤゲート回路
４７の出力側が低レベルにホールドされるようになって
いるとともに、上記外部入力信号が上記のＯＲゲート回
路４０を介して積分回路５０に導びかれており、積分回
路５０は上記の外部入力信号の印加によりリセットされ
、そして、上記積分回路５０の出力信号が電圧制御増幅
回路５１と遅延回路５２とを介して、上記のＡＮＤゲー
ト回路４７の第二の入力端子４９と、上記フリップフロ
ップ回路４３のリセット端子４５とに導びかれるように
なっている。
そこで、上記フリップフロップ回路４３は、上記積分回
路５０よりの信号によりリセットされ、ＡＮＤゲート回
路４７の第一の入力端子４８には、インバータ回路４６
を介して高レベルの信号Ｆが印加されるので、上記ＡＮ
Ｄゲート回路４７の出力側が低レベルにホールドされて
いる状態が解かれるようになっている。
路５０よりの信号によりリセットされ、ＡＮＤゲート回
路４７の第一の入力端子４８には、インバータ回路４６
を介して高レベルの信号Ｆが印加されるので、上記ＡＮ
Ｄゲート回路４７の出力側が低レベルにホールドされて
いる状態が解かれるようになっている。
このような構成により、外部入力信号に同期した出力信
号が端子５５に得られるようになっている。
号が端子５５に得られるようになっている。
ここで、上述の如く本発明によれば、電圧制御発振回路
１４と計数回路２１とを同期信号すなわち外部入力信号
に同期してリセットしているので、同期信号の近傍では
電圧制御発振回路１４の出力信号と同期信号との位相が
一致した状態で正しく位相固定が行なえるのであるが、
上記のＰＬＬ内の電圧制御発振回路１４等に直流ドリフ
トが存在する場合には、標準化パルスのＩＨ区間内で瞬
時発振周波数が変動する可能性がある。
１４と計数回路２１とを同期信号すなわち外部入力信号
に同期してリセットしているので、同期信号の近傍では
電圧制御発振回路１４の出力信号と同期信号との位相が
一致した状態で正しく位相固定が行なえるのであるが、
上記のＰＬＬ内の電圧制御発振回路１４等に直流ドリフ
トが存在する場合には、標準化パルスのＩＨ区間内で瞬
時発振周波数が変動する可能性がある。
そこで、さらに上述の如き瞬時発振周波数の変動を押え
る必要が生じたときには第３図の二点鎖線で示す如き構
成の回路を付加して電圧制御発振回路１４の出力の（Ｎ
−ｎ）個目のパルスと、次の同期信号との位相比較を行
い、その出力の低周波成分を電圧制御発振回路１４０制
御電圧とすれば良い。
る必要が生じたときには第３図の二点鎖線で示す如き構
成の回路を付加して電圧制御発振回路１４の出力の（Ｎ
−ｎ）個目のパルスと、次の同期信号との位相比較を行
い、その出力の低周波成分を電圧制御発振回路１４０制
御電圧とすれば良い。
すなわち、外部入力信号（第５図Ａに示す）に同期して
比較信号発生回路６０により第５図りに示す如き比較信
号を作り出し、この比較信号を比較器６１の第一の入力
端子６２に導ひいてお（とともに、計数回路２１でＮ−
ｎ（ただし、ｎは任意の整数）個計数すると信号をモノ
ステーブルマルチバイブレータ６４に送るようにして、
第５図Ｃに示す如き上記モノステーブルマルチバイブレ
ータ６４の出力信号を上記比較回路６１の第二の入力端
子６５に導びき、この出力信号の後縁と、上記比較信号
発生回路６０よりの比較信号とを比較回路６１で位相比
較し出力（第５図Ｅに示す）を得て、この出力をローパ
スフィルタ６６を介して、位相変化のドリフト成分を取
り出し、電圧制御発振回路１４０制御端子１８に送るよ
うになっている。
比較信号発生回路６０により第５図りに示す如き比較信
号を作り出し、この比較信号を比較器６１の第一の入力
端子６２に導ひいてお（とともに、計数回路２１でＮ−
ｎ（ただし、ｎは任意の整数）個計数すると信号をモノ
ステーブルマルチバイブレータ６４に送るようにして、
第５図Ｃに示す如き上記モノステーブルマルチバイブレ
ータ６４の出力信号を上記比較回路６１の第二の入力端
子６５に導びき、この出力信号の後縁と、上記比較信号
発生回路６０よりの比較信号とを比較回路６１で位相比
較し出力（第５図Ｅに示す）を得て、この出力をローパ
スフィルタ６６を介して、位相変化のドリフト成分を取
り出し、電圧制御発振回路１４０制御端子１８に送るよ
うになっている。
このような構成を用いればＩＨ間内の瞬時発振周波数の
制御をも行ない得る。
制御をも行ない得る。
上述のように本発明によれば、少なくとも外部入力信号
の近傍においては完全に位相が一致した標準化パルスを
得ることが可能であり、さらに付加回路を用いて容易に
ベロシティエラ補正の機能をも有するようにすることが
できる。
の近傍においては完全に位相が一致した標準化パルスを
得ることが可能であり、さらに付加回路を用いて容易に
ベロシティエラ補正の機能をも有するようにすることが
できる。
第１図はＰＬＬ（フェーズ ロックド ループ）の基本
構成を示すブロック図であり、第２図および第３図は本
発明に係る標本化パルス発生回路の実施例を示すブロッ
ク図であり、第４図および第５図は上記実施例の動作を
説明するタイムチャートである。 １２・・・・・・比較回路、１４・・・・・・電圧制御
発振回路、１８・・・・・・制御端子、２１・・・・・
・計数回路、２２・・・・・・比較信号発生回路。
構成を示すブロック図であり、第２図および第３図は本
発明に係る標本化パルス発生回路の実施例を示すブロッ
ク図であり、第４図および第５図は上記実施例の動作を
説明するタイムチャートである。 １２・・・・・・比較回路、１４・・・・・・電圧制御
発振回路、１８・・・・・・制御端子、２１・・・・・
・計数回路、２２・・・・・・比較信号発生回路。
Claims (1)
- １ リセット可能な電圧制御発振回路とこの発振回路の
出力を分周する分周回路と、この分周回路の出力に応じ
て比較信号を発生する比較信号発生回路と、この比較信
号発生回路の出力と外部入力信号の位相を比較する位相
比較回路とを有し、この位相比較回路の出力により上記
電圧制御発振回路の発振周波数を制御するとともに上記
外部入力信号により上記電圧制御発振回路と上記分周回
路とをリセットするようにしたことを特徴とする標本化
パルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50107109A JPS5912048B2 (ja) | 1975-09-05 | 1975-09-05 | 標本化パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50107109A JPS5912048B2 (ja) | 1975-09-05 | 1975-09-05 | 標本化パルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5232222A JPS5232222A (en) | 1977-03-11 |
| JPS5912048B2 true JPS5912048B2 (ja) | 1984-03-21 |
Family
ID=14450687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50107109A Expired JPS5912048B2 (ja) | 1975-09-05 | 1975-09-05 | 標本化パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5912048B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5438502U (ja) * | 1977-08-19 | 1979-03-14 | ||
| JPS5466811A (en) * | 1977-11-07 | 1979-05-29 | Matsushita Electric Ind Co Ltd | Synchronous signel inserting method |
| JPS57161785A (en) * | 1981-03-30 | 1982-10-05 | Seikosha Kk | Sampling pulse generator for picture data |
-
1975
- 1975-09-05 JP JP50107109A patent/JPS5912048B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5232222A (en) | 1977-03-11 |
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