JPS6282798A - ライン書込用アドレスリセツト信号発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、映像信号メモリの特にライン書込用アドレス
をリセットするりセント信号を発生するライン書込用ア
ドレスリセット信号発生回路に関するものである。

〔発明の技術的背景〕

従来、映像信号を記憶する場合、第２図に示すように、
端子１に入力される映像信号は、サンプリング信号発生
回路２から印加されるサンプリング信号に応じてサンプ
ル／ホールド（Ｓ／Ｈ）回路３においてサンプリングさ
れその値が保持され、かつアナログ−デジタル（Ａ−Ｄ
）変換回路４によりＡ−Ｄ変換されて映像信号メモリ５
に入力され、垂直アドレスレジスタ６及び水平アドレス
レジスタ７によって指定されたメモリ位置に書込まれる
ようになっている。

水平アドレスレジスタ７はサンプリング信号発生回路２
からのサンプリング信号が印加され、サンプリング信号
が印加される毎にアドレスを歩進し、１ラインの記憶が
終ったところで同期分離回路８からの水平同期信号に応
じリセット信号発生回路９が発生するリセット信号によ
ってアドレスがリセットされ、次のラインの始めに対応
するメモリ位置をアドレスするようになっている。垂直
アドレスレジスタ６はリセット信号発生回路９からのリ
セット信号が印加される毎に歩進し、１ライン毎にメモ
リ位置を垂直方向にシフトする。そして同期分離回路８
からの垂直同期信号によりリセットされるようになって
いる。

従来、上述したリセット信号発生回路９として、第３図
に示すような構成のものが用いられていた。

同図において、映像信号から同期分離回路８によって分
離された水平同期信号がリセット信号発生回路９中の位
相検波器９ａの一方の入力に印加され、位相検波器９ａ
の出力はループフィルタ９ｂを介して電圧制御発振器（
ＶＣＯ）９ｃの制御入力に印加される。ＶＣ０９Ｃの出
力は、リセット信号として水平アドレスレジスタ７に、
歩進用パルスとして垂直アドレスレジスタ６にそれぞれ
印加されると共に、位相検波器９ａの他方の入力に印加
されて同期分離回路８からの水平同期信号と位相比較さ
れるようになっていて、位相検波器９ａ、ループフィル
タ９ｂ及びＶＣ０９ＣがＰＬＬを構成し、水平同期信号
の位相にロックしたリセット信号を発生する。

〔問題点〕

第３図について上述した従来のライン書込用アドレスリ
セット信号発生回路は、オンエア放送のような標準信号
に対しては有効にリセット信号を発生することができる
が、ビデオテープレコーダ（ＶＴＲ）の再生映像信号の
ように水平同期信号に強度のジッターをもった信号に対
しては、リセット信号もジッターをもってしまい、この
ようなリセット信号でアドレスをリセットした場合には
、メモリに映像信号を正確に書込むことができなくなる
という問題が生じる。

〔発明の目的〕

本発明は上述した従来のものの問題点を除去するために
なされたもので、ジッターがあってもバースト信号の位
相とカラー信号の関係は正確であるということに着目し
、水平同期信号に強度のジッターをもった信号に対して
も正確なライン書込用アドレスリセット信号を発生する
ことのできるライン書込用アドレスリセット信号発生回
路を提供することを目的とする。

〔発明の概要〕

カラーサブキャリアと所定のパターンとの排他的論理和
をとりその結果を加算し、その値が所定値以下のときカ
ラーバースト信号の付近でリセット信号を発生すること
により、ジッターに影響されないリセット信号を得るよ
うにしている。

〔実施例〕

以下、本発明の実施例を図に基づいて説明する。

第１図は本発明によるライン書込用アドレスリセット信
号発生回路のブロック回路図であり、ＮＴＳＣ方式の映
像信号に通用するように構成されている。

第１図において、１１は映像信号入力端子、１２は映像
信号中のバースト信号にロックしたカラーサブキャリア
周波数ｆ　ｓｃの整数倍ｎのクロック信号ｎ　ｆ　ｓｃ
を発生するメインクロック発生器、１３は映像信号中の
カラーサブキャリア周波数成分Ｅ　ｓｃを選択増幅し波
形整形して不要周波数成分、ノイズ等を除去するｆＳＣ
増幅波形整形回路、１４は波形整形回路１３から入力さ
れるカラーサブキャリアをメインクロック発生５１２か
らのメインクロックに従ってシフトするシフトレジスタ
、１５は映像信号中の水平同期信号を分離する同期分離
回路、１６は同期分離回路１５から入力される水平同期
信号に基づいて所定のパターンを発生するパターン発生
器である。

該パターン発生器１６は少なくともシフトレジスタ１４
の出力と同数の出力を有し、ライン毎にその出力の極性
を反転する機能をもち、発生するパターンは極性がバー
スト信号と同値となるようにメインクロックを考慮して
認定されるものとする。

１７はパターン発生器１６の出力とシフトレジスタ１４
の出力との排他的論理和をとるＥＸ−ＯＲ回路、１８は
ＥＸ−ＯＲ回路１７の出力を加算する加算器、１９は加
算器１８の出力が所定の閾値以下であるか否かを判定す
る判定回路、２０は同期分離回路１５からの水平同期信
号に基づいて映像信号中のバースト信号に対応するタイ
ミングのパーストゲートパルスを発生するパーストゲー
トパルスＱ生（ｉｌＧ、２１はパーストゲートパルスに
よって動作可能にされ判定回路１９から出力をゲーティ
ングするゲート回路であり、該ゲート回路２１の出力か
らリセット信号が送出される。

以上の構成において、パターン発生器１６が発生するパ
ターンとシフトレジスタの出力、すなわち映像信号中の
バースト信号とが一致したとき、加算器１８の出力は零
となり、この結果判定回路１９は加算器１８の出力が所
定の閾値以下である仁判定してその出力に信号を発生す
る。該信号はバースト信号に位相、タイミングともに同
期している。

しかし、実際にはバースト信号には除去しきれないノイ
ズなどが混入することがあり、このような場合には、パ
ターン発生器１６からのパターンとシフトレジスタ１４
の出力とは完全には一致せず、加算器１８の出力は零と
ならないが、判定回路工９により加算器工８の出力が所
定の閾値以下であると判定されたときには、判定回路１
９の出力にパルスが発生され、これがパーストゲートパ
ルスの印加されている期間ゲート回路２１を通過され、
リセット信号として送出される。

なお、上述の実施例では、ＮＴＳＣ方式の映像信号の場
合について示しているが、ＰＡＬ方式などのように映像
信号中にバースト信号を有するものであれば、パターン
発生器のパターンを適当に設定することによって本発明
を適用することができる。

また、上述の実施例においては、リセット信号は、ライ
ン書込用アドレスのリセット信号として用いているが、
これ以外の基準リセット信号としても有効に適用するこ
とができる。

〔効　果〕

以上説明したように本発明によれば、水平同期信号にジ
ッターを持つ映像信号であってもジッターのないリセッ
ト信号を発生することができるという効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック回路図、第２
図は一般的な映像信号記憶装置を示すブロック図、及び
第３図は従来の回路例を示すブロック図である。 １２・・・メインクロック発生器、１３・・・ｆ　ｓｃ
増幅波形整形回路、１４・・・シフトレジスタ、１５・
・・同調分離回路、１６・・・パターン発生器、１７・
・・ＥＸ−ＯＲ回路、１８・・・加算器、１９・・・判
定回路、２１・・・ゲート回路。

Claims (1)

1. 【特許請求の範囲】 カラーバースト信号を有する映像信号をアナログ−デジ
   タル変換して得たデジタル信号を記憶手段に書込む際の
   水平アドレスを指定するアドレスレジスタを１ライン毎
   にリセットするリセットパルスを発生するライン書込用
   アドレスリセットパルス発生回路において、 前記映像信号中のカラーサブキャリアの整数倍の周波数
   にロックしたクロックを発生するクロック発生回路と、 前記映像信号中のカラーサブキャリアを波形整形する波
   形整形回路と、 前記クロック発生回路からのクロックをシフトクロック
   として前記波形整形したカラーサブキャリアを直列に入
   力し、該入力したカラーサブキャリアを並列に出力する
   直−並列変換回路と、ライン毎にパターンを変えて出力
   するパターン発生器と、 前記直−並列変換回路の並列出力と前記パターン発生器
   からのパターンとの対応する部分の排他的論理和をそれ
   ぞれ取る排他的論理和回路と、該排他的論理和回路の出
   力を加算する加算器と、該加算器の出力が所定の閾値以
   下であるか否かを判定する判定回路と、 カラーバースト信号付近の期間前記判定回路の出力を有
   効とするゲート回路とを備え、 前記ゲート回路の出力をリセット信号とすることを特徴
   とするライン書込用アドレスリセット信号発生回路。