JP3212201B2 - 時間軸補正回路 - Google Patents
時間軸補正回路Info
- Publication number
- JP3212201B2 JP3212201B2 JP25218293A JP25218293A JP3212201B2 JP 3212201 B2 JP3212201 B2 JP 3212201B2 JP 25218293 A JP25218293 A JP 25218293A JP 25218293 A JP25218293 A JP 25218293A JP 3212201 B2 JP3212201 B2 JP 3212201B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- phase
- clock
- circuit
- time axis
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Television Signal Processing For Recording (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ＭＵＳＥ方式のビデオ
ディスクプレーヤ、或いはビデオテープレコーダの再生
映像信号に発生するジッタ（時間軸変動）を補正するた
めの時間軸補正回路に関するものである。
ディスクプレーヤ、或いはビデオテープレコーダの再生
映像信号に発生するジッタ（時間軸変動）を補正するた
めの時間軸補正回路に関するものである。
【０００２】
【従来の技術】従来の時間軸補正手法として、ビデオテ
ープレコーダ等からのＭＵＳＥ方式の再生映像信号をサ
ンプリングするときに、フェーズドロックループ（以
下、ＰＬＬと称する。）を使用して、その再生映像信号
の同期信号に位相結合したクロックを発生させて、これ
をサンプリングクロックとして使用するものがある。こ
の手法によれば、標本化構造が垂直方向に揃い、映像信
号がメモリに書込まれた時点で、ほとんどの時間軸補正
が完了する。
ープレコーダ等からのＭＵＳＥ方式の再生映像信号をサ
ンプリングするときに、フェーズドロックループ（以
下、ＰＬＬと称する。）を使用して、その再生映像信号
の同期信号に位相結合したクロックを発生させて、これ
をサンプリングクロックとして使用するものがある。こ
の手法によれば、標本化構造が垂直方向に揃い、映像信
号がメモリに書込まれた時点で、ほとんどの時間軸補正
が完了する。
【０００３】図４は上記した手法の従来の時間軸補正回
路を示す図である。入力端子１に入力したＭＵＳＥ方式
の再生映像信号は、ＡＤＣ回路２において後記するよう
に当該映像信号の水平同期信号に位相を揃えたクロック
ＷＣＫでサンプリングされデジタル信号に変換されてメ
モリ３に同じクロックＷＣＫで書込まれ、この時点で時
間軸補正が完了する。また、このメモリ３に書込まれた
デジタル信号は発振器４から得られる安定したクロック
ＲＣＫで読み出されてＤＡＣ回路５でデジタル信号から
アナログ信号に変換され、出力端子６に出力する。
路を示す図である。入力端子１に入力したＭＵＳＥ方式
の再生映像信号は、ＡＤＣ回路２において後記するよう
に当該映像信号の水平同期信号に位相を揃えたクロック
ＷＣＫでサンプリングされデジタル信号に変換されてメ
モリ３に同じクロックＷＣＫで書込まれ、この時点で時
間軸補正が完了する。また、このメモリ３に書込まれた
デジタル信号は発振器４から得られる安定したクロック
ＲＣＫで読み出されてＤＡＣ回路５でデジタル信号から
アナログ信号に変換され、出力端子６に出力する。
【０００４】上記したクロックＷＣＫは、ＰＬＬ７によ
って、入力映像信号の水平同期信号に位相同期される。
このＰＬＬ７は、映像信号内のフレーム同期信号を検出
するフレーム同期検出回路８、同水平同期信号を検出す
る水平同期検出回路９、クロックＷＣＫと水平同期信号
との位相誤差を検出する位相誤差検出回路１０、その位
相誤差検出信号をラッチするラッチ回路１１、そのラッ
チ出力をアナログ信号に変換するＤＡＣ回路１２、その
ＤＡＣ回路１２から出力する電圧Ｖｔ’の高域周波数成
分をカットするループフィルタ１３、及びループフィル
タ１３の出力電圧Ｖｔに応じた周波数のクロックを発生
するＶＣＯ（電圧制御発振器）１４からなり、このＶＣ
Ｏ１４の出力がクロックＷＣＫとなる。
って、入力映像信号の水平同期信号に位相同期される。
このＰＬＬ７は、映像信号内のフレーム同期信号を検出
するフレーム同期検出回路８、同水平同期信号を検出す
る水平同期検出回路９、クロックＷＣＫと水平同期信号
との位相誤差を検出する位相誤差検出回路１０、その位
相誤差検出信号をラッチするラッチ回路１１、そのラッ
チ出力をアナログ信号に変換するＤＡＣ回路１２、その
ＤＡＣ回路１２から出力する電圧Ｖｔ’の高域周波数成
分をカットするループフィルタ１３、及びループフィル
タ１３の出力電圧Ｖｔに応じた周波数のクロックを発生
するＶＣＯ（電圧制御発振器）１４からなり、このＶＣ
Ｏ１４の出力がクロックＷＣＫとなる。
【０００５】クロックＷＣＫによりサンプリングされ量
子化された再生映像信号は、フレーム同期検出回路８に
入力する。ここで、ＭＵＳＥ信号の信号形式（フォーマ
ット）は、周知の通り、図５のようになっており、その
内のラインＮｏ．１およびＮｏ．２に設けられたフレー
ムパルスは、図６の（ａ）に示すようになっている。フ
レーム同期検出回路８は、このフレームパルスを検出す
ると、フレームパルス点に同期したフレーム同期信号を
水平同期検出回路９に供給する。
子化された再生映像信号は、フレーム同期検出回路８に
入力する。ここで、ＭＵＳＥ信号の信号形式（フォーマ
ット）は、周知の通り、図５のようになっており、その
内のラインＮｏ．１およびＮｏ．２に設けられたフレー
ムパルスは、図６の（ａ）に示すようになっている。フ
レーム同期検出回路８は、このフレームパルスを検出す
ると、フレームパルス点に同期したフレーム同期信号を
水平同期検出回路９に供給する。
【０００６】ＭＵＳＥ信号の水平同期（ＨＤ）信号は、
図５に示すように、各ラインの最初の１２クロック内に
設けられている。従って、フレーム同期検出回路８から
フレーム同期検出信号が出力すると、これに基づいて以
後のラインにおける水平同期信号の出力されるタイミン
グが予測できる。水平同期検出回路９は、このようなフ
レーム同期検出信号に基づいてＭＵＳＥ信号の各ライン
の先頭部に設けられた水平同期信号を検出して位相誤差
検出回路１０に送るものである。ここで、水平同期信号
の波形は、図６の（ｂ）に示す通りであり、映像信号の
５０％レベルを有し、ライン毎に極性が反転（傾斜が反
対方向）している。また、水平基準位相点は、第６番目
のクロックに位置している。
図５に示すように、各ラインの最初の１２クロック内に
設けられている。従って、フレーム同期検出回路８から
フレーム同期検出信号が出力すると、これに基づいて以
後のラインにおける水平同期信号の出力されるタイミン
グが予測できる。水平同期検出回路９は、このようなフ
レーム同期検出信号に基づいてＭＵＳＥ信号の各ライン
の先頭部に設けられた水平同期信号を検出して位相誤差
検出回路１０に送るものである。ここで、水平同期信号
の波形は、図６の（ｂ）に示す通りであり、映像信号の
５０％レベルを有し、ライン毎に極性が反転（傾斜が反
対方向）している。また、水平基準位相点は、第６番目
のクロックに位置している。
【０００７】位相誤差検出回路１０は、水平同期信号と
サンプリングクロックＷＣＫとの位相誤差（ジッタ）を
検出するものである。サンプリングクロックＷＣＫに全
くジッタが含まれていない場合において、第４番目のク
ロックにおけるＭＵＳＥ信号のレベルを「ａ」、第６番
目のクロックにおけるレベルを「ｂ」、第８番目のクロ
ックにおけるレベルを「ｃ」とすると、図６の（ｂ）か
ら明らかなように、 ｂ−（ａ＋ｃ）／２＝０ ・・・（１） が成立する。
サンプリングクロックＷＣＫとの位相誤差（ジッタ）を
検出するものである。サンプリングクロックＷＣＫに全
くジッタが含まれていない場合において、第４番目のク
ロックにおけるＭＵＳＥ信号のレベルを「ａ」、第６番
目のクロックにおけるレベルを「ｂ」、第８番目のクロ
ックにおけるレベルを「ｃ」とすると、図６の（ｂ）か
ら明らかなように、 ｂ−（ａ＋ｃ）／２＝０ ・・・（１） が成立する。
【０００８】一方、サンプリングクロックＷＣＫにジッ
タが含まれている場合においては、式（１）の右辺が
「０」にならず、そのジッタに比例した値になることが
わかる。すなわち、 「ジッタ」＝±［ｂ−（ａ＋ｃ）／２］ ・・・（２） となる計算によって、ジッタの大きさが求められる。右
辺の「±」の符号は、水平同期信号の極性とともに１ラ
インごとに変化することを示す。
タが含まれている場合においては、式（１）の右辺が
「０」にならず、そのジッタに比例した値になることが
わかる。すなわち、 「ジッタ」＝±［ｂ−（ａ＋ｃ）／２］ ・・・（２） となる計算によって、ジッタの大きさが求められる。右
辺の「±」の符号は、水平同期信号の極性とともに１ラ
インごとに変化することを示す。
【０００９】位相誤差検出回路１０によって検出された
ジッタの値は、ラッチ回路１１にラッチされた後、ＤＡ
Ｃ回路１２を介して電圧信号Ｖｔ’に変換される。ルー
プフィルタ１３は、この電圧信号Ｖｔ’からその高域成
分を除去し、低域成分のみの電圧信号ＶｔをＶＣＯ１４
に送る。
ジッタの値は、ラッチ回路１１にラッチされた後、ＤＡ
Ｃ回路１２を介して電圧信号Ｖｔ’に変換される。ルー
プフィルタ１３は、この電圧信号Ｖｔ’からその高域成
分を除去し、低域成分のみの電圧信号ＶｔをＶＣＯ１４
に送る。
【００１０】このＶＣＯ１４の出力クロックＷＣＫの位
相は、上記した式（２）により計算されるジッタ量が
「０」になるように制御される。つまり、その位相が図
６の（ｂ）の各サンプル点に一致するようにＰＬＬルー
プ７が動作する。
相は、上記した式（２）により計算されるジッタ量が
「０」になるように制御される。つまり、その位相が図
６の（ｂ）の各サンプル点に一致するようにＰＬＬルー
プ７が動作する。
【００１１】以上のように、従来の時間軸補正回路は、
再生映像信号の水平同期信号の時間軸変動に追従して、
ＰＬＬによるフィードバック制御でサンプリングクロッ
クＷＣＫの位相を制御して、これを再生映像信号に位相
結合させるものである。
再生映像信号の水平同期信号の時間軸変動に追従して、
ＰＬＬによるフィードバック制御でサンプリングクロッ
クＷＣＫの位相を制御して、これを再生映像信号に位相
結合させるものである。
【００１２】
【発明が解決しようとする課題】従って、大きな時間軸
変動もくしは速い時間軸変動に対して直ちに対応させる
ことは困難で、位相結合するまでにある程度の時間遅れ
が存在していた。ＰＬＬの時間軸変動に対する追従特性
は、そのＰＬＬのループゲインＨ（ω）に依存してい
る。このループゲインＨ（ω）は、ループフィルタ等に
より高周波域で低下し、その結果１／Ｈ（ω）に応じた
ＰＬＬ位相エラーが増加する。よって、このＰＬＬ位相
エラーに従って時間軸変動抑圧特性が低下し、十分な時
間軸補正ができないという問題があった。
変動もくしは速い時間軸変動に対して直ちに対応させる
ことは困難で、位相結合するまでにある程度の時間遅れ
が存在していた。ＰＬＬの時間軸変動に対する追従特性
は、そのＰＬＬのループゲインＨ（ω）に依存してい
る。このループゲインＨ（ω）は、ループフィルタ等に
より高周波域で低下し、その結果１／Ｈ（ω）に応じた
ＰＬＬ位相エラーが増加する。よって、このＰＬＬ位相
エラーに従って時間軸変動抑圧特性が低下し、十分な時
間軸補正ができないという問題があった。
【００１３】また、従来では、正極性同期信号を用いる
ＭＵＳＥ信号から、直接水平同期信号を分離することが
できなかったので、フィードフォワードに時間軸補正を
行うこともできなかった。
ＭＵＳＥ信号から、直接水平同期信号を分離することが
できなかったので、フィードフォワードに時間軸補正を
行うこともできなかった。
【００１４】本発明は、上述した問題に鑑みてなされた
もので、その目的は、ジッタを確実に除去し得ると共
に、安定性に優れた正極性同期信号を用いた映像信号の
時間軸補正回路を提供することことである。
もので、その目的は、ジッタを確実に除去し得ると共
に、安定性に優れた正極性同期信号を用いた映像信号の
時間軸補正回路を提供することことである。
【００１５】
【課題を解決するための手段】上記目的は、正極性水平
同期信号を含む映像信号を該正極性水平同期信号の位相
を反映した第１のクロックによりメモリに書き込み、該
メモリから第２のクロックにより読み出すことにより該
映像信号の時間軸補正を行う時間軸補正回路において、
上記正極性水平同期信号に位相結合した信号を作成する
第１の位相同期手段と、該第１の位相同期手段により得
た信号からゲート信号を作成し、該ゲート信号を基に上
記映像信号から上記正極性水平同期信号を直接分離する
分離手段と、該分離手段により得た水平同期信号と水晶
発振器の出力を遅延して発生させた多相クロックとを位
相比較し、該多相クロックのうちから上記分離した水平
同期信号の位相に最も近い位相のクロックを１水平同期
期間ごとに選択する第２の位相同期手段とを具備し、該
第２の位相同期手段で得られるクロックを上記第１のク
ロックとすることを特徴とする時間軸補正回路によって
達成される。
同期信号を含む映像信号を該正極性水平同期信号の位相
を反映した第１のクロックによりメモリに書き込み、該
メモリから第２のクロックにより読み出すことにより該
映像信号の時間軸補正を行う時間軸補正回路において、
上記正極性水平同期信号に位相結合した信号を作成する
第１の位相同期手段と、該第１の位相同期手段により得
た信号からゲート信号を作成し、該ゲート信号を基に上
記映像信号から上記正極性水平同期信号を直接分離する
分離手段と、該分離手段により得た水平同期信号と水晶
発振器の出力を遅延して発生させた多相クロックとを位
相比較し、該多相クロックのうちから上記分離した水平
同期信号の位相に最も近い位相のクロックを１水平同期
期間ごとに選択する第２の位相同期手段とを具備し、該
第２の位相同期手段で得られるクロックを上記第１のク
ロックとすることを特徴とする時間軸補正回路によって
達成される。
【００１６】
【作用】本発明では、第１の位相同期手段で得た信号を
用いてゲート信号を作成する。このゲート信号により映
像信号の水平同期信号を分離し、この分離した水平同期
信号に位相同期するよう第２の位相同期手段でクロック
を得る。このクロックが、１水平同期期間ごとに瞬時に
水平同期信号に位相同期したクロックとなり、これがメ
モリへの書き込みクロックとなり、時間軸変動が除去さ
れる。
用いてゲート信号を作成する。このゲート信号により映
像信号の水平同期信号を分離し、この分離した水平同期
信号に位相同期するよう第２の位相同期手段でクロック
を得る。このクロックが、１水平同期期間ごとに瞬時に
水平同期信号に位相同期したクロックとなり、これがメ
モリへの書き込みクロックとなり、時間軸変動が除去さ
れる。
【００１７】
【実施例】以下、本発明の実施例について詳細に説明す
る。図１はその一実施例の時間軸補正回路のブロック図
である。前述した図４におけるものと同一のものには同
一の符号を付して詳しい説明は省略する。
る。図１はその一実施例の時間軸補正回路のブロック図
である。前述した図４におけるものと同一のものには同
一の符号を付して詳しい説明は省略する。
【００１８】１５は図４においては省略したクランプ回
路であり、再生映像信号をクランプパルスよりクランプ
し次段のＡＤＣ回路２のサンプリングに供する。１６は
ＰＬＬ７（第１の位相同期手段）用のＡＤＣ回路であっ
て、クランプ回路１５でクランプされた再生映像信号を
ＰＬＬ７で得られるクロックＣＬＫ１でサンプリングし
てデジタル信号に変換する。
路であり、再生映像信号をクランプパルスよりクランプ
し次段のＡＤＣ回路２のサンプリングに供する。１６は
ＰＬＬ７（第１の位相同期手段）用のＡＤＣ回路であっ
て、クランプ回路１５でクランプされた再生映像信号を
ＰＬＬ７で得られるクロックＣＬＫ１でサンプリングし
てデジタル信号に変換する。
【００１９】ＰＬＬ７のフレーム同期検出回路８で得ら
れたフレーム同期信号は、ＰＬＬ７内の水平同期検出回
路９に入力されるとともに、クランプパルス発生回路１
７およびゲート信号発生回路１８にも入力される。
れたフレーム同期信号は、ＰＬＬ７内の水平同期検出回
路９に入力されるとともに、クランプパルス発生回路１
７およびゲート信号発生回路１８にも入力される。
【００２０】クランプパルス発生回路１７においては、
ＭＵＳＥ信号をＨＤクランプするためのＨＤクランプパ
ルスが、フレーム同期信号に基づき出力され、クランプ
回路１５に出力される。
ＭＵＳＥ信号をＨＤクランプするためのＨＤクランプパ
ルスが、フレーム同期信号に基づき出力され、クランプ
回路１５に出力される。
【００２１】ゲート信号発生回路１８は、フレーム同期
信号に基づいてＨＤゲート信号を生成し、ゲート回路１
９に出力する。図２の（ｂ）に示すように、このＨＤゲ
ート信号は、ゲート回路１９において、ＭＵＳＥ信号の
水平同期信号の水平基準位相点の前後を打ち抜き映像信
号を除去する。このようにしてゲート回路１９により映
像信号を除去された水平同期信号は、水平同期検出回路
２０に出力される。
信号に基づいてＨＤゲート信号を生成し、ゲート回路１
９に出力する。図２の（ｂ）に示すように、このＨＤゲ
ート信号は、ゲート回路１９において、ＭＵＳＥ信号の
水平同期信号の水平基準位相点の前後を打ち抜き映像信
号を除去する。このようにしてゲート回路１９により映
像信号を除去された水平同期信号は、水平同期検出回路
２０に出力される。
【００２２】２１はＰＬＬ７内の水平同期検出回路９で
得られた水平同期信号を２分周する回路であり、これが
制御信号として上記の水平同期検出回路２０に入力す
る。
得られた水平同期信号を２分周する回路であり、これが
制御信号として上記の水平同期検出回路２０に入力す
る。
【００２３】この水平同期検出回路２０は、図３に具体
的回路で示すように、ゲート回路１９の出力のＭＵＳＥ
水平同期信号のサンプルＮｏ．６の点（図２の（ａ）の
水平基準位相点）の振幅レベルを基準電圧Ｖｒとした電
圧比較器２０１により水平同期検出を行うものである。
トランジスタ２０２のベースに上記した２分周回路２１
の出力信号［図２の（ｄ）参照］が印加しており、この
トランジスタ２０２はラインＮｏ．がｎのとき遮断し、
ｎ＋１のとき導通するので、この電圧比較器２０１の非
反転入力端子にはラインＮｏ．がｎのとき電源２０３の
−ＶEEの電圧が印加し、ラインＮｏ．がｎ＋１のとき電
源２０４の＋ＶCCの電圧が印加する。また、電圧比較器
２０１の出力にはＥＸ−ＯＲゲート２０５が接続され、
このＥＸ−ＯＲゲート２０５の一方の入力端子にも２分
周回路２１の出力信号が印加しているので、ラインＮ
ｏ．がｎ＋１のときＥＸ−ＯＲゲート２０３への電圧比
較器２１０からの入力信号は反転して出力する。
的回路で示すように、ゲート回路１９の出力のＭＵＳＥ
水平同期信号のサンプルＮｏ．６の点（図２の（ａ）の
水平基準位相点）の振幅レベルを基準電圧Ｖｒとした電
圧比較器２０１により水平同期検出を行うものである。
トランジスタ２０２のベースに上記した２分周回路２１
の出力信号［図２の（ｄ）参照］が印加しており、この
トランジスタ２０２はラインＮｏ．がｎのとき遮断し、
ｎ＋１のとき導通するので、この電圧比較器２０１の非
反転入力端子にはラインＮｏ．がｎのとき電源２０３の
−ＶEEの電圧が印加し、ラインＮｏ．がｎ＋１のとき電
源２０４の＋ＶCCの電圧が印加する。また、電圧比較器
２０１の出力にはＥＸ−ＯＲゲート２０５が接続され、
このＥＸ−ＯＲゲート２０５の一方の入力端子にも２分
周回路２１の出力信号が印加しているので、ラインＮ
ｏ．がｎ＋１のときＥＸ−ＯＲゲート２０３への電圧比
較器２１０からの入力信号は反転して出力する。
【００２４】以上のゲート信号発生回路１８、ゲート回
路１９および水平同期検出回路２０が、再生映像信号の
正極性水平同期信号を直接分離する分離手段を構成す
る。
路１９および水平同期検出回路２０が、再生映像信号の
正極性水平同期信号を直接分離する分離手段を構成す
る。
【００２５】かくして、水平同期検出回路２０で検出さ
れた水平同期信号は、次の同期位相検出回路２２に供給
される。この同期位相検出回路２２には、安定した水晶
発振器２３の出力がクロック遅延回路２４を介して多相
クロックとして供給されている。クロック遅延回路２４
は水晶発振器２３の出力をゲート遅延し例えば２０相の
多相クロックを発生するもので、この多相クロックと水
平同期検出回路２０の出力であるジッタをもつ水平同期
信号とが、上記した同期位相検出回路２２で位相比較さ
れる。
れた水平同期信号は、次の同期位相検出回路２２に供給
される。この同期位相検出回路２２には、安定した水晶
発振器２３の出力がクロック遅延回路２４を介して多相
クロックとして供給されている。クロック遅延回路２４
は水晶発振器２３の出力をゲート遅延し例えば２０相の
多相クロックを発生するもので、この多相クロックと水
平同期検出回路２０の出力であるジッタをもつ水平同期
信号とが、上記した同期位相検出回路２２で位相比較さ
れる。
【００２６】そして、この位相比較によって、多相クロ
ックの内の最も水平同期信号に近い位相のクロックを検
出し、これをクロック選択信号としてクロック選択回路
２５に送ると共に３分周回路２６にクリア信号ＣＬＲを
送る。
ックの内の最も水平同期信号に近い位相のクロックを検
出し、これをクロック選択信号としてクロック選択回路
２５に送ると共に３分周回路２６にクリア信号ＣＬＲを
送る。
【００２７】上記した同期位相検出回路２２としては、
例えば、ＨＤゲート信号の立上りでクリアされ多相クロ
ックの立上り時間をカウントするカウンタ出力１と、Ｈ
Ｄゲート信号の立上りでクリアされ水平同期信号までの
時間をカウントするカウンタ出力２とを比較する比較器
の出力が最も小さいときクロック選択信号とクリア信号
ＣＬＲを出力するように構成する。
例えば、ＨＤゲート信号の立上りでクリアされ多相クロ
ックの立上り時間をカウントするカウンタ出力１と、Ｈ
Ｄゲート信号の立上りでクリアされ水平同期信号までの
時間をカウントするカウンタ出力２とを比較する比較器
の出力が最も小さいときクロック選択信号とクリア信号
ＣＬＲを出力するように構成する。
【００２８】クロック選択回路２５では、上記クロック
選択信号を受け取って、水平同期信号に最も近い位相の
クロックを選択し、３分周回路２６に送る。以上の同期
位相検出回路２２、クロック選択回路２５が第２の位相
同期手段を構成する。
選択信号を受け取って、水平同期信号に最も近い位相の
クロックを選択し、３分周回路２６に送る。以上の同期
位相検出回路２２、クロック選択回路２５が第２の位相
同期手段を構成する。
【００２９】３分周回路２６では、水平同期信号に最も
近い位相のクロックが３分周されて、ＡＤＣ回路２のサ
ンプリング用およびメモリ３の書込み用として出力す
る。この書込みクロックＷＣＫは、１水平同期期間ごと
に多相クロックから選択されるものであり、瞬時にジッ
タをもつ水平同期信号に位相同期している。
近い位相のクロックが３分周されて、ＡＤＣ回路２のサ
ンプリング用およびメモリ３の書込み用として出力す
る。この書込みクロックＷＣＫは、１水平同期期間ごと
に多相クロックから選択されるものであり、瞬時にジッ
タをもつ水平同期信号に位相同期している。
【００３０】位相同期検出回路２２から出力するクリア
信号ＣＬＲは、３分周回路２６を１水平期間ごとにリセ
ットさせる。これにより３分周回路２６からは、１水平
期間ごとに水平同期信号に位相同期した書込みクロック
ＷＣＫが発生する。
信号ＣＬＲは、３分周回路２６を１水平期間ごとにリセ
ットさせる。これにより３分周回路２６からは、１水平
期間ごとに水平同期信号に位相同期した書込みクロック
ＷＣＫが発生する。
【００３１】従って、このクロックＷＣＫを用いて、Ｍ
ＵＳＥ信号をＡＤＣ回路２によりサンプリングしＡ／Ｄ
変換してメモリ３に書込むことにより、ジッタをもつＭ
ＵＳＥ信号の標本化構造を、垂直方向に揃えることがで
きる。
ＵＳＥ信号をＡＤＣ回路２によりサンプリングしＡ／Ｄ
変換してメモリ３に書込むことにより、ジッタをもつＭ
ＵＳＥ信号の標本化構造を、垂直方向に揃えることがで
きる。
【００３２】メモリ３の読み出し用およびＤＡＣ回路５
のサンプリング用のクロックＲＣＫは、水晶発振器２３
の出力を３分周回路２７により３分周したものが使用さ
れる。上記得られたクロックＲＣＫは安定しており、こ
のクロックＲＣＫによりメモリ２からデータを読み出す
ことにより、時間軸補正が完了する。
のサンプリング用のクロックＲＣＫは、水晶発振器２３
の出力を３分周回路２７により３分周したものが使用さ
れる。上記得られたクロックＲＣＫは安定しており、こ
のクロックＲＣＫによりメモリ２からデータを読み出す
ことにより、時間軸補正が完了する。
【００３３】なお、この実施例では３分周回路２６、２
７を使用しているが、水晶発振器２３の発振周波数に応
じて、最終的に得られるクロック周波数が１６．２ＭＨ
ｚとなるような分周回路を使用すれば良い。同期位相検
出回路２２での検出精度は、水晶発振器２３の発振周波
数が高いほど高くなる。
７を使用しているが、水晶発振器２３の発振周波数に応
じて、最終的に得られるクロック周波数が１６．２ＭＨ
ｚとなるような分周回路を使用すれば良い。同期位相検
出回路２２での検出精度は、水晶発振器２３の発振周波
数が高いほど高くなる。
【００３４】
【発明の効果】以上から本発明によれば、１水平同期期
間ごとに瞬時に水平同期信号に位相同期したクロックが
得られ、これが書き込みクロックとなるので、大きな時
間軸変動や速い時間軸変動に対して、瞬時に位相結合で
き、良好な時間軸変動抑圧特性を得ることができる。ま
た、第１の位相同期手段をＰＬＬで構成するとき、その
ループゲインを従来のように大きくする必要がないの
で、回路の安定性にも優れている。
間ごとに瞬時に水平同期信号に位相同期したクロックが
得られ、これが書き込みクロックとなるので、大きな時
間軸変動や速い時間軸変動に対して、瞬時に位相結合で
き、良好な時間軸変動抑圧特性を得ることができる。ま
た、第１の位相同期手段をＰＬＬで構成するとき、その
ループゲインを従来のように大きくする必要がないの
で、回路の安定性にも優れている。
【図１】 本発明の一実施例の時間軸補正回路のブロッ
ク図である。
ク図である。
【図２】 図１における各部の信号の説明図である。
【図３】 水平同期検出回路の詳細な回路図である。
【図４】 従来の時間軸補正回路のブロック図である。
【図５】 ＭＵＳＥ信号の信号方式の説明図である。
【図６】 ＭＵＳＥ信号の各部の波形図である。
Claims (1)
- 【請求項１】 正極性水平同期信号を含む映像信号を該
正極性水平同期信号の位相を反映した第１のクロックに
よりメモリに書き込み、該メモリから第２のクロックに
より読み出すことにより該映像信号の時間軸補正を行う
時間軸補正回路において、 上記正極性水平同期信号に位相結合した信号を作成する
第１の位相同期手段と、該第１の位相同期手段により得
た信号からゲート信号を作成し、該ゲート信号を基に上
記映像信号から上記正極性水平同期信号を直接分離する
分離手段と、該分離手段により得た水平同期信号と水晶
発振器の出力を遅延して発生させた多相クロックとを位
相比較し、該多相クロックのうちから上記分離した水平
同期信号の位相に最も近い位相のクロックを１水平同期
期間ごとに選択する第２の位相同期手段とを具備し、該
第２の位相同期手段で得られるクロックを上記第１のク
ロックとすることを特徴とする時間軸補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25218293A JP3212201B2 (ja) | 1993-09-16 | 1993-09-16 | 時間軸補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25218293A JP3212201B2 (ja) | 1993-09-16 | 1993-09-16 | 時間軸補正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0787460A JPH0787460A (ja) | 1995-03-31 |
| JP3212201B2 true JP3212201B2 (ja) | 2001-09-25 |
Family
ID=17233636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25218293A Expired - Fee Related JP3212201B2 (ja) | 1993-09-16 | 1993-09-16 | 時間軸補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3212201B2 (ja) |
-
1993
- 1993-09-16 JP JP25218293A patent/JP3212201B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0787460A (ja) | 1995-03-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0671848B1 (en) | Automatic digital frequency control circuit | |
| JP3212201B2 (ja) | 時間軸補正回路 | |
| JPH09182029A (ja) | ジッタ低減回路 | |
| JPH09215005A (ja) | 標本化信号処理装置 | |
| JP3880177B2 (ja) | 時間軸補正装置 | |
| JPS61219286A (ja) | 時間軸補正装置の書込クロツク発生回路 | |
| JP3258715B2 (ja) | 水平同期回路 | |
| JPH05207413A (ja) | 映像信号の処理装置 | |
| JP3158003B2 (ja) | ディジタル同期分離回路 | |
| JPH09107285A (ja) | 位相情報検出回路 | |
| JP2630871B2 (ja) | 映像信号時間軸補正回路 | |
| JP2691779B2 (ja) | デイジタル信号再生装置 | |
| JPH08265798A (ja) | タイムベースコレクタ回路 | |
| JP2728586B2 (ja) | 時間軸補正装置 | |
| KR100189877B1 (ko) | 시간축 보정장치 | |
| JPH0813121B2 (ja) | 時間軸誤差補正装置 | |
| JPH0568265A (ja) | 時間軸誤差補正装置 | |
| JPH0686230A (ja) | 映像信号記録再生装置 | |
| JPS63122060A (ja) | デイスク再生装置 | |
| JPH06311482A (ja) | 映像信号再生方法及び映像信号のａ／ｄ変換方法 | |
| JPH06181582A (ja) | 時間軸補正装置 | |
| JPH03198592A (ja) | 時間軸補正回路 | |
| JPH01185086A (ja) | タイムベースコレクタ | |
| JPH0476272B2 (ja) | ||
| JPH066745A (ja) | 磁気記録再生装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010626 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |