JPH06181582A - 時間軸補正装置 - Google Patents

Abstract

(57)【要約】 【目的】 簡易な構成で、時間変動を伴ったテレビジョ
ン信号を高性能に補正できる時間軸補正装置を提供す
る。 【構成】 バースト位相同期発振器２は入力するビデオ
信号ａのバーストと位相同期するクロックｄを生成す
る。Ｖカウンタ３，Ｈカウンタ１２はクロックｄにより
それぞれ１フィールド，１ラインの期間を計測する。発
振器５，１８はそれぞれ１フィールド，１ラインの期間
に応じたクロックｇ，ｋを発生する。このクロックｇ，
ｋにより信号ｂ，ｌをサンプリングすることにより、メ
モリ２０には常に同一量のデータが書き込まれる。そし
て、メモリ２０からバーストと位相同期したクロックｄ
によってデータ読み出すことにより、ジッタ成分が補正
された安定した信号ｐが得られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ビデオテープレコーダ
（ＶＴＲ）などジッタ成分を持つテレビジョン信号の時
間軸を補正するための時間軸補正装置に関する。

【０００２】

【従来の技術】ＶＴＲなどから送出されるビデオ信号は
時間的な変動を伴っている。この変動は特に輝度信号成
分において顕著であり、バーストなどクロマ成分につい
てはあまり大きなものではない。ところで、テレビジョ
ン信号のデジタル信号処理としてはサンプリングクロッ
クの生成をバーストに同期させる場合と、分離した水平
同期信号が持つ周期に同期させる場合との２つに大別さ
れる。従来この時間変動を伴った信号をデジタル信号処
理する場合、例えばバーストに位相同期した８倍のクロ
ックでサンプリングを行うと、一水平期間は時間的に変
動しているので各水平期間でジッタ成分を持ってしま
う。逆に水平周期に同期したクロックでサンプリングを
行うと、長時間に渡る時間変動は検出されない可能性が
あり、またバーストとの位相関係は失われてしまう矛盾
を持っている。従来の時間軸補正装置の一例としては、
フレームシンクロナイザと呼ばれているものがあるが、
複数のフィールドメモリが必要であったり、構成が複雑
であるなどの欠点を持っている。

【０００３】

【発明が解決しようとする課題】本発明は多くのメモリ
が必要であったり構成が複雑であるなどの従来の時間軸
補正装置の問題点を解決し、簡易な構成でかつ時間変動
を伴ったテレビジョン信号を高性能に補正することので
きる時間軸補正装置を提供することを目的とする。

【０００４】

【課題を解決するための手段】本発明は、上述した従来
の技術の課題を解決するため、入力されるコンポジット
ビデオ信号を帯域制限して出力する第１のローパスフィ
ルタと、前記コンポジットビデオ信号より垂直同期信号
を分離して出力する垂直同期信号分離回路と、前記コン
ポジットビデオ信号のバーストと位相同期するクロック
を生成して出力するバースト位相同期発振器と、前記第
１のローパスフィルタの出力を前記バースト位相同期発
振器より出力されるクロックによりＡ／Ｄ変換して出力
する第１のＡ／Ｄ変換器と、前記バースト位相同期発振
器より出力されるクロック及び前記垂直同期信号分離回
路より出力される垂直同期信号が入力され、前記第１の
Ａ／Ｄ変換器より出力されるデジタル信号を１フィール
ド遅延して出力するフィールド遅延回路と、前記フィー
ルド遅延回路の出力を前記バースト位相同期発振器より
出力されるクロックによりＤ／Ａ変換して出力する第１
のＤ／Ａ変換器と、前記第１のＤ／Ａ変換器より出力さ
れるアナログ信号を帯域制限して出力する第２のローパ
スフィルタと、前記垂直同期信号分離回路より出力され
る垂直同期信号の１フィールドの期間を、前記バースト
位相同期発振器より出力されるクロックにより計測する
第１のカウンタと、前記第１のカウンタより出力される
計測値を所定の設定値に変換して出力する第１の変換器
と、前記第１の変換器より出力される設定値に応じて発
振する第１の可変周波数発振器と、前記第２のローパス
フィルタの出力より水平同期信号を分離して出力する水
平同期信号分離回路と、前記第２のローパスフィルタの
出力を前記第１の可変周波数発振器より出力されるクロ
ックによりＡ／Ｄ変換して出力する第２のＡ／Ｄ変換器
と、前記第１の可変周波数発振器より出力されるクロッ
ク及び前記水平同期信号分離回路より出力される水平同
期信号が入力され、前記第２のＡ／Ｄ変換器より出力さ
れるデジタル信号を１ライン遅延して出力する第１のラ
イン遅延回路と、前記第１のライン遅延回路の出力を前
記第１の可変周波数発振器より出力されるクロックによ
りＤ／Ａ変換して出力する第２のＤ／Ａ変換器と、前記
第２のＤ／Ａ変換器より出力されるアナログ信号を帯域
制限して出力する第３のローパスフィルタと、前記水平
同期信号分離回路より出力される水平同期信号の１ライ
ンの期間を、前記バースト位相同期発振器より出力され
るクロックにより計測する第２のカウンタと、前記第２
のカウンタより出力される計測値を所定の設定値に変換
して出力する第２の変換器と、前記第２の変換器より出
力される設定値に応じて発振する第２の可変周波数発振
器と、前記第３のローパスフィルタの出力を前記第２の
可変周波数発振器より出力されるクロックによりＡ／Ｄ
変換して出力する第３のＡ／Ｄ変換器と、前記バースト
位相同期発振器より出力されるクロックを分周して出力
する分周器と、前記第２の可変周波数発振器より出力さ
れるクロックを書き込みクロックとし、前記水平同期信
号分離回路より出力される水平同期信号を書き込みリセ
ットパルスとして前記第３のＡ／Ｄ変換器より出力され
るデジタル信号を書き込むと共に、前記バースト位相同
期発振器より出力されるクロックを読み出しクロックと
し、前記分周器より出力されるクロックを読み出しリセ
ットパルスとして前記書き込まれたデジタル信号を読み
出す第２のライン遅延回路とを備えて構成されることを
特徴とする時間軸補正装置を提供するものである。

【０００５】

【実施例】以下、本発明の時間軸補正装置について、添
付図面を参照して説明する。図１は本発明の時間軸補正
装置の一実施例を示すブロック図、図２〜図４は本発明
の時間軸補正装置の動作を説明するための波形図、図５
は図１中の変換ＲＯＭ４，１７の特性の一例を示す図で
ある。

【０００６】図１において、図２（イ）に示すコンポジ
ットビデオ信号ａは垂直同期信号分離回路１，バースト
位相同期発振器（バーストロックＰＬＬ回路）２，ロー
パスフィルタ（ＬＰＦ）６に入力される。垂直同期信号
分離回路１は入力されたコンポジットビデオ信号ａよ
り、図２（ニ）に示す垂直同期信号ｃを分離して取り出
し、垂直（Ｖ）カウンタ３及びフィールドメモリ８に供
給する。バースト位相同期発振器２はバーストと位相同
期した例えば８倍のサブキャリア周波数（８ｆｓｃ）の
クロックｄを生成し、Ｖカウンタ３，Ａ／Ｄ変換器７，
フィールドメモリ８，Ｄ／Ａ変換器９などに供給する。
ＬＰＦ６により帯域制限されたコンポジットビデオ信号
ａはＡ／Ｄ変換器７により、バースト位相同期発振器２
より入力されるクロックｄによってサンプリングされデ
ジタル化される。図２（ロ）は図２（イ）に示すコンポ
ジットビデオ信号ａを縮小し概略的に描いている。コン
ポジットビデオ信号ａはフィールドメモリ８によって垂
直同期信号分離回路１より出力される垂直同期信号ｃの
次の周期まで１フィールド分遅延される。従って、図２
（ロ）に示すコンポジットビデオ信号ａは、Ｄ／Ａ変換
器９によりアナログ化され、ＬＰＦ１０により帯域制限
されて、図２（ハ）に示す信号ｂとなる。

【０００７】また、Ｖカウンタ３はバースト位相同期発
振器２より入力されるクロックｄによって図２（ニ）に
示す垂直同期信号ｃの垂直期間１Ｖ（１フィールド）を
計測する。Ｖカウンタ３はその計測値ｅを変換ＲＯＭ
（変換器）４に供給する。変換ＲＯＭ４には図５に示す
ような特性が予め書き込んであり、計測値ｅが入力され
ると変換ＲＯＭ４はその値を所定の発振周波数設定値に
変換する。この変換された値がプリセット値となり可変
周波数発振器５（以下、単に発振器５）はその設定値に
応じた周波数で発振し、図２（ホ）に示すようなクロッ
クｇを出力する。図２（ホ）に示すクロックｇは、ｎフ
ィールドではＦｎ（ＭＨｚ）なる周波数で発振し、（ｎ
＋１）フィールドではＦ（ｎ＋１）（ＭＨｚ）なる周波
数で発振していることを示している。

【０００８】また、変換ＲＯＭ４は、Ｖカウンタ３の計
測値ｅが正規の値１８２０×２６２．５カウントを基準
としてそれよりｎ％多い場合は発振器５の発振周波数を
ｎ％下げ、また逆にｎ％少ない場合は発振器５の発振周
波数をｎ％上げる。なぜならば、バーストは周波数変動
が少ないので、バーストと位相同期した８ｆｓｃ（３．
５８ＭＨｚ×８）のクロックはジッタのない信号に対し
ては１フィールド当たり１８２０×２６２．５クロック
となり、このクロックを基準としてカウントするＶカウ
ンタ３は基準値では１８２０×２６２．５カウントを示
すからである。なお、変動のある信号はこのカウント値
が変動するが、上述のようにその変動の割合に応じて発
振器５の発振周波数を変え、この周波数で次のＡ／Ｄ変
換器１３のサンプルレートとすれば、１Ｖの間のデータ
数は、図２（ヘ）に示すように信号ｂのフィールドとク
ロックｇのフィールドとがそれぞれ対応して１８２０×
２６２．５とすることができる。

【０００９】このままでは１Ｖの内部での変動を検出す
ることができないため、次に水平周期についても同様の
操作を行う。ＬＰＦ１０より出力された図３（イ）に示
す信号ｂは水平同期信号分離回路１１及びＡ／Ｄ変換器
１３に入力される。水平同期信号分離回路１１は入力さ
れた信号ｂより、図３（ニ）に示す水平同期信号ｈを分
離して取り出し、水平（Ｈ）カウンタ１２，ラインメモ
リ１４，ラインメモリ２０に供給する。また、発振器５
より出力されたクロックｇはＡ／Ｄ変換器１３，ライン
メモリ１４，Ｄ／Ａ変換器１５に入力される。Ａ／Ｄ変
換器１３に入力された信号ｂは発振器５より入力される
クロックｇによってサンプリングされデジタル化され
る。図３（ロ）は図３（イ）に示す信号ｂを縮小し概略
的に描いている。信号ｂはラインメモリ１４によって水
平同期信号分離回路１１より出力される水平同期信号ｈ
の次の周期まで１ライン分遅延される。従って、図３
（ロ）に示す信号ｂは、Ｄ／Ａ変換器１５によりアナロ
グ化され、ＬＰＦ１６により帯域制限されて、図３
（ハ）に示す信号ｌとなる。

【００１０】また、Ｈカウンタ１２はバースト位相同期
発振器２より入力されるクロックｄによって図３（ニ）
に示す水平同期信号ｈの水平期間（１ライン）を計測す
る。Ｈカウンタ１２はその計測値ｉを変換ＲＯＭ（変換
器）１７に供給する。変換ＲＯＭ１７には変換ＲＯＭ４
と同様に図５に示すような特性が予め書き込んであり、
計測値ｉが入力されると変換ＲＯＭ１７はその値を所定
の発振周波数設定値に変換する。この変換された値がプ
リセット値となり可変周波数発振器１８（以下、単に発
振器１８）はその設定値に応じた周波数で発振し、図３
（ホ）に示すようなクロックｋを出力する。図３（ホ）
に示すクロックｋは、ｎラインではＦｎ（ＭＨｚ）なる
周波数で発振し、（ｎ＋１）ラインではＦ（ｎ＋１）
（ＭＨｚ）なる周波数で発振していることを示してい
る。変換ＲＯＭ１７は、Ｈカウンタ１２の計測値ｉが正
規の値１８２０カウントを基準としてそれよりｎ％多い
場合は発振器１８の発振周波数をｎ％下げ、また逆にｎ
％少ない場合は発振器１８の発振周波数をｎ％上げる。
従って、１Ｈの間のデータ数は、図３（ヘ）に示すよう
に信号ｌのラインとクロックｋとがそれぞれ対応して１
８２０とすることができる。

【００１１】そして、ＬＰＦ１６より出力される信号ｌ
は、Ａ／Ｄ変換器１９により、発振器１８より入力され
るクロックｋによってサンプリングされ、図４（イ）に
示すデータｍが出力される。このデータｍはラインメモ
リ２０に入力されて書き込まれる。なお、ラインメモリ
２０には、水平同期信号分離回路１１より出力される水
平同期信号ｈが図４（ロ）に示す書き込みリセットパル
スｎとして入力され、発振器１８より出力されるクロッ
クｋが書き込みクロックとして入力され、バースト位相
同期発振器２より出力されるクロックｄが読み出しクロ
ックとして入力される。データｍをラインメモリ２０に
書き込む際のアドレスのリセットは、図４（ロ）に示す
ように書き込みリセットパルスｎの先頭で行われる。前
述のように、クロックｋの周波数変換により１水平期間
に変動があっても１水平期間のデータ数は１８２０であ
るから、ラインメモリ２０には常に図４（イ）に示す１
８２０のデータｍが書き込まれることになる。そして、
書き込まれたデータｍは安定したバーストロックのクロ
ックｄにより読み出される。読み出し側のリセットパル
スはクロックｄを分周器２１によって１８２０分周した
図４（ハ）に示すクロックｏを用いる。この結果、ライ
ンメモリ２０の出力には、ジッタのない安定した、それ
ぞれのラインのデータ数が図４（ニ）に示すように１８
２０で一定となった信号ｐが得られる。

【００１２】

【発明の効果】以上詳細に説明したように、本発明の時
間軸補正装置は、時間変動を伴ったテレビジョン信号の
バーストと位相同期したクロックによって１フィールド
の期間及び１ラインの期間を計測し、それぞれの期間に
応じたクロックを発生しサンプリングすることにより常
に同一量のデータとした上でメモリに書き込み、バース
トと位相同期したクロックによって読み出すようにした
ので、複数のフィールドメモリを持つことなく、簡易な
構成でかつ時間変動を伴ったテレビジョン信号を高性能
に補正することができるという特長を有する。

【図面の簡単な説明】

【図１】本発明の時間軸補正装置の一実施例を示すブロ
ック図である。

【図２】本発明の時間軸補正装置の動作を説明するため
の波形図である。

【図３】本発明の時間軸補正装置の動作を説明するため
の波形図である。

【図４】本発明の時間軸補正装置の動作を説明するため
の波形図である。

【図５】図１中の変換ＲＯＭ４，１７の特性の一例を示
す図である。

【符号の説明】

１ 垂直同期信号分離回路 ２ バースト位相同期発振器 ３ Ｖカウンタ（第１のカウンタ） ４ 変換ＲＯＭ（第１の変換器） ５ 可変周波数発振器（第１の可変周波数発振器） ６ ローパスフィルタ（第１のローパスフィルタ） ７ Ａ／Ｄ変換器（第１のＡ／Ｄ変換器） ８ フィールドメモリ（フィールド遅延回路） ９ Ｄ／Ａ変換器（第１のＤ／Ａ変換器） １０ ローパスフィルタ（第２のローパスフィルタ） １１ 水平同期信号分離回路 １２ Ｈカウンタ（第２のカウンタ） １３ Ａ／Ｄ変換器（第２のＡ／Ｄ変換器） １４ ラインメモリ（第１のライン遅延回路） １５ Ｄ／Ａ変換器（第２のＤ／Ａ変換器） １６ ローパスフィルタ（第３のローパスフィルタ） １７ 変換ＲＯＭ（第２の変換器） １８ 可変周波数発振器（第２の可変周波数発振器） １９ Ａ／Ｄ変換器（第３のＡ／Ｄ変換器） ２０ ラインメモリ（第２のライン遅延回路） ２１ 分周器

Claims (1)

【特許請求の範囲】
1. 【請求項１】入力されるコンポジットビデオ信号を帯域
   制限して出力する第１のローパスフィルタと、 前記コンポジットビデオ信号より垂直同期信号を分離し
   て出力する垂直同期信号分離回路と、 前記コンポジットビデオ信号のバーストと位相同期する
   クロックを生成して出力するバースト位相同期発振器
   と、 前記第１のローパスフィルタの出力を前記バースト位相
   同期発振器より出力されるクロックによりＡ／Ｄ変換し
   て出力する第１のＡ／Ｄ変換器と、 前記バースト位相同期発振器より出力されるクロック及
   び前記垂直同期信号分離回路より出力される垂直同期信
   号が入力され、前記第１のＡ／Ｄ変換器より出力される
   デジタル信号を１フィールド遅延して出力するフィール
   ド遅延回路と、 前記フィールド遅延回路の出力を前記バースト位相同期
   発振器より出力されるクロックによりＤ／Ａ変換して出
   力する第１のＤ／Ａ変換器と、 前記第１のＤ／Ａ変換器より出力されるアナログ信号を
   帯域制限して出力する第２のローパスフィルタと、 前記垂直同期信号分離回路より出力される垂直同期信号
   の１フィールドの期間を、前記バースト位相同期発振器
   より出力されるクロックにより計測する第１のカウンタ
   と、 前記第１のカウンタより出力される計測値を所定の設定
   値に変換して出力する第１の変換器と、 前記第１の変換器より出力される設定値に応じて発振す
   る第１の可変周波数発振器と、 前記第２のローパスフィルタの出力より水平同期信号を
   分離して出力する水平同期信号分離回路と、 前記第２のローパスフィルタの出力を前記第１の可変周
   波数発振器より出力されるクロックによりＡ／Ｄ変換し
   て出力する第２のＡ／Ｄ変換器と、 前記第１の可変周波数発振器より出力されるクロック及
   び前記水平同期信号分離回路より出力される水平同期信
   号が入力され、前記第２のＡ／Ｄ変換器より出力される
   デジタル信号を１ライン遅延して出力する第１のライン
   遅延回路と、 前記第１のライン遅延回路の出力を前記第１の可変周波
   数発振器より出力されるクロックによりＤ／Ａ変換して
   出力する第２のＤ／Ａ変換器と、 前記第２のＤ／Ａ変換器より出力されるアナログ信号を
   帯域制限して出力する第３のローパスフィルタと、 前記水平同期信号分離回路より出力される水平同期信号
   の１ラインの期間を、前記バースト位相同期発振器より
   出力されるクロックにより計測する第２のカウンタと、 前記第２のカウンタより出力される計測値を所定の設定
   値に変換して出力する第２の変換器と、 前記第２の変換器より出力される設定値に応じて発振す
   る第２の可変周波数発振器と、 前記第３のローパスフィルタの出力を前記第２の可変周
   波数発振器より出力されるクロックによりＡ／Ｄ変換し
   て出力する第３のＡ／Ｄ変換器と、 前記バースト位相同期発振器より出力されるクロックを
   分周して出力する分周器と、 前記第２の可変周波数発振器より出力されるクロックを
   書き込みクロックとし、前記水平同期信号分離回路より
   出力される水平同期信号を書き込みリセットパルスとし
   て前記第３のＡ／Ｄ変換器より出力されるデジタル信号
   を書き込むと共に、前記バースト位相同期発振器より出
   力されるクロックを読み出しクロックとし、前記分周器
   より出力されるクロックを読み出しリセットパルスとし
   て前記書き込まれたデジタル信号を読み出す第２のライ
   ン遅延回路とを備えて構成されることを特徴とする時間
   軸補正装置。