JPH02228889A - 画像処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ この発明は、例えばコンピュータグラフィックスのスー
パインポーズ装置等に用いて好適な画像処理回路に関す
る。

〔発明の概要〕

この発明は、入力アナログ映像信号から抽出された同期
信号と第１の電圧制御発振器の出力信号が所定値に分周
された信号との位相差に応じて第１の電圧制御発振器の
発振周波数が制御されると共に外部制御信号により第１
の電圧制御発振器の出力信号が停止される第１のＰＬＬ
回路と、入力アナログ映像信号から抽出された同期信号
と第２の電圧制御発振器の出力が所定値に分周された信
号との位相差に応じて第２の電圧制御発振器の発振周波
数が制御される第２のＰＬＬ回路の２系統のＰＬＬ回路
を準備し、第１のＰＬＬ回路の第１の電圧制御発振器の
出力信号に同期してＡ／Ｄ変換された映像信号をメモリ
に書き込み、第２のＰＬＬ回路の第２の電圧制御発振器
の出力信号に同期してメモリの内容を読み出すようにす
ることにより、入力映像信号にジッタがあっても何等そ
の影響を受けることなく良好な画像処理ができるように
したものである。

［従来の技術〕 従来、入力映像信号を所定の書き込み速度でメモリに書
き込み、書き込み速度の２倍の読み出し速度でメモリの
内容を読み出して画像処理を行う画像処理装置として第
６図に示すようなものが提案されている。同図において
、（１）は映像信号が供給される入力端子であって、こ
の入力端子（１）からの映像信号は図示せずもＹ／Ｃ分
離回路で輝度信号Ｙと色信号Ｃに分離され、Ｒ，Ｇ、Ｂ
デコーダ（２）に供給される。デコーダ（２）で赤（Ｒ
）、緑（Ｇ）。

青（Ｂ）の各３原色信号がデコードされ、Ａ／Ｄ変換回
路（３）に供給されて例えば夫々各色６ビツトから成る
ディジタル信号に変換される。

Ａ／Ｄ変換された信号はラインメモリ（４）に供給され
て後述されるように所定の書き込み速度で所定領域に順
次書き込まれる。そして、ラインメモリ（４）に書き込
まれたデータは書き込み速度の２倍の読み出し速度で順
次読み出され、Ｄ／Ａ変換回路（５）でＤ／Ａ変換され
て出力端子（６）にアナログのＲ，Ｇ、Ｂ信号として取
り出され、モニタ（図示せず）に供給される。

また、入力端子（１）からの映像信号が同期分離回路（
７）に供給されて映像信号に含まれる例えば１５．７５
ｋＨｚの水平同期信号ＶＳＨ（第７図Ａ）が分離され、
ＡＦＣ回路（７′）を介してＰＬＬ回路（８）の位相比
較器（９）の一方の入力側に供給される。また、Ｐ　Ｌ
　Ｌ回路（８）の出力信号（クロック信号）をカウント
しているビデオグラフィクスアレイＣＲＴカウンタ（１
０）の例えば３１．５ｋＨｚの出力信号ＶＧＡＨ（第７
図Ｂ）が２分周器（１１）でＡ分周され、位相比較器（
９）の他方の入力側に供給され、上述の水平同期信号Ｖ
ＳＨと位相比較される。

位相比較器（９）における位相比較誤差信号は次段のロ
ーパスフィルタ（１２）で直流電圧に変換され、この直
流電圧（誤差電圧）に応じて電圧制御発振器（１３）の
発振周波数が制御され、ＰＬＬ回路（８）の出力側すな
わち電圧制御発振器（１３）の出力側に映像信号と同期
のとれたクロック信号が得られる。

このクロック信号は２分周器（１４）でη分周され、Ａ
／Ｄ変換回路（３）にサンプリング信号ＡＤＣＬＫとし
て供給されると共に書き込み信号ＷＣＬＫとしてライン
メモリ（４〕に供給される。また、ＰＬＬ回路（８）か
らのクロック信号が直接Ｄ／Ａ変換回路（５）にサップ
リング信号ＤＡＣＬＫとして供給されると共にラインメ
モリ（４）に読み出し信号ＲＣＬＫとして供給される。

また、ラインメモリ（４）には第７図Ｃ及びＤに示すよ
うなリセット書き込みパルスＲ３ＴＷ及びリセット読み
出しパルスＲ３ＴＲが供給される。これ等のパルスはカ
ウンタ（１０）からの出力信号Ｖ　Ｇ　Ａ　ＨをＰＬＬ
回路（８）からのクロック信号によりラッチすることで
生成される。通常書き込み信号ＷＣＬＫ及び′読み出し
信号（ＲＣＬＫ）はラインメモリ（４）に常時与えられ
ており、夫々リセット書き込みパルスＲ３ＴＷ及びリセ
ット読み出しパルスＲ５ＴＲがラインメモリ（４）に印
加されて始めて書き込み及び読み出しの動作が始まる。

なお、先行技術として特開昭６０−１３０９０９号公報
等が提案されている。

〔発明が解決しようとする課題〕

ところで、第６図の如き回路構成の従来装置の場合、リ
セット書き込みパルスＲ３ＴＷは完全には入力端子（１
）に印加される映像信号に同期していないため、入力し
た映像信号にジッタがあると例えばスーパーインポーズ
した画像が乱れる。この乱れをなくするためには人力さ
れる映像信号とリセット書込みパルスＲ３ＴＷとの位相
を一定に保たねばならず、現状ではＰＬＬ回路（８）の
ローパスフィルタ（１２）の周波数特性及び利得を適当
な値に選んでいる。

しかしながらこのようにローパスフィルタ（１２）の周
波数特性及び利得を選定してやっても、ＰＬＬ回路（８
）が収束して位相ロックするまでは依然として水平同期
信号ＶＳＨと書き込み信号ＷＣＬＫ及び読み出し信号Ｒ
ＣＬＫが追従しなくなり、画像が乱れる欠点がある。

特に、入力端子（１）に例えばレーザディスクプレーヤ
からの映像信号を供給した場合、通常再生については問
題ないが、スチル（静止画）再生時はカラーフレーミン
グをとるため１フレーム毎に位相が２／ｆｓｃだけ位相
されるため、この切り換わり部分で水平同期信号Ｖ　Ｓ
　Ｈが乱れ、従ってカウンタ（１０）の出力信号ＶＧＡ
Ｈが乱れるため、画像はこの部分で乱れる。この乱れは
画面では横ゆれとなり、特にスーパーインポーズした画
像の上部で生じやすい。また、レーザディスクプレーヤ
の機種及びディスクの違い（Ｖ期間にカラーバーストの
有無）によってスチルジャンプの状態が違うため画面の
ゆれ方が異なる。

この発明は斯る点に鑑みてなされたもので、水平同期信
号ＶＳＨと書き込み信号ＷＣＬＫ及び読み出し信号ＲＣ
ＬＫを追従させて、たとえ入力映像信号にジッタがあっ
てもその影響を受けることなく良好な画像処理が出来る
画像処理装置を提供するものである。

〔課題を解決するための手段〕

この発明による画像処理装置は、入力アナログ映像信号
から同期信号を抽出する同期分離回路（力と、第１の電
圧制御発振器（２３）を有し、同期分離回路（７）の出
力信号と第１の電圧制御発振器（２３）の出力信号が所
定値に分周された信号との位相差に応じて第１の電圧制
御発振器（２３）の発振周波数が制御されると共に外部
制御信号により第１の電圧制御発振器（２３）の出力信
号が停止される第１のＰＬＬ回路（２０）と、映像信号
がディジタル化され、このディジタル信号が第１の電圧
制御発振器（２３）の出力信号に同期して書込まれるメ
モリ（４）と、第２の電圧制御発振器（１３）を有し、
同期分離回路（７）の出力信号を第２の電圧制御発振器
（１３）の出力信号が所定値に分周された信号との位相
差に応じて第２の電圧制御発振器（１３）の発振周波数
が制御される第２のＰＬＬ回路（８）とを備え、第２の
電圧制御発振器（１３）の出力信号に同期してメモリ（
４）の内容が読み出されるように構成している。

〔作用〕

同期分離回路（７）で入力アナログ映像信号から同期信
号を抽出する。第１のＰＬＬ回路（２０）では抽出され
た同期信号と第１の電圧制御発振器（２３）の出力信号
を第１の分周器（２４）で所定値に分周した信号とを第
１の位相比較器（２１）で位相比較し、その位相比較誤
差電圧に応じて第１の電圧制御発振器（２３）の発振周
波数を制御する。また、第１の電圧制御発振器（２３）
の出力信号（書き込み信号）を外部制御信号（停止信号
）により一定期間停止できるようにして人力映像信号の
位相シフトに追従すべく書き込み信号を入力映像信号に
合わせるようにする。第２のＰ　Ｌ　Ｌ回路（８）では
抽出された同期信号と第２の電圧制御発振器（１３）の
出力信号を第２の分周器（１１）で所定値に分周した信
号とを第２の位相比較器（９）で位相比較し、その位相
比較誤差電圧に応じて第２の電圧制御発振器（１３）の
発振周波数を制御する。そして、メモリ（４）の書き込
みは第１の電圧制御発振器（２３）の出力信号すなわち
書き込み信号に同期して行い、読み出しは第２の電圧制
御発振器（１３）の出力信号すなわち読み出し信号に同
期して行う。これにより、入力映像信号にジッタがあっ
ても何等その影口を受けることなく良好な画像処理を行
うことができる。

（実施例〕 以下、この発明の一実施例を第１図〜第５図に基づいて
詳しく説明する。

第１図は本実施例の全体の回路構成を示すもので、同図
において、第６図と対応する部分には同一符号を付し、
その詳細説明は省略する。

本実施例ではＰ　Ｌ　Ｌ回路（８）の他に別なＰＬＬ回
路（２０）を設ける。ＰＬＬ回路（２０）は位相比較器
（２１）。

ローパスフィルタ（２２）、　′ｒ４圧制御発振器（２
３）及び１／ｎ分周器（２４）から成り、位相比較器（
２１）は同期分離回路（７）からの１５．７５ｋ）（ｚ
の水平同期信号と１／ｎ分周器（２４）からの分周出力
信号（１５，７５ｋＨｚ）を位相比較し、その位相比較
誤差信号をローパスフィルタ（２２）で直流電圧（誤差
電圧）に変換し、この直流電圧の誤差分に応じて電圧制
御発振器（２３）の発振周波数を制御し、その出力側に
映像信号と同期のとれたクロック信号が得られるように
する。

この電圧制御発振器（２３）の出力側に得られたクロッ
ク信号をサンプリング信号ＡＤＣＬＫとしてＡ／Ｄ変換
回路（３）に供給すると共に書き込み信号ＷＣＬＫとし
てラインメモリ（４）に供給するようにする。

一方、本実施例ではＰＬＬ回路（８）の電圧制御発振器
（１３）の出力側に得られるクロック信号をサンプリン
グ信号ＤＡＣＬＫとしてＤ／Ａ変換回路（５）に供給す
ると共に読み出し信号ＲＣＬＫとしてラインメモリ（４
）に供給するようにする。

ここで、ＰＬＬ回路（２０）の電圧制御発振器（２３）
の発振周波数すなわち書き込み信号ＷＣＬＫの周波数は
ＰＬＬ回路（８）の電圧制御発振器（１３）の発振周波
数すなわち読み出し信号ＲＣＬＫの周波数の２と′され
る。例えば６４０（横）　Ｘ４００　（縦）ドツトの画
面を考えると読み出し信号ＲＣＬＫの信号は約２８　Ｍ
　Ｈｚで書き込み信号ＷＣＬＫの周波数は約１４　Ｍ　
Ｈｚとされる。従って、ＰＬＬ回路（２０）の１　／　
ｎ分周器（２０）の分周比は書き込み信号ＷＣＬＫの周
波数が読み出し信号ＲＣＬＫの周波数の２になるように
設定される。

また、上述の如く例えばレーザディスクプレーヤのスチ
ル時に画像のゆれが生じる対策としてＰＬＬ回路のロー
パスフィルタの定数を検討することによりある程度まで
その画像のゆれを抑えることができるが完全ではない。

従って、レーザディスクプレーヤ、ディスクの違いによ
るハラつきによる画像のゆれを取ることを考えるとライ
ンメモリ（４）の書き込み及び読み出しにおいて、先ず
書き込みＷＣＬＫ及びリセット書き込みパルスＲ３ＴＷ
が入力映像信号の位相に合っていること、また、読み出
し信号ＲＣＬＫ及びリセット読み出しパルスＲ３ＴＲが
安定していることが必要である。

そこで本実施例では例えばレーザディスクプレーヤのス
チルジャンプ時の映像信号の位相シフトに追いつくため
、書き込み信号ＷＣＬＫを一定期間止めることにより映
像信号に合わせるすなわち同期をとるようにする。その
ために電圧制御発振器（２３）に外部より所定時停止信
号５ＴＯＰを与えるようにする。

このことを第２図及び第３図を参照して詳細に説明する
。

第２図は停止信号５ＴＯＰ及びリセット書き込みパルス
Ｒ３ＴＷ等を得る回路構成を示すもので、第１図と対応
する部分に同一符号を付して説明する。

同期分離回路（力（第１図）からの水平同期信号Ｖ　Ｓ
　Ｈが単安定マルチバイブレーク（３０）を介してＰＬ
Ｌ回路（２０）の位相比較器（２１）の一方の入力端に
供給される。また、分周器（２４）は縦続接続の複数の
カウンタ（２４ａ）〜（２４ｃ）から成り、カウンタ（
２４ａ）の出力端子Ｑ、からの出力信号が位相比較器（
２１）の他方の入力側に供給されると共に単安定マルチ
バイブレーク（３１）に供給され、この単安定マルチバ
イブレータ（３１）の反転出力信号が停止信号５ＴＯＰ
として電圧制御発振器（２３）に供給される。また、カ
ウンタ（２４ａ）の出力端子Ｑｃからの出力信号はイン
バータ（２４ｄ）で反転されてロード信号として各カウ
ンタ（２４ａ）〜（２４ｃ）のロード端子りに供給され
る。

また、単安定マルチバイブレーク（３０）の出力端子Ｑ
からの出力信号が単安定マルチバイブレーク（３２）の
入力端子Ｂに供給され、その反転出力信号がフリップフ
ロップ回路（３３）のクロック信号に供給される。この
フリップフロシブ回路（３３）のクリア端子ＣＬＲには
カウンタ（２４ａ）の出力端Ｑ、からの出力信号がイン
バータ（３４）を介して供給される。フリップフロップ
回路（３３）の出力端子Ｑからの出力信号は次段のフリ
ップフロップ回路（３５）の入力端子りに供給され、フ
リップフロップ回路（３５）の出力端子Ｑからの出力信
号は次段のフリップフロップ回路（３６）の入力端子り
に供給されると共にナンド回路（３７）の一方の入力端
に供給される。そして、フリップフロップ回路（３６）
の反転出力端子可からの出力信号がナンド回路（３７）
の他端の入力端に供給され、その出力側にリセット書き
込みパルスＲ３ＴＷが得られる。また、フリップフロッ
プ回路（３５）及び（３６）のクロック端子には電圧制
御発振器（２３）からの出力信号がインバータ（３８）
を介して夫々供給される。

次に第２図の回路動作を第３図を参照して説明する。Ｐ
ＬＬ回路（２０）の電圧制御発振器（２３）が第３図Ａ
に示すような入力映像信号より同期分離回路（７）で同
期分離した第３図Ｂに示すような水平同期信号ＶＳＨか
ら一定期間後に発振して第３図Ｇに示すようなりロック
信号ＣＬＫ　（書き込み信号ＷＣＬＫ、サンプリング信
号ＡＤＣＬＫ）を発生し、このクロック信号ＣＬＫをカ
ウンタ（２４）でカウントし、第３図Ｅに示すようなカ
ウンタ出力を得る。このカウンタ出力と単安定マルチバ
イブレータフ３０）からの第３図Ｃに示すような信号と
を位相比較器（２１）で位相比較し、その位相比較誤差
信号をローパスフィルタ（２２）で直流電圧に変換し、
この直流電圧（誤差電圧）に応じて電圧制御発振器（２
３）の発振周波数を変えて所定のクロック信号を得るよ
うにする。なお、カウンタ（２４）ではクロック信号Ｃ
ＬＫを分周し、クロック信号ＣＬＫの周波数がラインメ
モリ（４）（第１図）の読み出し信号（ＲＣＬＫ）の半
分の周波数になるようにそのロード端子りへのロード値
を決定する。

ここでカウンタ出力が発生されると単安定マルチバイブ
レータ（３１）の出力信号が第３図Ｆに示すようにロー
レベルとなり、これが停止信号５ＴＯＰとして電圧制御
発振器（２３）に供給されてカウンタ出力と同時に電圧
制御発振器（２３〉からのクロック信号ＣＬＫが第３図
Ｇに示すように停止される。

このクロック信号ＣＬＫの停止期間は単安定マルチバイ
ブレーク（３２）の時定数で決まる。すなわち水平同期
信号ＶＳＨ（第３図Ｂ）の立上りより所定時間例えば０
．７μ秒後に単安定マルチバイブレーク（３０）の反転
出力が立上るとこれに同期して単安定マルチバイブレー
ク（３２）の反転出力は立下る。

そして、単安定マルチバイブレーク（３２）が所定時間
例えば第３図りに示すように約１．３μ秒後に立上ると
フリップフロップ回路（３３）を介して単安定マルチバ
イブレータ（３１）がリセットされてその反転出力が第
３図Ｆの如く立上り、水平同期信号ＶＳから一定期間後
に電圧制御発振器（２３）が発振するようになる。ここ
では単安定マルチバイブレータ（３２）の時定数は例え
ばレーザディスクプレーヤ時の水平同期信号のジッタを
考慮して上述の如く約１．３μ秒としている。

なお、単安定マルチバイブレーク（３１）は実質的に単
安定マルチバイブレーク（３２）によりクリアされるが
、もしジッタ等により水平同期信号ＶＳＨが遅れた場合
は第３図Ｆに示すように単安定マルチバイブレーク（３
工）固をの時定数により停止信号５ＴＯＰをその立上り
より所定時間例えば２μ秒後にハイレベルにしてクロッ
ク信号ＣＬＫをスタートさせることで書き込みデータの
欠落を防ぐようにしてもよい。

一方、単安定マルチバイブレータ（３２）の反転出力信
号を後段のフリップフロップ回路（３３）等に供給して
、ナンド回路（３７）の出力側に第３図Ｈに示すような
リセット書き込みパルスＲ３ＴＷを得る。

つまりリセット書き込みパルスＲ３ＴＷを入力映像信号
の水平同期信号から一定時間後に発生する。

この書き込みパルスＲ３ＴＷは入力映像信号の水平同期
信号に同期しているのでジッタの影響を受けない。

このように、単安定マルチバイブレーク（３１）からの
停止信号５ＴＯＰを電圧制御発振器（２３）に供給して
これを制御し、実質的に入力映像信号の水平同期信号に
同期して発振を開始するようにしたので入力映像信号に
ジッタがあってもこれに影響を受けるようなことがない
。

しかし、書き込み側でクロック信号ＣＬＫを所定時間停
止するようにしたので、読み出し側ではその分すセット
読み出しパルスＲ３ＴＲを遅延する必要がある。つまり
、このままでは、例えば画像が左の方にずれてしまう。

これはラインメモリ（４）の読み出しタイミングがモニ
タへの水平同期信号ＶＧＡＨ（第５図Ｂ）を読み出しク
ロックＲＣＬＫ（第５図Ｃ）でラッチして作成している
ため（第５図Ｅの破線）、ラインメモリ（４）の入力と
出力で異なるためで、これを補正するためにリセット読
み出しパルスＲ３ＴＲを読み出しクロックＲＣＬＫに同
期させて数ＣＬＫ遅らせなければならないからである。

このことを第４図及び第５図を参照して説明する。第４
図はその回路構成を示すもので、同図において、（４０
）は暗続接続のカウンタ（４０ａ）及び（４０ｂ）から
成るカウンタ回路であって、読み出し信号ＲＣＬＫとし
てのクロック信号ＣＬＫが第１図のＰＬＬ回路（８）の
電圧制御発振器（１３）より供給される。

また、カウンタ（１０）　（第１図）の出力信号ＶＧＡ
Ｈがインバータ（４１）を介してフリップフロップ回路
（４２）の入力端子りに供給されると共にナンド回路（
４３）の一方の入力端に供給される。フリップフロップ
回路（４２）の出力端子Ｑからの出力信号が次段のフリ
ップフロップ回路（４４）の入力端子りに供給され、そ
の反転出力端子Ｑの出力信号がナンド回路（４３）の他
方の入力端に供給される。そして、電圧側″御発振器（
１３）よりのクロック信号ＣＬＫがフリップフロップ回
路（４２）、　（４４）のクロック端子に供給され、ナ
ンド回路（４３）の出力側にロード信号が得られ、これ
が各カウンタ（４０ａ）及び（４０ｂ）のロード端子り
に供給される。

カウンタ（４０ａ）のキャリ出力端子ＲＣＯからの出力
信号がインバータフ４５）を介してフリップフロップ回
路（４６）のリセット端子Ｒに供給され、このフリップ
フロップ回路（４６）のクロック端子にインバータ（４
１）を介してカウンタ（１０）からの出力信号ＶＧＡＨ
が供給され、その出力端子Ｑよりの出力信号がクリア信
号としてカウンタ（４０ａ）及び（４０ｂ）のクリア端
子ＣＬＲに供給される。

カウンタ（４０ａ）の出力端子Ｑからの出力信号がフリ
ップフロップ回路（４７）及びナンド回路（４８）の一
方の入力端に供給され、フリップフコツブ回路（４７）
の出力端子Ｑからの出力信号がフリップフロップ回路（
４９）の入力端子りに供給され、その反転出力端子Ｑよ
りの出力信号がナンド回路（４８）の他方の入力端に供
給される。また、電圧制御発振器（１３）よりの読み出
し信号ＲＣＬＫがフリップフロップ回路（４７）及び（
４９）のクロック端子にラッチ信号として供給される。

そして、ナンド回路（４８）の出力側にリセット読み出
しパルスＲ３ＴＲが得られる。

いま、第１図のＰＬＬ回路（８）では第５図Ａに示すよ
うな同期分離回路（７）からの水平同期信号ＶＳＨとカ
ウンタ（１０）からの第５図Ｂに示すような出力信号Ｖ
Ｃ；ＡＨを２分周した信号とを位相比較器（９）で位相
比較して、電圧制御発振器（１３）より水平同期信号Ｖ
ＳＨに同期した第５図Ｃに示すような読み出し信号ＲＣ
ＬＫを出力している。そして、この読み出し信号ＲＣＬ
Ｋが第４図のカウンタ回路（４０）で所定数カウントさ
れ、その出力側に第５図りに示すような出力信号を発生
する。この出力信号がフリップフロップ回路（４７）及
び（４８）でラッチされ、ナンド回路（４８）の出力側
には第５図已に実線で示すように上述の書き込み信号の
停止に対応して所定時間遅延されたリセット読み出しパ
ルスＲ３ＴＲが得られる。

従って、書き込み信号ＷＣＬＫの周波数が読み出し信号
ＲＣＬＫの半分の周波数であれば、リセット読み出しパ
ルスＲ３ＴＲすなわち読み出し信号ＲＣＬＫを出すタイ
ミングを変えることで画面のセンタの調整、つまり画面
をセンタの左右に動かすことが可能となる。

このように本実施例では映像信号をメモリを使用して読
み出しを書き込みの２倍で行う、つまりインクレース方
式をノンインクレース方式に変換する際に書き込み信号
を一時的に停止させて入力映像信号との同期を図るよう
にしたので、入力映像信号にジッタがあっても２倍でス
キャンする画像が安定して得られる。また、書き込み側
と読み出し側で２系統のＰＬＬ回路を用いているので、
夫々のローパスフィルタの定数等を専用に設定でき、よ
り安定した画像処理が可能となる。

〔発明の効果〕

上述の如くこの発明によれば、所定時外部制御信号すな
わち停止信号により電圧制御発振器の出力信号を停止で
きる第１のＰＬＬ回路回路室通常２のＰＬＬ回路を設け
、第１のＰＬＬ回路の出力信号に同期してＡ／Ｄ変換さ
れた映像信号をメモリに書き込み、第２のＰＬＬ回路の
出力信号に同期してメモリの内容を読み出すようにした
ので、入力映像信号にジッタがあっても何等その影響を
受けることなく良好な画像処理が可能となる。また、書
き込み側と読み出し側に夫々専用のＰＬＬ回路を設けた
ので、より精度の高い画像処理が可能となる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路構成図、第２図
及び第４図は夫々この発明の要部の一例を示す回路構成
図、第３図及び第５図は夫々第２図及び第４図の動作説
明に供するための図、第６図は従来装置の一例を示す回
路構成図、゛第７図は第６図の動作説明に供するための
図である。 （２）はＲ，Ｇ、Ｂデコーダ、（３）はＡ／Ｄ変換回路
、（４）はラインメモリ、（５）はＤ／Ａ変換回路、（
７）は同期分離回路、（８）、　（２０）はＰＬＬ回路
、（１３）、　（２３）は電圧制御発振器である。

Claims (1)

1. 【特許請求の範囲】 入力アナログ映像信号から同期信号を抽出する同期分離
   回路と、 第１の電圧制御発振器を有し、上記同期分離回路の出力
   信号と上記第１の電圧制御発振器の出力信号が所定値に
   分周された信号との位相差に応じて該電圧制御発振器の
   発振周波数が制御されると共に外部制御信号により上記
   第１の電圧制御発振器の出力信号が停止される第１のＰ
   ＬＬ回路と、上記映像信号がディジタル化され、該ディ
   ジタル信号が上記第１の電圧制御発振器の出力信号に同
   期して書込まれるメモリと、 第２の電圧制御発振器を有し、上記同期分離回路の出力
   信号と上記第２の電圧制御発振器の出力信号が所定値に
   分周された信号との位相差に応じて上記第２の電圧制御
   発振器の発振周波数が制御される第２のＰＬＬ回路と を備え、上記第２の電圧制御発振器の出力信号に同期し
   て上記メモリの内容が読み出されることを特徴とする画
   像処理回路。