JPH09215005A - 標本化信号処理装置 - Google Patents
標本化信号処理装置Info
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- JPH09215005A JPH09215005A JP8017386A JP1738696A JPH09215005A JP H09215005 A JPH09215005 A JP H09215005A JP 8017386 A JP8017386 A JP 8017386A JP 1738696 A JP1738696 A JP 1738696A JP H09215005 A JPH09215005 A JP H09215005A
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Abstract
(57)【要約】
【課題】 ＶＴＲの再生信号のような輝度信号とクロマ
信号との間に、厳密な時間的関係が存在していない信号
を標本化処理する場合において、輝度信号の振幅周波数
特性が高周波帯域で低下するという従来の問題を発生さ
せることなく、理想的な標本化処理を行うことのできる
標本化処理装置を提供する。 【解決手段】 第１の標本化クロックに基づいて複数相
のクロックを生成する複数相クロック生成手段１１と、
複数相クロックの中から第２の標本化クロックを選択す
る標本化クロック選択手段１２と、第２の標本化クロッ
クにより標本化されたデータを、第２の標本化クロック
と第１の標本化クロックとの立上り（もしくは立下り）
の時間差分遅延するタイミング制御手段１０とを備えて
なるものである。
信号との間に、厳密な時間的関係が存在していない信号
を標本化処理する場合において、輝度信号の振幅周波数
特性が高周波帯域で低下するという従来の問題を発生さ
せることなく、理想的な標本化処理を行うことのできる
標本化処理装置を提供する。 【解決手段】 第１の標本化クロックに基づいて複数相
のクロックを生成する複数相クロック生成手段１１と、
複数相クロックの中から第２の標本化クロックを選択す
る標本化クロック選択手段１２と、第２の標本化クロッ
クにより標本化されたデータを、第２の標本化クロック
と第１の標本化クロックとの立上り（もしくは立下り）
の時間差分遅延するタイミング制御手段１０とを備えて
なるものである。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、アナログの映像信
号を標本化，更に量子化し、ディジタル信号処理する装
置における標本化信号処理装置に関し、特に、ＶＴＲ
（Ｖｉｄｅｏ Ｔａｐｅ Ｒｅｃｏｒｄｅｒ）の再生信
号のように輝度信号とクロマ信号との間に厳密な時間的
関係が存在していない、所謂非標準信号を標本化する場
合に用いて好適な標本化信号処理装置に関するものであ
る。
号を標本化，更に量子化し、ディジタル信号処理する装
置における標本化信号処理装置に関し、特に、ＶＴＲ
（Ｖｉｄｅｏ Ｔａｐｅ Ｒｅｃｏｒｄｅｒ）の再生信
号のように輝度信号とクロマ信号との間に厳密な時間的
関係が存在していない、所謂非標準信号を標本化する場
合に用いて好適な標本化信号処理装置に関するものであ
る。
【０００２】
【従来の技術】従来のこの種のアナログの映像信号であ
る輝度信号及びクロマ信号を標本化する標本化信号処理
装置について、図６に示すブロック図及び図７に示すタ
イミングチャート図とともに説明する。尚、図６におけ
る各部出力波形符号（ア）〜（カ）は、図７に示す波形
符号（ア）〜（カ）に対応している。
る輝度信号及びクロマ信号を標本化する標本化信号処理
装置について、図６に示すブロック図及び図７に示すタ
イミングチャート図とともに説明する。尚、図６におけ
る各部出力波形符号（ア）〜（カ）は、図７に示す波形
符号（ア）〜（カ）に対応している。
【０００３】従来の標本化処理装置は、図６に示すよう
に、アナログの輝度信号を輝度データにＡ／Ｄ変換する
Ａ／Ｄコンバータ１と、輝度信号に重畳されている水平
同期信号を分離する同期分離回路２と、アナログのクロ
マ信号をクロマデータにＡ／Ｄ変換するＡ／Ｄコンバー
タ３と、上記水平同期信号を基準としてバーストゲート
パルスを生成するバーストゲートパルス生成回路４と、
クロマ信号に重畳されているカラーバースト信号を抜取
るバースト抜取回路５と、カラーバースト信号と位相比
較信号との位相比較を行い位相誤差信号を生成する位相
比較回路６とを備えている。
に、アナログの輝度信号を輝度データにＡ／Ｄ変換する
Ａ／Ｄコンバータ１と、輝度信号に重畳されている水平
同期信号を分離する同期分離回路２と、アナログのクロ
マ信号をクロマデータにＡ／Ｄ変換するＡ／Ｄコンバー
タ３と、上記水平同期信号を基準としてバーストゲート
パルスを生成するバーストゲートパルス生成回路４と、
クロマ信号に重畳されているカラーバースト信号を抜取
るバースト抜取回路５と、カラーバースト信号と位相比
較信号との位相比較を行い位相誤差信号を生成する位相
比較回路６とを備えている。
【０００４】また、位相誤差信号の低周波分のみ通過さ
せ制御信号を出力するＬＰＦ（低域通過フィルタ）７
と、制御信号に基づいて発振クロックを出力するＶＣＸ
Ｏ（クリスタルを用いた電圧制御発振回路）８と、入力
された発振出力を分周し位相比較用の信号を出力する分
周回路９と、標本化クロックで変化のタイミングが規定
された水平同期信号を生成するＨＤ生成回路１３と、上
記Ａ／Ｄコンバータ１出力の輝度データを演算処理しジ
ッタを補正した輝度データを出力するジッタ補正回路１
４とを備えている。
せ制御信号を出力するＬＰＦ（低域通過フィルタ）７
と、制御信号に基づいて発振クロックを出力するＶＣＸ
Ｏ（クリスタルを用いた電圧制御発振回路）８と、入力
された発振出力を分周し位相比較用の信号を出力する分
周回路９と、標本化クロックで変化のタイミングが規定
された水平同期信号を生成するＨＤ生成回路１３と、上
記Ａ／Ｄコンバータ１出力の輝度データを演算処理しジ
ッタを補正した輝度データを出力するジッタ補正回路１
４とを備えている。
【０００５】次に、上記のように構成してなる標本化信
号処理装置の動作について、図６及び図７を参照して説
明をする。入力されたアナログの輝度信号は、Ａ／Ｄコ
ンバータ１に入力されるとともに、同期分離回路２に入
力される。同期分離回路２は輝度信号に重畳されている
水平同期信号ＨＳＹＮＣを分離し、ジッタ補正回路１４
及びＨＤ生成回路１３へ出力するとともに、バーストゲ
ートパルス生成回路４へ出力する。バーストゲートパル
ス生成回路４は、同期分離回路２により得られた水平同
期信号ＨＳＮＣを基準として、バーストゲートパルス生
成する。
号処理装置の動作について、図６及び図７を参照して説
明をする。入力されたアナログの輝度信号は、Ａ／Ｄコ
ンバータ１に入力されるとともに、同期分離回路２に入
力される。同期分離回路２は輝度信号に重畳されている
水平同期信号ＨＳＹＮＣを分離し、ジッタ補正回路１４
及びＨＤ生成回路１３へ出力するとともに、バーストゲ
ートパルス生成回路４へ出力する。バーストゲートパル
ス生成回路４は、同期分離回路２により得られた水平同
期信号ＨＳＮＣを基準として、バーストゲートパルス生
成する。
【０００６】また、クロマ信号はＡ／Ｄコンバータ３に
入力されるとともに、バースト抜取回路５に入力され
る。バースト抜取回路５は、クロマ信号に重畳されてい
るカラーバースト信号を、前述したバーストゲートパル
ス生成回路４より出力されるバーストゲートパルスを用
いて抜取り、位相比較回路６へ出力する。
入力されるとともに、バースト抜取回路５に入力され
る。バースト抜取回路５は、クロマ信号に重畳されてい
るカラーバースト信号を、前述したバーストゲートパル
ス生成回路４より出力されるバーストゲートパルスを用
いて抜取り、位相比較回路６へ出力する。
【０００７】位相比較回路６は、バースト抜取回路５よ
り出力されたカラーバースト信号と、後述する分周回路
９より出力される位相比較信号との位相比較を行い、位
相誤差信号を生成しＬＰＦ７へ出力する。ＬＰＦ７は位
相比較回路６から出力される位相誤差信号の低周波成分
のみを通過させ、制御信号としてＶＣＸＯ８へ出力す
る。ＶＣＸＯ８はＬＰＦ３から出力された制御信号に基
づいて４ｆSC（ｆSCはサブキァリア周波数）の周波数で
発振し、発振出力を分周回路９へ出力する。
り出力されたカラーバースト信号と、後述する分周回路
９より出力される位相比較信号との位相比較を行い、位
相誤差信号を生成しＬＰＦ７へ出力する。ＬＰＦ７は位
相比較回路６から出力される位相誤差信号の低周波成分
のみを通過させ、制御信号としてＶＣＸＯ８へ出力す
る。ＶＣＸＯ８はＬＰＦ３から出力された制御信号に基
づいて４ｆSC（ｆSCはサブキァリア周波数）の周波数で
発振し、発振出力を分周回路９へ出力する。
【０００８】分周回路９は入力された発振出力を４分周
し、カラーバースト信号との位相比較信号として位相比
較回路６にフィードバックする。位相比較回路６は、フ
ィードバックされた比較信号とカラーバースト信号との
位相比較を行い、位相誤差信号を生成しＬＰＦ７に出力
する。以上の一連の動作によりＰＬＬ（ＰｈａｓｅＬｏ
ｃｋｅｄ Ｌｏｏｐ）が形成され、輝度信号及びクロマ
信号に同期した標本化クロックＣＬＫがＶＣＸＯ８出力
にて生成される。
し、カラーバースト信号との位相比較信号として位相比
較回路６にフィードバックする。位相比較回路６は、フ
ィードバックされた比較信号とカラーバースト信号との
位相比較を行い、位相誤差信号を生成しＬＰＦ７に出力
する。以上の一連の動作によりＰＬＬ（ＰｈａｓｅＬｏ
ｃｋｅｄ Ｌｏｏｐ）が形成され、輝度信号及びクロマ
信号に同期した標本化クロックＣＬＫがＶＣＸＯ８出力
にて生成される。
【０００９】生成された標本化クロックＣＬＫは、Ａ／
Ｄコンバータ１及びＡ／Ｄコンバータ３へ出力されると
ともにＨＤ生成回路１３へ出力される。ＨＤ生成回路１
３は、標本化クロックＣＬＫで水平同期信号ＨＳＹＮＣ
の変化のタイミングを規定し、タイミングが規定された
水平同期信号ＨＤを次段へ出力する。
Ｄコンバータ１及びＡ／Ｄコンバータ３へ出力されると
ともにＨＤ生成回路１３へ出力される。ＨＤ生成回路１
３は、標本化クロックＣＬＫで水平同期信号ＨＳＹＮＣ
の変化のタイミングを規定し、タイミングが規定された
水平同期信号ＨＤを次段へ出力する。
【００１０】Ａ／Ｄコンバータ１は、ＰＬＬにより生成
された標本化クロックＣＬＫに基づいて、入力されたア
ナログの輝度信号を標本化するとともに、量子化を行っ
て、輝度データＡをジッタ補正回路１４へ出力する。ま
た、Ａ／Ｄコンバータ３は図７（ａ）に示すように、Ｐ
ＬＬにより生成された標本化クロックＣＬＫに基づい
て、アナログのクロマ信号を標本化するとともに量子化
を行い、クロマデータを次段へ出力する。ここで、前述
の標本化される輝度信号及びクロマ信号が、放送信号や
最近のレーザーディスクの再生信号のような、所謂標準
信号であれば何の問題も生じないのであるが、ＶＨＳ方
式や８ミリ方式等の民生用アナログＶＴＲの再生信号の
ように、輝度信号とクロマ信号との間に厳密な時間的関
係が存在していない、所謂非標準信号の場合には、カラ
ーバースト信号を基準としてＰＬＬにより生成された標
本化クロックＣＬＫの立上り（立上りタイミングで標本
化する場合）と、輝度信号の１水平同期期間の開始点を
示す水平同期信号ＨＳＹＮＣの立下りとの間に最大１ク
ロックのジッタが発生する。このジッタを補正するため
に輝度信号処理系にはジッタ補正回路１４が設けられて
いる。
された標本化クロックＣＬＫに基づいて、入力されたア
ナログの輝度信号を標本化するとともに、量子化を行っ
て、輝度データＡをジッタ補正回路１４へ出力する。ま
た、Ａ／Ｄコンバータ３は図７（ａ）に示すように、Ｐ
ＬＬにより生成された標本化クロックＣＬＫに基づい
て、アナログのクロマ信号を標本化するとともに量子化
を行い、クロマデータを次段へ出力する。ここで、前述
の標本化される輝度信号及びクロマ信号が、放送信号や
最近のレーザーディスクの再生信号のような、所謂標準
信号であれば何の問題も生じないのであるが、ＶＨＳ方
式や８ミリ方式等の民生用アナログＶＴＲの再生信号の
ように、輝度信号とクロマ信号との間に厳密な時間的関
係が存在していない、所謂非標準信号の場合には、カラ
ーバースト信号を基準としてＰＬＬにより生成された標
本化クロックＣＬＫの立上り（立上りタイミングで標本
化する場合）と、輝度信号の１水平同期期間の開始点を
示す水平同期信号ＨＳＹＮＣの立下りとの間に最大１ク
ロックのジッタが発生する。このジッタを補正するため
に輝度信号処理系にはジッタ補正回路１４が設けられて
いる。
【００１１】ジッタ補正回路１４は図７（ｂ）に示すよ
うに、輝度データＡを標本化クロックＣＬＫの立上り
と、輝度信号に重畳されている水平同期信号ＨＳＹＮＣ
の立下りとの時間差ａと、標本化クロックＣＬＫの１ク
ロックの時間間隔ｂとに応じて、相前後する２つの輝度
データ（例えば、輝度データＡの，のデータ）か
ら、本来標本化すべきであった位置に相当する輝度デー
タを演算処理し、輝度データＢとして出力するものであ
る。具体的には、Ａ／Ｄ変換された輝度データＡのの
データを次式によって演算処理し、ジッタ補正輝度デー
タ′として出力する。 ′＝ａ／ｂ×データ＋ｂ−ｂ／ｂ×データ 即ち、輝度信号に対する標本化開始点が見かけ上、水平
同期信号ＨＳＹＮＣの立下り点（Ａ点）から開始してい
るように演算処理するもので、変化のタイミングが規定
された水平同期信号ＨＤとジッタ補正後の輝度データＢ
との相対的なタイミング関係が、水平同期信号ＨＳＹＮ
Ｃの立下り点（Ａ点）から標本化を開始した場合とほぼ
同一状態の関係となる。
うに、輝度データＡを標本化クロックＣＬＫの立上り
と、輝度信号に重畳されている水平同期信号ＨＳＹＮＣ
の立下りとの時間差ａと、標本化クロックＣＬＫの１ク
ロックの時間間隔ｂとに応じて、相前後する２つの輝度
データ（例えば、輝度データＡの，のデータ）か
ら、本来標本化すべきであった位置に相当する輝度デー
タを演算処理し、輝度データＢとして出力するものであ
る。具体的には、Ａ／Ｄ変換された輝度データＡのの
データを次式によって演算処理し、ジッタ補正輝度デー
タ′として出力する。 ′＝ａ／ｂ×データ＋ｂ−ｂ／ｂ×データ 即ち、輝度信号に対する標本化開始点が見かけ上、水平
同期信号ＨＳＹＮＣの立下り点（Ａ点）から開始してい
るように演算処理するもので、変化のタイミングが規定
された水平同期信号ＨＤとジッタ補正後の輝度データＢ
との相対的なタイミング関係が、水平同期信号ＨＳＹＮ
Ｃの立下り点（Ａ点）から標本化を開始した場合とほぼ
同一状態の関係となる。
【００１２】次に、相互に一定の時間差を有する複数の
クロックの中から、一つのクロックを選択し、選択され
たクロックにて入力映像信号を標本化する技術として、
先に本願出願人が提案した特開平６−１６５１２６号公
報に記載の時間軸補正装置があり、これについて図８と
ともに以下説明する。
クロックの中から、一つのクロックを選択し、選択され
たクロックにて入力映像信号を標本化する技術として、
先に本願出願人が提案した特開平６−１６５１２６号公
報に記載の時間軸補正装置があり、これについて図８と
ともに以下説明する。
【００１３】図８において、入力された再生信号はＡ／
Ｄコンバータ２１に入力されるとともに基準抜取部２２
に入力される。基準抜取部２２は入力された再生信号か
ら１Ｈ毎の基準信号を作成しクロック選択部２３へ出力
する。また、書き込み用基準クロックが多相クロック作
成部２４に入力され、多相のクロックがクロック選択部
２３へ出力される。クロック選択部２３にて書き込み用
基準クロックから作成された多相クロックの中から、前
記基準信号の前縁の位相に最も近い立上り位相を有する
クロックが選択される。
Ｄコンバータ２１に入力されるとともに基準抜取部２２
に入力される。基準抜取部２２は入力された再生信号か
ら１Ｈ毎の基準信号を作成しクロック選択部２３へ出力
する。また、書き込み用基準クロックが多相クロック作
成部２４に入力され、多相のクロックがクロック選択部
２３へ出力される。クロック選択部２３にて書き込み用
基準クロックから作成された多相クロックの中から、前
記基準信号の前縁の位相に最も近い立上り位相を有する
クロックが選択される。
【００１４】Ａ／Ｄコンバータ２１に入力された再生信
号は、クロック選択部２３で選択されたクロックに基づ
いて書き込みアドレスカウンタ２５より発生された書き
込みアドレスにて標本化，更に量子化され、Ａ／Ｄ変換
されたデータがメモリ２６に書き込まれる。メモリ２６
に書き込まれたデータを安定した読み出し用基準クロッ
クに基づいて読み出しアドレスカウンタ２７より発生さ
れた読み出しアドレスにより読み出した後、Ｄ／Ａコン
バータ２７にてＤ／Ａ変換することで、ジッタのない安
定したアナログ信号を得る。
号は、クロック選択部２３で選択されたクロックに基づ
いて書き込みアドレスカウンタ２５より発生された書き
込みアドレスにて標本化，更に量子化され、Ａ／Ｄ変換
されたデータがメモリ２６に書き込まれる。メモリ２６
に書き込まれたデータを安定した読み出し用基準クロッ
クに基づいて読み出しアドレスカウンタ２７より発生さ
れた読み出しアドレスにより読み出した後、Ｄ／Ａコン
バータ２７にてＤ／Ａ変換することで、ジッタのない安
定したアナログ信号を得る。
【００１５】
【発明が解決しようとする課題】しかしながら、図６及
び図７とともに上述した従来の標本化信号処理装置にお
いては、標本化クロックと輝度信号の間に生じる最大１
クロックのジッタを補正するために、相前後する２つの
標本化データから本来標本化すべきであった位置に相当
するデータを演算処理により生成しているため、輝度信
号の振幅周波数特性が高周波数帯域で低下するという問
題があった。更に、この振幅周波数特性の低下を防止す
るためには、大規模な回路が必要となるという問題があ
った。
び図７とともに上述した従来の標本化信号処理装置にお
いては、標本化クロックと輝度信号の間に生じる最大１
クロックのジッタを補正するために、相前後する２つの
標本化データから本来標本化すべきであった位置に相当
するデータを演算処理により生成しているため、輝度信
号の振幅周波数特性が高周波数帯域で低下するという問
題があった。更に、この振幅周波数特性の低下を防止す
るためには、大規模な回路が必要となるという問題があ
った。
【００１６】また、特開平６−１６５１２６号公報に記
載されたものの場合、ＶＨＳ方式や８ミリ方式のＶＴＲ
の再生信号のように、輝度信号とクロマ信号との間に厳
密な時間関係が存在していない場合には、カラーバース
ト信号と水平同期信号とが非同期であることから、標本
化点がずれて標本化された輝度データにジッタが発生し
てしまうという問題があった。
載されたものの場合、ＶＨＳ方式や８ミリ方式のＶＴＲ
の再生信号のように、輝度信号とクロマ信号との間に厳
密な時間関係が存在していない場合には、カラーバース
ト信号と水平同期信号とが非同期であることから、標本
化点がずれて標本化された輝度データにジッタが発生し
てしまうという問題があった。
【００１７】
【課題を解決するための手段】本発明の標本化信号処理
装置は、輝度信号及びクロマ信号をＡ／Ｄ変換するＡ／
Ｄ変換手段と、前記輝度信号に重畳されている水平同期
信号を分離する同期分離手段と、前記クロマ信号に含ま
れるカラーバースト信号を抜取るカラーバースト抜取手
段と、前記カラーバースト抜取手段により得られたカラ
ーバースト信号を基準信号としてＰＬＬ（Ｐｈａｓｅ
Ｌｏｃｋｅｄ Ｌｏｏｐ）を形成し、標本化の対象であ
る輝度信号及びクロマ信号に同期した標本化クロックを
生成する標本化クロック生成手段とを備えた標本化信号
処理装置において、前記標本化クロック生成手段により
得られた第１の標本化クロックに基づいて、相互に一定
の時間差を有する複数のクロックからなる複数相クロッ
クを生成する複数相クロック生成手段と、前記複数相ク
ロック生成手段により得られた複数相クロックの中か
ら、前記水平同期信号の立下り位相に最も近い立上り位
相を有する相のクロックを第２の標本化クロックとして
選択する標本化クロック選択手段と、前記標本化クロッ
ク選択手段により得られた第２の標本化クロックにより
標本化されたデータを、前記第２の標本化クロックと前
記第１の標本化クロックとの立上りの時間差分遅延する
タイミング制御手段とを備えてなるものである。
装置は、輝度信号及びクロマ信号をＡ／Ｄ変換するＡ／
Ｄ変換手段と、前記輝度信号に重畳されている水平同期
信号を分離する同期分離手段と、前記クロマ信号に含ま
れるカラーバースト信号を抜取るカラーバースト抜取手
段と、前記カラーバースト抜取手段により得られたカラ
ーバースト信号を基準信号としてＰＬＬ（Ｐｈａｓｅ
Ｌｏｃｋｅｄ Ｌｏｏｐ）を形成し、標本化の対象であ
る輝度信号及びクロマ信号に同期した標本化クロックを
生成する標本化クロック生成手段とを備えた標本化信号
処理装置において、前記標本化クロック生成手段により
得られた第１の標本化クロックに基づいて、相互に一定
の時間差を有する複数のクロックからなる複数相クロッ
クを生成する複数相クロック生成手段と、前記複数相ク
ロック生成手段により得られた複数相クロックの中か
ら、前記水平同期信号の立下り位相に最も近い立上り位
相を有する相のクロックを第２の標本化クロックとして
選択する標本化クロック選択手段と、前記標本化クロッ
ク選択手段により得られた第２の標本化クロックにより
標本化されたデータを、前記第２の標本化クロックと前
記第１の標本化クロックとの立上りの時間差分遅延する
タイミング制御手段とを備えてなるものである。
【００１８】あるいは、輝度信号およびクロマ信号をＡ
／Ｄ変換するＡ／Ｄ変換手段と、前記輝度信号に重畳さ
れている水平同期信号を分離する同期分離手段と、前記
クロマ信号に含まれるカラーバースト信号を抜取るカラ
ーバースト抜取手段と、前記カラーバースト抜取手段に
より得られたカラーバースト信号を基準信号としてＰＬ
Ｌ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）を形成し、
標本化の対象である輝度信号及びクロマ信号に同期した
標本化クロックを生成する標本化クロック生成手段とを
備えた標本化信号処理装置において、前記標本化クロッ
ク生成手段により得られた第１の標本化クロックに基づ
いて、相互に一定の時間差を有する複数のクロックから
なる複数相クロックを生成する複数相クロック生成手段
と、前記複数相クロック生成手段により得られた複数相
クロックの中から、前記水平同期信号の立上り位相に最
も近い立下り位相を有する相のクロックを第２の標本化
クロックとして選択する標本化クロック選択手段と、前
記標本化クロック選択手段により得られた第２の標本化
クロックにより標本化されたデータを、前記第２の標本
化クロックと前記第１の標本化クロックとの立下りの時
間差分遅延するタイミング制御手段とを備えてなるもの
である。
／Ｄ変換するＡ／Ｄ変換手段と、前記輝度信号に重畳さ
れている水平同期信号を分離する同期分離手段と、前記
クロマ信号に含まれるカラーバースト信号を抜取るカラ
ーバースト抜取手段と、前記カラーバースト抜取手段に
より得られたカラーバースト信号を基準信号としてＰＬ
Ｌ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）を形成し、
標本化の対象である輝度信号及びクロマ信号に同期した
標本化クロックを生成する標本化クロック生成手段とを
備えた標本化信号処理装置において、前記標本化クロッ
ク生成手段により得られた第１の標本化クロックに基づ
いて、相互に一定の時間差を有する複数のクロックから
なる複数相クロックを生成する複数相クロック生成手段
と、前記複数相クロック生成手段により得られた複数相
クロックの中から、前記水平同期信号の立上り位相に最
も近い立下り位相を有する相のクロックを第２の標本化
クロックとして選択する標本化クロック選択手段と、前
記標本化クロック選択手段により得られた第２の標本化
クロックにより標本化されたデータを、前記第２の標本
化クロックと前記第１の標本化クロックとの立下りの時
間差分遅延するタイミング制御手段とを備えてなるもの
である。
【００１９】そして、本発明の標本化信号処理装置にお
いては、クロマ信号についてはカラーバースト信号を基
準としてＰＬＬを形成し、得られた第１の標本化クロッ
クを用いて標本化する。また、輝度信号についてはＰＬ
Ｌにより生成された第１の標本化クロックに基づいて、
相互に一定の時間差を有する複数のクロックを生成し、
これら複数相クロックの中から水平同期信号の立下り位
相に最も近い立上り（立上りタイミングで標本化する場
合）、もしくは水平同期信号の立上り位相に最も近い立
下り（立下りタイミングで標本化する場合）位相を有す
る第２の標本化クロックを用いて標本化する。
いては、クロマ信号についてはカラーバースト信号を基
準としてＰＬＬを形成し、得られた第１の標本化クロッ
クを用いて標本化する。また、輝度信号についてはＰＬ
Ｌにより生成された第１の標本化クロックに基づいて、
相互に一定の時間差を有する複数のクロックを生成し、
これら複数相クロックの中から水平同期信号の立下り位
相に最も近い立上り（立上りタイミングで標本化する場
合）、もしくは水平同期信号の立上り位相に最も近い立
下り（立下りタイミングで標本化する場合）位相を有す
る第２の標本化クロックを用いて標本化する。
【００２０】更に、標本化された輝度データを第２の標
本化クロックと第１の標本化の立上り、もしくは立下り
との時間差分遅延することで、クロマ信号及び輝度信号
それぞれについて理想的な標本化信号処理を行う。
本化クロックと第１の標本化の立上り、もしくは立下り
との時間差分遅延することで、クロマ信号及び輝度信号
それぞれについて理想的な標本化信号処理を行う。
【００２１】
【発明の実施の形態】本発明の標本化信号処理装置の一
実施形態について、図１乃至図５に基づき以下説明す
る。図１は本実施形態の標本化信号処理装置の概略構成
を示すブロック図、図２は本実施形態の標本化信号処理
装置における標本化処理動作を示すタイミングチャート
図、図３は本実施形態の標本化信号処理装置における複
数相クロックの生成動作を示すタイミングチャート図、
図４は本実施形態の標本化信号処理装置におけるタイミ
ングコントロール回路を示す回路図、図５は本実施形態
の標本化信号処理装置における標本化クロック選択回路
を示す回路図である。尚、図１における各部出力波形符
号（ア）〜（キ）は、図２に示す波形符号（ア）〜
（キ）に対応している。
実施形態について、図１乃至図５に基づき以下説明す
る。図１は本実施形態の標本化信号処理装置の概略構成
を示すブロック図、図２は本実施形態の標本化信号処理
装置における標本化処理動作を示すタイミングチャート
図、図３は本実施形態の標本化信号処理装置における複
数相クロックの生成動作を示すタイミングチャート図、
図４は本実施形態の標本化信号処理装置におけるタイミ
ングコントロール回路を示す回路図、図５は本実施形態
の標本化信号処理装置における標本化クロック選択回路
を示す回路図である。尚、図１における各部出力波形符
号（ア）〜（キ）は、図２に示す波形符号（ア）〜
（キ）に対応している。
【００２２】本実施形態の標本化処理装置は、図１に示
すように、アナログの輝度信号を輝度データにＡ／Ｄ変
換するＡ／Ｄコンバータ１と、輝度信号に重畳されてい
る水平同期信号を分離する同期分離回路２と、アナログ
のクロマ信号をクロマデータにＡ／Ｄ変換するＡ／Ｄコ
ンバータ３と、上記水平同期信号を基準としてバースト
ゲートパルスを生成するバーストゲートパルス生成回路
４と、クロマ信号に重畳されているカラーバースト信号
を抜取るバースト抜取回路５と、カラーバースト信号と
位相比較信号との位相比較を行い位相誤差信号を生成す
る位相比較回路６とを備えている。
すように、アナログの輝度信号を輝度データにＡ／Ｄ変
換するＡ／Ｄコンバータ１と、輝度信号に重畳されてい
る水平同期信号を分離する同期分離回路２と、アナログ
のクロマ信号をクロマデータにＡ／Ｄ変換するＡ／Ｄコ
ンバータ３と、上記水平同期信号を基準としてバースト
ゲートパルスを生成するバーストゲートパルス生成回路
４と、クロマ信号に重畳されているカラーバースト信号
を抜取るバースト抜取回路５と、カラーバースト信号と
位相比較信号との位相比較を行い位相誤差信号を生成す
る位相比較回路６とを備えている。
【００２３】また、位相誤差信号の低周波分のみを通過
させ制御信号を出力するＬＰＦ（低域通過フィルタ）７
と、制御信号に基づいて発振クロックを出力するＶＣＸ
Ｏ（クリスタルを用いた電圧制御発振回路）８と、入力
された発振出力を分周し位相比較用の信号を出力する分
周回路９とを備えている。
させ制御信号を出力するＬＰＦ（低域通過フィルタ）７
と、制御信号に基づいて発振クロックを出力するＶＣＸ
Ｏ（クリスタルを用いた電圧制御発振回路）８と、入力
された発振出力を分周し位相比較用の信号を出力する分
周回路９とを備えている。
【００２４】さらに、Ａ／Ｄコンバータ１から出力され
る輝度データのタイミングを制御して、第１の標本化ク
ロックに同期した輝度データを生成するタイミングコン
トロール回路１０と、ＶＣＸＯ８から出力されるクロッ
クを基に、相互に一定の時間差を有する複数相のクロッ
クを生成する複数相クロック生成回路１１と、複数相ク
ロックの中から所定のクロックを選択するクロック選択
回路１２と、第１の標本化クロックで変化のタイミング
が規定された水平同期信号を生成するＨＤ生成回路１３
とを設けている。
る輝度データのタイミングを制御して、第１の標本化ク
ロックに同期した輝度データを生成するタイミングコン
トロール回路１０と、ＶＣＸＯ８から出力されるクロッ
クを基に、相互に一定の時間差を有する複数相のクロッ
クを生成する複数相クロック生成回路１１と、複数相ク
ロックの中から所定のクロックを選択するクロック選択
回路１２と、第１の標本化クロックで変化のタイミング
が規定された水平同期信号を生成するＨＤ生成回路１３
とを設けている。
【００２５】尚、本実施形態の標本化処理装置における
図６とともに上述した従来例との相違は、従来のジッタ
補正回路１４を廃止し、新たにタイミングコントロール
回路１０、複数相クロック生成回路１１、標本化クロッ
ク選択回路１２を設けた点にあり、その他は上記従来例
と同一である。
図６とともに上述した従来例との相違は、従来のジッタ
補正回路１４を廃止し、新たにタイミングコントロール
回路１０、複数相クロック生成回路１１、標本化クロッ
ク選択回路１２を設けた点にあり、その他は上記従来例
と同一である。
【００２６】次に、上記のように構成してなる標本化処
理装置における動作について、図１乃至図５を参照して
説明をする。入力されたアナログの輝度信号は、Ａ／Ｄ
コンバータ１に入力されるとともに、同期分離回路２に
入力される。同期分離回路２は輝度信号に重畳されてい
る水平同期信号ＨＳＹＮＣを分離し、標本化クロック選
択回路１２およびＨＤ生成回路１３へ出力するととも
に、バーストゲートパルス生成回路４へ出力する。バー
ストゲートパルス生成回路４は、同期分離回路２により
得られた水平同期信号ＨＳＮＣを基準として、バースト
ゲートパルスを生成する。
理装置における動作について、図１乃至図５を参照して
説明をする。入力されたアナログの輝度信号は、Ａ／Ｄ
コンバータ１に入力されるとともに、同期分離回路２に
入力される。同期分離回路２は輝度信号に重畳されてい
る水平同期信号ＨＳＹＮＣを分離し、標本化クロック選
択回路１２およびＨＤ生成回路１３へ出力するととも
に、バーストゲートパルス生成回路４へ出力する。バー
ストゲートパルス生成回路４は、同期分離回路２により
得られた水平同期信号ＨＳＮＣを基準として、バースト
ゲートパルスを生成する。
【００２７】また、クロマ信号はＡ／Ｄコンバータ３に
入力されるとともに、バースト抜取回路５に入力され
る。バースト抜取回路５は、クロマ信号に重畳されてい
るカラーバースト信号を、前述したバーストゲートパル
ス生成回路４より出力されるバーストゲートパルスを用
いて抜取り、位相比較回路６へ出力する。
入力されるとともに、バースト抜取回路５に入力され
る。バースト抜取回路５は、クロマ信号に重畳されてい
るカラーバースト信号を、前述したバーストゲートパル
ス生成回路４より出力されるバーストゲートパルスを用
いて抜取り、位相比較回路６へ出力する。
【００２８】位相比較回路６は、バースト抜取回路５よ
り出力されたカラーバースト信号と、後述する分周回路
９より出力される位相比較信号との位相比較を行い、位
相誤差信号を生成しＬＰＦ７へ出力する。ＬＰＦ７は位
相比較回路６から出力される位相誤差信号の低周波成分
のみを通過させ、制御信号としてＶＣＸＯ８へ出力す
る。ＶＣＸＯ８はＬＰＦ７から出力された制御信号に基
づいて４ｆSC（ｆSCはサブキァリア周波数）の周波数で
発振し、発振出力を分周回路９へ出力する。
り出力されたカラーバースト信号と、後述する分周回路
９より出力される位相比較信号との位相比較を行い、位
相誤差信号を生成しＬＰＦ７へ出力する。ＬＰＦ７は位
相比較回路６から出力される位相誤差信号の低周波成分
のみを通過させ、制御信号としてＶＣＸＯ８へ出力す
る。ＶＣＸＯ８はＬＰＦ７から出力された制御信号に基
づいて４ｆSC（ｆSCはサブキァリア周波数）の周波数で
発振し、発振出力を分周回路９へ出力する。
【００２９】分周回路９は入力された発振出力を４分周
し、カラーバースト信号との位相比較信号として位相比
較回路６へフィードバックする。位相比較回路６は、フ
ィードバックされた位相比較信号とカラーバースト信号
との位相比較を行い、位相誤差信号を生成し、ＬＰＦ７
に出力する。以上の一連の動作によりＰＬＬが形成さ
れ、輝度信号およびクロマ信号に同期した第１の標本化
クロックＣＬＫ１がＶＣＸＯ８出力にて生成される。
し、カラーバースト信号との位相比較信号として位相比
較回路６へフィードバックする。位相比較回路６は、フ
ィードバックされた位相比較信号とカラーバースト信号
との位相比較を行い、位相誤差信号を生成し、ＬＰＦ７
に出力する。以上の一連の動作によりＰＬＬが形成さ
れ、輝度信号およびクロマ信号に同期した第１の標本化
クロックＣＬＫ１がＶＣＸＯ８出力にて生成される。
【００３０】生成された第１の標本化クロックＣＬＫ１
は、Ａ／Ｄコンバータ３および複数相クロック生成回路
１１、タイミングコントロール回路１０、ＨＤ生成回路
１３へ出力される。ＨＤ生成回路１３は第１の標本化ク
ロックＣＬＫ１で水平同期信号ＨＳＹＮＣの変化のタイ
ミングを規定し、タイミングが規定された水平同期信号
ＨＤを次段へ出力する。
は、Ａ／Ｄコンバータ３および複数相クロック生成回路
１１、タイミングコントロール回路１０、ＨＤ生成回路
１３へ出力される。ＨＤ生成回路１３は第１の標本化ク
ロックＣＬＫ１で水平同期信号ＨＳＹＮＣの変化のタイ
ミングを規定し、タイミングが規定された水平同期信号
ＨＤを次段へ出力する。
【００３１】Ａ／Ｄコンバータ３は、図２（ａ）に示す
ように、ＰＬＬにより生成された第１の標本化クロック
ＣＬＫ１に基づいて、アナログのクロマ信号を標本化す
るとともに量子化を行って、クロマデータを次段へ出力
する。
ように、ＰＬＬにより生成された第１の標本化クロック
ＣＬＫ１に基づいて、アナログのクロマ信号を標本化す
るとともに量子化を行って、クロマデータを次段へ出力
する。
【００３２】複数相クロック生成回路１１は、ＶＣＸＯ
８から出力される第１の標本化クロックＣＬＫ１を基に
遅延線等を用いて相互に一定の微小な時間差（例えば５
ｎｓ）を設けることにより、図３に示すような１４相
（第１の標本化クロックの時間間隔７０ｎｓを５ｎｓ単
位で分割）のクロックＣＬＫ（Ａ）〜ＣＬＫ（Ｎ）を生
成し、標本化クロック選択回路１２へ出力する。
８から出力される第１の標本化クロックＣＬＫ１を基に
遅延線等を用いて相互に一定の微小な時間差（例えば５
ｎｓ）を設けることにより、図３に示すような１４相
（第１の標本化クロックの時間間隔７０ｎｓを５ｎｓ単
位で分割）のクロックＣＬＫ（Ａ）〜ＣＬＫ（Ｎ）を生
成し、標本化クロック選択回路１２へ出力する。
【００３３】標本化クロック選択回路１２は、前述した
同期分離回路２から出力された水平同期信号ＨＳＹＮＣ
の立下り位相に最も近い立上り位相を有する相のクロッ
クを選択（選択されたクロックが第２の標本化クロック
ＣＬＫ２となる）して、Ａ／Ｄコンバータ１へ出力す
る。
同期分離回路２から出力された水平同期信号ＨＳＹＮＣ
の立下り位相に最も近い立上り位相を有する相のクロッ
クを選択（選択されたクロックが第２の標本化クロック
ＣＬＫ２となる）して、Ａ／Ｄコンバータ１へ出力す
る。
【００３４】図２（ｂ）に示すように、Ａ／Ｄコンバー
タ１は入力されたアナログの輝度信号を第２の標本化ク
ロックＣＬＫ２に基づいて標本化するとともに、量子化
を行い、輝度データＡをタイミングコントロール回路１
０へ出力する。後述するタイミングコントロール回路１
０は、Ａ／Ｄコンバータ１でＡ／Ｄ変換された輝度デー
タＡを（例えば、図２中斜線で示すデータ）、第２の標
本化クロックＣＬＫ２と第１の標本化クロックＣＬＫ１
との立上がりの時間差分だけ遅延して出力することで、
第１の標本化クロックＣＬＫ１に同期した輝度データＢ
を（例えば、図２中斜線で示すデータ）生成し次段へ出
力する。
タ１は入力されたアナログの輝度信号を第２の標本化ク
ロックＣＬＫ２に基づいて標本化するとともに、量子化
を行い、輝度データＡをタイミングコントロール回路１
０へ出力する。後述するタイミングコントロール回路１
０は、Ａ／Ｄコンバータ１でＡ／Ｄ変換された輝度デー
タＡを（例えば、図２中斜線で示すデータ）、第２の標
本化クロックＣＬＫ２と第１の標本化クロックＣＬＫ１
との立上がりの時間差分だけ遅延して出力することで、
第１の標本化クロックＣＬＫ１に同期した輝度データＢ
を（例えば、図２中斜線で示すデータ）生成し次段へ出
力する。
【００３５】以上の動作により、標本化クロックＣＬＫ
１と、輝度データＢと、変化のタイミングが規定された
水平同期信号ＨＤとのタイミングの相対関係が、第２の
標本化クロックＣＬＫ２でアナログの輝度信号を標本化
した場合のタイミングと同一のタイミング関係となり、
ＶＨＳ方式や８ミリ方式の民生用アナログＶＴＲの再生
信号のような輝度信号とクロマ信号との間に、厳密な時
間的相関関係が存在していない所謂非標準信号を標本化
する場合においても、理想的なタイミングの標本化クロ
ックで標本化されたことと同様な結果となる。
１と、輝度データＢと、変化のタイミングが規定された
水平同期信号ＨＤとのタイミングの相対関係が、第２の
標本化クロックＣＬＫ２でアナログの輝度信号を標本化
した場合のタイミングと同一のタイミング関係となり、
ＶＨＳ方式や８ミリ方式の民生用アナログＶＴＲの再生
信号のような輝度信号とクロマ信号との間に、厳密な時
間的相関関係が存在していない所謂非標準信号を標本化
する場合においても、理想的なタイミングの標本化クロ
ックで標本化されたことと同様な結果となる。
【００３６】以上の説明は、アナログの輝度信号を標本
化する第２の標本化クロックを選択する場合、水平同期
信号ＨＳＹＮＣの立下り位相に最も近い、立上り位相を
有する相のクロックを選択し、標本化クロックの立上り
タイミングで標本化する場合について説明したが、水平
同期信号ＨＳＹＮＣの立上り位相に最も近い立下り位相
を有する相のクロックを選択し、立下りタイミングで標
本化してもよいことは勿論のことである。
化する第２の標本化クロックを選択する場合、水平同期
信号ＨＳＹＮＣの立下り位相に最も近い、立上り位相を
有する相のクロックを選択し、標本化クロックの立上り
タイミングで標本化する場合について説明したが、水平
同期信号ＨＳＹＮＣの立上り位相に最も近い立下り位相
を有する相のクロックを選択し、立下りタイミングで標
本化してもよいことは勿論のことである。
【００３７】次に、Ａ／Ｄコンバータ１より出力される
輝度データＡが、８ビットにて入力される場合を例にし
て、本実施形態におけるタイミングコントロール回路１
０を説明する。図４はタイミングコントロール回路１０
の具体的構成例を示す回路図であり、８ビットで入力さ
れる輝度データＡ0〜Ａ7の各ビットに対応する２段のＤ
ＦＦ（Ｄフリップフロップ）で構成される。
輝度データＡが、８ビットにて入力される場合を例にし
て、本実施形態におけるタイミングコントロール回路１
０を説明する。図４はタイミングコントロール回路１０
の具体的構成例を示す回路図であり、８ビットで入力さ
れる輝度データＡ0〜Ａ7の各ビットに対応する２段のＤ
ＦＦ（Ｄフリップフロップ）で構成される。
【００３８】１段目のＤ端子には、各ビットに対応する
輝度データＡ0〜Ａ7が入力され、ＣＫ端子には第２の標
本化クロックＣＬＫ２が入力される。Ｄ端子に入力され
た輝度データＡ0〜Ａ7のデータ変化のタイミングが、標
本化クロックＣＬＫ２の立上りで規定され、規定された
データがＱ端子から出力される。
輝度データＡ0〜Ａ7が入力され、ＣＫ端子には第２の標
本化クロックＣＬＫ２が入力される。Ｄ端子に入力され
た輝度データＡ0〜Ａ7のデータ変化のタイミングが、標
本化クロックＣＬＫ２の立上りで規定され、規定された
データがＱ端子から出力される。
【００３９】出力されたデータは次段のＤ端子に入力さ
れ、次段のＣＫ端子には第１の標本化クロックＣＬＫ１
が入力される。Ｄ端子に入力されたデータは、第１の標
本化クロックＣＬＫ１の立上りでデータ変化のタイミン
グが規定されＱ端子から輝度データＢ0〜Ｂ7として出力
される。
れ、次段のＣＫ端子には第１の標本化クロックＣＬＫ１
が入力される。Ｄ端子に入力されたデータは、第１の標
本化クロックＣＬＫ１の立上りでデータ変化のタイミン
グが規定されＱ端子から輝度データＢ0〜Ｂ7として出力
される。
【００４０】次に、本実施形態における標本化クロック
選択回路１２について説明する。本回路は公知の技術に
て実現でき、例えば、前述した特開平６−１６５１２６
号公報に記載のクロック選択回路にて実現できる。その
概略を図５を参照して説明する。
選択回路１２について説明する。本回路は公知の技術に
て実現でき、例えば、前述した特開平６−１６５１２６
号公報に記載のクロック選択回路にて実現できる。その
概略を図５を参照して説明する。
【００４１】標本化クロック選択回路１２は、Ｊ−Ｋフ
リップフロップ、Ｒ−Ｓフリップフロップ、ＡＮＤ回
路、ＯＲ回路から構成され、Ｊ−Ｋフリップフロップの
Ｊ端子には、同期分離回路２から出力される水平同期信
号ＨＳＹＮＣ、ＣＫ端子には複数相クロックＣＬＫ
（Ａ）〜ＣＬＫ（Ｎ）、Ｒ端子には回路を初期化するＣ
ＬＲ信号が入力され、ＯＲ回路の出力には、水平同期信
号ＨＳＹＮＣの立下り位相に最も近い立上り位相を有す
る相のクロック（立上りタイミングで標本化する場
合）、あるいは、水平同期信号ＨＳＹＮＣの立上り位相
に最も近い立下り位相を有する相のクロック（立下りタ
イミングで標本化する場合）が選択され、第２の標本化
クロックＣＬＫ２として次段へ出力される。
リップフロップ、Ｒ−Ｓフリップフロップ、ＡＮＤ回
路、ＯＲ回路から構成され、Ｊ−Ｋフリップフロップの
Ｊ端子には、同期分離回路２から出力される水平同期信
号ＨＳＹＮＣ、ＣＫ端子には複数相クロックＣＬＫ
（Ａ）〜ＣＬＫ（Ｎ）、Ｒ端子には回路を初期化するＣ
ＬＲ信号が入力され、ＯＲ回路の出力には、水平同期信
号ＨＳＹＮＣの立下り位相に最も近い立上り位相を有す
る相のクロック（立上りタイミングで標本化する場
合）、あるいは、水平同期信号ＨＳＹＮＣの立上り位相
に最も近い立下り位相を有する相のクロック（立下りタ
イミングで標本化する場合）が選択され、第２の標本化
クロックＣＬＫ２として次段へ出力される。
【００４２】以上説明したように、民生用アナログＶＴ
Ｒの再生信号のような輝度信号とクロマ信号との間に、
厳密な時間的相関関係が存在していない、所謂非標準信
号を標本化する場合においても、理想的なタイミングの
標本化クロックで標本化したことと同様な結果となるた
め、従来のように輝度信号の振幅周波数特性が低下する
という問題は発生しない。
Ｒの再生信号のような輝度信号とクロマ信号との間に、
厳密な時間的相関関係が存在していない、所謂非標準信
号を標本化する場合においても、理想的なタイミングの
標本化クロックで標本化したことと同様な結果となるた
め、従来のように輝度信号の振幅周波数特性が低下する
という問題は発生しない。
【００４３】また、上記一実施形態においては、タイミ
ング制御手段として、入力される輝度データの各ビット
に対応する２段のフリップフロップで構成しているの
で、コストアップにつながる高価なメモリ等を用いるこ
となく、非常に簡単な構成で理想的な標本化信号処理を
行うことができる。
ング制御手段として、入力される輝度データの各ビット
に対応する２段のフリップフロップで構成しているの
で、コストアップにつながる高価なメモリ等を用いるこ
となく、非常に簡単な構成で理想的な標本化信号処理を
行うことができる。
【００４４】
【発明の効果】本発明の標本化信号処理装置は、上述し
たような構成としているので、標準信号のみならず、標
本化する信号がＶＴＲの再生信号のような輝度信号とク
ロマ信号との間に、厳密な時間的相関関係が存在してい
ない所謂非標準信号を標本化する場合、従来のような相
前後する２つの輝度データ間の演算処理を用いずにジッ
タ補正を行うため、輝度信号の振幅周波数特性が高周波
帯域で低下することなく、理想的な標本化信号処理を行
うことができる。
たような構成としているので、標準信号のみならず、標
本化する信号がＶＴＲの再生信号のような輝度信号とク
ロマ信号との間に、厳密な時間的相関関係が存在してい
ない所謂非標準信号を標本化する場合、従来のような相
前後する２つの輝度データ間の演算処理を用いずにジッ
タ補正を行うため、輝度信号の振幅周波数特性が高周波
帯域で低下することなく、理想的な標本化信号処理を行
うことができる。
【図１】本発明の標本化信号処理装置の一実施形態の構
成を示すブロック図である。
成を示すブロック図である。
【図２】本発明の標本化信号処理装置の一実施形態にお
ける標本化処理動作を示すタイミングチャート図であ
る。
ける標本化処理動作を示すタイミングチャート図であ
る。
【図３】本発明の標本化信号処理装置の一実施形態にお
ける複数相クロックの生成動作を示すタイミングチャー
ト図である。
ける複数相クロックの生成動作を示すタイミングチャー
ト図である。
【図４】本発明の標本化信号処理装置の一実施形態にお
けるタイミングコントロール回路を示す回路図である。
けるタイミングコントロール回路を示す回路図である。
【図５】本発明の標本化信号処理装置の一実施形態にお
けるクロック選択回路を示す回路図である。
けるクロック選択回路を示す回路図である。
【図６】従来の標本化信号処理装置の構成を示すブロッ
ク図である。
ク図である。
【図７】従来の標本化信号処理装置における標本化処理
動作を示すタイミングチャート図である。
動作を示すタイミングチャート図である。
【図８】他の従来の標本化信号処理装置の構成を示すブ
ロック図である。
ロック図である。
１ Ａ／Ｄコンバータ ２ 同期分離回路 ３ Ａ／Ｄコンバータ ４ バーストゲートパルス生成回路 ５ バースト抜取回路 ６ 位相比較回路 ７ ＬＰＦ ８ ＶＣＸＯ ９ 分周回路 １０ タイミングコントロール回路 １１ 複数相クロック生成回路 １２ 標本化クロック選択回路 １３ ＨＤ生成回路
Claims (2)
- 【請求項１】 輝度信号及びクロマ信号をＡ／Ｄ変換す
るＡ／Ｄ変換手段と、 前記輝度信号に重畳されている水平同期信号を分離する
同期分離手段と、 前記クロマ信号に含まれるカラーバースト信号を抜取る
カラーバースト抜取手段と、 前記カラーバースト抜取手段により得られたカラーバー
スト信号を基準信号としてＰＬＬを形成し、標本化の対
象である輝度信号及びクロマ信号に同期した標本化クロ
ックを生成する標本化クロック生成手段とを備えた標本
化信号処理装置において、 前記標本化クロック生成手段により得られた第１の標本
化クロックに基づいて、相互に一定の時間差を有する複
数のクロックからなる複数相クロックを生成する複数相
クロック生成手段と、 前記複数相クロック生成手段により得られた複数相クロ
ックの中から、前記水平同期信号の立下り位相に最も近
い立上り位相を有する相のクロックを第２の標本化クロ
ックとして選択する標本化クロック選択手段と、 前記標本化クロック選択手段により得られた第２の標本
化クロックにより標本化されたデータを、前記第２の標
本化クロックと前記第１の標本化クロックとの立上りの
時間差分遅延するタイミング制御手段とを備えたことを
特徴とする標本化信号処理装置。 - 【請求項２】 輝度信号及びクロマ信号をＡ／Ｄ変換す
るＡ／Ｄ変換手段と、 前記輝度信号に重畳されている水平同期信号を分離する
同期分離手段と、 前記クロマ信号に含まれるカラーバースト信号を抜取る
カラーバースト抜取手段と、 前記カラーバースト抜取手段により得られたカラーバー
スト信号を基準信号としてＰＬＬを形成し、標本化の対
象である輝度信号及びクロマ信号に同期した標本化クロ
ックを生成する標本化クロック生成手段とを備える標本
化信号処理装置において、 前記標本化クロック生成手段により得られた第１の標本
化クロックに基づいて、相互に一定の時間差を有する複
数のクロックからなる複数相クロックを生成する複数相
クロック生成手段と、 前記複数相クロック生成手段により得られた複数相クロ
ックの中から、前記水平同期信号の立上り位相に最も近
い立下り位相を有する相のクロックを第２の標本化クロ
ックとして選択する標本化クロック選択手段と、 前記標本化クロック選択手段により得られた第２の標本
化クロックにより標本化されたデータを、前記第２の標
本化クロックと前記第１の標本化クロックとの立下りの
時間差分遅延するタイミング制御手段とを備えたことを
特徴とする標本化信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8017386A JPH09215005A (ja) | 1996-02-02 | 1996-02-02 | 標本化信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8017386A JPH09215005A (ja) | 1996-02-02 | 1996-02-02 | 標本化信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09215005A true JPH09215005A (ja) | 1997-08-15 |
Family
ID=11942569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8017386A Pending JPH09215005A (ja) | 1996-02-02 | 1996-02-02 | 標本化信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09215005A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002373392A (ja) * | 2001-06-13 | 2002-12-26 | Takamisawa Cybernetics Co Ltd | データ変換装置及びテレメータ装置 |
| US7119595B2 (en) * | 1994-09-29 | 2006-10-10 | Fujitsu Limited | Timing controller and controlled delay circuit for controlling timing or delay time of a signal by changing phase thereof |
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1996
- 1996-02-02 JP JP8017386A patent/JPH09215005A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7119595B2 (en) * | 1994-09-29 | 2006-10-10 | Fujitsu Limited | Timing controller and controlled delay circuit for controlling timing or delay time of a signal by changing phase thereof |
| US7633326B2 (en) | 1994-09-29 | 2009-12-15 | Fujitsu Microelectronics Limited | Timing controller and controlled delay circuit for controlling timing or delay time of a signal by changing phase thereof |
| JP2002373392A (ja) * | 2001-06-13 | 2002-12-26 | Takamisawa Cybernetics Co Ltd | データ変換装置及びテレメータ装置 |
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