JPH0773364B2

JPH0773364B2 - ジツタ補正回路

Info

Publication number: JPH0773364B2
Application number: JP61028142A
Authority: JP
Inventors: 秀治柳瀬
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1985-11-06
Filing date: 1986-02-12
Publication date: 1995-08-02
Anticipated expiration: 2010-08-02
Also published as: JPS62202690A

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明は、映像信号をAD変換したときディジタル信号に
生ずるジッタを解消するジッタ補正回路に関する。

（ロ）従来の技術例えば、放送設備の様に安定な映像信号を導出する放送
システムは、ジッタ成分を含む再生映像信号をそのまま
入力しても動作しない。そこで従来より再生装置にはジ
ッタ補正回路が設けられており、例えば、日本放送協会
より発行された「放送におけるディジタル技術」の第16
3頁〜第167頁には、高速で応答するディジタルメモリを
利用してジッタにより生ずる位相ずれを解消する高精度
のジッタ補正回路が提案されている。しかし、この従来
例は、構成が複雑であり、コスト高を免れ得ない。そこ
で、出願人は先に実願昭60−120669号に於て、高品位ビ
デオディスクプレーヤより導出される再生圧縮映像信号
をAD変換し、このAD変換データを安定なクロックにてサ
ンプリングする方法を提案した。尚、圧縮映像信号と
は、高品位映像信号の色信号を水平ブランキング期間に
時間軸圧縮多重し、サブナイキストサンプリングエンコ
ード方式を用いて帯域圧縮した信号であり、この圧縮方
法に付いては例えば1984年３月12日付で日経マグロウヒ
ル社より発行された雑誌“日経エレクトロニクス”の第
112〜116頁や、昭和59年６月６日のNHK総合技術研究所
及びNHK放送科学基礎研究所の創立記念講演会予稿集
“高品位テレビの新しい伝送方式”や、1984年４月１日
付で発行された日本放送出版協会発行の雑誌“電波科
学”の４月号の第103〜108頁等に紹介されている周知の
技術である。

第２図は、その回路ブロック図を示す。この図より明ら
かな様に、再生圧縮映像信号を入力するAD変換回路
（１）は、16.2MHzの第１クロックに基づいて８ビット
のAD変換データを導出する。この第１クロックは、再生
圧縮映像信号のジッタに追従して変動するものであり、
そのために以下の回路を配している。まずAD変換データ
を入力する位相変動検出回路（２）は、水平同期タイミ
ングに於けるAD変換データをラッチして、その変動量を
検出し、位相変動検出出力は、カットオフ周波数を水平
同期周波数近くに設定する第１ローパスフィルタ（４）
に入力され第１電圧制御型発振回路（５）の制御入力と
される。この第１電圧制御型発振回路（５）は、中心周
波数を32.4MHzとする発振回路であり、この第１発振出
力は、第１のクロック発生回路（６）に入力されて1/2
分周されることにより、第１クロックとして前記AD変換
回路（１）に供給される。従ってAD変換タイミングはジ
ッタに応じて変動しており、この変動を吸収する必要が
生ずる。そのためリサンプル回路（７）は、AD変換デー
タを安定な第２クロックによってサンプリングしてい
る。この第２クロックは、PLL回路を構成する安定な発
振回路より導出される。そのためまず、第１発振出力を
入力する第１分周回路（８）は、1/8分周出力を位相比
較回路（９）の基準入力としており、フィードバック出
力を入力する第２分周回路（12）は、1/8分周出力を前
記位相比較回路（９）の比較入力としている。位相比較
出力は、カットオフ周波数を10Hz程度に設定する第２ロ
ーパスフィルタ（10）に入力されその低域成分が第２電
圧制御型発振回路（11）の制御入力とされる。従って、
第２電圧制御型発振回路（11）も32.4MHzで発振するこ
とになるが、第１電圧制御型発振回路（５）に比し、そ
の発振状態は極めて安定している。

（ハ）発明が解決しようとする問題点上述する従来例に於て、補正し得るジッタ量は高々クロ
ック１周期分であり、±30n秒程度のジッタ補正しか出
来ない。

（ニ）問題点を解決するための手段そこで本発明は、ジッタに追従する第１クロックに同期
してAD変換データを読込み第１クロックの1/n分周パル
スに同期して直並列変換データをラッチする直並列変換
回路と、ラッチされた前記直並列変換データを安定な第
２クロックの1/n分周パルスに同期して再度ラッチし前
記第２クロックにて並直列変動する並直列変動回路とを
設けることを特徴とする。

（ホ）作用よって、本発明によれば、直並列変換によって並直列変
換回路への転送可能な期間がｎ倍に広がることになり、
ジッタ補正量をｎ倍とすることが出来る。

（ヘ）実施例以下、本発明を図示せる実施例に従い説明する。

まず第１実施例は、高品位ビデオディスクプレーヤより
導出される再生圧縮映像信号をAD変換した後ジッタ成分
を除去するジッタ補正回路に本発明を採用するものであ
り、ジッタを除去されたAD変換データは、変換デコーダ
に入力されて高品位映像信号に変換される。尚、第１図
は本発明の一実施例を示す回路ブロック図を示し、第２
図に示す従来回路と同一構成要素に同一図番を付し重複
説明を割愛する。

本実施例では、ジッタ成分に対して迅速に追従する第１
クロックをシフトパルスとする16bitのシフトレジスタ
（16a）に16個のAD変換データを順次記憶する。一方、
第１クロックを入力する第３分周回路（14）は1/16分周
パルスを第１ラッチ回路（16b）に入力しており、前記
シフトレジスタ（16a）に16個のAD変換データが記憶さ
れる度に、このAD変換データをラッチしている。従っ
て、第１ラッチ回路のラッチ周期は、約１μ秒となり、
第２クロックとの間に許容される位相誤差は±500n秒と
なり、第１シフトレジスタ（16a）と第１ラッチ回路（1
6b）にて構成される直並列変換回路（16）は、第２クロ
ックの許容位相誤差を拡大したことになる。

この第１ラッチ出力は、以下の並直列変換回路（17）に
於てジッタを除去される。即ち、ジッタ成分のない安定
な第２クロックは、第４分周回路（15）にて1/16分周パ
ルスに変換され、第２ラッチ回路（17b）と第２シフト
レジスタ（17a）に供給される。従って、第１ラッチ出
力は、1/16分周パルスによって第２ラッチ回路（17b）
にラッチされ第２ラッチ出力は、次の1/16分周パルスに
よって16bitの第２シフトレジスタ（17a）に転送され
る。この第２シフトレジスタ（17a）に転送されたAD変
換データは、第２クロックに従って順次直列的に導出さ
れ、ジッタのないAD変換データとして導出される。尚本
実施例に於て、前記第２シフトレジスタ（17a）が短期
間でデータをロード出来る構成であれば、前記第２ラッ
チ回路（17b）は必ずしも必要ない。

上述する第１実施例は第２ローパスフィルタ（10）のカ
ットオフ周波数を従来同様60Hzにしている。この様に、
発振周波数を安定にするためローパスフィルタのカット
オフ周波数を低く設定すると、PLL回路系全体が共振状
態となり易く、発振周波数が長周期で大きく変動する惧
れがある。

そこで、第２実施例では、第３図に図示する様に第２ク
ロックを発生するPLL回路内の第２ローパスフィルタ（1
0）と第２可変発振回路（11）の間に振幅制限用のリミ
ッタ（18）を配している。このリミッタ（18）は、第４
図（ａ）に図示する様なローパスフィルタ出力を所定の
範囲に制限して第４図（ｂ）に図示する様なリミッタ出
力を前記可変発振回路（11）の制御入力としている。従
って、該可変発振回路（11）は、発振周波数の可変範囲
を制限され、PLL回路の共振状態は解消される。

更に、本発明は第３実施例に図示する様にローパス出力
レベルを制限する構成のみに限定されるものではなく、
第３実施例として第５図に図示する様に前記第２ローパ
スフィルタ（10）の前段で位相比較出力の変動を制限す
る様構成しても良い。即ち、第３実施例では、第２ロー
パスフィルタ（10）の前段に出力制限回路として機能す
るパルス幅制限回路（19）を配し、位相比較出力のパル
ス幅を所定範囲に制限している。第６図は、位相比較回
路（９）とパルス幅制限回路（19）の構成を具体的に示
すものであり、第７図はその要部波形図を示す。位相比
較回路（９）は第１分周出力（φ１）と第２分周出力
（φ２）とを入力する第１アンド回路（20）によって構
成されている。従って、比較出力（Ａ）は、パルス幅変
化として導出される。そこで、パルス幅制限回路は、位
相比較出力（Ａ）の立上りに同期して最小パルス（Ｂ）
と最大パルス（Ｃ）とを形成する最小パルス発生回路
（21）と最大パルス発生回路（22）とを設けている。第
２アンド回路（23）は最大パルス（Ｃ）と位相比較出力
（Ａ）とを入力することにより、最大パルス（Ｃ）のパ
ルス幅（Ｔ）を越さない第２アンド出力（Ｄ）を形成し
ており、第３アンド回路（24）は最小パルス（Ｂ）と第
２アンド出力（Ｄ）とを入力することにより、最小パル
ス（Ｂ）のパルス幅（ｔ）より大きく而も最大パルスの
パルス幅（Ｔ）より小さい第３アンド出力（Ｅ）を導出
している。よって導出される第３アンド出力（Ｅ）のパ
ルス幅ｗは、ｔ≦ｗ≦Ｔなる関係を満足する様に導出さ
れる。従って、この第３アンド出力であるパルス幅制限
出力が第２ローパスフィルタ（10）に入力されると、そ
のレベルは所定範囲に制限される結果、発振周波数の可
変範囲も制限されて、安定な発振が実現される。

（ト）発明の効果よって、本発明によれば、より大きなジッタ成分を除去
することが出来その効果は大である。

【図面の簡単な説明】

第１図は本発明の第１実施例を示す回路ブロック図、第
２図は従来例の回路ブロック図、第３図は第２実施例の
要部回路ブロック図、第４図は第３図の要部波形説明
図、第５図は第３実施例の要部回路ブロック図、第６図
は第５図の更に要部を具体的に示す回路図、第７図は第
６図の要部信号波形図をそれぞれ示す。（16）……直並列変換回路、（17）……並直列変換回
路、（１）……AD変換回路、（19）……パルス幅制限回
路、（18）……リミッタ。

Claims

【特許請求の範囲】

【請求項１】再生映像信号中の水平同期成分の位相ずれ
に応じて発信周波数を変更する第１クロックを導出する
第１発振制御回路と、前記第１クロックを基準入力とし周波数の安定な第２ク
ロックを導出する第２発振制御回路と、前記第１クロックに基づいて再生映像信号をAD変換する
AD変換回路と、前記AD変換データを前記第１クロックに基づいて直並列
変換する度にラッチ手段に転送記憶する直並列変換回路
と、前記ラッチ手段の出力を前記第２クロックの分周出力に
基づいてラッチし前記第２クロックに基づいて並直列変
換する並直列変換回路とを、設けて成るジッタ補正回路。
【請求項２】前記第２発振制御回路は、前記第１クロッ
クを基準入力としフィードバックした第２クロックを比
較入力とする位相比較回路と、該比較回路出力の変動を
所定の範囲に制限する出力制限回路と、該出力制限回路
出力を入力するカットオフ周波数の低いローパスフィル
タと、該ローパスフィルタ出力を制限入力とする可変発
振回路とより成るPLL回路で構成されることを特徴とす
る特許請求の範囲第１項記載のジッタ補正回路。
【請求項３】前記第２発振制御回路は、前記第１クロッ
クを基準入力としフィードバックした第２クロックを比
較入力とする位相比較回路と、該位相比較回路出力を入
力するカットオフ周波数の低いローパスフィルタと、該
ローパスフィルタ出力のレベルを所定範囲に制限するリ
ミッタと、該リミッタ出力を制御入力とする可変発振回
路とより成るPLL回路で構成されることを特徴とする特
許請求の範囲第１項記載のジッタ補正回路。