KR920006995B1 - 디지탈신호 재생처리장치 - Google Patents

디지탈신호 재생처리장치 Download PDF

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Abstract

내용 없음.

Description

디지탈신호 재생처리장치
제1도는 종래의 디지탈신호 재생처리장치의 개략적인 구성도.
제2도는 본 발명의 디지탈신호 재생처리장치의 개략적인 구성도.
제3a도는 일반적으로 드럼과 헤드의 위치를 도시하는 도면이고, 제3b도는 일반적으로 4헤드의 주사위치의 정보가 실린 테이프트랙과 이 테이프트랙상에 발생되는 제어신호를 도시하는 도면.
제4a도는 제2도의 제1채널의 직·병렬변환부의 상세한 구성을 도시한 회로도이고, 제4b도는 제4a도에 의한 직·병렬변부에 채용된 8분주 발생회로에서 출력되는 파형을 도시한 파형도.
제5도는 제2도의 시간축 보정부의 상세접속 구성도.
제6a도는 제3b도의 4헤드의 출력펄스를 나타내는 파형도이고, 제6b도는 시간축 보정부에 채용된 메모리가 기록/판독하는 순서를 도시하는 순서도.
* 도면의 주요부분에 대한 부호의 설명
1, 100 : 직·병렬변환부 2, 400 : 동기검파부
3, 200 : 시간축 보정부 4, 500 : 오류정정 복호부
5, 600 : 디셔플링부 6, 300 : 4×1 멀티플렉서
7 : 오류정정부 110, 151 : 시프트레지스터
120 : 직·병렬 컨버터 130 : 분주회로
131 : 지연회로 132, 134 : 인버터
133 : AND게이트 135, 152 : 카운터
140 : 래치부 150 : 기록주소발생부
210 : 메모리부 Mux0, Mux1, Mux2, Mux3 : 멀티플렉서
M0, M1, M2, M3 : 메모리
본 발명은 디지탈신호 재생처리장치에 관한 것으로, 특히 디지탈 VTR에서 두 채널로 디지탈신호 재생처리장치에 입력되어 온 재생신호인 직렬데이타신호를 병렬처리하여 트랙의 시간축 보정부에 그 이후에 재생처리과정은 단일 채널로써 데이타신호를 재생처리함으로써 하드웨어량을 감소시킨 디지탈신호 재생처리장치에 관한 것이다.
종래에는, 디지탈 VTR의 재생처리장치에 있어서 제1도에 도시된 바와같이 제1채널 및 제2채널로 전송된 직렬데이타신호가 입력된 직·병렬변화부(1)에서 병렬데이타신호로 변환하여 출력된다. 이 병렬데이타가 입력된 동기검파부(2)에서 동기신호를 검파한 후, VTR로 녹화 및 재생하는 과정에서 생기는 디지탈신호의 시간축 오차를 보정하는 시간축 보정부(3)에서 트랙의 시간축을 보정한다.
상기 시간축 보정부(3)로부터 출력된 데이타신호를 오류정정 복호부(4)에서 오류가 발생한 신호의 기호열에서 본래의 신호를 추정하여 디셔플링(De-Shuffling)부로 출력한다.
상기 디셔플링부(5)에서는 데이타를 바둑판모양으로 배열할 때 위에서 아래로 배열하고 세로로 읽어내어 단일 채널로 전송하기 위한 멀티플렉스(6)로 전송된 후 오류정정부(7)에서 단일 채널로 전송된 데이타신호의 오류를 수정해서 출력한다.
여기서, 두 채널로 데이타가 전송되는 직·병렬변환부(1), 동기검파부(2), 시간축 보정부(3), 오류정정복호부(4) 및 디셔플링부(5)는 각 채널마다 구성되어 있으므로 하드웨어량이 많은 단점이 있었다.
상기한 문제점을 극복하기 위하여, 본 발명은 전송된 재생신호를 두 채널로 처리하는 재생처리장치에 있어서 각 채널에 구성되어 있는 직·병렬변환부, 동기검파부, 시간축 보정부 오류정정 복호부 및 디셔플링부에 의한 하드웨어량이 많은 단점을 극복하기 위해 제안된 것으로, 디지탈신호 재생처리장치로 입력된 직렬데이타신호를 병렬데이타신호로 변환하여 트랙의 시간축 보정부를 거친 후 출력된 두 채널의 데이타를 멀티플렉서에서 단일 채널로 합성한 후 동기검파부에서 동기신호를 검파해서 그후 오류정정 복호부 및 디셔플링부로부터 처리된 데이타 신호를 출력하게 되므로, 단일 채널로 처리하게 되는 동기검파부, 오류정정 복호부 및 디셔플링부의 하드웨어량이 감소하는 디지탈신호 재생처리장치를 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위하여, 본 발명에 의한 디지탈신호 재생처리장치에 전송된 재생신호인 직렬데이타신호를 입력해서 병렬데이타신호로 변환하는 직·병렬변환부와; 상기 직·병렬변환부에서 출력된 병렬데이타신호가 실린 트랙의 시간축 오차를 보정하는 시간축 보정부와; 상기 시간축 보정부에서 트랙의 시간축 오차를 보정해서 두 채널로 전송된 데이타신호를 단일 채널로 합성해서 전송하는 멀티플렉서와; 상기 멀티플렉서로부터 단일 채널로 전송된 데이타신호중 동기신호를 검파하는 동기검파부와; 상기 동기검파부에서 출력된 동기신호를 오류가 발생한 신호의 기호열에서 본래의 신호를 추정하여 출력하는 오류정정 복호부와; 상기 오류정정 복호부에서 출력된 데이타신호를 바둑판모양으로 배열할 때 위에서 아래로 배열하고 세로로 읽어내는 디셔플링부를 포함함을 특징으로 하고 있다.
이하, 첨부된 도면을 참조하여 본 발명에 의한 디지탈신호 재생처리장치의 바람직한 일 실시예에 대하여 상세히 설명하기로 한다.
제2도는 본 발명의 재생처리부의 개략적인 구성도이다.
제2도에 의하면, 본 발명은 크게는 직·병렬변환부(100), 시간축 보정부(200) 4×1 멀티플렉서(300), 동기검파부(400), 오류정정 복호부(500), 디셔플링부(600)를 포함하고 있다.
상기 직·병렬변환부(100)는 제4a도에 도시된 바와같이, 하기 분주회로(130)의 출력신호와 래치부(140)의 출력신호가 동기되어 정상적으로 동작하기까지의 지연을 보상하기위한 시프트레지스터(110)와; 상기 시프트레지스터(110)에서 출력된 직렬데이타를 병렬데이타신호로 변환하는 직·병렬 컨버터(120)와; 하기 래치부(140)를 구동시키는 병렬클럭신호(parallcl clock : PCLK1)를 출력하기 위하여 신호주파수를 8분의 1로 분주하는 분주회로(130)와; 상기 직·병렬 컨버터(120)로부터 8비트 병렬데이타로 변환된 신호를 상기 분주회로(130)로부터 출력된 병렬클럭신호(PCLK1)에 따라 래치해서 병렬데이타신호를 출력하는 래치부(140)와; 각 채널의 기록주소신호를 발생시키기 위한 기록주소 발생부(150)를 포함하고 있다.
또한, 상기 분주회로(130)는 헤드스위칭신호(A)를 입력받아 한 클럭을 지연하는 지연회로(131)와; 상기 지연회로(131)로부터 출력된 지연신호를 반전하는 인버터(132)와; 상기 인버터(132)의 출력과 헤드스위칭신호(A)를 입력받아 논리조합에 의해 출력하는 AND게이트(133)와; 상기 AND게이트(133)로부터 출력된 신호를 반전하는 인버터(134)와; 상기 인버터(134)의 출력신호를 클리어신호를 입력받아 클럭신호(CLK1)에 따라 8분주된 병렬클럭신호를 출력하는 카운터(135)를 포함하고 있고, 상기 기록주소 발생부(150)는 상기 래치부(140)의 출력신호와 하기 카운터(152)의 출력신호가 동기되어 정상적으로 동작하기까지의 지연을 보상하기 위한 시프트레지스터(151)와; 상기 인버터(134)의 출력신호를 클리어신호로써 입력받아 클럭신호(CLK1)에 따라 기록주소신호(W1)를 발생시키는 카운터(152)를 포함하고 있다.
트럭의 시간축 오차를 보정하는 상기 시간축 보정부(Time Base Corrector)(200)는 제5도에 도시된 바와같이 각 채널의 기록주소신호(W1, W2), 채널공통 재생주소신호(R) 및 헤드스위칭신호(A, B)를 입력받아 하기 메모리(210)에 직·병렬변환부(100)로부터 전송된 데이타신호를 저장하기 위하여 필요한 소정의 신호를 하나의 라인으로 전송하는 4개의 멀티플렉서(Mux0, Mux1, Mux2, Mux3)와; 상기 멀티플렉서들(Mux0, Mux1, Mux2, Mux3)에서 전송되는 기록신호(W1, W2) 및 재생신호(R)에 따라 직·병렬 변환부(100)로부터 전송된 데이타신호를 기록하고 저장하는 트랙마다 독립되어 할당된 메모리부(210)를 포함하고 있다.
본 발명에 의하여 상기한 구성에 따른 디지탈신호 재생처리장치의 동작을 기술하면 다음과 같다.
제3a도는 기록·재생 동작시 일반적인 테이프의 주행 및 헤드의 위치를 나타내는 두 채널(A-C, B-D) 및 4헤드(A, B, C, D)로 구성된 드럼과 제3b도는 일반적인 테이프에 기록되는 4헤드의 구분을 나타내는 트랙 및 신호주파수가 120㎐인 서보제어신호를 도시하고 있다.
제4a도는 제1채널의 직·병렬변환부의 상세한 구성을 도시한 회로도이고, 제4b도는 직·병렬변환부에 채용된 분주발생회로에서 출력되는 파형을 도시한 파형도이다.
제4a도에 의하면, 직렬데이타신호가 입력된 시프트레지스터(110)에서 분주회로(130)로부터 출력되는 8분주된 병렬클럭신호의 지연을 래치부(150)로부터 출력되는 병렬 데이타신호와 동기를 이룰 수 있도록, 지연을 보상해서 직·병렬 컨버터(120)로 출력한다.
상기 시프트레지스터(110)로부터 출력된 직렬데이타 신호를 직·병렬 컨버터(120)에서 8비트 병렬데이타 신호로 변환된 후 래치부(150)로 입력된다.
한편, 상기 분주회로(130)는 제4b도의 (a)와 같은 파형을 가지는 헤드스위칭신호 A인 펄스클럭신호가 지연회로(131)로 입력된후, 하나의 클럭이 지연되어 제4b도의 (i)와 같은 파형을 갖는 신호로 출력된 후, 그 다음 인버터(132)로 입력되어 제4b도의 (i)신호의 반전된 형태인 제4b도의 (j)와 같은 파형의 신호로써 AND게이트(133)로 입력된다.
상기 AND게이트(133)는 인버터(132)의 출력과 제4b도의 헤드스위칭신호 A의 펄스클럭신호를 입력받아 제4b도의 (k)와 같은 파형의 신호가 출력되어 인버터(134)로 입력된다. 상기 인버터(134)에서 출력신호인 제4b도의 (ℓ)신호는 클리어신호로써 카운터(135)의 반전 클리어
Figure kpo00001
단자로 입력된다.
상기 카운터(135)는 상기 인버터(134)의 출력신호(ℓ)를 클리어신호로 입력받아 클럭신호에 따라 출력된 8분주된 병렬클럭신호 래치부(140)에 입력된다. 이때 상기 래치부(140)는 직·병렬컨버터(120)에서 출력된 8비트 병렬데이타신호를 상기 카운터(135)에서 출력된 병렬클럭신호에 따라 래치해서 출력되는 병렬데이타신호는 시간축 보정부(200)에 입력된다.
또한, 기록주소 신호를 발생시키는 기록주소 발생부(150)의 시프트레지스터(151)에서는 인버터 출력신호(ℓ)을 입력받아 상기 래치부(140)에서 출력된 병렬로 변환된 데이타신호와 카운터(152)에서 출력되는 기록주소 신호(W1)가 동기를 이루어 시간축 보정부(200)의 메모리(210)로 전달되기까지의 지연을 보상하기 위하여 지연을 두어 출력된 신호는 카운터(152)의 클리어신호로써 반전클리어단자
Figure kpo00002
로 입력된 후, 제1채널에 입력된 클럭신호(CLK1)에 따라 기록주소 신호(W1)를 발생해서 시간축 보정부(200)에 입력된다.
제5도는 제2도의 시간축 보정부의 상세 접속구성도이고, 제6a도는 제3a도의 4헤드의 출력펄스를 나타내는 파형도이고, 제6b도는 시간축 보정부에 채용된 메모리가 기록/재생하는 순서를 도시하는 순서도이다.
먼저 제6a도에 의하면, Con신호는 제어신호가 재생되어 신호처리부(도면에는 도시되지 않음)에서 서보부(도면에 도시되지 않음)로 제공되는 기준신호와 비교하여 드럼을 회전시킬 때 발생되는 신호로써 주파수가 120㎐인 신호이다. 또한 A신호 및 B신호는 각 채널에서 헤드가 바뀌면서 현재 재생되는 신호가 A트랙 또는 C트랙인지, 그리고 B트랙 또는 D트랙인지를 구별해주는 헤드스위칭 신호이며, C신호는 헤드스위칭신호 A의 반전신호이고 D신호는 헤드스위칭신호 B의 반전신호이다.
한편, 제5도에 도시된 바와같이 각 채널의 직·병렬변환부(100)로부터 출력되는 병렬데이타신호를 시간축 보정부(200)를 구성하고 있는 메모리부(210)로 저장 된다.
제1채널의 상기 직·병렬변환부(100)의 지연회로(131)로 입력되는 신호인 헤드스위칭신호 A는 두개의 멀티플랙석(Mux0, Mux2)의 선택단자(SEL) 및 멀티플랙서(300)의 선택단자(SEL1)로 입력되고, 제2채널의 상기 직·병렬변환부(100)의 지연회로(도면에는 도시되지 않음)는 제1채널의 지연회로(131)와 동일하며, 이 지연회로에 입력되는 신호인 헤드스위칭신호 B는 두개의 멀티플렉서(Mux1, Mux3)의 선택단자(SEL) 및 멀티플렉서(30)의 선택단자(SEL2)로 입력된다.
제1채널의 데이타신호를 기록하기위한 기록주소 신호(W1)는 멀티플랙서(Mux0)의 하이단자(1) 및 멀티플랙서(Mux2)의 로우단자(0)로 입력되고, 제1채널 및 제2채널의 데이타신호를 재생하기 위한 재생주소신호(R)는 멀티플랙서(Mux0)의 로우단자(0) 및 멀티플랙서(Mux2)의 하이단자(1)로 입력된다.
제2채널의 데이타신호를 기록하기 위한 기록주소 신호(W2)는 멀티플랙서(Mux1)의 하이단자(1) 및 멀티플랙서(Mux3)의 로우단자(0)로 입력되고, 제1채널 및 제2채널의 데이타신호를 재생하기 위한 재생주소신호(R)는 멀티플랙서(Mux1)의 로우단자(0) 및 멀티플렉서(Mux3)의 하이단자(1)로 입력된다. 한편 멀티플렉서(Mux0)의 출력은 제1채널로부터 전송된 데이타신호를 입력받아서 메모리(MO)에 저장된 후 멀티플렉서(300)의 헤드스위칭신호 A는 로우상태이고 헤드스위칭신호 B는 하이상태를 나타내는 단자(10)로 입력되고, 멀티플렉서(Mux2)의 출력은 제1채널로부터 전송된 데이타신호를 입력받아서 메모리(M2)에 저장된 후 멀티플렉서(300)의 헤드스위칭신호 A는 하이상태이고, 헤드스위칭신호 B는 로우상태를 나타내는 단자(01)로 입력된다. 또한 멀티플렉서(Mux1)의 출력은 제2채널로부터 전송된 데이타신호를 입력받아서 메모리(M1)에 저장된 후 멀티플렉서(300)의 헤드스위칭 신호 A 및 B가 로우상태를 나타내는 단자(00)로 입력되고, 멀티플렉서(Mux3)의 출력은 제2채널로부터 전송된 데이타신호를 입력받아서 메모리(M3)에 저장된 후 멀티플렉서(300)의 헤드스위칭신호 A 및 B가 하이상태를 나타내는 단자(11)로 입력된다. 여기서, 헤드스위칭신호 A가 하이(HIGH)상태이고 헤드스위칭신호 B가 로우(LOW)상태 일때 멀티플렉서(Mux0)는 제1채널의 기록주소 신호를 (W1)를 선택해서 1채널의 직·병렬변환부(100)로부터 데이타를 전송받아 메모리(MO)에 기록되는 동시에 멀티플렉서(Mux2)는 제1채널 및 제2채널의 재생주소 신호(R)를 선택해서 제1채널의 직·병렬변환부로부터 데이타를 전송받아 메모리(M2)의 데이타를 재생한다.
또한 상기 멀티플렉서(Mux1)는 제1채널 및 제2채널 재생주소 신호(R)를 선택하여 제2채널의 직·병렬변환부로부터 데이타를 전송받아 메모리(M1)에 재생하는 동시에 멀티플렉서(Mux3)는 제2채널 기록주소 신호(W2)를 선택하여 메모리(M3)에 재생한다. 이때 멀티플렉서(Mux4)는 메모리(M1)와 메모리(M2)로부터 출력되는 신호 중 메모리(M2)의 신호만을 출력시킨다.
따라서 제6a도 및 제6b도에 도시된 바와같이 메모리(NO)에 헤드스위칭신호 A가 기록되는 구간은 헤드스위칭신호 A가 하이(HIGH)인 경우이고 재생되는 구간은 헤드 스위칭신호 A가 하강에지에서 시작하여 헤드스위칭신호 B가 로우(LOW)이 되기전까지이다.
이때 데이타의 기록기간과 재생기간이 다르게 되며, 재생할 경우에는 테이프에서 재생된 클럭신호를 8분주하여 어드레스를 발생시키고 재생시에는 기준 클럭신호로써 8분주된 클럭신호보다 2배이상 주파수를 가진 클럭을 사용하게 된다.
이때 시간축 보정부(200)에서 처리된 신호는 4×1 멀티플레서(300)에서 메모리(m2)의 신호만을 입력받아 단일 채널로 데이타신호를 출력하여 동기검파부(400)에서 동기 신호만을 검파하여 오류정정 복호부(500)로 입력한다.
상기 오류정정 복호부(500)에서 오류신호는 본래의 신호를 추정하여 출력된 데이타신호를 바둑판모양으로 배열할때 위에서 아래로 배열하고 새로로 읽어내는 디셔플링부(600)로부터 재생처리된 신호를 출력한다.
이상으로 상술한 바와같은 본 발명의 디지탈신호 재생처리장치는 두 채널로 디지탈신호 재생처리장치에 입력된 데이타신호를 직·병렬변환부에서 병렬데이타로 변환되어 시간축 보정부에서 트랙의 시간축을 교정한 후 단일 채널로써 동기검파부에서 동기신호만을 검파하고 오류정정 복호부에서 오류신호를 본래의 신호로 추정하여 디셔플링부로 보내어져 재생신호가 출력될 때, 단일 채널로 구현한 동기검파부, 오류정정 복호부 및 디셔플링부의 하드웨어량이 대폭 감소하는 효과가 있다.

Claims (5)

  1. 두 채널로 전송된 재생신호인 직렬데이타신호를 입력하여 병렬데이타신호를 변환하는 직·병렬변환부(100)와; 상기 직·병렬변환부(100)에서 출력된 병렬데이타신호가 실린 트랙의 시간축 오차를 보정하는 시간축 보정부(200)와; 상기 시간축 보정부(200)에서 트랙의 시간축 오차를 보정해서 두 채널로 전송된 데이타신호를 합성한 두 단일 채널로 전송하는 멀티플랙서(300)와; 상기 멀티플렉서(300)로부터 단일 채널로 전송된 데이타 신호중 동기신호를 검파하는 동기검파부(400)와; 상기 동기검파부(400)에서 출력된 동기신호를 오류가 발생한 신호의 기호열에서 본래의 신호를 추정하여 출력하는 오류정정 복호부(500)와; 상기의 오류정정 복호부(500)에서 출력된 데이타신호를 바둑판모양으로 배열할 때 위에서 아래로 배열하고 세로로 읽어내어 출력하는 디서플링부(600)를 포함함을 특징으로 하는 디지탈신호 재생처리장치.
  2. 제1항에 있어서, 상기 직·병렬변환부(100)는 분주회로(130)의 출력신호와 래치부(140)의 출력신호가 동기되어 정상적으로 동작하기까지의 지연을 보상하기 위한 시프트레지스터(110)와; 상기 시프트레지스터(110)에서 출력된 펄스클럭신호를 병렬데이타신호로 변환하는 직·병렬 컨버터(120)외; 상기 래치부(140)를 구동시키는 병렬클럭신호를 출력하기 위하여 신호주파수를 소정비로 분주하는 분주회로(130)와; 상기 분주회로(130)로부터 출력된 병렬클럭신호에 따라 직·병렬 컨버터(120)에서 변환된 8비트 병렬데이타신호를 래치해서 병렬데이타신호로 출력하기 위한 래치부(140)와; 각 채널에 입력된 데이타신호를 기록하기 위한 기록주소 신호를 발생시키는 기록주소발생부(150)를 포함함을 특징으로 하는 디지탈신호 재생처리장치.
  3. 제1항에 있어서, 상기 시간축 보정부(200)는 각 채널의 기록주소신호(W1, W2), 채널공통 재생주소신호(R) 및 헤드스위칭신호(A, B)를 입력받아 메모리(210)에 상기 직·병렬변환부(100)로부터 전송된 데이타신호를 저장하기 위하여, 필요한 소정의 신호를 하나의 라인으로 전송하는 4개의 멀티플렉서(Mux0, Mux1, Mux2, Mux3)와; 상기 멀티플렉서들(Mux0, Mux1, Mux2, Mux3)에서 전송되는 기록신호(W1, W2) 및 재생신호(R)에 따라 직·병렬변환부(100)로부터 전송된 데이타신호를 기록하고 저장하는 트랙마다 독립되어 할당된 메모리부(210)를 포함함을 특징으로 하는 디지탈신호 재생처리장치.
  4. 제2항에 있어서, 상기 소정비의 분주회로(130)는 헤드스위칭신호(A)를 입력받아 소정의 클럭을 지연하는 지연회로(131)와; 상기 지연회로(131)에서 출력된 신호를 반전하는 인버터(132)와; 상기 인버터(132)의 출력신호와 헤드스위칭신호(A)를 입력받아 논리조합에 의해 출력하는 AND게이트(133)와; 상기 AND게이트(133)에서 출력된 신호를 반전하는 인버터(134)와; 상기 인버터(134)의 출력신호를 클리어신호로 입력받아 클럭신호(CLK1)에 따라 소정비로 분주된 병렬클럭신호(PCLK1)를 출력하는 카운터(135)를 포함함을 특징으로 디지탈신호 재생처리장치.
  5. 제2항에 있어서, 상기 기록주소 발생부(150)는 상기 래치부(140)의 클럭신호와 카운터(152)의 출력신호가 동기되어 정상적으로 동작하기까지의 지연을 보상하기위한 시프트레지스터(151)와; 상기 인버터(134)의 출력신호를 클럭신호로써 입력받아 클럭신호(CLK1)에 따라 기록주소신호(W1)를 발생시키는 카운터(152)를 포함함을 특징으로 하는 디지탈신호 재생처리장치.
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