JPH06303574A - シャッフリング回路 - Google Patents

Abstract

(57)【要約】 【目的】 構成が簡単なシャッフリング回路（デ・シャ
ッフリング回路）を提供する。 【構成】 所定単位毎に分割された入力データを所定単
位毎に別のメモリ５３，５５，５７に書込ませ、この書
込み中のメモリとは異なるメモリから、データの書込み
順序とは異なる順序で記憶データを読出させてシャッフ
リングを行うようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えばデジタル映像信
号をシャッフリングしてから磁気テープに記録するデジ
タルＶＴＲに適用して好適なシャッフリング回路に関す
る。

【０００２】

【従来の技術】従来、例えばデジタルＶＴＲにてデジタ
ル映像信号を磁気テープに記録する場合、デジタル映像
信号のデータを並び替え処理であるシャッフリングを行
ってから磁気テープに記録し、再生時にはこのシャッフ
リングされた再生データを元の配列に戻すデ・シャッフ
リングを行うようにしてある。このようにシャッフリン
グして記録することで、再生時に再生データの欠落が連
続的に発生（即ちバーストエラーの発生）した場合で
も、シャッフリングにより欠落したデータの元の位置が
分散しているので、データの復元が容易になる。

【０００３】ここで、図４にデジタルＶＴＲの記録系の
構成の一例を示すと、図中１及び２はアナログ音声信号
及びデジタル音声信号の入力端子を示し、この入力端子
１及び２に得られる音声信号を、インターフェース３に
供給する。このインターフェース３では、入力端子１，
２に得られる音声信号を、このＶＴＲで扱うフォーマッ
トのデジタル音声信号に変換し、変換したデジタル音声
信号を音声データブロック４に供給する。この音声デー
タブロック４では、後述する映像系の回路で処理する映
像信号に同期させる処理を行い、処理されたデジタル音
声信号を外符号処理回路５に供給する。この外符号処理
回路５では、予め決められたエラー訂正符号生成方式に
従ってエラー訂正符号を生成させ、この生成されたエラ
ー訂正符号を外符号としてデジタル音声データに付加す
る処理を行う。そして、処理されたデジタル音声データ
を、シャッフリング回路６に供給し、データの並び替え
を行うシャッフリング処理を行う。そして、シャッフリ
ングされたデジタル音声データをマルチプレクサ７に供
給する。

【０００４】また、図中９及び１０はアナログ映像信号
及びデジタル映像信号の入力端子を示し、この入力端子
９及び１０に得られる映像信号を、インターフェース１
１に供給する。このインターフェース１１では、入力端
子９，１０に得られる映像信号を、このＶＴＲで扱うフ
ォーマットのデジタル映像信号に変換し、変換したデジ
タル映像信号をチャンネルスイッチ１２に供給する。こ
のチャンネルスイッチ１２では、１フィールドの映像信
号を３セグメントに分割する処理を行い、処理された各
セグメントのデータを外符号処理回路１３に供給する。
この外符号処理回路１３では、予め決められたエラー訂
正符号生成方式に従ってエラー訂正符号を生成させ、こ
の生成されたエラー訂正符号を外符号として各セグメン
トのデジタル映像データに付加する処理を行う。そし
て、処理されたデジタル映像データを、シャッフリング
回路１４に供給し、データの並び替えを行うシャッフリ
ング処理を行う。そして、シャッフリングされたデジタ
ル映像データをマルチプレクサ７に供給する。

【０００５】そして、マルチプレクサ７では、シャッフ
リング回路６から供給されるデジタル音声データと、シ
ャッフリング回路１４から供給されるデジタル映像デー
タと、同期及びＩＤデータ発生回路８から供給される同
期データ及びＩＤデータとを、１系統のデジタルデータ
とする。そして、マルチプレクサ７が出力するデータ
を、内符号処理回路１５に供給し、予め決められたエラ
ー訂正符号生成方式に従ってエラー訂正符号を生成さ
せ、この生成されたエラー訂正符号を内符号としてデジ
タルデータに付加する処理を行う。そして、処理された
デジタルデータを、チャンネルコーディング回路１６に
供給して、各チャンネル毎にＤＣ変動のないデータとす
るコーディングを行い、コーディングされたデータを記
録アンプ１７を介して回転磁気ヘッド１８に供給し、磁
気テープ１９に傾斜トラックを順次形成させて記録させ
る。この場合、例えば１フィールドのデータを６トラッ
クに分割（即ち１セグメントの映像データを２トラック
に分割）して記録させる。

【０００６】また、図５にデジタルＶＴＲの再生系の構
成の一例を示すと、磁気テープ１９より回転磁気ヘッド
２０で再生したデータを、再生アンプ２１及び波形等化
回路２２を介してチャンネルデコーディング回路２３に
供給して、元のデータを復元する。そして、復元された
データを同期検出回路２４に供給して、同期データを検
出した後、内符号エラー訂正回路２５に供給し、内符号
に基づいたエラー訂正を行う。そして、エラー訂正され
たデータをスイッチ回路２６に供給して、音声データと
映像データとを分離させ、分離された映像データをバッ
ファ２７を介してデ・シャッフリング回路２８に供給す
る。

【０００７】そして、このデ・シャッフリング回路２８
では、記録時にシャッフリングされたデータを元の配列
に戻すデ・シャッフリング処理を行い、処理されたデー
タを外符号エラー訂正回路２９に供給し、外符号に基づ
いたエラー訂正処理を行い、処理された映像データをチ
ャンネルスイッチ３０に供給する。このチャンネルスイ
ッチ３０では、各セグメントに分割された再生データを
１系統とする処理を行い、処理された映像データをエラ
ー修正回路３１でエラー修正した後、インターフェース
３２に供給し、アナログ映像信号への変換及び伝送用の
フォーマットのデジタル映像信号への変換を行い、変換
されたアナログ映像信号を出力端子３３に得ると共に、
変換されたデジタル映像信号を出力端子３４に得る。

【０００８】また、スイッチ回路２６で分離された音声
データを、デ・シャッフリング回路３５に供給する。こ
のデ・シャッフリング回路３５では、記録時にシャッフ
リングされたデータを元の配列に戻すデ・シャッフリン
グ処理を行い、処理されたデータを外符号エラー訂正回
路３６に供給し、外符号に基づいたエラー訂正処理を行
い、処理された音声データをエラー修正回路３７でエラ
ー修正した後、インターフェース３８に供給し、アナロ
グ音声信号への変換及び伝送用のフォーマットのデジタ
ル音声信号への変換を行い、変換されたアナログ音声信
号を出力端子３９に得ると共に、変換されたデジタル音
声信号を出力端子４０に得る。

【０００９】

【発明が解決しようとする課題】ところで、記録時にデ
ータの並び替えを行うシャッフリング処理や、再生時に
元の配列に戻すデ・シャッフリング処理を行う場合に
は、１セグメント分の映像データをメモリに書込ませ
て、このメモリからの読出し順序を変えることで、処理
される。ここで、このシャッフリング処理或いはデ・シ
ャッフリング処理を、１個のメモリで行うようにする
と、同一のメモリで書込みと読出しを同時に行うことは
出来ないので、メモリへのデータ書込みとメモリからの
デジタル読出しとを時分割で高速処理させる必要があ
り、メモリ制御に使用するクロックの高速化などを行う
必要が生じ、シャッフリング回路やデ・シャッフリング
回路の構成が複雑になる不都合があった。

【００１０】本発明はかかる点に鑑みてなされたもの
で、構成が簡単なシャッフリング回路を提供することを
目的とする。

【００１１】

【課題を解決するための手段】本発明は、所定単位毎に
分割された入力データを選択させる書込みメモリ選択手
段６０と、書込みアドレス発生手段５０と、少なくとも
それぞれが所定単位のデータを記憶できる容量の複数の
メモリ５３，５５，５７と、書込みアドレス発生手段５
０が出力するアドレスの発生順序とは異なる順序でアド
レスを出力する読出しアドレス発生手段５１と、出力デ
ータの読出しメモリ選択手段６１とを設け、書込みメモ
リ選択手段６０で選択された所定単位のデータを、対応
したメモリの、書込みアドレス発生手段５０が出力する
アドレスに書込ませると同時に、読出しメモリ選択手段
５１で選択された書込み中のメモリとは別のメモリに記
憶された所定単位のデータを、読出しアドレス発生手段
５１が出力するアドレスから読出して出力させるように
したものである。

【００１２】更に本発明は上述において、所定単位のデ
ータをメモリに書込み処理或いはメモリから読出し処理
するのに必要な時間をＬとしたとき、メモリをｎ個（ｎ
は任意の数）増やして、少なくとも時間ｎＬだけデータ
を遅延させるようにしたものである。

【００１３】

【作用】上述せる本発明によれば、所定単位のデータ毎
に別のメモリに書込ませ、書込み中のメモリとは別のメ
モリから読出しを行うようにしたので、書込みを行うメ
モリと読出しを行うメモリとを切換えるようにすれば、
シャッフリング処理のためのメモリ作動速度を低速化す
ることができる。

【００１４】更に上述において本発明の構成によれば、
必要な数だけメモリを増やすことで、メモリの数に対応
した遅延処理がシャッフリング処理と同時にできるよう
になる。

【００１５】

【実施例】以下に、図１〜図３を参照して本発明シャッ
フリング回路の一実施例について詳細に説明する。

【００１６】本例においては、デジタルデータの記録を
行うヘリカル・スキャン方式のデジタルＶＴＲのシャッ
フリング回路に適用したもので、ここではＮＴＳＣ方式
のデジタル映像信号の記録時のシャッフリング処理をす
る回路としたもので、図１に示すように構成する。図１
において、５０は書込みアドレス発生回路、５１は読出
しアドレス発生回路を示し、それぞれのアドレス発生回
路５０及び５１から書込みアドレスデータ及び読出しア
ドレスデータが出力される。ここで、書込みアドレス発
生回路５０が出力する書込みアドレスデータを、切換ス
イッチ５２，５４，５６の第１の固定接点５２ａ，５４
ａ，５６ａに供給する。また、読出しアドレス発生回路
５１が出力する読出しアドレスデータを、切換スイッチ
５２，５４，５６の第２の固定接点５２ｂ，５４ｂ，５
６ｂに供給する。

【００１７】このそれぞれの切換スイッチ５２，５４，
５６の可動接点５２ｃ，５４ｃ，５６ｃの切換は、後述
するメモリコントローラ５８の制御で行われる。即ち、
メモリコントローラ５８から各切換スイッチ５２，５
４，５６に、書込み／読出しイネーブル信号を供給さ
せ、このイネーブル信号で書込み状態であることが示さ
れる場合、可動接点をそれぞれのスイッチの第１の固定
接点５２ａ，５４ａ，５６ａと接続させ、読出し状態で
あることが示される場合、可動接点をそれぞれのスイッ
チの第２の固定接点５２ｂ，５４ｂ，５６ｂと接続させ
る。

【００１８】そして、切換スイッチ５２の可動接点５２
ｃに得られるアドレスデータを、第１のメモリ５３に供
給する。また、切換スイッチ５４の可動接点５４ｃに得
られるアドレスデータを、第２のメモリ５５に供給す
る。さらに、切換スイッチ５６の可動接点５６ｃに得ら
れるアドレスデータを、第３のメモリ５７に供給する。

【００１９】このそれぞれのメモリ５３，５５，５７
は、記憶データの書き換えが自在なＲＡＭとして構成さ
れ、それぞれのメモリ５３，５５，５７はデータの記憶
エリアが２分割され、各分割エリアが１セグメント分の
映像データを記憶できる容量を有する。従って、３個の
メモリ５３，５５，５７で合計６セグメントの映像デー
タの記憶ができる。ここで、メモリ５３の２個の記憶エ
リアをＡ１，Ａ２とし、メモリ５５の２個の記憶エリア
をＡ３，Ａ４とし、メモリ５７の２個の記憶エリアをＡ
５，Ａ６とする（図２Ａ参照）。なお、ここでの１セグ
メントは、１フィールドのデータの１／３のデータで構
成される（即ち３セグメントで１フィールドの映像デー
タが得られる）。

【００２０】そして、各メモリ５３，５５，５７は、メ
モリコントローラ５８によりデータの書込み及び読出し
が制御される。即ち、メモリコントローラ５８から、各
メモリ５３，５５，５７に書込み／読出しイネーブル信
号とアウトプットイネーブル信号とチップイネーブル信
号とが個別に供給され、チップイネーブル信号により書
込みや読出しが行われるメモリが選択されると共に、書
込み／読出しイネーブル信号により書込みと読出しの何
れかが選択され、アウトプットイネーブル信号により読
出されたデータが出力できる状態に制御される。このメ
モリコントローラ５８による制御状態については、後で
説明する。

【００２１】また、図１において５９はシャッフリング
するデータの入力端子を示し、この入力端子５９に得ら
れるデータを切換スイッチ６０の可動接点６０ｄに供給
する。この切換スイッチ６０の３個の固定接点６０ａ，
６０ｂ，６０ｃは、それぞれメモリ５３，５５，５７の
データ入出力端に接続され、可動接点６０ｄが接続され
た固定接点６０ａ，６０ｂ又は６０ｃに得られるデータ
を、対応したメモリ５３，５５又は５７に供給する。こ
の切換スイッチ６０の可動接点６０ｄの切換えは、メモ
リコントローラ５８から供給される書込みイネーブル信
号に基づいて行われる。

【００２２】そして、何れかのメモリ５３，５５又は５
７に切換スイッチ６０側からデータが供給されている状
態で、このメモリに供給されるイネーブル信号で書込み
が可能な状態とされているとき、書込みアドレス発生回
路５０から供給されるアドレスに、切換スイッチ６０側
から供給されるデータが書込まれる。

【００２３】また、各メモリ５３，５５，５７に供給さ
れるイネーブル信号で、何れかのメモリがデータ読出し
可能な状態とされているとき、読出しアドレス発生回路
５１から供給されるアドレスからデータが読出され、こ
のメモリのデータ入出力端に接続された切換スイッチ６
１の固定接点６１ａ，６１ｂ，６１ｃに供給され、この
固定接点と接続された可動接点６１ｄに得られるデータ
が、出力端子６２からシャッフリングされたデータとし
て出力される。そして、この出力端子６２から出力され
るデータを、シャッフリング回路の後段の記録系回路
（図４参照）に供給する。

【００２４】ここで本例においては、書込みアドレス発
生回路５０が出力するアドレスの順序と、読出しアドレ
ス発生回路５１が出力するアドレスの順序とを変えるこ
とで、データが各メモリに書込まれる順序と読出される
順序とを変えて、シャッフリングが行われるようにして
ある。

【００２５】このシャッフリング処理を図３に示すと、
各メモリ５３，５５，５７に２個ずつ用意された合計６
個の記憶エリアＡ１，Ａ２，Ａ３，Ａ４，Ａ５，Ａ６に
データを書込ませる際には、例えば１セグメントのデー
タが、８５本の水平ラインｈ１〜ｈ８５のデータで構成
されていると想定すると、この８５本の水平ラインｈ１
〜ｈ８５のデータを所定方向（図３では縦に矢印で示す
方向）に順次書込ませる。この場合、書込ませる順序を
アドレス順にはせず、遂次変化させる。そして読出す際
には、この書込み方向と直交する方向（図３では横方
向）で記憶データを順次読出させ、データを並び替える
シャッフリング処理を行う。従って、この場合のシャッ
フリング処理としては、データを書込ませる際の書込み
アドレスの順序の変化によるシャッフリングと、データ
を読出す際の読出し方向の変化による２重のシャッフリ
ングが行われることになる。

【００２６】そして、このようなシャッフリング処理を
行うメモリの切換制御について説明すると、ここではメ
モリコントローラ５８の制御で図２Ｂに示す制御が行わ
れる。即ち、メモリ５３の記憶エリアＡ１に入力データ
を書込ませているとき、メモリ５５の記憶エリアＡ３か
ら記憶データを読出させる。以下、データのセグメント
が変化する毎に、書込みエリアをメモリ５５のエリアＡ
３→メモリ５３のエリアＡ２→メモリ５５のエリアＡ４
→メモリ５３のエリアＡ１→‥‥と４セグメント周期で
周期的に変化させ、読出しエリアをメモリ５３のエリア
Ａ２→メモリ５５のエリアＡ４→メモリ５３のエリアＡ
１→メモリ５５のエリアＡ３→‥‥と４セグメント周期
で周期的に変化させる。なお、この例はＮＴＳＣ方式の
映像信号を処理する場合で、ここではメモリ５７のエリ
アＡ５，Ａ６は使用しない。また、シャッフリング回路
の前段（図４参照）の回路で付与された外符号のエラー
訂正コードも映像データと同時にシャッフリングされ
る。

【００２７】このように処理することで、それぞれのタ
イミングで、書込みに使用されるメモリと読出しに使用
されるメモリとが異なり、書込みと読出しとを同時に処
理できるようになる。また、このように書込みと読出し
を同時に処理できることで、メモリへのデータの書込み
速度とメモリからのデータの読出し速度も、データの伝
送速度と同じにすることができ、低速で作動させること
ができるようになる。さらに、図２Ｂより判るように、
メモリに書込まれてから読出されるまでの期間が３セグ
メントの処理に相当する期間確保され、それだけデータ
が遅延されることになる。

【００２８】このデータの遅延時間をより長くしたい場
合には、図２Ｂの例では使用しなかったメモリ５７へも
データを書込ませるようにして、データが書込まれてか
ら読出されるまでの時間を長くするようにすれば良い。
さらに遅延時間を長くしたい場合には、メモリを増設す
れば良い。即ち、１セグメントのデータをメモリに書込
み処理或いはメモリから読出し処理するのに必要な時間
をＬとしたとき、メモリの記憶エリアをｎ個（ｎは任意
の数）増やすことで、遅延時間をｎＬだけ増やすことが
できる。

【００２９】なお、１フィールドのデジタル映像信号が
４セグメントで構成されるＰＡＬ方式の映像信号をこの
シャッフリング回路で処理する場合には、図２Ｃに示す
制御を行うようにすれば良い。即ち、メモリ５３の記憶
エリアＡ１に入力データを書込ませているとき、メモリ
５５の記憶エリアＡ３から記憶データを読出させる。以
下、データのセグメントが変化する毎に、書込みエリア
をメモリ５５のエリアＡ３→メモリ５３のエリアＡ２→
メモリ５５のエリアＡ４→メモリ５７のエリアＡ５→メ
モリ５３のエリアＡ１→‥‥と５セグメント周期で周期
的に変化させ、読出しエリアをメモリ５３のエリアＡ２
→メモリ５５のエリアＡ４→メモリ５７のエリアＡ５７
→メモリ５３のエリアＡ１→メモリ５５のエリアＡ３→
‥‥と５セグメント周期で周期的に変化させる。なお、
このＰＡＬ方式の映像信号を処理する場合には、メモリ
５７のエリアＡ６は使用しない。

【００３０】このＰＡＬ方式に適用した例の場合には、
メモリに書込まれてから読出されるまでの期間が４セグ
メントの処理に相当する期間確保され、それだけデータ
が遅延されることになる。

【００３１】尚、シャッフリング回路とデ・シャッフリ
ング回路とは、基本的には同じ構成で、データの処理順
序が逆になるだけであり、上述した説明ではＶＴＲの記
録系のシャッフリング回路についてのみ説明したが、Ｖ
ＴＲの再生系のデ・シャッフリング回路にも適用できる
ことは勿論である。また、映像データ以外のデータのシ
ャッフリングやデ・シャッフリングにも適用できること
は勿論である。さらに、上述の実施例は本発明の一例で
あり、本発明の要旨を逸脱しない範囲でその他様々な構
成が取り得ることは勿論である。

【００３２】

【発明の効果】上述せる本発明によれば、所定単位のデ
ータ毎に別のメモリに書込ませ、書込み中のメモリとは
別のメモリから読出しを行うようにしたので、書込みを
行うメモリと読出しを行うメモリとを切換えるようにす
れば、シャッフリング処理のためのメモリ作動速度を低
速化することができ、それだけシャッフリング回路の構
成を簡単にすることができる。

【００３３】更に上述において本発明によれば、必要な
数だけメモリを増やすことで、メモリの数に対応した遅
延処理がシャッフリング処理と同時にできるようにな
り、記録系や再生系での信号処理等に必要な遅延処理
が、簡単にできる。

【図面の簡単な説明】

【図１】本発明シャッフリング回路の一実施例を示す構
成図である。

【図２】本発明シャッフリング回路の一実施例の処理状
態を示す説明図である。

【図３】本発明シャッフリング回路の一実施例の書込み
状態を示す説明図である。

【図４】デジタルＶＴＲの記録系の一例を示す構成図で
ある。

【図５】デジタルＶＴＲの再生系の一例を示す構成図で
ある。

【符号の説明】

５０ 書込みアドレス発生回路 ５１ 読出しアドレス発生回路 ５３，５５，５７ メモリ ５８ メモリコントローラ ５９ 入力端子 ６２ 出力端子

Claims (2)

【特許請求の範囲】
1. 【請求項１】 所定単位毎に分割された入力データを選
   択させる書込みメモリ選択手段と、書込みアドレス発生
   手段と、少なくともそれぞれが上記所定単位のデータを
   記憶できる容量の複数のメモリと、上記書込みアドレス
   発生手段が出力するアドレスの発生順序とは異なる順序
   でアドレスを出力する読出しアドレス発生手段と、出力
   データの読出しメモリ選択手段とを設け、 上記書込みメモリ選択手段で選択された所定単位のデー
   タを、対応したメモリの、上記書込みアドレス発生手段
   が出力するアドレスに書込ませると同時に、 上記読出しメモリ選択手段で選択された上記書込み中の
   メモリとは別のメモリに記憶された所定単位のデータ
   を、上記読出しアドレス発生手段が出力するアドレスか
   ら読出して出力させるようにしたことを特徴とするシャ
   ッフリング回路。
2. 【請求項２】 上記所定単位のデータを上記メモリに書
   込み処理或いはメモリから読出し処理するのに必要な時
   間をＬとしたとき、上記メモリをｎ個（ｎは任意の数）
   増やして、少なくとも時間ｎＬだけデータを遅延させる
   ようにした請求項１記載のシャッフリング回路。