JPH024070B2 - - Google Patents
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- JPH024070B2 JPH024070B2 JP55097777A JP9777780A JPH024070B2 JP H024070 B2 JPH024070 B2 JP H024070B2 JP 55097777 A JP55097777 A JP 55097777A JP 9777780 A JP9777780 A JP 9777780A JP H024070 B2 JPH024070 B2 JP H024070B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
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- G11—INFORMATION STORAGE
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- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
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- G11B2220/90—Tape-like record carriers
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- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Description
本発明は、オーデイオ信号等の情報信号をたと
えばPCM信号等のデジタルデータに変換した実
信号データと、この実信号データの形式判別や制
御等に用いられる制御データとを処理するデジタ
ル信号処理装置に関する。 たとえば音楽のオーデイオ信号をPCM化して、
一般の家庭用ビデオテープレコーダで記録再生す
る場合には、このPCMオーデイオ信号をNTSC
方式等の標準テレビジヨン信号に準じた形式のデ
ータフオーマツトの信号に変換する必要がある。 このようなPCM化の一例として、たとえば左
右の２チヤンネルのステレオオーデイオ信号を、
それぞれ約44kHzのサンプリング周波数でサンプ
ルし、１サンプルデータ（１ワード）を16ビツト
あるいは14ビツトのPCMデジタルデータに変換
して、標準テレビジヨン信号中の映像信号の位置
に上記データを配置する。ここで、１ワードが上
記14ビツトの場合の１水平期間（1H期間）分の
データフオーマツトの一例を第１図に示す。この
第１図の1H分のデータブロツクにおいて、PCM
化信号のワードを左右チヤンネル交互に６ワード
配列し、誤り訂正ワードＰ，Ｑの２ワードと、１
ワード16ビツトの誤りに検出ワードCRCを１ワ
ードとを付加して、全９ワード128ビツトにより
１データブロツクを構成している。この第１図の
PCMデータのＬ，Ｒは、それぞれ左右チヤンネ
ルのサンプルデータに対応し、添付記号は上記サ
ンプリングの順位を示している。ここで、この第
１図のフオーマツトにおいては、各サンプルデー
タの６ワードと、誤り訂正ワードＰ，Ｑの２ワー
ドとの計８ワードを、１ワード毎に順次16ブロツ
ク（＝16H）ずつずらして配置するようなインタ
ーリーブを施しており、上記添付記号のＤがこの
ようなインターリーブのブロツク数（Ｄ＝16）を
示している。この場合、Ｄ＝16ブロツクのインタ
ーリーブは3D＝48ワードのワードインターリー
ブと等価である。 さらに、この第１図において、1H期間は168ビ
ツトで構成され、この168ビツトの先頭位置に13
ビツトのパルス巾を有する水平同期信号HSを配
置し、さらに13ビツトおいて４ビツト分のデータ
同期用のクロツク信号CKを配置した後、上記128
ビツトのデータブロツクを配列している。ここ
で、データ同期信号CKのコードは、たとえば
“1010”としている。また、上記128ビツトのデー
タブロツクの後方には、１ビツト分の“０”信号
を配置し、４ビツトのパルス巾を有する白基準信
号Ｗを配置している。 次に、第２図は制御信号のデータブロツクを有
する1H期間を示し、128ビツトの制御データブロ
ツク以外は、第１図と同様に水平同期信号HSや
白基準信号Ｗを付加して、全体で168ビツトに構
成している。この128ビツトの制御データブロツ
クは、先頭位置から順に、56ビツトの頭出し信号
ワードＳ、14ビツトの内容識別信号ワードＴ、28
ビツトのアドレス信号ワードＵ、14ビツトのコン
トロール信号ワードCT、および前述した16ビツ
トの誤り検出ワードCRCを配列している。 ここで、上記14ビツトのコントロール信号ワー
ドCTの内容は、たとえば第１表のように設定し
ている。
えばPCM信号等のデジタルデータに変換した実
信号データと、この実信号データの形式判別や制
御等に用いられる制御データとを処理するデジタ
ル信号処理装置に関する。 たとえば音楽のオーデイオ信号をPCM化して、
一般の家庭用ビデオテープレコーダで記録再生す
る場合には、このPCMオーデイオ信号をNTSC
方式等の標準テレビジヨン信号に準じた形式のデ
ータフオーマツトの信号に変換する必要がある。 このようなPCM化の一例として、たとえば左
右の２チヤンネルのステレオオーデイオ信号を、
それぞれ約44kHzのサンプリング周波数でサンプ
ルし、１サンプルデータ（１ワード）を16ビツト
あるいは14ビツトのPCMデジタルデータに変換
して、標準テレビジヨン信号中の映像信号の位置
に上記データを配置する。ここで、１ワードが上
記14ビツトの場合の１水平期間（1H期間）分の
データフオーマツトの一例を第１図に示す。この
第１図の1H分のデータブロツクにおいて、PCM
化信号のワードを左右チヤンネル交互に６ワード
配列し、誤り訂正ワードＰ，Ｑの２ワードと、１
ワード16ビツトの誤りに検出ワードCRCを１ワ
ードとを付加して、全９ワード128ビツトにより
１データブロツクを構成している。この第１図の
PCMデータのＬ，Ｒは、それぞれ左右チヤンネ
ルのサンプルデータに対応し、添付記号は上記サ
ンプリングの順位を示している。ここで、この第
１図のフオーマツトにおいては、各サンプルデー
タの６ワードと、誤り訂正ワードＰ，Ｑの２ワー
ドとの計８ワードを、１ワード毎に順次16ブロツ
ク（＝16H）ずつずらして配置するようなインタ
ーリーブを施しており、上記添付記号のＤがこの
ようなインターリーブのブロツク数（Ｄ＝16）を
示している。この場合、Ｄ＝16ブロツクのインタ
ーリーブは3D＝48ワードのワードインターリー
ブと等価である。 さらに、この第１図において、1H期間は168ビ
ツトで構成され、この168ビツトの先頭位置に13
ビツトのパルス巾を有する水平同期信号HSを配
置し、さらに13ビツトおいて４ビツト分のデータ
同期用のクロツク信号CKを配置した後、上記128
ビツトのデータブロツクを配列している。ここ
で、データ同期信号CKのコードは、たとえば
“1010”としている。また、上記128ビツトのデー
タブロツクの後方には、１ビツト分の“０”信号
を配置し、４ビツトのパルス巾を有する白基準信
号Ｗを配置している。 次に、第２図は制御信号のデータブロツクを有
する1H期間を示し、128ビツトの制御データブロ
ツク以外は、第１図と同様に水平同期信号HSや
白基準信号Ｗを付加して、全体で168ビツトに構
成している。この128ビツトの制御データブロツ
クは、先頭位置から順に、56ビツトの頭出し信号
ワードＳ、14ビツトの内容識別信号ワードＴ、28
ビツトのアドレス信号ワードＵ、14ビツトのコン
トロール信号ワードCT、および前述した16ビツ
トの誤り検出ワードCRCを配列している。 ここで、上記14ビツトのコントロール信号ワー
ドCTの内容は、たとえば第１表のように設定し
ている。
【表】
この第１表のうち、Ｑ訂正識別コードは、上記
PCMオーデイオ信号の１ワードのビツト数が14
ビツトのとき、有で“０”となるが、１ワードが
16ビツトのときには、たとえば第３図に示すよう
なデータフオーマツトとなり、Ｑ訂正識別コード
は無に対応して“１”となる。 すなわち第３図は、上記PCMオーデイオ信号
の１ワードを16ビツトで構成する場合のデータブ
ロツクの１例を示し、全128ビツトのデータブロ
ツクを、それぞれ16ビツトの左右チヤンネルのオ
ーデイオ信号データＬ、Ｒを６ワードと、16ビツ
トの誤り訂正ワードＰと、16ビツトの誤り検出ワ
ードCRCとの全８ワードで構成している。 次に、これらの1H単位のデータ信号は、たと
えば第４図Ａ，Ｂに示すように、１垂直区間（１
フイールド期間）内に配列される。ここで、第４
図Ａは奇数フイールド、第４図Ｂは偶数フイール
ドに対応し、各フイールドの先頭には等価パルス
EPと垂直同期信号VSが配置され、奇数フイール
ド（第４図Ａ参照。）では10H目、偶数フイール
ド（第４図Ｂ参照。）では10.5H目に、それぞれ
制御信号ブロツクCDBをのせた1Hを配置し、以
下順にデータブロツクDBをのせた245Hを配列
し、残余のＨは空白区間BLとなるよう構成する。 この第４図Ａ，Ｂの１フイールド期間である
262.5Hのうち、上記制御信号ブロツクCDBおよ
びデータブロツクDBが配列された246H以外の
16.5Hは、標準テレビジヨン信号の垂直ブランキ
ング期間に対応している。 このようなフオーマツトのPCMオーデイオ信
号データを、一般家庭用のビデオテープレコーダ
等を用いて記録、再生する場合には、高度なデジ
タル信号処理が必要とされるが、近年の半導体技
術の進歩により、回路を高集積化して、いわゆる
LSI（Large Scale Integration）素子を数個用い
るだけで主要な回路部を構成できる。ところが、
このようなLSI素子においては、パツケージの大
きさが素子の価格を決定する主たる要因であり、
ピン数が多くなるほど高価となるため、ピン数の
増加を抑えることが極めて重要となる。 本発明は、このような実情に鑑みてなされたも
のであり、LSI素子に対するデータの入出力を行
なう際に、上記オーデイオ信号をデジタル化した
実信号データ用のデータバスラインの一部を、上
記制御信号データの入出力用ラインと兼用するこ
とにより、LSI素子のピン数を低減し、安価な供
給を可能とすることを目的とする。 本発明の他の目的は、上記データバスラインに
上記制御データを乗せるタイミングとして、デジ
タル信号の同期信号区間のように上記実信号デー
タを取り扱わない期間を用いることにより、実信
号データのフオーマツトやタイミング等を変更す
ることなく上記制御データを処理することであ
る。 本発明のさらに他の目的は、上記データバスラ
インに対して、信号レベルが“Ｈ”，“Ｌ”の状態
他にもう一つのフローテイング状態をとるよう
な、いわゆるトライステートバツフアを接続し、
このトライステートバツフアを介して上記制御デ
ータを伝送し、制御データの入出力時以外は、上
記トライステートバツフアを上記フローテイング
状態とすることにより、上記実信号データの入出
力に影響を与えないようにすることである。 すなわち、本発明に係るデジタル信号処理装置
によれば、前述したPCMオーデイオ信号のよう
に、本来の情報信号であるオーデイオ信号と直接
関係する実信号データと、回路の機能の切換制御
やデータフオーマツトの識別等に用いられる制御
データとを有するデジタル信号を処理する際に、
上記制御データの少なくとも一部を上記実信号デ
ータの伝送ライン（データバスライン）の少なく
とも一部に乗せて、前述したLSI素子に対して入
力あるいは出力させ、かつ、この伝送ラインに上
記実信号データが無い期間、たとえば垂直ブラン
キング期間に、上記制御データの上記入出力処理
を行なうようにしたことを特徴としている。 次に、本発明の好ましい実施例について、図面
を参照しながら説明する。 第５図は、本発明の一実施例の全体を示すブロ
ツク回路図であり、PCMオーデイオ信号記録用
のLSI（記録LSIという。）１０の８個のデータ信
号用ピンD0〜D7のうちの４個のピンD0〜D3に対
して、前述した制御データを入力するようにして
いる。 この第５図において、アナログオーデイオ信号
は、アナログ入力端子１１を介してアナログ―デ
ジタル変換器（以下Ａ―Ｄ変換器という。）１２
に供給されて、このＡ―Ｄ変換器１２により
PCMデジタルオーデイオ信号に変換される。こ
のＡ―Ｄ変換器１２は、サンプリング周波数を約
44kHzとし、たとえばステレオの左右チヤンネル
等に対応する２チヤンネルのオーデイオ信号をそ
れぞれ交互に時刻をずらせてサンプリングして、
１個のサンプリングデータ（１ワード）を16ビツ
トのデジタルコードデータに変換している。した
がつて、データのクロツク周波数は、約1.4MHz
（1.4Mビツト／秒）となり、この1.4MHzのビツ
トクロツク信号が、分周器１３から供給されてい
る。また、このＡ―Ｄ変換器１２には、記録LSI
１０から、上記サンプリング用のワードクロツク
信号（約44kHz）および２倍のワードクロツク信
号（約88kHz）が供給されている。 Ａ―Ｄ変換器１２からの１ワード16ビツトの
PCMオーデイオ信号は、切換スイツチ１４を介
して、記録LSI１０のシリアルデータ入力端子
SDinに送られている。なお、切換スイツチ１４
は、信号のタビング時に端子ｄに切換え接続され
るが、常時は端子ｉ側に接続されて、Ａ―Ｄ変換
器１２からの出力を記録LSI１０に送る。 この記録LSI１０へのクロツク供給は、水晶振
動素子１５が接続された発振器１６からのたとえ
ば約21MHzの信号を、分周器１３や分周器１７で
分周することにより行なつている。ここで、発振
器１６の出力側に挿入接続された切換スイツチ１
８は、ダビング時に端子ｄに切換接続されて同期
分離回路２０からの信号が供給されるが、常時は
端子ｉ接続されて発振器１６からの信号を分周器
１３等に送つている。分周器１３は、発振器１６
からの約21MHzの信号を１／15に分周して約
1.4MHzのビツトクロツク信号とし、Ａ―Ｄ変換
器１２および記録LSI１０に送つている。分周器
１７は1/8分周器であり、約2.6MHzのビツトクロ
ツク信号を記録LSI１０に送つている。この分周
器１７の入力側に挿入接続された切換スイツチ２
１は、標準テレビジヨン方式がNTSC方式のとき
に端子Ｎ側に、PAL方式のときＰ側にそれぞれ
切換えるものであり、PAL方式のときには、発
振器１６からの出力の一部を、PLL回路等を含
んだ周波数変換器２２により周波数変換し、切換
スイツチ２１の端子Ｐを介して1/8分周器１７に
送つている。なお、発振器１６の発振周波数も、
NTSC方式とPAL方式とでわずかに異ならせて
いる。 さらに、記録LSI１０は、たとえば11個のアド
レス端子A0〜A10、８個のデータ端子D0〜D7、
３個のチツプセレクト端子CS1〜CS3、およびリ
レド／ライト端子Ｒ／Ｗを有しており、上記すべ
てのアドレス端子A0〜A10およびデータ端子D0〜
D7は、それぞれアドレスバスラインおよびデー
タバスラインを介して、リード・ライト可能なラ
ンダムアクセスメモリ（以下RAMという。）２
５のそれぞれ対応する端子に接続されている。こ
のRAM２５は、たとえば16Kビツト（８ビツト
×2048）のスタテイツクRAMであり、記録LSI
１０のチツプセレクト端子CS1からの出力により
選択されて、リード／ライト端子Ｒ／Ｗからの出
力により書き込み、読み出しが行なわれる。 ところで、記録LSI１０のシリアルデータ入力
端子SDinには、オーデイオ信号をPCM化した１
ワード16ビツトの実信号データのみから成る約
1.4Mビツト／秒のシリアルデータが送られてお
り、記録ISI１０は、このシリアルデータをたと
えば８ビツト毎にまとめて、８ビツトのパラレル
データとしてRAM２５に書き込んでいる。この
ときの書き込みパルスは、約2.8μsec周期であり、
この書き込みパルスと重複しないタイミング（書
き込みパルス間のタイミング）でRAM２５から
のデータ読み出しが行なわれる。このとき記録
LSI１０は、上記ワードインターリーブ等に応じ
たデータ読み出しを行ない、また、誤り訂正ワー
ドＰ，Ｑや誤り検出ワードCRC等の演算処理を
行ない、さらに同期信号を付加して、最終的に第
１図ないし第４図Ａ，Ｂに示すような標準テレビ
ジヨン信号に準じたデータフオーマツトに変換し
て、約2.6Mビツト／秒のシリアルデータ信号を
出力する。 ただし、本実施例の記録LSI１０においては、
第１図や第２図に示すフオーマツト中のデータブ
ロツクDBやCDBの成分と、白基準信号Ｗの成分
と、データ区間のレベルシフト分（たとえば約
0.1Vシフトさせる。）と、同期信号HSの成分等
をそれぞれ独立の出力端子から取り出しており、
これらの成分を加算増幅器２６で加算して上記約
2.6Mビツト／秒のシリアルデータ信号を形成し、
出力端子２７に送つている。 次に、記録LSI１０のＩ／０ポートとなるデー
タ端子D0〜D7に接続されたデータバスの少なく
とも一部、たとえば端子D0〜D3に対応する４本
のデータバスラインは、トライステートバツフア
回路３０の４個の出力端子にそれぞれ接続されて
おり、このトライステートバツフア回路３０の４
個の入力端子には、それぞれスイツチ３１，３
２，３３，３４が接続されている。これらのスイ
ツチ３１〜３４は、制御データ入力用のスイツチ
であり、たとえば、それぞれエンフアシスの有無
識別データ、Ｑ訂正ワードの識別データ、
NTSC／PALの識別データ、およびダビング禁
止の有無識別データに対応している。いま、これ
らのスイツチ３１，３２，３３，３４がすべて
OFF状態のときには、トライステートバツフア
回路３０の４出力はたとえばすべて“Ｈ”とな
り、エンフアシス「有」、Ｑ訂正ワード「有」、
NTSC選択、およびダビング禁止「無」に対応す
る。これらの４個の制御データのうち、エンフア
シス、Ｑ訂正、およびダビング禁止に関する３個
の制御データは、前述した制御データブロツク
CDBのコントロール信号ワードCTの所定のビツ
ト位置に配置され、ビツト内容は“０”となる。
また、上記スイツチ３１，３２，３３，３４のう
ちのいずれかをON状態とすれば、トライステー
トバツフア回路３０の対応する出力が“Ｌ”とな
り、コントロール信号ワードCTの対応するビツ
ト内容が“１”となる。なお、コントロール信号
ワードCT中のＰ訂正識別コードは、強制的に
“０”としている。 ここで、トライステートバツフア回路３０は、
スリーステートとも称され、出力信号のレベルが
“Ｈ”（高レベルと“Ｌ”（低レベル）との２つの
状態の他に、出力インピーダンスがほぼ無限大と
なつて、出力ラインが切離されたようなフローテ
イング状態の計３つの状態をとるものである。こ
れらの状態のうち、出力が“Ｈ”や“Ｌ”となる
動作状態と、上記フローテイング状態との切換え
は、トライストテートバツフア回路３０のイネー
ブル端子ENに供給されるイネーブル信号に応じ
て行なわれ、このイネーブル端子ENには、記録
LSI１０のチツプセレクト端子CS3からの出力が
送られている。 このようなトライステートバツフア回路３０の
４個の出力端子からは、上記チツプセレクト端子
CS3からの出力により上記動作状態とされたとき
に、“Ｈ”あるいは“Ｌ”の制御データ信号を上
記４本のラインに乗せて、記録LSI１０の端子D0
〜D3に送る。この場合、データバスには上記実
信号データが乗つていないことが必要であり、本
発明では上記データフオーマツトの垂直ブランキ
ング区間や水平同期区間に、チツプセレクト端子
CS3からのチツプセレクト信号を出力するように
している。すなわち、この端子CS3からのチツプ
セレクト信号としては、例えば後述する第６図Ｃ
のパルスP10のように、記録LSI１０から加算増
幅器２６を介して出力端子２７より取り出される
第６図Ａの信号中の制御信号ブロツクCDBの直
前の水平同期信号の期間中に出力されるパルスを
用いればよく、このパルスP10に応じてトライス
テートバツフア回路３０からの上記制御データ信
号が上記４本のラインを介して記録LSI１０の端
子D0〜D3に送るようにすればよい。この場合、
第６図Ａの信号中の上記制御信号ブロツクCDB
よりも前の時点で上記制御データを記録LSI１０
に送ることになるから、この制御データを上記制
御信号ブロツクCDB内に配置して出力すること
ができる。 ところで、上記制御信号ブロツクCDBには、
第２図に示すように、56ビツトの頭出し信号ワー
ドＳ、14ビツトの内容識別信号ワードＴ、28ビツ
トのアドレス信号ワードＵ、14ビツトのコントロ
ール信号ワードCT、および16ビツトの誤り検出
ワードCRCが配列されている。これらのワード
のうち、頭出し信号ワードＳの内容は、たとえば
“11001100……1100”のように予め設定されてお
り、また、誤り検出ワードCRCは、当該ブロツ
クの他のワードの計112ビツトの信号に基き決定
される。したがつて、外部から制御可能なワード
は、内容識別信号ワードＴ、アドレス信号ワード
Ｕ、およびコントロール信号ワードCTの計56ビ
ツトであるが、最も重要なものが前述したコント
ロール信号ワードCT中の下位４ビツト（第１表
のビツト番号11〜14）である。したがつて、通常
使用時には、コントロール信号ワードCT中の上
記４ビツト以外の52ビツトを、たとえばすべて
“０”とすることにより、動作上の支障は生じな
い。 ところが、PCMオーデイオ信号を編集したり、
特殊効果を付加するような高度の信号処理を行な
う際には、上記内容識別信号ワードＴやアドレス
信号ワードＵ等に、所定の内容を記載しておく必
要が生じ、これらの内容を記録LSI１０に送る必
要がある。このため、たとえば上記データ端子
D0〜D6を、ラツチ機能付のトライステートバツ
フア回路３６を介して、マイクロコンピユータの
CPU３７のデータ入出力端子に接続し、これら
のトライステートバツフア回路３６およびCPU
３７のイネーブル端子に、記憶LSI１０のチツプ
セレクト端子CS2からの出力を供給している。こ
のチツプセレクト端子CS2からの出力は、記録
LSI１０がRAM２５を読み出していない期間、
たとえば上記垂直ブランキング期間に出力され
る。 次に、第６図および第７図は、垂直ブランキン
グ期間近傍のタイムチヤートを示し、それぞれＡ
が出力端子２７からのデータ信号、Ｂがチツプセ
レクト端子CS2からの出力信号、Ｃがチツプセレ
クト端子CS3からの出力信号に対応している。ま
た、第６図は、偶数フイールドFevenから奇数フ
イールドFoddへ移行するときの16Hの垂直ブラ
ンキング期間VBL、第７図は、奇数フイールド
Foddから偶数フイールドFevenへ移行するとき
の17Hの垂直ブランキング期間VBL′を示し、こ
れらの期間VBL，VBL′は、RAM２５からのデ
ータの読み出しが停止している。 これらの第６図Ａ，Ｂ，Ｃ、あるいは第７図
Ａ，Ｂ，Ｃにおいて、チツプセレクト端子CS2か
らのパルスは、垂直ブランキング期間VBLある
いはVBL′の開始時点から、たとえば0.5Hの時間
遅れをもつて、1H周期で順次９個出力される。
これらの９個のパルスを順次P1，P2，……，P9
とするとき、最初のパルスP1は、たとえばCPU
３７のタイミング合わせやスタンバイ動作等に用
い、前述した制御データの供給は行なわない。次
に、パルスP2，P3の出力時には、上記内容識別
信号ワードＴの14ビツトの内容を、それぞれ７ビ
ツトずつパラレルに、CPU３７からトライステ
ートバツフア回路３６を介して、記録LSI１０に
供給する。また、パルスP4，P5，P6，P7の出力
時には、アドレス信号ワードＵの28ビツトの内容
を、７ビツトパラレルで４回に分けて供給する。
次に、パルスP8，P9の出力時には、コントロー
ル信号ワードCTの14ビツトの内容を、７ビツト
パラレルで２回に分けて供給する。 次に、第６図Ｃあるいは第７図Ｃは、チツプセ
レクト端子CS3からの出力を示し、制御信号ブロ
ツクCDBよりも前の、たとえば直前の水平同期
信号HSの期間中にパルスP10を出力している。こ
のパルスP10の出力時には、前述したようにトラ
イステートバツフア回路３０からの４ビツトのデ
ータが、記録LSI１０の端子D0〜D3に供給され
る。一般用のPCMオーデイオ処理装置において
は、このトライステートバツフア回路３０からの
制御データ供給のみで十分であり、CPU３７等
による制御データ供給は必ずしも必要ではない。 さらに、これらのパルスP1〜P10は、記録LSI
１０へのデータ読み込み（データ入力）のタイミ
ングで出力されるものであり、このデータ入力の
タイミングは、上記書き込みパルス（2.8μsec周
期）に対して一定の位相差のタイミング（たとえ
ば1/2周期の1.4μsecだけ遅れたタイミング）とす
ればよい。これは、RAM２５への書き込みタイ
ミングと読み出しタイミングとの関係に等しく、
上記垂直ブランキング期間中には、読み出しパル
スが出力されないから、この読み出しに相当する
タイミングで上記パルスP1〜P10を出力してやれ
ばよい。 次に、第５図の再生側の構成を説明すると、ビ
デオテープレコーダ等からの再生PCMオーデイ
オ信号は、再生入力端子４１を介して同期分離回
路２０に送られ、データ成分と、同期信号成分や
クロツク信号成分とが分離される。データ成分
は、再生LSI４０の再生データ入力端子PDinに送
られ、同期信号やクロツク信号成分は、再生LSI
４０や切換スイツチ１８のダビング用切換端子ｄ
等に送られる。この再生LSI４０は、前述した標
準テレビジヨン信号に準じたフオーマツトの
PCMオーデイオ信号のデータに基づき、上記イ
ンターリーブの逆の操作（デインターリーブ）や
誤りの訂正等を行ない、同期信号等の空白部分を
除去したほぼ連続したデジタルデータに変換し
て、Ｄ―Ａ変換器４２に送る。Ｄ―Ａ変換器４２
は、このデジタルデータを、元のアナログオーデ
イオ信号に変換して、出力端子４３に送る。 この再生LSI４０のデータ入出力端子D0〜D7、
アドレス出力端子A0〜A10等は、それぞれデータ
バス、アドレスバスを介してRAM４５に接続さ
れており、このデータバス上にも、前述した記録
側と同様に、種々の制御データを乗せることがで
きる。 この場合には、入力端子４１から同期分離回路
２０を介して再生LSI４０に供給される再生信号
中の上記制御信号ブロツクCDBの位置に配され
た制御データをデータバス上に乗せることになる
が、この制御データがデータバスに乗る間は、上
記実信号データがデータバスに乗つていないこと
が必要であることは勿論である。具体的には、例
えば前述した記録LSI１０への制御データの読み
込みをそのまま逆転させた形態でデータバスに再
生LSI４０から制御データをはき出すようにすれ
ばよく、この制御データはき出しタイミングは上
記記録時と同じく垂直ブランキング区間内の上記
パルスP1〜P10の出力タイミングとなる。ただし
上記再生信号中の制御信号ブロツクCDBは垂直
ブランキング期間の直後に配されているから、任
意の一の制御信号ブロツクCDBから得られた制
御データが、再生LSI４０からデータバスにはき
出されるのは、略々１垂直期間後の次の垂直ブラ
ンキング期間となる。 以上は再生信号中の制御信号ブロツクCDBの
位置に配された制御データを再生LSI４０からは
き出してデータバス上に乗せる場合の一例であ
り、このデータバス上の制御データが図示しない
各種制御回路部等に送られることにより、それぞ
れ所定の制御動作が行われるわけであるが、現実
の再生装置においては、再生信号中に予め含まれ
る制御データによる制御とは独立に、再生装置側
のみで動作モード等を制御したいことがある。こ
のような再生装置側での強制的な動作モード制御
の具体例について、第８図を参照しながら説明す
る。 この第８図において、上記データバス、アドレ
スバス以外に、再生LSI４０のチツプセレクト端
子CS1、およびリード／ライト端子Ｒ／Ｗが、
RAM４５のそれぞれ対応する端子に接続されて
いる。また、上記データバスのうち、端子D0〜
D6に対応する７本のラインが、ラツチ回路４６
を介してマイクロコンピユータのCPU４７等に
接続されている。また、これらのデータバスのう
ち、たとえば端子D0〜D3に対応する４本のデー
タラインは、４出力形のトライステートバツフア
回路５０に接続されており、このトライステート
バツフア回路５０の４個の入力端子には、それぞ
れスイツチ５１，５２，５３，５４が接続されて
いる。これらのスイツチの役割としては、たとえ
ばスイツチ５１がNTSC，PALの切換えで、ON
時がPAL，OFF時がNTSCである。また、スイ
ツチ５２のON時には、スルーレート制限回路を
強制的に動作させる。スイツチ５３をONする
と、スルーレート制限回路がミユーテイング出力
ON時（“Ｌ”出力）のみ動作する。さらに、ス
イツチ５４がONしたときには、スルーレート制
限回路がミユーテイング出力ON時に動作する
が、上記デインタリーブのミスが３回連続しても
ミユーテイング出力はONしないが、スルーレー
ト制限回路は動作する。 次に、これらのスイチ５１〜５４が接続される
トライステートバツフア回路５０の４個の入力端
子は、それぞれプルアツプ抵抗５５，５６，５
７，５８を介して、たとえば＋15Vの電源端子５
９に接続されている。次に、２入力２出力形のト
ライステートバツフア回路６０のイネーブル端子
には、再生LSI４０の第２のチツプセレクト端子
CS2からの出力が供給されており、このチツプセ
レクト端子CS2からのパルスは、前述したよう
に、実信号データがデータバスに乗らない期間に
のみ出力されて、トライステートバツフア回路６
０を動作状態におく。また、トライステートバツ
フア回路６０の２個の入力端子には、アドレス端
子A3，A5からの出力が供給されている。これら
の入力と対応するトライステートバツフア回路６
０からの２つの出力は、ラツチ回路４６やCPU
４７のクロツク入力端子、および４入力４出力形
のトライステートバツフア回路５０のイネーブル
端子にそれぞれ送られている。さらに、再生LSI
４０のアドレス端子A4からの出力と、チツプセ
レクト端子CS2からの出力とは、NOR回路６１
に送られて論理和の否定がとられ、AND回路６
２に送られる。このAND回路６２には、データ
D7からの出力が供給されている。ここで、NOR
回路６１からの出力が“Ｈ”となるタイミングに
おいて、端子D7からの出力は、上記CRCにより
誤り検出を行なつたときの被検出データの正、誤
に応じて、たとえば“Ｌ”，“Ｈ”となるような内
容であり、このAND回路６２からの出力をみる
ことにより、現在処理中のデータの誤りをチエツ
クできる。 以上の説明から明らかなように、記録LSI１０
は、RAM２５に対して常時読み出しているが、
書き込みは上記垂直ブランキング期間中に行なわ
れない。この垂直ブランキング期間に第６図Ｂ，
Ｃや第７図Ｂ，Ｃに示すようにチツプセレクト端
子CS2，CS3からパルスを出力し、制御データを
データバスを介して記録LSI１０に読み込むこと
ができる。 また、再生LSI４０は、上記記録LSI１０の場
合の読み込みをはき出しに逆転させたような形態
で、例えば垂直ブランキング期間にデータバス上
に制御データを乗せることができる。したがつ
て、制御データ用の専用のピン等を設ける必要が
なくなる。 本発明に係るデジタル信号処理装置によれば、
データバスを時分割的に用い、該データバスに実
信号データが乗らない期間に制御データを乗せて
LSI等の信号処理回路に対して入出力することに
より、ISI素子等のピン数の増加を抑えることが
できる。
PCMオーデイオ信号の１ワードのビツト数が14
ビツトのとき、有で“０”となるが、１ワードが
16ビツトのときには、たとえば第３図に示すよう
なデータフオーマツトとなり、Ｑ訂正識別コード
は無に対応して“１”となる。 すなわち第３図は、上記PCMオーデイオ信号
の１ワードを16ビツトで構成する場合のデータブ
ロツクの１例を示し、全128ビツトのデータブロ
ツクを、それぞれ16ビツトの左右チヤンネルのオ
ーデイオ信号データＬ、Ｒを６ワードと、16ビツ
トの誤り訂正ワードＰと、16ビツトの誤り検出ワ
ードCRCとの全８ワードで構成している。 次に、これらの1H単位のデータ信号は、たと
えば第４図Ａ，Ｂに示すように、１垂直区間（１
フイールド期間）内に配列される。ここで、第４
図Ａは奇数フイールド、第４図Ｂは偶数フイール
ドに対応し、各フイールドの先頭には等価パルス
EPと垂直同期信号VSが配置され、奇数フイール
ド（第４図Ａ参照。）では10H目、偶数フイール
ド（第４図Ｂ参照。）では10.5H目に、それぞれ
制御信号ブロツクCDBをのせた1Hを配置し、以
下順にデータブロツクDBをのせた245Hを配列
し、残余のＨは空白区間BLとなるよう構成する。 この第４図Ａ，Ｂの１フイールド期間である
262.5Hのうち、上記制御信号ブロツクCDBおよ
びデータブロツクDBが配列された246H以外の
16.5Hは、標準テレビジヨン信号の垂直ブランキ
ング期間に対応している。 このようなフオーマツトのPCMオーデイオ信
号データを、一般家庭用のビデオテープレコーダ
等を用いて記録、再生する場合には、高度なデジ
タル信号処理が必要とされるが、近年の半導体技
術の進歩により、回路を高集積化して、いわゆる
LSI（Large Scale Integration）素子を数個用い
るだけで主要な回路部を構成できる。ところが、
このようなLSI素子においては、パツケージの大
きさが素子の価格を決定する主たる要因であり、
ピン数が多くなるほど高価となるため、ピン数の
増加を抑えることが極めて重要となる。 本発明は、このような実情に鑑みてなされたも
のであり、LSI素子に対するデータの入出力を行
なう際に、上記オーデイオ信号をデジタル化した
実信号データ用のデータバスラインの一部を、上
記制御信号データの入出力用ラインと兼用するこ
とにより、LSI素子のピン数を低減し、安価な供
給を可能とすることを目的とする。 本発明の他の目的は、上記データバスラインに
上記制御データを乗せるタイミングとして、デジ
タル信号の同期信号区間のように上記実信号デー
タを取り扱わない期間を用いることにより、実信
号データのフオーマツトやタイミング等を変更す
ることなく上記制御データを処理することであ
る。 本発明のさらに他の目的は、上記データバスラ
インに対して、信号レベルが“Ｈ”，“Ｌ”の状態
他にもう一つのフローテイング状態をとるよう
な、いわゆるトライステートバツフアを接続し、
このトライステートバツフアを介して上記制御デ
ータを伝送し、制御データの入出力時以外は、上
記トライステートバツフアを上記フローテイング
状態とすることにより、上記実信号データの入出
力に影響を与えないようにすることである。 すなわち、本発明に係るデジタル信号処理装置
によれば、前述したPCMオーデイオ信号のよう
に、本来の情報信号であるオーデイオ信号と直接
関係する実信号データと、回路の機能の切換制御
やデータフオーマツトの識別等に用いられる制御
データとを有するデジタル信号を処理する際に、
上記制御データの少なくとも一部を上記実信号デ
ータの伝送ライン（データバスライン）の少なく
とも一部に乗せて、前述したLSI素子に対して入
力あるいは出力させ、かつ、この伝送ラインに上
記実信号データが無い期間、たとえば垂直ブラン
キング期間に、上記制御データの上記入出力処理
を行なうようにしたことを特徴としている。 次に、本発明の好ましい実施例について、図面
を参照しながら説明する。 第５図は、本発明の一実施例の全体を示すブロ
ツク回路図であり、PCMオーデイオ信号記録用
のLSI（記録LSIという。）１０の８個のデータ信
号用ピンD0〜D7のうちの４個のピンD0〜D3に対
して、前述した制御データを入力するようにして
いる。 この第５図において、アナログオーデイオ信号
は、アナログ入力端子１１を介してアナログ―デ
ジタル変換器（以下Ａ―Ｄ変換器という。）１２
に供給されて、このＡ―Ｄ変換器１２により
PCMデジタルオーデイオ信号に変換される。こ
のＡ―Ｄ変換器１２は、サンプリング周波数を約
44kHzとし、たとえばステレオの左右チヤンネル
等に対応する２チヤンネルのオーデイオ信号をそ
れぞれ交互に時刻をずらせてサンプリングして、
１個のサンプリングデータ（１ワード）を16ビツ
トのデジタルコードデータに変換している。した
がつて、データのクロツク周波数は、約1.4MHz
（1.4Mビツト／秒）となり、この1.4MHzのビツ
トクロツク信号が、分周器１３から供給されてい
る。また、このＡ―Ｄ変換器１２には、記録LSI
１０から、上記サンプリング用のワードクロツク
信号（約44kHz）および２倍のワードクロツク信
号（約88kHz）が供給されている。 Ａ―Ｄ変換器１２からの１ワード16ビツトの
PCMオーデイオ信号は、切換スイツチ１４を介
して、記録LSI１０のシリアルデータ入力端子
SDinに送られている。なお、切換スイツチ１４
は、信号のタビング時に端子ｄに切換え接続され
るが、常時は端子ｉ側に接続されて、Ａ―Ｄ変換
器１２からの出力を記録LSI１０に送る。 この記録LSI１０へのクロツク供給は、水晶振
動素子１５が接続された発振器１６からのたとえ
ば約21MHzの信号を、分周器１３や分周器１７で
分周することにより行なつている。ここで、発振
器１６の出力側に挿入接続された切換スイツチ１
８は、ダビング時に端子ｄに切換接続されて同期
分離回路２０からの信号が供給されるが、常時は
端子ｉ接続されて発振器１６からの信号を分周器
１３等に送つている。分周器１３は、発振器１６
からの約21MHzの信号を１／15に分周して約
1.4MHzのビツトクロツク信号とし、Ａ―Ｄ変換
器１２および記録LSI１０に送つている。分周器
１７は1/8分周器であり、約2.6MHzのビツトクロ
ツク信号を記録LSI１０に送つている。この分周
器１７の入力側に挿入接続された切換スイツチ２
１は、標準テレビジヨン方式がNTSC方式のとき
に端子Ｎ側に、PAL方式のときＰ側にそれぞれ
切換えるものであり、PAL方式のときには、発
振器１６からの出力の一部を、PLL回路等を含
んだ周波数変換器２２により周波数変換し、切換
スイツチ２１の端子Ｐを介して1/8分周器１７に
送つている。なお、発振器１６の発振周波数も、
NTSC方式とPAL方式とでわずかに異ならせて
いる。 さらに、記録LSI１０は、たとえば11個のアド
レス端子A0〜A10、８個のデータ端子D0〜D7、
３個のチツプセレクト端子CS1〜CS3、およびリ
レド／ライト端子Ｒ／Ｗを有しており、上記すべ
てのアドレス端子A0〜A10およびデータ端子D0〜
D7は、それぞれアドレスバスラインおよびデー
タバスラインを介して、リード・ライト可能なラ
ンダムアクセスメモリ（以下RAMという。）２
５のそれぞれ対応する端子に接続されている。こ
のRAM２５は、たとえば16Kビツト（８ビツト
×2048）のスタテイツクRAMであり、記録LSI
１０のチツプセレクト端子CS1からの出力により
選択されて、リード／ライト端子Ｒ／Ｗからの出
力により書き込み、読み出しが行なわれる。 ところで、記録LSI１０のシリアルデータ入力
端子SDinには、オーデイオ信号をPCM化した１
ワード16ビツトの実信号データのみから成る約
1.4Mビツト／秒のシリアルデータが送られてお
り、記録ISI１０は、このシリアルデータをたと
えば８ビツト毎にまとめて、８ビツトのパラレル
データとしてRAM２５に書き込んでいる。この
ときの書き込みパルスは、約2.8μsec周期であり、
この書き込みパルスと重複しないタイミング（書
き込みパルス間のタイミング）でRAM２５から
のデータ読み出しが行なわれる。このとき記録
LSI１０は、上記ワードインターリーブ等に応じ
たデータ読み出しを行ない、また、誤り訂正ワー
ドＰ，Ｑや誤り検出ワードCRC等の演算処理を
行ない、さらに同期信号を付加して、最終的に第
１図ないし第４図Ａ，Ｂに示すような標準テレビ
ジヨン信号に準じたデータフオーマツトに変換し
て、約2.6Mビツト／秒のシリアルデータ信号を
出力する。 ただし、本実施例の記録LSI１０においては、
第１図や第２図に示すフオーマツト中のデータブ
ロツクDBやCDBの成分と、白基準信号Ｗの成分
と、データ区間のレベルシフト分（たとえば約
0.1Vシフトさせる。）と、同期信号HSの成分等
をそれぞれ独立の出力端子から取り出しており、
これらの成分を加算増幅器２６で加算して上記約
2.6Mビツト／秒のシリアルデータ信号を形成し、
出力端子２７に送つている。 次に、記録LSI１０のＩ／０ポートとなるデー
タ端子D0〜D7に接続されたデータバスの少なく
とも一部、たとえば端子D0〜D3に対応する４本
のデータバスラインは、トライステートバツフア
回路３０の４個の出力端子にそれぞれ接続されて
おり、このトライステートバツフア回路３０の４
個の入力端子には、それぞれスイツチ３１，３
２，３３，３４が接続されている。これらのスイ
ツチ３１〜３４は、制御データ入力用のスイツチ
であり、たとえば、それぞれエンフアシスの有無
識別データ、Ｑ訂正ワードの識別データ、
NTSC／PALの識別データ、およびダビング禁
止の有無識別データに対応している。いま、これ
らのスイツチ３１，３２，３３，３４がすべて
OFF状態のときには、トライステートバツフア
回路３０の４出力はたとえばすべて“Ｈ”とな
り、エンフアシス「有」、Ｑ訂正ワード「有」、
NTSC選択、およびダビング禁止「無」に対応す
る。これらの４個の制御データのうち、エンフア
シス、Ｑ訂正、およびダビング禁止に関する３個
の制御データは、前述した制御データブロツク
CDBのコントロール信号ワードCTの所定のビツ
ト位置に配置され、ビツト内容は“０”となる。
また、上記スイツチ３１，３２，３３，３４のう
ちのいずれかをON状態とすれば、トライステー
トバツフア回路３０の対応する出力が“Ｌ”とな
り、コントロール信号ワードCTの対応するビツ
ト内容が“１”となる。なお、コントロール信号
ワードCT中のＰ訂正識別コードは、強制的に
“０”としている。 ここで、トライステートバツフア回路３０は、
スリーステートとも称され、出力信号のレベルが
“Ｈ”（高レベルと“Ｌ”（低レベル）との２つの
状態の他に、出力インピーダンスがほぼ無限大と
なつて、出力ラインが切離されたようなフローテ
イング状態の計３つの状態をとるものである。こ
れらの状態のうち、出力が“Ｈ”や“Ｌ”となる
動作状態と、上記フローテイング状態との切換え
は、トライストテートバツフア回路３０のイネー
ブル端子ENに供給されるイネーブル信号に応じ
て行なわれ、このイネーブル端子ENには、記録
LSI１０のチツプセレクト端子CS3からの出力が
送られている。 このようなトライステートバツフア回路３０の
４個の出力端子からは、上記チツプセレクト端子
CS3からの出力により上記動作状態とされたとき
に、“Ｈ”あるいは“Ｌ”の制御データ信号を上
記４本のラインに乗せて、記録LSI１０の端子D0
〜D3に送る。この場合、データバスには上記実
信号データが乗つていないことが必要であり、本
発明では上記データフオーマツトの垂直ブランキ
ング区間や水平同期区間に、チツプセレクト端子
CS3からのチツプセレクト信号を出力するように
している。すなわち、この端子CS3からのチツプ
セレクト信号としては、例えば後述する第６図Ｃ
のパルスP10のように、記録LSI１０から加算増
幅器２６を介して出力端子２７より取り出される
第６図Ａの信号中の制御信号ブロツクCDBの直
前の水平同期信号の期間中に出力されるパルスを
用いればよく、このパルスP10に応じてトライス
テートバツフア回路３０からの上記制御データ信
号が上記４本のラインを介して記録LSI１０の端
子D0〜D3に送るようにすればよい。この場合、
第６図Ａの信号中の上記制御信号ブロツクCDB
よりも前の時点で上記制御データを記録LSI１０
に送ることになるから、この制御データを上記制
御信号ブロツクCDB内に配置して出力すること
ができる。 ところで、上記制御信号ブロツクCDBには、
第２図に示すように、56ビツトの頭出し信号ワー
ドＳ、14ビツトの内容識別信号ワードＴ、28ビツ
トのアドレス信号ワードＵ、14ビツトのコントロ
ール信号ワードCT、および16ビツトの誤り検出
ワードCRCが配列されている。これらのワード
のうち、頭出し信号ワードＳの内容は、たとえば
“11001100……1100”のように予め設定されてお
り、また、誤り検出ワードCRCは、当該ブロツ
クの他のワードの計112ビツトの信号に基き決定
される。したがつて、外部から制御可能なワード
は、内容識別信号ワードＴ、アドレス信号ワード
Ｕ、およびコントロール信号ワードCTの計56ビ
ツトであるが、最も重要なものが前述したコント
ロール信号ワードCT中の下位４ビツト（第１表
のビツト番号11〜14）である。したがつて、通常
使用時には、コントロール信号ワードCT中の上
記４ビツト以外の52ビツトを、たとえばすべて
“０”とすることにより、動作上の支障は生じな
い。 ところが、PCMオーデイオ信号を編集したり、
特殊効果を付加するような高度の信号処理を行な
う際には、上記内容識別信号ワードＴやアドレス
信号ワードＵ等に、所定の内容を記載しておく必
要が生じ、これらの内容を記録LSI１０に送る必
要がある。このため、たとえば上記データ端子
D0〜D6を、ラツチ機能付のトライステートバツ
フア回路３６を介して、マイクロコンピユータの
CPU３７のデータ入出力端子に接続し、これら
のトライステートバツフア回路３６およびCPU
３７のイネーブル端子に、記憶LSI１０のチツプ
セレクト端子CS2からの出力を供給している。こ
のチツプセレクト端子CS2からの出力は、記録
LSI１０がRAM２５を読み出していない期間、
たとえば上記垂直ブランキング期間に出力され
る。 次に、第６図および第７図は、垂直ブランキン
グ期間近傍のタイムチヤートを示し、それぞれＡ
が出力端子２７からのデータ信号、Ｂがチツプセ
レクト端子CS2からの出力信号、Ｃがチツプセレ
クト端子CS3からの出力信号に対応している。ま
た、第６図は、偶数フイールドFevenから奇数フ
イールドFoddへ移行するときの16Hの垂直ブラ
ンキング期間VBL、第７図は、奇数フイールド
Foddから偶数フイールドFevenへ移行するとき
の17Hの垂直ブランキング期間VBL′を示し、こ
れらの期間VBL，VBL′は、RAM２５からのデ
ータの読み出しが停止している。 これらの第６図Ａ，Ｂ，Ｃ、あるいは第７図
Ａ，Ｂ，Ｃにおいて、チツプセレクト端子CS2か
らのパルスは、垂直ブランキング期間VBLある
いはVBL′の開始時点から、たとえば0.5Hの時間
遅れをもつて、1H周期で順次９個出力される。
これらの９個のパルスを順次P1，P2，……，P9
とするとき、最初のパルスP1は、たとえばCPU
３７のタイミング合わせやスタンバイ動作等に用
い、前述した制御データの供給は行なわない。次
に、パルスP2，P3の出力時には、上記内容識別
信号ワードＴの14ビツトの内容を、それぞれ７ビ
ツトずつパラレルに、CPU３７からトライステ
ートバツフア回路３６を介して、記録LSI１０に
供給する。また、パルスP4，P5，P6，P7の出力
時には、アドレス信号ワードＵの28ビツトの内容
を、７ビツトパラレルで４回に分けて供給する。
次に、パルスP8，P9の出力時には、コントロー
ル信号ワードCTの14ビツトの内容を、７ビツト
パラレルで２回に分けて供給する。 次に、第６図Ｃあるいは第７図Ｃは、チツプセ
レクト端子CS3からの出力を示し、制御信号ブロ
ツクCDBよりも前の、たとえば直前の水平同期
信号HSの期間中にパルスP10を出力している。こ
のパルスP10の出力時には、前述したようにトラ
イステートバツフア回路３０からの４ビツトのデ
ータが、記録LSI１０の端子D0〜D3に供給され
る。一般用のPCMオーデイオ処理装置において
は、このトライステートバツフア回路３０からの
制御データ供給のみで十分であり、CPU３７等
による制御データ供給は必ずしも必要ではない。 さらに、これらのパルスP1〜P10は、記録LSI
１０へのデータ読み込み（データ入力）のタイミ
ングで出力されるものであり、このデータ入力の
タイミングは、上記書き込みパルス（2.8μsec周
期）に対して一定の位相差のタイミング（たとえ
ば1/2周期の1.4μsecだけ遅れたタイミング）とす
ればよい。これは、RAM２５への書き込みタイ
ミングと読み出しタイミングとの関係に等しく、
上記垂直ブランキング期間中には、読み出しパル
スが出力されないから、この読み出しに相当する
タイミングで上記パルスP1〜P10を出力してやれ
ばよい。 次に、第５図の再生側の構成を説明すると、ビ
デオテープレコーダ等からの再生PCMオーデイ
オ信号は、再生入力端子４１を介して同期分離回
路２０に送られ、データ成分と、同期信号成分や
クロツク信号成分とが分離される。データ成分
は、再生LSI４０の再生データ入力端子PDinに送
られ、同期信号やクロツク信号成分は、再生LSI
４０や切換スイツチ１８のダビング用切換端子ｄ
等に送られる。この再生LSI４０は、前述した標
準テレビジヨン信号に準じたフオーマツトの
PCMオーデイオ信号のデータに基づき、上記イ
ンターリーブの逆の操作（デインターリーブ）や
誤りの訂正等を行ない、同期信号等の空白部分を
除去したほぼ連続したデジタルデータに変換し
て、Ｄ―Ａ変換器４２に送る。Ｄ―Ａ変換器４２
は、このデジタルデータを、元のアナログオーデ
イオ信号に変換して、出力端子４３に送る。 この再生LSI４０のデータ入出力端子D0〜D7、
アドレス出力端子A0〜A10等は、それぞれデータ
バス、アドレスバスを介してRAM４５に接続さ
れており、このデータバス上にも、前述した記録
側と同様に、種々の制御データを乗せることがで
きる。 この場合には、入力端子４１から同期分離回路
２０を介して再生LSI４０に供給される再生信号
中の上記制御信号ブロツクCDBの位置に配され
た制御データをデータバス上に乗せることになる
が、この制御データがデータバスに乗る間は、上
記実信号データがデータバスに乗つていないこと
が必要であることは勿論である。具体的には、例
えば前述した記録LSI１０への制御データの読み
込みをそのまま逆転させた形態でデータバスに再
生LSI４０から制御データをはき出すようにすれ
ばよく、この制御データはき出しタイミングは上
記記録時と同じく垂直ブランキング区間内の上記
パルスP1〜P10の出力タイミングとなる。ただし
上記再生信号中の制御信号ブロツクCDBは垂直
ブランキング期間の直後に配されているから、任
意の一の制御信号ブロツクCDBから得られた制
御データが、再生LSI４０からデータバスにはき
出されるのは、略々１垂直期間後の次の垂直ブラ
ンキング期間となる。 以上は再生信号中の制御信号ブロツクCDBの
位置に配された制御データを再生LSI４０からは
き出してデータバス上に乗せる場合の一例であ
り、このデータバス上の制御データが図示しない
各種制御回路部等に送られることにより、それぞ
れ所定の制御動作が行われるわけであるが、現実
の再生装置においては、再生信号中に予め含まれ
る制御データによる制御とは独立に、再生装置側
のみで動作モード等を制御したいことがある。こ
のような再生装置側での強制的な動作モード制御
の具体例について、第８図を参照しながら説明す
る。 この第８図において、上記データバス、アドレ
スバス以外に、再生LSI４０のチツプセレクト端
子CS1、およびリード／ライト端子Ｒ／Ｗが、
RAM４５のそれぞれ対応する端子に接続されて
いる。また、上記データバスのうち、端子D0〜
D6に対応する７本のラインが、ラツチ回路４６
を介してマイクロコンピユータのCPU４７等に
接続されている。また、これらのデータバスのう
ち、たとえば端子D0〜D3に対応する４本のデー
タラインは、４出力形のトライステートバツフア
回路５０に接続されており、このトライステート
バツフア回路５０の４個の入力端子には、それぞ
れスイツチ５１，５２，５３，５４が接続されて
いる。これらのスイツチの役割としては、たとえ
ばスイツチ５１がNTSC，PALの切換えで、ON
時がPAL，OFF時がNTSCである。また、スイ
ツチ５２のON時には、スルーレート制限回路を
強制的に動作させる。スイツチ５３をONする
と、スルーレート制限回路がミユーテイング出力
ON時（“Ｌ”出力）のみ動作する。さらに、ス
イツチ５４がONしたときには、スルーレート制
限回路がミユーテイング出力ON時に動作する
が、上記デインタリーブのミスが３回連続しても
ミユーテイング出力はONしないが、スルーレー
ト制限回路は動作する。 次に、これらのスイチ５１〜５４が接続される
トライステートバツフア回路５０の４個の入力端
子は、それぞれプルアツプ抵抗５５，５６，５
７，５８を介して、たとえば＋15Vの電源端子５
９に接続されている。次に、２入力２出力形のト
ライステートバツフア回路６０のイネーブル端子
には、再生LSI４０の第２のチツプセレクト端子
CS2からの出力が供給されており、このチツプセ
レクト端子CS2からのパルスは、前述したよう
に、実信号データがデータバスに乗らない期間に
のみ出力されて、トライステートバツフア回路６
０を動作状態におく。また、トライステートバツ
フア回路６０の２個の入力端子には、アドレス端
子A3，A5からの出力が供給されている。これら
の入力と対応するトライステートバツフア回路６
０からの２つの出力は、ラツチ回路４６やCPU
４７のクロツク入力端子、および４入力４出力形
のトライステートバツフア回路５０のイネーブル
端子にそれぞれ送られている。さらに、再生LSI
４０のアドレス端子A4からの出力と、チツプセ
レクト端子CS2からの出力とは、NOR回路６１
に送られて論理和の否定がとられ、AND回路６
２に送られる。このAND回路６２には、データ
D7からの出力が供給されている。ここで、NOR
回路６１からの出力が“Ｈ”となるタイミングに
おいて、端子D7からの出力は、上記CRCにより
誤り検出を行なつたときの被検出データの正、誤
に応じて、たとえば“Ｌ”，“Ｈ”となるような内
容であり、このAND回路６２からの出力をみる
ことにより、現在処理中のデータの誤りをチエツ
クできる。 以上の説明から明らかなように、記録LSI１０
は、RAM２５に対して常時読み出しているが、
書き込みは上記垂直ブランキング期間中に行なわ
れない。この垂直ブランキング期間に第６図Ｂ，
Ｃや第７図Ｂ，Ｃに示すようにチツプセレクト端
子CS2，CS3からパルスを出力し、制御データを
データバスを介して記録LSI１０に読み込むこと
ができる。 また、再生LSI４０は、上記記録LSI１０の場
合の読み込みをはき出しに逆転させたような形態
で、例えば垂直ブランキング期間にデータバス上
に制御データを乗せることができる。したがつ
て、制御データ用の専用のピン等を設ける必要が
なくなる。 本発明に係るデジタル信号処理装置によれば、
データバスを時分割的に用い、該データバスに実
信号データが乗らない期間に制御データを乗せて
LSI等の信号処理回路に対して入出力することに
より、ISI素子等のピン数の増加を抑えることが
できる。
第１図ないし第４図Ａ，Ｂは、PCMオーデイ
オ信号を記録、再生するためのデータフオーマツ
トの一例を示すタイムチヤート、第５図は本発明
の一実施例を示すブロツク回路図、第６図Ａ，
Ｂ，Ｃおよび第７図Ａ，Ｂ，Ｃは、チツプセレク
ト端子CS2，CS3からのパルス出力タイミングを
説明するためのタイムチヤート、第８図は第５図
の再生LSI４０の近傍の具体的構成例を示すブロ
ツク回路図である。 １０…記録LSI、１２…Ａ―Ｄ変換器、２５，
４５…RAM、３０，３６，５０，６０…トライ
ステートバツフア回路、３１，３２，３３，３
４，５１，５２，５３，５４…スイツチ、D0〜
D7…データ入出力端子。
オ信号を記録、再生するためのデータフオーマツ
トの一例を示すタイムチヤート、第５図は本発明
の一実施例を示すブロツク回路図、第６図Ａ，
Ｂ，Ｃおよび第７図Ａ，Ｂ，Ｃは、チツプセレク
ト端子CS2，CS3からのパルス出力タイミングを
説明するためのタイムチヤート、第８図は第５図
の再生LSI４０の近傍の具体的構成例を示すブロ
ツク回路図である。 １０…記録LSI、１２…Ａ―Ｄ変換器、２５，
４５…RAM、３０，３６，５０，６０…トライ
ステートバツフア回路、３１，３２，３３，３
４，５１，５２，５３，５４…スイツチ、D0〜
D7…データ入出力端子。
Claims (1)
- 【特許請求の範囲】 １ 信号処理すべきデジタル信号を入力あるいは
出力するための伝送ラインを有するとともに前記
デジタル信号の同期をとるための同期用信号が入
力される信号処理回路を備えるデジタル信号処理
装置において、 前記信号処理回路は前記デジタル信号が前記伝
送ラインに無いことを示す指示信号を前記同期用
信号に基づいて形成、出力するとともに、前記指
示信号によつて制御され、前記指示信号に基づい
て前記伝送ラインに前記デジタル信号が無いこと
が判明した場合に、前記デジタル信号の信号処理
制御に用いられる制御データを前記伝送ラインに
送出するための制御回路を備えることを特徴とす
るデジタル信号処理装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9777780A JPS5724005A (en) | 1980-07-17 | 1980-07-17 | Digital signal processor |
| US06/283,240 US4417283A (en) | 1980-07-17 | 1981-07-14 | Digital signal processing system |
| CA000381782A CA1171170A (en) | 1980-07-17 | 1981-07-15 | Digital signal processing system |
| AU73007/81A AU544362B2 (en) | 1980-07-17 | 1981-07-15 | Pcm audio signal processing system in a television transmission format |
| EP81303275A EP0044713B1 (en) | 1980-07-17 | 1981-07-16 | Circuit arrangements for processing digital data |
| DE8181303275T DE3169675D1 (en) | 1980-07-17 | 1981-07-16 | Circuit arrangements for processing digital data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9777780A JPS5724005A (en) | 1980-07-17 | 1980-07-17 | Digital signal processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5724005A JPS5724005A (en) | 1982-02-08 |
| JPH024070B2 true JPH024070B2 (ja) | 1990-01-25 |
Family
ID=14201255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9777780A Granted JPS5724005A (en) | 1980-07-17 | 1980-07-17 | Digital signal processor |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4417283A (ja) |
| EP (1) | EP0044713B1 (ja) |
| JP (1) | JPS5724005A (ja) |
| AU (1) | AU544362B2 (ja) |
| CA (1) | CA1171170A (ja) |
| DE (1) | DE3169675D1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| AU536777B2 (en) * | 1981-09-04 | 1984-05-24 | Victor Company Of Japan Limited | Disk storage of t.d.m. digital audio and vdieo signals |
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| JPH07105112B2 (ja) * | 1985-05-22 | 1995-11-13 | キヤノン株式会社 | 情報記録方法 |
| CA1325472C (en) * | 1985-05-22 | 1993-12-21 | Tsuguhide Sakata | Information recording system and apparatus |
| US4772873A (en) * | 1985-08-30 | 1988-09-20 | Digital Recorders, Inc. | Digital electronic recorder/player |
| DE3533962A1 (de) * | 1985-09-24 | 1987-03-26 | Thomson Brandt Gmbh | Verfahren zur uebertragung eines digitalsignals |
| JPS6365169U (ja) * | 1986-10-16 | 1988-04-28 | ||
| KR100467447B1 (ko) * | 2001-11-12 | 2005-01-24 | 삼성에스디아이 주식회사 | 플라즈마 디스플레이 패널의 화상 표시 방법 및 그 장치 |
| US7826578B1 (en) * | 2005-03-24 | 2010-11-02 | Cirrus Logic, Inc. | Circuits and methods for noise management in systems including an asynchronously-operable data port |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3743767A (en) * | 1971-10-04 | 1973-07-03 | Univ Illinois | Transmitter and receiver for the transmission of digital data over standard television channels |
| US3789137A (en) * | 1972-04-07 | 1974-01-29 | Westinghouse Electric Corp | Time compression of audio signals |
| US4211997A (en) * | 1978-11-03 | 1980-07-08 | Ampex Corporation | Method and apparatus employing an improved format for recording and reproducing digital audio |
| US4347619A (en) * | 1980-12-19 | 1982-08-31 | Discovision Associates | Digital formatting system |
-
1980
- 1980-07-17 JP JP9777780A patent/JPS5724005A/ja active Granted
-
1981
- 1981-07-14 US US06/283,240 patent/US4417283A/en not_active Expired - Fee Related
- 1981-07-15 CA CA000381782A patent/CA1171170A/en not_active Expired
- 1981-07-15 AU AU73007/81A patent/AU544362B2/en not_active Ceased
- 1981-07-16 DE DE8181303275T patent/DE3169675D1/de not_active Expired
- 1981-07-16 EP EP81303275A patent/EP0044713B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| AU544362B2 (en) | 1985-05-23 |
| EP0044713A1 (en) | 1982-01-27 |
| EP0044713B1 (en) | 1985-04-03 |
| CA1171170A (en) | 1984-07-17 |
| US4417283A (en) | 1983-11-22 |
| JPS5724005A (en) | 1982-02-08 |
| AU7300781A (en) | 1982-01-21 |
| DE3169675D1 (en) | 1985-05-09 |
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