KR900001222B1

KR900001222B1 - Pcm 신호의 기록 재생장치

Info

Publication number: KR900001222B1
Application number: KR1019840003342A
Authority: KR
Inventors: 다가하루 노구지; 마사하루 고바야시; 다가오 아라이; 요시후미 시부야
Original assignee: 가부시기가이샤 히다찌세이사꾸쇼; 미쓰다 가쓰시게
Priority date: 1983-06-15
Filing date: 1984-06-14
Publication date: 1990-03-05
Also published as: EP0129224B1; CA1243774A; EP0129224A1; US4617599A; KR850000096A; DE3483339D1

Abstract

내용 없음.

Description

PCM 신호의 기록 재생장치

제1도는 회전헤드형 기록재생장치를 본 발명에 적용한 일반적인 배치를 도시한 블록도.

제2도는 회전헤드의 회전속도를 처리하는 PCM 신호의 샘플링 주파수에 따라서 제어하는 수단의 1예를 도시한 블록도.

제3도는 기록매체의 주행속도를 샘플링 주파수에 따라서 제어하는 수단의 1예를 도시한 블록도.

제4도는 제1도에 도시한 장치에서 사용되는 3개의 파형 등화회로의 특성의 예를 설명하기 위한 주파수 특성도.

제5도는 파형등화회로의 다른 예를 도시한 블록도.

제6a, b도 및 제7a, b도는 동일 프레임 구성 또는 배열내의 양자화 비트수가 다른 PCM 신호의 상태를 설명하기 위한 프레임구성을 도시한 도면.

제8도는 제6a, b도 및 제7a, b도에 도시한 프레임 구성의 신호를 발생하는 회로의 1실시예를 도시한 블록도.

제9도 및 제10도는 제8도에 도시한 회로의 동작을 설명하기 위한 메모리의 맵을 도시한 도면.

제11도 및 제12a, b도는 고정헤드형의 기록재생장치에 의해 처리되는 PCM 신호의 프레임구성의 1예를 설명하기 위한 도면.

제13도는 제11도에 도시한 프레임구성의 신호를 발생하기 위한 신호처리회로의 1예를 도시한 블록도.

제14도는 본 발명의 다른 실시예에 따른 고정헤드형 기록재생장치의 배치를 도시한 도면.

제15a, b도, 제16a, b도, 제17a도 및 17b도는 동일 프레임구성의 양자화 비트수가 다른 PCM 신호를 설명하기 위한 신호 구성도.

제18도 및 제19a, b도는 고정멀티헤드에 의해 기록 및 재생되는 양자화 비트수가 다른 PCM 신호의 프레임구성을 설명하기 위한 도면.

* 도면의 주요부분에 대한 부호의 설명

2, 15, 202, 213 : 샘플 홀드회로 4, 13, 204, 211 : 신호처리회로

30 : 회전속도 제어회로 35 : 제어신호발생회로

3, 119, 219 : A/D 변환기 39, 45 : 주파수 분주회로

57 : 지연회로 122 : 멀티플렉서

217, 307 : 자기테이프

본 발명은 오디오 신호를 디지탈 신호로 변환해서 기록 및 재생하는 장치에 관한 것으로써, 특히 오디오 아날로그신호에서 변환된 디지탈신호의 다른 형식이 양자화 비트수등의 샘플링 주파수와 다르더라도 포맷 또는 신호파장이 대략 동일하게 되도록 기록할 수 있는 기록재생장치에 관한 것이다.

오디오 신호를 고품질로 기록재생하기 위해서 종래에는 오디오 신호를 펄스 부호변조신호(이하, PCM 신호라한다)와 같은 디지탈 신호로 변환해서 연속적으로 기록하는 기술이 실용화되고 있었다. 그리고, 가정용 비디오 카세트 레코더의 대량생산에 의한 가격의 저하에 의해서 이 비디오 카세트레코더를 이용한 PCM 신호의 기록재생장치가 실용화되고, 또한 오디오 전용의 회전헤드형의 PCM 신호 기록재생장치나 멀티트랙에 의한 고정헤드형의 PCM 기록재생장치가 가정용으로써 개발되고 있었다.

이와같은 PCM 신호 기록재생장치는 아날로그 오디오 신호를 적당한 주파수의 클럭신호를 사용해서 샘플링하는 샘플홀드회로, 이 샘플링된 신호를 PCM 신호로 변환하는 아날로그-디지탈변환기(이하, A/D 변환기라한다), PCM 신호를 기록 및 재생에 적합하도록 처리하는 기록계 신호처리회로, 자기 테이프 기록재생헤드와 같은 기록재생수단, 재생된 신호를 처리하는 재생계 신호처리회로, PCM 신호를 복조 또는 디코드하는 디지탈-아날로그 변환기(이하 D/A 변환기라 한다), 복조된 신호의 파형을 평활화하기 위한 샘플홀드회로로 구성된다. 상기한 기록재생수단으로써는 비디오 카세트레코더의 회전헤드 기록재생계, 멀티트랙기록에 사용된 고정헤드형 기록재생계, 오디오 신호용 회전헤드형 기록재생계가 이용된다. 상기한 바와같은 기록재생수단의 다양한 형식에 따라서 각각의 다양한 기록재생수단에서 사용하기에 적합한 신호의 포맷이 개발되고 있으므로, 아날로그신호를 PCM 신호로 변환할때의 샘플링 주파수나 디지탈 신호의 포맷이 현재 발표되고 있는 각 장치와는 단일하지 않다.

또, 재생전용으로 PCM 신호로 변환된 오디오 신호를 기록하는 원판형상 기록매체를 이용한 CD(Compact Disc)시스템이 실용화되고 있다. 이결과 CD 시스템에 의해 재생된 신호나 가까운 장래에 실용화될 PCM 방송의 수신신호를 형성하는 디지탈신호

현재 개발 또는 실용화되어 있는 오디오 PCM 신호중에는 공지된 샘플링 주파수가 44.1KHz에서 샘플되어 16비트(예를들면, CD 시스템의 PCM 신호)로 양자화된 PCM 신호, 48KHz에서 샘플되어 16비트로 양자화된 PCM 신호, 32KHz에서 샘플되어 14비트(압축신장)로 양자화된 PCM 신호(예를들면 PCM 방송 및 그외)등이 있다. 물론, 상기와 같은 포맷 또는 기준이 다른 PCM 신호는 각각의 포맷에 적합한 기록재생장치에 대응해서 기록할 수 있도록 하는 것이 바람직하다. 그러나, 기록매체위에 기록될 수 있는 가장 짧은 파장은 기록 재생수단에 의해서 한도가 있으므로, 샘플링 주파수가 낮은 PCM 신호에 맞추기 위해서 배치된 장치로써 샘플링 주파수가 높은 PCM 신호를 기록하는 것은 불가능하다. 따라서, 가장 높은 샘플링 주파수의 PCM 신호에 적합하도록 기록재생장치를 배치하는 것에 의해, 낮은 샘플링 주파수에서 샘플된 PCM 신호를 동일한 기록재생장치를 사용해서 기록할 수 있다. 그러나, 이 경우 기록매체의 사용효유리 나빠진다는 문제점이 있었다. 또한 신호의 포맷을 변환해서 샘플링 주파수를 변환하는 것에 의해 기록매체의 사용효율을 개선할 수 있으나, 샘플링 주파수를 변환하기 위해서는 큰 규모의 회로를 필요로 하기 때문에 가정용으로 사용하는 장치에 적용하기에는 곤란하다.

본 발명의 목적은 샘플링 주파수가 다른 PCM 신호를 대략 동일한 기록파장 또는 동일한 포맷으로 기록할 수 있어 기록매체를 효율좋게 사용할 수 있는 기록재생장치를 제공하는 것이다.

상기의 목적을 달성하기 위해서 본 발명은 기록되는 PCM 신호의 샘플링 주파수에 따라서 기록헤드와 기록매체사이의 상대속도를 변화시켜서 샘플링 주파수가 다른

본 발명의 다른 개념에 의하면 양자화 비트수, 예를들면 PCM 신호의 각 샘플이 양자화된 비트수가 다른 PCM 신호에 대해서는 비트수가 다르더라도 동일의 프레임 구성으로 하는 것이다. 즉, 1프레임중의 PCM 데이타 비트수를 다른 기준의 PCM 신호의 양자화 비트수의 공배수와 같은 비트수에 설정하고, 에러검출 정정부호는 양자화 비트수와 다른 것에 관계없이 일정한 비트수로 생성하여 배열된 PCM 데이타에 부가한 것을 특징으로 한다.

본 발명의 특징에 의하면, 샘플링 주파수 및 양자화 비트수가 다른 PCM 신호를 공통의 기록재생장치를 사용해서 기록 및 재생에 사용할 수 있다.

또, 기록매체를 효율좋게 사용할 수가 있다는 이점이 있다.

본 발명의 상기 및 그외의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면으로 명확하게 될 것이다.

다음에 본 발명의 구성에 대해서 실시예와 함께 설명한다.

제1도는 본 발명의 1실시예에 따른 회전헤드형 자기기록재생수단을 이용해서 서로 샘플링 주파수가 다른 PCM 신호의 동일 기록 파장, 동일 기록 포맷으로 기록을 가능하게한 1실시예를 도시한 것이다.

본 실시예에는 샘플링 주파수가 48KHz, 44.1KHz 및 32KHz의 3종류의 PCM 신

입력단자(1)로 인가된 아날로그 오디오 신호는 샘플홀드회로(2)에서 클럭신호 발생회로(18)로부터 인가되는 클럭신호의 타이밍으로 샘플링된다. 샘플링된 오디오신호는 A/D변환기(3)을 통해서 디지탈신호인 PCM 신호로 변환된다. 이 PCM 신호는 기록용 신호처리회로(4)에 인가된후, 에러검출을 행한후 에러정정부호가 동기신호에 따라서 부가되는 것에 의해 기록에 적합한 형태로 된다. 그리고, 신호처리회로(4)의 출력신호는 기록앰프(5)를 거쳐서, 예를 들면 2개의 자기헤드(7), (7')를 갖는 회전 자기헤드(8)에 의해서 자기테이프와 같은 기록매체(9)에 기록된다. 단자(20)은 디지탈형식의 오디오신호를 입력하기 위해, 예를 들면 더빙사용을 위해 마련된다. 이와 같이 아날로그 오디오 신호를 PCM 신호로 변환해서 기록하는 구성은 기본적으로 잘 알려진 수단으로 실현된다. 본 실시예의 특징적인 구성은 샘플링 주파수가 다른 하나의 선택에 따라서 클럭신호 발생회로(18)에서 발생된 클럭신호의 주파수를 변화시키기 위해서 주파수가 다른 3개의 신호를 발생하는 기준신호 발진기(17), (27), (28)을 클럭신호 발생회로(18)에 공급되는 기준주파수신호의 하나를 선택하는 기준신호 선택회로(29)와 함께 부가적으로 마련하고 선택된 샘플링 주파수에 따라서 회전자기헤드(8)의 회전속도를 제어하는 회전속도 제어회로(30) 및 마찬가지로 기록매체의 주행속도를 제어하는 테이프 속도 제어회로(31)을 부가적으로 마련한 점이다.

상술한 기록재생장치의 재생계는 기본적으로 공지의 PCM 신호기록 재생장치의 재생계와 마찬가지로 구성된다. 특히 회전자기헤드(8)의 자기헤드(7)(7')에 의해 기록매체(9)에서 호출된 신호는 재생 앰프(11)에서 필요한 진폭으로 증폭되고, 파형등화회로에 의해 기록재생계에서 생긴 전송특성의 변화가 보정된다. 파형등화 회로를 통과한 신호

기준신호 발진기(17), (27), (28)의 발진주파수는 샘플링 주파수가 다른 3종류의 기본 클럭신호에 대응하도록 설정되어 있다. 이 3개의 기준신호중의 1개가 기준신호 선택회로(29)에서 선택되어 클럭신호 발생회로(18)에 입력된다. 그 결과, 샘플홀드회로(2), (15) 및 A/D 변환기(3), D/A 변환기(14) 및 기록계의 신호처리회로(4), 재생계의 신호처리회로(13)의 여러 가지 타이밍신호의 주기가 서로 전환된다.

이 클럭신호 발생회로(18)에서 출력된 각 클럭신호는 각각의 샘플링 주파수에 따라서 발생되는 종래의 각 클럭신호 발생수단에서 발생된 클럭신호와 동일하기 때문에, 회로구성도 클럭신호의 주기를 간단하게 변화시킬 수 있도록 했기 때문에 클럭신호 발생회로(18)은 종래의 회로구성을 기본으로 용이하게 실현할 수 있다.

기준신호 선택회로(29) 및 파형등화 선택회로(24)에 의해 실행된 선택을 제어하기 위한 제어신호는 전송 레이트 제어회로(32)에서 발생된다. 이 제어신호의 명령하에서 기준신호 선택회로(29)는 3개의 기준신호 발진기(17), (27), (28)중의 1개의 발진출력을

제어신호 발생회로(33)은 재생시의 기록매체(9)의 주행속도를 제어하기 위한 신호와 함께 신호의 종류 및 형식이 다른 것을 식별하기 위한 신호를 발생하는 회로로써, 기준신호 선택회로(29)에 의해 출력된 출력클럭에 따라 기록하여야할 정보의 샘플링 주파수를 제어하기 위한 신호를 발생하도록 설계된다. 샘플링 주파수 제어 신호는 제어헤드(35)에 의해 상기한 제어신호로써 기록되어 기록재생모드 전환스위치(34)를 거쳐서 공급된다. 재생시에 있어서는 제어헤드(35)에서 재생된 제어신호가 기록재생모드 전환 스위치(34)와 같이 제어신호 판별회로(36)에 입력된다. 회로(36)은 샘플링 주파수와 기록된 정보의 양자와 비트수를 판별하는 회로이다. 제어신호 판별회로(36)의 출력 데이타는 전송레이트 제어회로(32)에 입력된다.

회전 자기헤드의 회전속도 제어회로(30)은 기록하여야할 PCM 디지탈신호의 샘_h

여기서 ψ는 회전드럼의 직경이다.

따라서, 효율좋게 기록을 행하기 위해서 회전속도 제어회로(30)을, 예를 들면 샘플링 주파수 44.1KHz 일때의 회전수 30rps(초당회전수)를 기준으로 48KHz일때는 32.7rps, 32KHz 일때는 21.8rps로 회전수를 설정하고 있다.

제2도에 이 회전속도 제어회로(30)의 회로구성을 도시한다. 도면에서(38)은 기준신호 선택회로(29)의 출력, (39)는 주파수 분주회로, (40)은 위상비교기, (41) 및 (44)는 앰프, (42)는 회전드럼을 구동하기 위한 모터, (43)은 모터(42)의 회전수에 비례해서 주파수 신호를 발생하는 주파수 발생기(FG)이다. 주파수 분주회로(39)는 샘플링 주파수가 44.1KHz일 때 기준신호 선택회로(29)의 출력(38)의 클럭을 회전수 30rps에서 회전헤드드럼을 구동하도록 설정된다. 회전수 30rps에 대응하는 이 기준클럭신호는 FG(43)의 출력 주파수신호가 앰프(44)에 의해 증폭되어 위상비교기(40)을 통해서 비교되어 앰프(41)

테이프 속도 제어회로(31)은 기록할 PCM 디지탈신호의 샘플링주파수에 비례하여 기록매체(9)의 전송속도를 제어하기 위한 것이다. 제3도는 테이프 속도 제어회로(31)의 1예를 도시한 것이다. 제3도에서 (45)는 주파수 분주회로, (46)은 위상비교기, (47), (51)은 앨프, (48)은 캡스턴 모터, (49)은 주파수 발생기(FG), (50)은 기록재생모드 전환스위치, (52)은 제어헤드(35)의 재생출력이 공급되는 입력단자이다. 기록시에는 회전속도 제어회로(30)과 마찬가지로 주파수 분주회로(45)의 출력과 FG(49)의 앰프(51)을 거친 신호를 위상비교기(46)에서 비교하고 비교출력을 기록매체의 주행속도를 제어하기 위해 앰프(47)을 거쳐서 캡스턴 모터(48)에 인가한다. 재생시에는 스위치(50)이 P측으로 전환된다. 따라서, 단자(52)에 인가된 제어헤드(35)의 재생된 출력신호는 주파수 발생기(49)의 출력 주파수신호대신에 주파수 분주회로(45)의 출력을 비교신호로써 앰프(51)을 거쳐서 위상비교기(46)에 입력하는 것에 의하여 샘플링 주파수에 비례하여 테이프 전송속도가 제어된다.

또, 재생시에 있어서 상술한 3종류의 샘플링 주파수에 대응하는 테이프 전송속도 및 헤드의 회전수의 초기 설정은 기준 또는 중앙 샘플링 주파수 44.1KHz로 설정하고, 기록된 신호의 초기 샘플링 주파수가 판별되는 대로 전환제어하는 구성으로 할 수가 있다.

실시예에 있어서, 예를 들면 샘플링 주파수가 각각 44.1KHz일 때는 6mm/s, 46KHz일 때는 6.5mm/s, 32KHz일 때는 4.4mm/s로 테이프 전송속도를 설정하면, 기록매체상의 트랙폭과 트랙피치를 일정하게 유지할 수가 있다.

상술한 바와 같이, 기록신호의 샘플링 주파수에 비례하여 회전헤드드럼의 회전수, 즉 기록매체와 기록재생 헤드사이의 상대속도를 변화시키는 것에 의해, 기록매체상의 최단파장을 항상 일정하게 유지할 수 있고, 그 결과 파형 등화특성도 일정하게 유지된다. 그러나, 기록신호 주파수가 다른 샘플링 주파수에 따라서 변화하지만, 이런 변화는 주파수 베이스 또는 축을 따라 상대적으로 파형등화특성을 시프트하는 것에 의해 대응할 수 있다.

제4도는 본 실시예에 따라 기록재생장치내에 사용된 파형 등화회로(12), (22), (23)에 필요한 파형등화 특성의 예를 도표로 도시한 것이다. 제4도에 있어서, 곡선(53)은 샘플링주파수가 44.1KHz인 파형등화 특성을 나타낸다. 곡선(54)는 곡선(53)의 특성을 주파수 축상에서 약 9%고주파측으로 시프트하는 것에 의해 얻어진 샘플링 주파수가 48KHz일때의 파형등화 특성을 나타낸다. 마찬가지로 곡선(55)는 곡선(53)의 특성을 주파수 축상에서 약 27%저주파측으로 시프트하는 것에 의하여 얻어진 샘플링 주파수가 32KHz일때의 파형등화특성을 나타낸다. 곡선(53), (54) 및 (55)로 나타낸 파형등화특성은 각각 제1도에 도시한 파형등화회로(12), (22) 및 (23)으로 주어진다.

이러한 조건에서 전송 레이트 제어회로(32)로부터 공급된 제어신호에 따라서 파형등화 선택회로(24)에서 이 특성을 전환하는 것에 의해 최적인 파형 전송이 실현된다.

제5도에 파형등화회로(12), (22), (23)의 다른 회로구성예를 도시한다. 이러한 회로구성은 종래의 트랜스버설 필터로 알려진 것을 기본 구성으로 하는 것이다. 제5도에 있어, (56)은 재생앰프(11)(제1도)의 출력신호가 인가되는 입력단자, (57)은 지연회로, (58), (59)는 지연회로(57)의 중간 탭에서 얻어진 신호를 전환하는 선택회로, (60), (61), (62)는 앰프, (63)은 가산기, (64)는 출력단자, (65)는 전송 레이트 제어회로(32)에서 신

또, 지연회로(57)로써 CCD(Change Coupled Device)등을 사용하면, 지연량이 구동 클럭신호의 주파수에 반비례하는 특징을 이용하는 것에 의해, 구동 클럭신호의 주파수를 변화시키는 것만으로 바람직한 파형등화특성을 변화할 수 있다.

이상 기술한 실시예에 있어서는 아날로그 오디오신호를 아날로그신호 입력단자(1)로부터 공급해서 기록할 때뿐만 아니라 디지탈 더빙 입력단자(20)에서 직접 디지탈신호를 기록할때에도 마찬가지로 적용할수 있다.

신호 포맷을 양자화 비트수에 대해서 다르게 기록할때, 예를들면 양자화 비트수가 적은 14비트의 신호일때에는 PCM 데이타에 부가해서 2비트의 데이타를 삽입해서 16비트의 포맷으로써 기록한다. 이와같이하면, 16비트와 14비트의 양자화된 신호를 마찬가지로 기록재생할 수가 있다.

그러나, 14비트의 포맷의 신호를 상기와 같이 기록할때에도 의미가 없는 2비트가 부가되기 때문에 효율이 더욱 나빠진다. 그래서, 이와같은 양자화 비트수가 대해서 다른 포맷의 신호를 용장도를 변경하는 일없이 효율 좋게 기록재생할 수 있는 실시예를

본 실시예에 있어서, (1) 샘플링 주파수가 48KHz에서 샘플되어 16비트로 양자화된 PCM 디지탈 신호, (2)샘플링 주파수가 44.1KHz에서 샘플되어 16비트로 양자화된 PCM 디지탈신호, (3) 샘플링 주파수가 32KHz에서 샘플되어 12비트로 양자화된 PCM 디지탈신호를 기록재생할때에 대해서 설명한다. 먼저, 16비트 및 12비트로 양자화된 2개의 다른 PCM 디지탈신호의 동일 프레임 구조를 마련하는 방법 및 상기 방법을 실행하기 위한 신호처리회로에 대해서 기술하고, 그 다음에 기록매체상에 기록된 파장 및 이들 디지탈신호의 포맷을 일정하게하는 PCM 디지탈 기록재생장치에 대해서 기술한다.

제6a, b도에 양자화 비트수가 서로 다른 PCM 신호의 동일 프레임 구조를 달성하는 프레임의 1예를 도시한다. 특히, 제6a도는 16비트로 양자화된 PCM 디지탈신호의 프레임구조의 1예를 도시한다. 도면에 있어서 (1a)는 8비트가 활당된 프레임 동기신호 패턴, (2a)는 PCM 데이타에 부가해서 장치에 의해 제어정보를 요구하는 8비트 영역에 부가된 제어데이타, (3a)는 16비트로 각각 양자화된 6샘플의 PCM데이타, (4a)은 32비트의 에러정정용부호, (5a)는 16비트의 에러검출용 부호이다. 제6b도는 12비트로 양장화된 PCM 디지탈 신호의 프레임 구성의 1예를 도시한 것이다. 도면에 있어서, (1b)는 8비트의 프레임 동기신호패턴, (2b)는 8비트의 제어데이타, (3b)는 12비트로 각각 양자화된 8샘플의 PCM 데이타, (4b)는 32비트의 에러정정용부호, (5b)는 16비트의 에러검출용 부호이다.

제6a도 및 6b도에 있어서, PCM 데이타 (3a), (3b)의 비트수는 양자화 비트수 16과 12의 공배수 96비트로 구성되고, 양자화 비트수에 관계없이 일정하다. PCM 데이타를 8비트의 각 심볼로 분할하면, PCM 데이타(3a)의 각 샘플은 제7a도에 도시한 바와 같_{0 ,} _1˙˙˙ ₁₁ _{0 ,} ₁ _˙˙˙ ₁₁ ₀ ₁ ₂ ₃ ₀ ₁₁

여기서 I는 항등원이고, T, T², T³, ㆍㆍㆍ, T⁴⁵는 갈로이스 필드(Galois field)(2⁸)의 개별적인 비 제로(non zero)원이며, 표시한 승산 및 가산은 갈로이스 필드로 정의된 동작이다.

따라서, 제6a, b도에 도시한 바와 같이 PCM 데이타(3a), (3b)의 단일 프레임으로 구성된 각 심볼수가 동일하므로 에러정정부호(4a), (4b)를 각각 같은 연산회로를 사용하여 생성 및 복호할 수가 있다. 또, 제어제이타(2a), (2b), PCM 데이타(3a), (3b), 에러정정부호(4a), (4b)가 각각 동일 비트수로 되어 있기 때문에 동일의 에러검출부호(5a), (5b)를 마련하여 동일한 연산처리에 의해서 부가할 수가 있다. 이 조건하에서 에러검출부호로

상기 제6a, b도의 프레임 생성방법이 발생회로의 발생회로의 1예를 제8도의 블록도에 도시한다. 제8도에 있어서, (119)는 3개의 출력(119U), (19l₁) 및 (119l₂)를 갖는 16비트 A/D 변환기로써, 상위 8비트는 출력(119U)에, 하위 8비트는 4비트마다(119l₁), (119l₂)에 출력한다. (120U), (120l)은 각각 클럭입력신호(120CU)와 (121C1)의 타이밍에서 데이타를 래치하기 위한 데이타 래치를 나타낸다. (121U), (121l), (126), (133)은 각각 3상태 버퍼로써 각각 제어신호(121CU), (121C1), (126C), (133C)가 논리 ＂0＂일 때 출력모드로 설정되고, 논리＂1＂일 때 하이 임피던스 상태로 설정된다. (122)는 8비트의 입력 2계통중의 하나를 선택하기 위한 멀티플렉서이다. 제어신호(122C)가 논리＂0＂일 때 멀티플렉서(122)는 제어신호(122A)를, 논리 ＂1＂일 때 제어신호(122B)를 출력한다. (123)은 각각의 회로에 접속된 8비트의 데이타 버스를 갖고 데이타를 기억하는 RAM(Random Access Memory)이고, 데이타버스(123A)의 상위 4비트는 멀티플랙스(122)의 입력(122B)에 접속된다.

(124)는 RAM(123)에 라이트를 제어하기 위한 RAM 어드레스 제어회로로써 어드레스신호를 출력하는 하나의 출력(124A)와 라이트 제어펄스신호를 출력하는 다른 출력(124W)를 갖는다. (125)는 데이타입력(125A)와 4개의 심볼 P₀∼P₃으로 되는 패리티

제8도에 도시한 프레임 발생기의 동작을 최초에 양자화 비트수 16비트 일때의 PCM 디지탈 신호로써 설명한다. 멀티플렉서(122)의 제어신호(122C)는 논리 ＂0＂레벨에 고정되는 것에 의해, 멀티플렉서(122)의 입력(122A)에 접속된 A/D 변환기(119)의 하위 8비트신호(119l₁), (119l₂)를 데이타 래치(120l)에 전달한다. 또, A/D 변환기(119)에서 출력된 상위 8비트신호(119U)는 데이타 래치(120U)에 인가된다. 따라서, 양자화 비트수 16의 데이타는 클럭신호(120CU), (120Cl)에 의해서 데이타 래치(120U), (120l)에 저장된다. 이 데이타 래치(120U), (120l)의 출력은 3상태 버퍼(121U)(121l)에 인가되어 제어신호(121CU), (121Cl)을 차례로 시분할해서 논리 ＂0＂레벨로 하는 것에 의해 8비트를 기준으로(예를 들면, 8비트마다) RAM(123)의 데이타버스(123A)에 데이타를 공급한다. 버스(123A)의 데이타는 RAM 어드레스 제어회로(124)에서 생성된 어드레스신호(124A)와 기억 제어펄스신호(124W)에 의해서 RAM(123)에 저장된다. 이와 같은 처리는 클럭신호 발생기(130)에서 발생된 샘플링 주파수 f_s마다 반복해서 행한다. 다음에 RAM(123)에 저

제9도에 있어서, RAM(123)은 3개의 블록 A, B, C로 분리되어, 예를 들면, (1) A/D 변환기(119)의 출력 데이타 및 제어 데이타의 라이트처리, (2) 에러정정용 부호인 리드 솔로몬부호 P₀∼P₃의 생성처리, (3) 직렬 데이타의 출력처리의 3개의 처리를 차례로 행한다. 특히 제어 제이타가 블록 A 내의 A/D 변환기(119)에서 데이타를 버퍼(133)을 거쳐서 라이트하면, 블록 B에서는 부호기(125)에 W₀∼W₁₁의 데이타를 공급해서 에러정정부호 P₀~P₃의 생성처리를 행하고, 블록 C에서는 P/S 변환기(127)로 데이타 출력처리를 행한다. 다음에 상기 개개의 블록 A, B 및 C의 처리가 끝났으면, 블록 A에서는 먼저 패치된 A/D 변환기(119)의 데이타에 대해 에러정정부호(리드 솔로몬부호) P₀∼P₃의 생성처리를 행하고, 블록 B에서는 에러정정부호 P₀∼P₃의 생성이 끝난 데이타를 출력처리한다. 한편, 블록 C는 A/D 변환기(119)에서 새로운 데이타의 라이트처리를 행한다.

이와 같이, 블록 A, B, C에서는 상기 3가지의 처리를 순차적으로 행하여 P/S 변환기(127)에서 제어데이타, PCM 데이타 및 에러정정부호 P₀∼P₃을 직렬 데이타신호로써 출력한다. 제어데이타 C, PCM 데이타 W₀∼W₁₁및 에러정정부로 P₀∼P₃을 포함하는 P/S 변환기(127)에서 출력된 직렬 데이타신호는 CRC 부호발생기(128)에 공급되어 16비트의 CRC 부호를 생성한다. 스위치(131)은 P/S 변환기(127)에서 출력된 데이타(131A), CRC 부호발생기(128)에서 출력된 CRC 부호(131B), 프레임 동기신호 패

다음에 제8도에 도시한 프레임 발생기의 동작을 12비트로 양자화된 PCM 데이타신호로써 설명한다. A/D 변환기(119)는 16비트의 신호중, 상위 12비트(119U), (119l₁)을 통해서 전송된다. 멀티플렉서(122)의 제어신호(122C)는 A/D 변환기(119)의 출력이 제1의 샘플일 때 논리 ＂0＂이 선택되고, A/D 변환기의 출력이 제2의 샘프ㅇ일 때 논리 ＂1＂과 같이 되도록 논리＂0＂, ＂1＂의 반복 직렬로 구성된다. 따라서, 샘플 1일때의 래치(120l)에서 A/D 변환기(119)의 출력(119l₁), (119l₂)가 공급되고, 샘플 2일 때는 RAM(123)이 데이타버스(123A)의 상위 4비트와 A/D 변환기(119)의 출력(119l₁)이 래치(120l)에 인가된다.

이때 RAM(123)에 라이트된 데이타를 제10도에 도시한 메모리 맵을 사용해서 설명한다 샘플 1에서는 A/D 변환기(119)의 출력이 래치(120U), (120l)에 의해 래치된다. 따라서, 어드레스 RAM(123)의 블록 A에는 샘플 1의 상위 8비트(119U)가 저장되고, 어드레스 2에는 하위 8비트(A/D변환기(119)의 출력(119l₁), (119l₂))가 저장된다. 다음에 샘플 2가 래치(120U), (120l)에 의해 래치되었을 때, RAM(123)은 RAM 어드레스 제어회로(124)의 제어하에서 사전에 저장된 샘플1의 하위 8비트(즉 (119l₁), (119l₂))를 데이타버스(123A)로 출력한다. 따라서 래치(120l)에 저장된 데이타는 멀티플렉서(122)를 거쳐서 상위 4비트가 샘플 1의 하위 4비트(119l₁)이고, 하위 4비트는 샘플 2의 하위₁

이와 같이 멀티플렉서(122)의 제어신호(122C)가 논리 ＂1＂일 때 RAM(123)은 사전에 저장된 샘플의 하위 8비트를 출력하고, 재차 RAM(123)에 라이트되는 비트에 의해서 제10도에 도시한 바와 같이 해서 각각 12비트의 8샘플의 데이타률 RAM(123)의 블록 A에 저장할 수가 있다. 이와 같이 해서 얻은 데이타는 16비트로 양자화된 PCM 신호의 데이타수와 같기 때문에, 제16비트의 데이타로써 마찬가지의 처리, 동작을 통해서 제6b도에서 도시한 프레임을 생성할 수가 있다. 이상의 설명에 의해 알 수 있는 바와 같이 16비트 및 12비트로 양자화된 2개의 PCM 신호를 처리회로 규모의 약간의 증가나 용장도를 변화시키는 일없이 양자화 비트수와 관계없이 동일 프레임 구조나 배열로 할 수가 있다. 여기서 12비트로 양자화된 데이타로써 A/D 변환기(119)의 출력의 상위 12비트를 전송하는 것으로 하였으나, 16비트 데이타를 12비트로 동시에 압축 및 팽창한 데이타를 상기한 처리에 의해 동일 프레임 구성으로 전송할 수 있는 것은 명확하다.

상기한 방법으로 생성한 PCM 디지탈신호는 제1도에 도시한 기록재생장치를 이용해서 기록 매체위에 동일한 기록파장, 기록 포맷으로 기록할 수가 있다. 이때 신호처리회로(4) 및 A/D 변환기(3)는 제8도에 도시한 바와 같은 회로 구성으로 치환하면 좋다. 그리고, 제1도의 클럭신호 발생회로(18)은 제8도의 클럭신호 발생기(130)의 기능을 갖는 것이다. 이때, 기준신호 발진기(17), (27), (28)의 각각의 발진 주파수는 샘플링 주파수 및 양자화 비트수에 대해서 서로 다른 3종류의 신호형태의 기본 클럭으로 전송레이트 및 샘플링 주파수의 정수배로 선택된다. 샘플링 주파수 f_S가 44.1KHz, 양자화 비트수가 16비_B1

따라서, 전송레이트 f_B1은 1.176Mbps와 같다. 기본클럭을 발생하는 기준신호 발진기(17)의 주파수는, 예를 들면 발진기(17)의 발진주파수가 샘플링 주파수의 정수배로 되도록 전송레이트 f_B1의 12배의 주파수와 같은 14.112MHz로 선택된다. 마찬가지로, 샘플링 주파수 48KHz, 16비트 양자화수에 대해 기준신호 발진기(27)의 주파수가 15.36MHz일때 전송 레이트 f_B2는 1.28Mbps로 하면 좋고, 샘플링 주파수 32KHz, 12비트 양자화수에 대해 기준신호 발진기(28)의 주파수가 7.68MHz일때 전송 레이트 f_B3은 0.64Mbps로 하면 좋다. 이때, 회전헤드(8)의 회전속도를 제어하는 회전속도 제어회로(30)은 상술한 바와 같이 효율좋게 기록을 행하기 위해서 샘플링 주파수 44.1KHz, 양자화 비트수 16, 전송레이트 f_B1=1.176MHz일때의 회전수를 30rps로 설정하면, 이것을 기준으로 48KHz, 양자화 비트수 16, 전송레이트 f_B2=1.28MHz일때는 헤드회전수 32.7rps로 되고, 32KHz, 12비트, f_B3=0.64MHz일때는 16.3rps로 회전수를 설정하면 달성할 수가 있다.

한편, 테이프속도 제어회로(31)은 기록해야할 PCM 디지탈신호의 전송레이트에 비례해서 기록매체의 전송속도를 제어하기 위한 것이다. 이것은 테이프 전송속도를 일정하게 유지하는 전송레이트의 기능으로써 회전 드럼의 회전수를 변경하면, 트랙폭, 트_B1 _B2 _B3

이상 설명한 실시예는 회전헤드를 사용한 자기 기록재생장치에 적용한 예이지만, 많은 트랙을 동시에 취급하기 위해 사용되는 고정헤드를 자기 기록재생장치에도 적용할 수 있는 것을 알 수 있을 것이다. 다음에 본 발명의 다른 실시예에 따른 고정헤드형의 기록재생장치를 사용하는 예를 설명한다. 고정헤드형 장치에서의 신호처리는 회전헤드형 기록재생장치와 원리적으로 마찬가지이다. 특히, 고정헤드형 기록재생장치를 사용할 때에도 2개의 다른 비트수 n_S1, n_S2로 양자화된 PCM 디지탈신호를 동일 프레임 구성으로 전송하기 위해, PCM 데이타의 비트수로써 선택된 비트수 n_S1과 n_S2의 공배수는, 양자화 비트수가 다른 것에 관계없이 에러검출 및 정정부호가 부가된 후 일정한 비트수로 되는 심볼단위로 생성 부가되고, 용장도를 변경하지 않고 프레임의 생성을 행한다. 이와 같이 해서 얻은 PCM 디지탈신호를 기록할때에, 전송레이트에 비례해서 기록매체의 전송속도를 변화시키는 것에 의해, 기록매체상의 기록파장 및 기록 포맷을 일정하게 할 수가 있어, 동일의 고정헤드형 기록재생 시스템 또는 장치에 의해 샘플링 주파수, 양

제11도는 본 발명의 비트수가 다른 16 및 12비트로 양자화된 PCM 디지탈신호를 동일 프레임 구성으로 하는 프레임 구성도를 도시한 것이다. 제11도에서, (217)은 기록매체용 자기테이프로써, t_{1 ~}t₂₀은 자기 테이프상에 기록되는 트랙을 나타낸다. 또 (18a₁) -(18a₂₀)은 각 8비트의 프레임 동기신호 패턴, (19a₁)~(19a₂₀)은 PCM 데이타외에 장치등에 요구되는 제어정보를 기록하기 위한 8비트의 제어데이타, (20a₁)~(20a₂₀)은 16비트의 에러검출용 CRC 부호이다.

w(i, j)는 8비트로 구성된 1심볼의 데이타로써, i는 트랙방향의 번호(i=1, 2, 3...16)이고, j는 테이프 주행 방향 또는 세로방향의 번호(j=1, 2, 3, ..., 24)이며, P₀(j), P₁(j), P₂(j), P₃(j)는 에러정정부호의 심볼로써, j는 테이프 주행방향의 번호(j=1, 2, .., 24)이다.

제12a, b도는 각각 16비트 및 12비트로 양자화된 2개의 다른 샘플 데이타를 심볼로 분할한 상태를 도시한 것이다. 제12a도에 각각 상위 8비트와 하위 8비트를 포함하

또, 제11도에 의하면 1프레임에 대해서 배열된 PCM 데이타의 양자화 비트수 및 심볼수는 양자화 비트수가 다른 것에 관계없이 동일하다. 에러검출부호(20a₃)은 동일 트랙 t₃에 속하는 제어데이타(19a₃)과 PCM 데이타 w(1, j)(j=1~24)를 기본으로 해서 생성하는 것이고, 16비트의 CRC 부호를 부가한다. 다른 트랙에 있어서도 마찬가지로 에러검출부호를 발생하여 부가한다. 따라서, 양자화 비트수가 다르더라도 에러검출코드의 생성 및 복호방법을 공통으로 사용할 수가 있다. 또 에러정정부호 P₀(j), P₁(j), P₂(j), P₃(j)(j=1~24)는 다음에 표시하는 식(4)와 같이 트랙방향의 각 심볼에 따라 리드 솔로몬부호를 생성하는 것이다.

여기서 j=1, 2, ..., 24이고, I는 항등원 T, T², T³, ..., T⁵⁷은 갈로이스 필드(2⁸)의 개별적인 제로원이며, 표시된 승산 및 가산은 갈로이스 필드로 정의된 동작이다. 따라

제13도는 상기 제11도의 프레임 구조를 실현하기 위한 프레임 생성회로의 1예를 도시한 것이다. 제13도에 있어서, (218)은 아날로그 신호 입력단자, (219)는 3개의 출력(219u),(219l₁), (219l₂)를 갖는 16비트 A/D 변환기이며, 상기 8비트는 출력 (219u)로 출력되고, 하위 8비트는 4비트마다 (219l₁), (219l₂)로 출력된다. (220u), (220l)은 각각 클럭 입력신호(220cu), (220cl))의 타이밍에서 데이타를 래치하기 위한 8비트의 데이타 래치이다. (221lu), (221l), (226), (227)은 각각 3상태 버퍼로써, 신호(221cu), (221cl), (226c), (227c)가 논리 ＂0＂일 때 출력모드로 설정되고, 상기한 제어신호가 논리 ＂1＂일 때 하이 임피던스 상태로 설정된다. (222)는 8비트의 입력 2계통(222A), (222B) 중의 하나를 선택하기 위한 멀티플렉서이다. 제어신호(222C)가 논리 ＂0＂일때 (222A)를 출력하고, 제어신호(222C)가 논리 ＂1＂일때 신호(222B)를 출력한다. (223)은 각 회로에 접속된 8비트의 데이타버스를 갖는 데이타를 저장하는 RAM으로써 멀티플렉서(222)의 출력(222B)에 데이타 버스(223A)의 상위 4비트를 접속한다. (222)는 RAM(223)의 어드레스 및 라이트를 제어하기 위한 RAM어드레스 제어회로로써, 어드레스신호 처리용 출력(224A)와 라이트 제어펄스신호용 출력(224W)를 갖는다. (225)는 리드 솔로몬부호를 생성하기 위한 부호기로서, 입력 데이타계통에 따라 부가된 4개의 심볼 P₀, P₁, P₂, P₃을 포함하는 패리티 리드솔로몬부호를 생성하기 위한 입력(225A)와 출력(225B)를 갖는다. (228)은 8비트의 제어 데이타용 입력단자, (230)은 RAM(223)의 데이타버스(223A)의 데이타를

최초에, 제13도에 도시한 프레임 발생기의 동작을 16비트수로 양자화된 PCM 신호로써 다음에 설명한다. 멀티플렉서(222)의 제어신호(222C)는 논리 ＂0＂ 레벨에 고정되어 멀티플렉서(222)의 입력(222A)에 접속된 A/D 변환기(219)의 하위 8비트 신호(219l₁), (219l₂)를 데이타 래치(220l)에 전달한다. 또, A/D 변환기(219)에서 출력된 상위 8비트 신호(219u)는 데이타 래치(220u)에 공급된다. 따라서, 16비트로 양자화된 데이타는 클럭 신호(220cu), (220cl)의 타이밍으로 래치(220u), (220l)에 저장된다. 이 데이타 래치(220u), (220l)의 출력은 각각 3상태 버퍼(221u), (221l)에 공급되어 이들 버퍼의 제어신호(221cu), (221cl)을 차례로 시분할로 논리 ＂0＂레벨로 하는 것에 의해 RAM(223)의 데이타버스(223A)에 8비트 단위마다 데이타를 전송한다. 버스(223A)상의 데이타는 RAM 어드레스 제어회로(224)에 의해 발생된 어드레스신호(224A)와 라이트 제어펄스(224W)의 명령하에서 RAM(223)내로 저장된다. 이와 같은 처리는 클럭발생기(229)에서 발생된 샘플링 주파수 f_S마다 반복하여 행한다.

RAM(223)은 3개의 블럭으로 분할되어 다음 3개의 처리를 순차적으로 실행한다. 즉, (1) A/D 변환기(219)의 출력데이타 및 제어데이타(228)의 라이트처리, (2) 에러정정부호로써 사용되는 리드 솔로몬부호 P_o~P₃의 생성처리, (3) 데이타의 출력처리를 순차적으로 행한다. 1개의 블럭의 용량은 제11도에 도시한 프레임구조의 프레임동기 패턴(18al), (18a2), …, (18a20) 및 CRC 부호(20al), (20a2), …, (20a20)을 제외한 20×25바이트이다. 특히 제1의 블럭에서 버퍼(227)을 거쳐서 20바이트의 제어 데이타를 라이트하고, 제11도의 (19al), (19a2), …, (19a20)에 대응하는 어드레스에 입력한다. 또 A/D 변환기(219)에서 출력된 데이타의 제1의 샘플의 상위 8비트는 w(1, 1)에 저장되고, 하위 8비트는 w(1, 2)에 저장되며, 다음의 샘플 데이타의 상위 8비트 및 하dnl 8비트는 w(2, 1) 및 w(2, 2)와 같은 위치에 라이트된다. 샘플 데이타에 대응하는 비트를 w(16, 1), w(16, 2)에 저장한 후 데이타비트의 순차적인 저장은 저장위치 w(1, 3), w(1, 4)에서 마찬가지로 재차 반복적으로 개시된다. 이러한 방법에 있어서, A/D변환기(219)에서 출력된 16×24바이트의 데이타는 제1의 블럭에 저장된 이 처리를 병렬로 행하고 있을 때, RAM(223)의 제2의 블럭에서 부호 발생기(225)에 제11도의 w(1, 1), w(2, 1), …w(16, 1)에 대응한 데이타를 공급하는 것에 의해 데이타 정정부호 P_o(1), P₁(1), P₂(1) 및 P₃(1)을 생성하여 RAM(223)에 순차적으로 라이트한다. 따라서 데이타정정부호 P_o(j)~P₃(j)는 RAM(223)에 순차적으로 생성되어 라이트된다. 또, RAM(223)의 제3의 블럭에서 전환회로(230)에 데이타를 공급하는 것에 의해 제11도의 각 트랙에 대응한 데아타를 순차적으로 P/S변환기(231A), (231B), …, (231T)에 출력하는 처리를 행한다. 이와 같은 상기 처리가 끝나면, 제1의 블럭에서는 사전에 입력된 A/D변환기(219)의 데이타에 대해 에러_o ₃ _o ₃

다음에, 제13도에 도시한 프레임 발생기의 동작을 12비트로 양자화된 PCM 데이타 신호로써 설명한다. A/D변환기(219)는 16비트 중, 상위 12비트(219u), (219l₁)을 전송한다. 멀티플렉서(222)의 제어신호(222C)는 A/D변환기(219)의 출력이 샘플 1~16일때 논리 ＂0＂, 샘플 17~32일때 논리 ＂1＂, 샘플 33~48일때 논리 ＂0＂과 같이 16샘플마다 교대로 ＂0＂ 및 ＂1＂의 신호를 가한다. 따라서, 샘플 1~16일때 래치(2201)은 A/D변환기(219)의 출력(219l₁), (219l₂)가 공급되고, 샘플 17~32일때 RAM(223)의 데이타버스(223A)의 상위 4비트와 A/D변환기(219)의 출력(219l₁)이 인가된다. 이와 같은 처

이상의 동작을 샘플 18~32에 대해서 반복하는 것에 의해 w(1, 2)~w(16, 2)에 2개의 샘플의 하위 4비트로 구성된 데이타가 저장되고, w(1, 3)~w(16, 3)에는 샘플 17~32의 상위 8비트가 저장된다. 이상의 처리를 다른 샘플에 대해서도 마찬가지로 행하는 것에 의해 제12b도에 도시한 바와 같은 심볼 분할을 행할 수가 있다. 이와 같이 해서 얻어진 데이타가 16비트로 양자화된 PCM 신호용 데이타와 데이타수에서 동일하므로, 16비트 데이타로써 마찬가지의 처리, 동작을 행하는 것에 의해, 제11도에 도시한 프레임을 생성할 수가 있다.

이상의 설명에 의해 알 수 있는 바와 같이 16비트 및 12비트로 양자화된 2개의 PCM 신호에 대해 양자화 비트수에 관계없이 회로 규모의 증가 또는 용장도를 변경하는 일없이 동일한 프레임 구조를 실현할 수가 있다. 여기서 12비트로 양자화된 데이타로써 A/D변환기(219)의 출력의 상위 12비트를 전송하는 것으로 하였으나, 16비트 데이타를

상기의 방법으로 제11도에 도시한 바와 같이 생성된 PCM 디지탈신호를 기록매체상에 동일의 기록파장, 기록포맷으로 기록하는 고정헤드형 멀티트랙 기록재생방식의 디지탈신호 기록재싱장치에 대해서 다음에 설명한다.

제14도는 본 발명의 다른 실시예에 따른 PCM 디지탈 기록 재생장치를 도시한 블럭도이다. 제14도에 있어서, (201)은 아날로그신호 입력단자, (202) 및 (213)은 샘플홀드회로, (203), (212)는 각각 A/D변환기, D/A변환기이다. (204) 및 (211)은 신호처리회로, (205a), (205b), …, (205s), (205t)는 각 기록트랙에 대응해서 마련된 기록 앰프(206a), (206b), …, (206s), (206t)는 기록헤드, (207)은 기록매체, (208a), (208b), …, (208s), (208t)는 재생헤드, (209a), (209b), …, (209s), (209t)는 재생앰프, (210a), (210b), …, (210s), (210t)는 파형등화회로, (214)는 아날로그신호 출력단자, (215)는 기준신호 발생기, (216)은 클럭 발생기이다.

이상의 회로구성은 단일의 신호형식의 PCM 신호를 기록 재생할 때의 기본적인 구성이다. 기록동작에 있어서, 아날로그신호 입력단자(201)에 인가된 아날로그신호는 샘플홀드회로(202)에서 샘플되어 A/D변환기(203)에 의해 PCM 디지탈 신호로 변환된다. 다음에 이 PCM 디지탈신호는 기록계통의 신호 처리회로(204)에서 에러검출 정정용부호, 동기신호부호가 부가되어 20개의 각 트랙에 대응해서 마련된 기록앰프(205a), (205b), …, (205s), (205t)로 증폭되고 기록헤드(206a), (206b), …, (206s), (206t)에 의해 소정 속도로 주행하고 있는 기록매체(207)상에 기록된다.

재생시에 기록매체(207)상에 기록되는 신호를 재생헤드(208a), (208b), …,

본 실시예의 특징은 이와 같은 기본적 구성에 부가해서 제14도에 도시한 고정헤드형 PCM 디지탈신호 기록 재생장치에 있어서 다음의 부분이 부가되어 있다. 제14도에 있어서 (302)는 디지탈신호가 직접 인가되는 더빙 입력단자, (300)은 샘플링 주파수 44.1KHz, 양자화 비트수 16 및 샘플링 주파수 48KHz, 양자화 비트수 16 및 샘플링 주파수 32KHz, 양자화 비트수 12의 3종류의 신호를 전환하기 위한 전환 제어회로, (301)은 기록모드의 전환제어회로(300)의 입력단자, (304)는 재생모드의 전환제어회로(300)의 입력단자로써, 재생계통의 신호처리회로(211)에 의해 공급되는 제어 데이타가 인가된다.

(303)은 기록 매체용(207)의 전송속도 제어회로, (251)과 (252)는 각각 기준신호 발생기, (253)은 기준신호 선택회로, (210a1), (210a2), …, (210t1), (210t2)는 파형등화회로(210a)~(210t)와 주파수 특성이 다른 파형등화회로, (210a3)~( 210t3)은 재생신호 선택회로, (305)는 디지탈 더빙 출력단자이다.

다음에 제14도의 동작을 설명한다. 기준신호 발생기(215), (251), (252)는 샘플링 주파수 및 양자화 비트수가 다른 3종류의 신호의 기본 클럭으로 전송 레이트 및 샘플링 주파수의 정수배로 되는 클럭을 발생한다. 또, 샘플링 주파수 f_s44.1KHz, 양자화 비트수 16일때의 전송 레이트는 제11도에 도시한 프레임구조나 배열로 전송하는 것으로써, 상술한 제(3)식에 따라 결정할 수 있다. 특히 전송 레이트 F_B1은 (3)식에 샘플링 주파수 44.1KHz, 1프레임의 샘플수 16×12, 1프레임의 비트수 224×20을 대입하면, f_B1=1.029Mbps로 결정된다. 기본 클럭을 발생하는 기준신호 발생기(215)의 주파수는 샘플링 주파수 f_s의 정수배로 되도록 전송 레이트 f_B1의 12배와 같은 주파수 12.348KHz로 선택된다. 마찬가지로, 샘플링 주파수 48KHz, 양자화 비트수 16에 대응하는 전송 레이트 f_B1는 1.12Mbps로 결정된다. 따라서 기준신호 발생기(251)의 대응하는 주파수는 13.44MHz이다. 샘플링 주파수 32KHz, 양자화 비트수 12에 대응해서 전송 레이트 f_B3은 0.56Mbps로 결정된다. 따라서, 기준신호 발생기(252)의 대응하는 주파수는 6.72MHz이다. 이 3개의 기준신호 발생기(215), (251), (252)의 발진 주파수는 기준신호 선택회로(253)에서 선택되어 클럭 발생기(216)에 공급되어, 샘플홀드회로(202), (213), A/D변환기(203), D/A변환기(212), 기록 계통의 신호처리회로(204) 및 재생계통의 신호처리회로(211)의 타이밍을 전환하도록 상술한 실시예와 같이 동작된다. 전환제어회로(300)은 기준신호 선택회로(253) 및 재생신호 선택회로(210a3)~(210t3)의 선택을 위한 제어신호 및 입력단자(228)로 인가되어 기록된 신호계통의 형식을 나타내기 위해 사용되는 제어 데이타 신호를 발생한다. 전환제어회로(300)의 제어는 샘플링 주_B1 _B1 _B2

상술한 바와 같이, 기록해야 할 신호의 전송 레이트에 비례해서 기록매체(207)의 전송속도를 변경하는 것에 의해, 기록 매체상의 가장 짧은 파장은 항상 일정하게 유지되고, 그 결과 파형등화 특성도 항상 일정하게 유지된다. 그러나, 기록신호 주파수가 각각의 신호에서 변화하기 때문에, 파형등화특성은 주파수축에 따라서 시프트한다. 따라서,_B1 _B2 _B3

상술한 바와 같이 양자화 비트수가 다른 PCM 신호의 동일 프레임 구성은 제8도 및 제13도에 도시한 회로에 의해서 실현될 수 있다. 그러나, 본 발명은 앞서 도시한 것에 한정되지 않고, 용장도가 일정하고, 에러검출부호의 생성 및 복호를 위한 회로를 공통화할 수 있는 다른 프레임 구성으로도 변형 가능하다.

다음에 본 발명에 따른 프레임 구조의 변형예를 설명한다. 이들의 변형에는 기본적인 회로구성은 변경하지 않고, 제8도 및 제13도에 도시한 회로에 있어서의 처리를 약간 변경하는 것만으로 실현할 수 있다. 제15a, b도는 프레임 구조의 변형을 도시한 것이다. 특히 제15a도는 16비트로 양자화 된 PCM 디지탈신호의 프레임구성의 1예를 도시한 도면이고, 제15b도는 12비트로 양자화 된 PCM 디지탈신호의 프레임구성의 1예를 도시한 도면이다. 도면에 있어서, (11a), (11b)는 12비트의 프레임 동기신호 패턴(12a), (12b)는 PCM 데이타, (13a), (13b)는 에러검출 및 정정 부호이다. PCM 데이타(12a), (12b)의 비트수는 양자화 비트수 16과 12의 공배수인 96비트로 선택된다. 따라서, 16비

여기서는 에러검출부호로써 16비트의 CRC부호를 부가하는 것이 고려된다. 이것에 의해 1프레임의 총비트수가 124비트로 공통이기 때문에 용장도가 일정하고, 에러검출부호의 생성 및 복호회로를 2개의 프레임으로 공통화할 수가 있고, 회로 규모의 증가가 억제된다는 효과가 있다.

에러검출 및 정정부호를 생성하기 위해서, PCM 데이타 샘플을 소정의 비트수의 각 심볼로 분할하는 방법(예를 들면, 리드 솔로몬부호)이 알려져 있다. 제16a, b도는 , 예를 들면 16비트와 12비트의 PCM 데이타 샘플일 때, 2개의 양자화 비트수의 공약수(즉, 16과 12)인 4비트의 1심볼로 분할하고, 2개의 심볼의 에러검출 및 정정부호가 생성부가 되는 프레임 구조의 1예를 도시한 것이다.

특히, 제16a도는 양자화 비트수 16의 프레임구성, 제16b도는 양자화 비트수 12의 프레임 구성을 도시한 것이다. 도면에 있어서, W₁, W₂, …, W₁₂는 PCM 데이타(12a), (12b)의 각 심볼을 표시하고, P₁, P₂는 에러검출 및 정정부호(13a), (13b)의 심볼을 표시한다. 그외의 부호는 제15a, b도에 도시한 부호와 동일하다. PCM 데이타(12a)는 16비트로 양자화된 3개의 샘플로 1프레임의 데이타를 구성하고, PCM 데이타(12b)는 12비트의 4개의 샘플로 1프레임의 데이타를 구성한다. 따라서 16비트의 각 샘플은 4개의 심볼로 분할하고, 12비트의 각 샘플의 3개의 심볼로 분할된다. 에러검출 및 정정부호의 심볼 P₀및 P₁은 다음에 표시하는 식 (5)에 따른 리드솔로몬부호이다.

여기서 I는 항등원이고, T, T², T³, …T¹³은 갈로이스필드(2⁴)의 개별적인 비제로원이며, 표시된 승산 및 가산은 갈로이스 필드로 정의된 동작이다.

따라서, 제16a, b도에 도시된 프레임구조에 의하면, 양자화 비트수가 다른 2개의 신호를 다른 양자화 비트수의 공배수와 동일한 비트수로 심볼을 구성하므로, 1프레임의 심볼수가 일정하게 되는 것에 의해 동일한 연산 또는 동작회로를 사용하여 에러검출 및 정정부호의 생성 및 복호를 행할 수가 있다.

제17a, b도는 각각 양자화 비트수가 16과 12인 PCM 디지탈신호일 때 1프레임의 PCM 데이타비트수를 나눌 수 있는 8비트를 1심볼로 구성하고, 4심볼의 에러검출 및 정정부호를 생성부가할때의 프레임구조를 도시한 것이다. 특히 제17a도는 16비트로 양자화되고 샘플된 데이타신호의 프레임구성을 도시하고, 제17b도는 12비트로 양자화되고 샘플된 데이타신호의 프레임 구성을 도시한 것이다. PCM 데이타(12b)는 16비트의 6샘플로 되고, PCM 데이타(12b)는 12비트의 8샘플로 된다. PCM 데이타(12a), (12b)의 8비트의 각 심볼을 생성하기 위하여 16비트의 1샘플은 2심볼로 분할되어 PCM 데이타(12a)에서 심볼 W₁, W₂, …, W₁₂를 구성한다. 한편, PCM 데이타(12b)에 있어서 12비트의 1샘플은 8비트의 1심볼로 분할되고, 나머지 4비트는 다른 샘플의 분할에서 생긴 나머지 비트와 합쳐서 1심볼을 구성한다. 이때 심볼은 W₁, W₂, …W₁₂로 구성한다. 에러검출 및 정정부호의 심볼 P₁, P₂, P₃, P₄는 다음에 표시하는 식 (6)에 의한 리드솔로몬

여기서 I는 항등원이고, T, T², T³…T⁴⁵는 갈로이스 필드(2⁸)의 개별적인 비제로원이며, 표시된 승산 및 가산은 갈로이스 필드로 정의된 동작이다.

따라서, 심볼수가 2개의 PCM 데이타(12a), (12b)에 대해 동일하므로 양자화 비트수에 관계없이 같은 연산회로를 사용하여 에러검출 및 정정부호를 생성하고 복호화할 수가 있다. 또, 제17a, b도의 예에 의하면, 개별적인 비제로원 T, T², T³…T⁴⁵의 증가된 수를 사용할 수 있고, 제16a, b도에 도시한 프레임구조와 비교해서 에러검출 및 정정부호의 심볼수를 증가시킬 수가 있다.

제18도는 PCM 데이타를 자기 테이프상에 20개의 트랙으로 기록할때의 포맷을 도시한 것이다. 제18도에서 (307)은 자기 테이프, t₁~t₂₀은 자기 테이프상에 기록된 데이타 트랙을 나타낸다. (11a₁)~(11a₂₀)은 프레임 동기신호 패턴, (13a₁)~(13a₂₀)은 에러검출부호를 각각 표시한다. 또, w(i, j)는 8비트의 데이타 심볼로써, i는 트랙방향의 번호(i=1, 2, …, 또는 16)이고, j는 테이프주행방향의 번호(j=1, 2, …, 또는 12)이다. P₁(j), P₂(i), P₃(j), P₄(j)는 에러정정 부호의 심볼로써, j는 테이프주행방향의 번호(j=1, 2, …, 또는 12)이다. 제19a, b도는 16비트, 12비트의 샘플 데이타를 심볼로 분할한 상태를 도시한 것이다. 제19a도의 16비트의 1샘플은 상위 8비트, 하위 8비트의 2심볼로 분할한다. 또,₁ ₁ ₂ ₂₀ ₁ ₂ ₃ ₄

여기서 j=1, 2..., 12, I는 항등원이고, T, T², T³..., T⁵⁷은 갈로이스필드(2⁸)의 개별적인 비제로원이며, 표시된 승산 및 가산은 갈로이스 필드로 정의된 동작이다.

따라서, 양자화 비트수가 16, 12비트로 다르더라도 에러정정부호를 동일한 방법으로 2개의 PCM 데이타를 공통으로 생성하여 부가할 수 있다.

Claims

아날로그 신호를 선택된 샘플링 주파수로 샘플링하고 소정의 양자화 비트수에 따른 샘플을 디지탈화하는 것에 의해 PCM신호로 변환하고, 기록헤드에 의해 이동하는 기록매체(9)상에 상기 PCM 신호를 기록하고 재생하는 기록재생장치에 있어서, 상기 아날로그 신호가 PCM 신호로 변환될 때, 상기 선택된 샘플링 주파수와 양자화 비트수에 따라서 선택적으로 변화되는 주파수를 갖는 클럭신호를 발생하는 클럭신호 발생기(18,130,229,216), 상기 클럭신호를 사용해서 기록 및 재생해야 할 디지탈 신호를 처리하는 신호처리회로(4,13,204,211)과 상기 선택된 샘플링 주파수와 상기 소정의 양자화 비트수에 따라서 기록헤드 및 기록매체(9)의 상대속도를 제어하는 제어회로(30,31,303)을 포함하는 PCM 신호의 기록재생장치.
특허청구의 범위 제1항에 있어서, 상기 상대속도를 제어하는 제어회로(30)은 상기 샘플링주파수와 상기 양자화 비트수의 전환에 따라서 회전헤드(8)의 회전속도와 기록매체의 주행속도를 변화시키는 PCM신호의 기록재생장치.
특허청구의 범위 제1항에 있어서, 상기 상대속도를 제어하는 제어회로(303)은 상기 샘플링 주파수와 상기 양자화 비트수의 전환에 따라서 상기 기록매체(9)의 주행속도를 변화시키는 PCM 신호의 기록재생장치.
특허청구의 범위 제1항에 있어서, 상기 디지탈신호를 처리하는 신호처리회로(4,
특허청구의 범위 제4항에 있어서, 상기 신호처리회로(4, 13, 204, 211)은 기록되는 PCM 신호의 서로 다른 양자화 비트수에 대해서 동일 형식의 에러검출 및 정정부호를 부가하는 PCM 신호의 기록재생장치.
특허청구의 범위 제1항에 있어서, 샘플이 다른 비트수 n_s1및 n_s2로 각각 양자화된 2종류의 PCM 신호가 존재하고, 상기 디지탈 신호를 처리하는 신호처리회로는 PCM 신호를 n_s1로 양자화되고 샘플된 PCM 신호를 m_s1로 분할하고, n_s2로 양자화 되고 샘플된 PCM 데이타를 m_s2로 분할하여 n_s1×m_s1=n_s2×m_s1의 조건을 만족하는 샘플수로 프레임을 구성하고, 1프레임마다 프레임 동기신호와 에러검출 및 정정부호를 상기 2종류의 PCM 신호에 공통으로 부가하는 PCM 신호의 기록재생장치.