JP2696876B2 - チャンネル切換装置 - Google Patents
チャンネル切換装置Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、コンパクトディスクや光学式ビデオディス
ク等のディジタル音声において、いわゆるバイリンガル
記録された信号に対するチャンネル切換方法に関する。
ク等のディジタル音声において、いわゆるバイリンガル
記録された信号に対するチャンネル切換方法に関する。
本発明はチャンネル切換方法に関し、データをレジス
タに書込む際に用いる制御信号とチャンネル制御信号と
をゲーティングし、このゲーティングされた信号を用い
てレジスタの書込制御を行うことにより、ゲーティング
条件の選択によって、容易に良好なチャンネル切換が行
われるようにするものである。
タに書込む際に用いる制御信号とチャンネル制御信号と
をゲーティングし、このゲーティングされた信号を用い
てレジスタの書込制御を行うことにより、ゲーティング
条件の選択によって、容易に良好なチャンネル切換が行
われるようにするものである。
コンパクトディスク（CD）や光学式ビデオディスク
（LD）等のディジタル音声において、いわゆるバイリン
ガル記録の規格が定められた。それによると、これらの
ディジタル音声におけるバイリンガル記録では、主チャ
ンネル及び副チャンネルの音声信号は、それぞれステレ
オの左チャンネル及び右チャンネルの音声信号に対応し
て記録されるようになっている。
（LD）等のディジタル音声において、いわゆるバイリン
ガル記録の規格が定められた。それによると、これらの
ディジタル音声におけるバイリンガル記録では、主チャ
ンネル及び副チャンネルの音声信号は、それぞれステレ
オの左チャンネル及び右チャンネルの音声信号に対応し
て記録されるようになっている。
一般的にバイリンガル記録された音声信号の再生に当
たっては、主・副チャンネルの音声信号をそれぞれ左・
右の音声系から独立に出力する場合の他、必要に応じて
主チャンネルまたは副チャンネルを選択し、この選択さ
れた音声信号を左右の音声系の両方から出力することも
行われる。
たっては、主・副チャンネルの音声信号をそれぞれ左・
右の音声系から独立に出力する場合の他、必要に応じて
主チャンネルまたは副チャンネルを選択し、この選択さ
れた音声信号を左右の音声系の両方から出力することも
行われる。
この場合に、前者の主・副チャンネルの音声信号を左
・右の音声系から出力する再生は、上述したように主・
副のチャンネルがステレオの左・右のチャンネルに対応
している場合には、従来のステレオの再生をそのまま実
行すれば行うことができる。これに対して後者の選択さ
れたチャンネルの音声信号を左右の両方の音声系から出
力する場合には、従来は左・右独立に再生された音声信
号を終段でスイッチングして両方の音声系に出力するこ
とが行われていた。
・右の音声系から出力する再生は、上述したように主・
副のチャンネルがステレオの左・右のチャンネルに対応
している場合には、従来のステレオの再生をそのまま実
行すれば行うことができる。これに対して後者の選択さ
れたチャンネルの音声信号を左右の両方の音声系から出
力する場合には、従来は左・右独立に再生された音声信
号を終段でスイッチングして両方の音声系に出力するこ
とが行われていた。
しかしながらこのようなスイッチングを行う場合に、
再生されたアナログ音声信号を汎用のいわゆるアナログ
スイッチで処理すると、周波数特性等の影響でディジタ
ルの性能が損なわれるおそれがある。そこで従来のCD,L
D等の再生装置では、アナログスイッチに代えて複数個
のリレーを用いてチャンネル切換を行うなどしている
が、構成が複雑になり、コストが上昇するなどの問題が
あった。
再生されたアナログ音声信号を汎用のいわゆるアナログ
スイッチで処理すると、周波数特性等の影響でディジタ
ルの性能が損なわれるおそれがある。そこで従来のCD,L
D等の再生装置では、アナログスイッチに代えて複数個
のリレーを用いてチャンネル切換を行うなどしている
が、構成が複雑になり、コストが上昇するなどの問題が
あった。
ところでCD,LD等のディジタル音声において、信号の
記録は16ビットの音声データを上位・下位８ビットずつ
に分割し、さらに左右（主副）の音声データを時分割多
重して一系統で行われている。
記録は16ビットの音声データを上位・下位８ビットずつ
に分割し、さらに左右（主副）の音声データを時分割多
重して一系統で行われている。
これに対して再生では、エラー訂正・データ並べ替等
のデータ処理は８ビットで行われ、並べ替によって１つ
の音声データを構成する上位・下位の８ビットずつが連
続されると共に、対応する左・右の音声データが交互に
設けられた８ビット並列のデータが形成される。そして
この信号を16ビットに変換し、さらにこの変換された信
号を左右の音声データに分離すると共に、上述のエラー
訂正で訂正不能となった信号に対する平均値補間、前置
ホールド等の処理を行って左右の音声系に出力するよう
にしている。
のデータ処理は８ビットで行われ、並べ替によって１つ
の音声データを構成する上位・下位の８ビットずつが連
続されると共に、対応する左・右の音声データが交互に
設けられた８ビット並列のデータが形成される。そして
この信号を16ビットに変換し、さらにこの変換された信
号を左右の音声データに分離すると共に、上述のエラー
訂正で訂正不能となった信号に対する平均値補間、前置
ホールド等の処理を行って左右の音声系に出力するよう
にしている。
この出願はこのような点に鑑み、簡単な構成で良好な
チャンネル切換が行われるようにするものである。
チャンネル切換が行われるようにするものである。
本発明は、それぞれ所定数のビットで構成される複数
のチャンネル用データから成り、各上記チャンネル用デ
ータの上記ビットが複数のビット列に分割され、この分
割された上記ビット列で構成されるデータが形成される
と共に、上記形成された各データが上記チャンネルごと
に連続され、且つ、上記複数のチャンネルが順次となる
ように形成されて供給（入力端子（1a）〜（1h））され
るチャンネル切換装置において、上記形成された各デー
タが入力される上記ビット列に相当する個数のレジスタ
（2a）〜（2h）から成る第１の並列データ記憶手段と、
上記ビット列に相当する個数のレジスタ（2i）〜（2p）
から成り上記第１の並列データ記憶手段からの出力デー
タが入力される第２の並列データ記録手段とを有すると
共に、上記形成された各データごとの制御信号と上記各
チャンネルごとの制御信号とを用いて、上記第１及び第
２の並列データ記憶手段を上記ディジタル信号の上記形
成された各データごとに駆動して上記チャンネルごとに
上記形成された各データを連結して取り出すか、又は、
上記第１及び第２の並列データ記憶手段を上記ディジタ
ル信号の任意の上記チャンネルの期間に上記形成された
各データごとに駆動して上記任意のチャンネルの上記形
成された各データを連結して取り出すかを切り換えるチ
ャンネル切換信号を発生する制御回路（回路（４）
（５）（16）〜（19））が設けられて成るチャンネル切
換装置である。
のチャンネル用データから成り、各上記チャンネル用デ
ータの上記ビットが複数のビット列に分割され、この分
割された上記ビット列で構成されるデータが形成される
と共に、上記形成された各データが上記チャンネルごと
に連続され、且つ、上記複数のチャンネルが順次となる
ように形成されて供給（入力端子（1a）〜（1h））され
るチャンネル切換装置において、上記形成された各デー
タが入力される上記ビット列に相当する個数のレジスタ
（2a）〜（2h）から成る第１の並列データ記憶手段と、
上記ビット列に相当する個数のレジスタ（2i）〜（2p）
から成り上記第１の並列データ記憶手段からの出力デー
タが入力される第２の並列データ記録手段とを有すると
共に、上記形成された各データごとの制御信号と上記各
チャンネルごとの制御信号とを用いて、上記第１及び第
２の並列データ記憶手段を上記ディジタル信号の上記形
成された各データごとに駆動して上記チャンネルごとに
上記形成された各データを連結して取り出すか、又は、
上記第１及び第２の並列データ記憶手段を上記ディジタ
ル信号の任意の上記チャンネルの期間に上記形成された
各データごとに駆動して上記任意のチャンネルの上記形
成された各データを連結して取り出すかを切り換えるチ
ャンネル切換信号を発生する制御回路（回路（４）
（５）（16）〜（19））が設けられて成るチャンネル切
換装置である。
これによれば、チャンネル切換がディジタル処理で行
われるのでディジタルの性能が損なわれることがないと
共に、簡単なゲート回路等の追加のみで実現できるので
コストの上昇等のおそれもなく、良好なチャンネル切換
を行うことができる。
われるのでディジタルの性能が損なわれることがないと
共に、簡単なゲート回路等の追加のみで実現できるので
コストの上昇等のおそれもなく、良好なチャンネル切換
を行うことができる。
第１図は上述した８ビットのデータ処理された信号を
16ビットに変換するための回路であって、この図におい
て前段からのビットの並列データ信号は入力端子（1a）
〜（1h）を通じてレジスタ（2a）〜（2h）に供給され
る。また端子（３）に供給されるシステムクロック信号
SCKがレジスタ（2a）〜（2h）に供給され、さらに端子
（４）に供給される書込イネーブル信号WENが選択スイ
ッチ（５）を通じてレジスタ（2a）〜（2h）に供給され
る。これによって信号WENが高電位のときに入力端子（1
a）〜（1h）に供給された８ビットのデータ信号がレジ
スタ（2a）〜（2h）に書込まれる。
16ビットに変換するための回路であって、この図におい
て前段からのビットの並列データ信号は入力端子（1a）
〜（1h）を通じてレジスタ（2a）〜（2h）に供給され
る。また端子（３）に供給されるシステムクロック信号
SCKがレジスタ（2a）〜（2h）に供給され、さらに端子
（４）に供給される書込イネーブル信号WENが選択スイ
ッチ（５）を通じてレジスタ（2a）〜（2h）に供給され
る。これによって信号WENが高電位のときに入力端子（1
a）〜（1h）に供給された８ビットのデータ信号がレジ
スタ（2a）〜（2h）に書込まれる。
このレジスタ（2a）〜（2h）からのデータ信号がそれ
ぞれレジスタ（2i）〜（2p）に供給される。また端子
（３）（４）からの信号がレジスタ（2i）〜（2p）に供
給される。これによってレジスタ（2i）〜（2p）には１
つ前の８ビットのデータ信号が書込まれ、レジスタ（2
a）〜（2p）に16ビットのデータ信号が形成される。
ぞれレジスタ（2i）〜（2p）に供給される。また端子
（３）（４）からの信号がレジスタ（2i）〜（2p）に供
給される。これによってレジスタ（2i）〜（2p）には１
つ前の８ビットのデータ信号が書込まれ、レジスタ（2
a）〜（2p）に16ビットのデータ信号が形成される。
このレジスタ（2a）〜（2p）からのデータ信号がそれ
ぞれオア回路（6a）〜（6p）に供給される。また端子
（７）に供給される所望時低電位になる並列ロード信号
PLDがインバータ（８）を通じてオア回路（6a）〜（6
p）に供給される。このオア回路（6a）〜（6p）からの
データ信号がそれぞれノア回路（9a）〜（9p）、インバ
ータ（10a）〜（10p）を通じてレジスタ（11a）〜（11
p）に供給される。
ぞれオア回路（6a）〜（6p）に供給される。また端子
（７）に供給される所望時低電位になる並列ロード信号
PLDがインバータ（８）を通じてオア回路（6a）〜（6
p）に供給される。このオア回路（6a）〜（6p）からの
データ信号がそれぞれノア回路（9a）〜（9p）、インバ
ータ（10a）〜（10p）を通じてレジスタ（11a）〜（11
p）に供給される。
また端子（３）からの信号SCKがレジスタ（11a）〜
（11p）に供給され、さらに端子（12）に供給されるイ
ネーブル信号ENがレジスタ（11a）〜（11p）に供給され
る。これによって信号PLDが低電位で信号ENが高電位に
なるとレジスタ（2a）〜（2p）の16ビットのデータ信号
がレジスタ（11a）〜（11p）に書込まれる。
（11p）に供給され、さらに端子（12）に供給されるイ
ネーブル信号ENがレジスタ（11a）〜（11p）に供給され
る。これによって信号PLDが低電位で信号ENが高電位に
なるとレジスタ（2a）〜（2p）の16ビットのデータ信号
がレジスタ（11a）〜（11p）に書込まれる。
さらにレジスタ（11a）〜（11o）からのデータ信号信
号がそれぞれ隣接ビットのオア回路（13b）〜（13p）に
供給される。また端子（７）からの信号PLDがオア回路
（13a）〜（13p）に供給され、このオア回路（13a）〜
（13p）からの信号がノア回路（9a）〜（9p）、インバ
ータ（10a）〜（10p）を通じてレジスタ（11a）〜（11
p）に供給される。なおオア回路（13a）の他端には例え
ば接地電位が供給される。そしてレジスタ（11p）から
のデータ信号が出力端子（14）に供給される。
号がそれぞれ隣接ビットのオア回路（13b）〜（13p）に
供給される。また端子（７）からの信号PLDがオア回路
（13a）〜（13p）に供給され、このオア回路（13a）〜
（13p）からの信号がノア回路（9a）〜（9p）、インバ
ータ（10a）〜（10p）を通じてレジスタ（11a）〜（11
p）に供給される。なおオア回路（13a）の他端には例え
ば接地電位が供給される。そしてレジスタ（11p）から
のデータ信号が出力端子（14）に供給される。
これによって信号PLDが高電位で信号ENが高電位のと
きに、信号SCKに同期してレジスタ（11a）〜（11p）の
データ信号が順次隣接ビットにシフトされ、16ビットの
直列データ信号が出力端子（14）に取出される。
きに、信号SCKに同期してレジスタ（11a）〜（11p）の
データ信号が順次隣接ビットにシフトされ、16ビットの
直列データ信号が出力端子（14）に取出される。
なおレジスタ（2o）（2p）からのデータ信号がそれぞ
れレジスタ（2q）（2r）に供給され、また端子（３）
（４）からの信号がレジスタ（2q）（2r）に供給され
て、音声データと共に伝送されるポインター用のデータ
等がこれらのレジスタ（2q）（2r）を通じて出力端子
（15q）（15r）に取出される。
れレジスタ（2q）（2r）に供給され、また端子（３）
（４）からの信号がレジスタ（2q）（2r）に供給され
て、音声データと共に伝送されるポインター用のデータ
等がこれらのレジスタ（2q）（2r）を通じて出力端子
（15q）（15r）に取出される。
そしてさらにこの回路において、端子（４）からの信
号WENがオア回路（16）（17）に供給され、また端子（1
8）に供給される入力データ信号の左右（主副）チャン
ネルを判別する信号LRCがオア回路（16）に供給される
と共にインバータ（19）を通じてオア回路（17）に供給
される。そしてこのオア回路（16）（17）からの信号と
端子（４）からの信号がスイッチ（５）で選択されてレ
ジスタ（2a）〜（2r）に供給される。
号WENがオア回路（16）（17）に供給され、また端子（1
8）に供給される入力データ信号の左右（主副）チャン
ネルを判別する信号LRCがオア回路（16）に供給される
と共にインバータ（19）を通じてオア回路（17）に供給
される。そしてこのオア回路（16）（17）からの信号と
端子（４）からの信号がスイッチ（５）で選択されてレ
ジスタ（2a）〜（2r）に供給される。
なお端子（４）（７）（12）（18）に供給される信号
WEN,PLD,EN,LRC等は中央制御回路（図差せず）から供給
され、これらの信号は端子（３）のシステムクロック信
号SCKに同期されると共に、入力端子（1a）〜（1h）に
接続される前段回路及び出力端子（14）（15q）（15r）
に接続される後段回路も全てこのクロック信号SCKに同
期して駆動されている。
WEN,PLD,EN,LRC等は中央制御回路（図差せず）から供給
され、これらの信号は端子（３）のシステムクロック信
号SCKに同期されると共に、入力端子（1a）〜（1h）に
接続される前段回路及び出力端子（14）（15q）（15r）
に接続される後段回路も全てこのクロック信号SCKに同
期して駆動されている。
そしてこの回路において、第２図Ａに示すような信号
WENが端子（４）に供給されると、最初のパルスａで同
図Ｂに示すようにレジスタ（2a）〜（2h）に例えば左チ
ャンネルの１番目の下位データL1lが書込まれる。次に
パルスｂでこのデータL1lがレジスタ（2i）〜（2p）に
書込まれると共に、同図Ｃに示すようにレジスタ（2a）
〜（2h）に左チャンネルの１番目の上位データL1uが書
込まれる。
WENが端子（４）に供給されると、最初のパルスａで同
図Ｂに示すようにレジスタ（2a）〜（2h）に例えば左チ
ャンネルの１番目の下位データL1lが書込まれる。次に
パルスｂでこのデータL1lがレジスタ（2i）〜（2p）に
書込まれると共に、同図Ｃに示すようにレジスタ（2a）
〜（2h）に左チャンネルの１番目の上位データL1uが書
込まれる。
さらに同図D,Eに示すような信号PLD,ENが端子（７）
（12）に供給されると、まず信号PLDが低電位の期間に
レジスタ（2a）〜（2p）からのデータL1u,L1lがレジス
タ（11a）〜（11p）に供給され、このとき信号ENが高電
位であることからこのデータがレジスタ（11a）〜（11
p）に書込まれる。次に信号PLDが高電位になるとレジス
タ（2a）〜（2o）のデータが順次隣接のレジスタ（2b）
〜（2p）に供給され、このとき信号ENが高電位であるこ
とから、同図Ｆに示すように16ビットのデータが直列に
出力端子（14）に取出される。
（12）に供給されると、まず信号PLDが低電位の期間に
レジスタ（2a）〜（2p）からのデータL1u,L1lがレジス
タ（11a）〜（11p）に供給され、このとき信号ENが高電
位であることからこのデータがレジスタ（11a）〜（11
p）に書込まれる。次に信号PLDが高電位になるとレジス
タ（2a）〜（2o）のデータが順次隣接のレジスタ（2b）
〜（2p）に供給され、このとき信号ENが高電位であるこ
とから、同図Ｆに示すように16ビットのデータが直列に
出力端子（14）に取出される。
そしてこの直列データ信号が取出された後は、信号EN
が低電位にされ、この状態で再度信号WENが供給される
と、例えば右チャンネルの１番目の下位データR1l及び
上位データR1uがレジスタ（2a）〜（2p）に書込まれ
て、以下同様の動作が繰り返される。これによって16ビ
ットの左右の音声信号が交互に設けられた通常のステレ
オ信号が出力端子（14）に取出され、後段の回路で左右
の音声データの分離、平均値補間、前置ホールド等の処
理が行われる。
が低電位にされ、この状態で再度信号WENが供給される
と、例えば右チャンネルの１番目の下位データR1l及び
上位データR1uがレジスタ（2a）〜（2p）に書込まれ
て、以下同様の動作が繰り返される。これによって16ビ
ットの左右の音声信号が交互に設けられた通常のステレ
オ信号が出力端子（14）に取出され、後段の回路で左右
の音声データの分離、平均値補間、前置ホールド等の処
理が行われる。
これに対して、端子（18）には同図Ｇに示すような信
号LRCが供給されている。そこで例えばスイッチ（５）
にてオア回路（16）の出力信号が選択されると、レジス
タ（2a）〜（2p）には同図Ｈに示すような右チャンネル
に対応するパルスc,dの削除された信号WENが供給される
ことになる。これによってレジスタ（2a）〜（2p）には
同図I,Jに示すように右チャンネルのデータR1l,R1uが書
込まれず、前回の左チャンネルのデータL1l,L1uが倍の
期間保持される。一方端子（７）（12）には通常時と同
じ信号が供給されており、レジスタ（11a）〜（11p）か
ら出力端子（14）に取出される信号は、同図Ｋに示すよ
うに、左チャンネルのデータのみが２度ずつ繰り返さ
れ、左右のチャンネルが共に左チャンネルのデータとさ
れた信号が取出される。
号LRCが供給されている。そこで例えばスイッチ（５）
にてオア回路（16）の出力信号が選択されると、レジス
タ（2a）〜（2p）には同図Ｈに示すような右チャンネル
に対応するパルスc,dの削除された信号WENが供給される
ことになる。これによってレジスタ（2a）〜（2p）には
同図I,Jに示すように右チャンネルのデータR1l,R1uが書
込まれず、前回の左チャンネルのデータL1l,L1uが倍の
期間保持される。一方端子（７）（12）には通常時と同
じ信号が供給されており、レジスタ（11a）〜（11p）か
ら出力端子（14）に取出される信号は、同図Ｋに示すよ
うに、左チャンネルのデータのみが２度ずつ繰り返さ
れ、左右のチャンネルが共に左チャンネルのデータとさ
れた信号が取出される。
従ってこの信号に対して、後段の回路で左右の音声デ
ータの分離が行われると、左右の音声系の両方から左チ
ャンネルの音声信号が出力され、例えば主チャンネルの
音声信号を左右の両方の音声系から出力することができ
る。
ータの分離が行われると、左右の音声系の両方から左チ
ャンネルの音声信号が出力され、例えば主チャンネルの
音声信号を左右の両方の音声系から出力することができ
る。
同様にスイッチ（５）でオア回路（17）の出力信号を
選択した場合には、右（副）チャンネルの音声信号が左
右の両方の音声系から出力される。
選択した場合には、右（副）チャンネルの音声信号が左
右の両方の音声系から出力される。
こうして上述の回路によれば、チャンネル切換がディ
ジタル処理で行われるのでディジタルの性能が損なわれ
ることがないと共に簡単なゲート回路等の追加のみで実
現できるのでコストの上昇等のおそれもなく、良好なチ
ャンネル切換を行うことができる。
ジタル処理で行われるのでディジタルの性能が損なわれ
ることがないと共に簡単なゲート回路等の追加のみで実
現できるのでコストの上昇等のおそれもなく、良好なチ
ャンネル切換を行うことができる。
またポインター用のデータ等も同様に取出されるの
で、平均値補間、前置ホールド等の後段の回路をそのま
ま利用することができ、従来の装置に改変を加えること
がなく実施することができる。
で、平均値補間、前置ホールド等の後段の回路をそのま
ま利用することができ、従来の装置に改変を加えること
がなく実施することができる。
さらに上述のスイッチ（５）の切換選択は中央制御回
路（図示せず）等からの簡単な指令信号で容易に制御す
ることができ、容易に実施することができる。
路（図示せず）等からの簡単な指令信号で容易に制御す
ることができ、容易に実施することができる。
さらに上述の例では、レジスタ（2a）〜（2r）の書込
イネーブル信号WENをゲーティングしてチャンネル切換
を行ったが、これはレジスタ（11a）〜（11p）に対する
並列ロード信号PLDをゲーティングしても同様のチャン
ネル切換を行うことができる。
イネーブル信号WENをゲーティングしてチャンネル切換
を行ったが、これはレジスタ（11a）〜（11p）に対する
並列ロード信号PLDをゲーティングしても同様のチャン
ネル切換を行うことができる。
すなわち上述の図において、書込イネーブル信号WEN
の系に設けられているオア回路（16）（17）等の回路
（破線で囲って示す）を並列ロード信号PLDの入力部に
移動して設けると共に、出力端子（14）に得られる信号
を破線図示のようにオア回路（13a）の他方の入力に帰
還する。
の系に設けられているオア回路（16）（17）等の回路
（破線で囲って示す）を並列ロード信号PLDの入力部に
移動して設けると共に、出力端子（14）に得られる信号
を破線図示のようにオア回路（13a）の他方の入力に帰
還する。
これによれば、レジスタ（11a）〜（11p）に対する並
列ロードが一方のチャンネルのみで行われると共に、他
方のチャンネルの期間には出力信号が帰還されて前回の
信号がレジスタ（11a）〜（11p）に書込まれる。
列ロードが一方のチャンネルのみで行われると共に、他
方のチャンネルの期間には出力信号が帰還されて前回の
信号がレジスタ（11a）〜（11p）に書込まれる。
このようにしても、ディジタル処理によるチャンネル
切換を行うことができる。
切換を行うことができる。
この発明によれば、チャンネル切換がディジタル処理
で行われるのでディジタルの性能が損なわれることがな
いと共に簡単なゲート回路等の追加のみで実現できるの
でコストの上昇等のおそれもなく、良好なチャンネル切
換を行うことができるようになった。
で行われるのでディジタルの性能が損なわれることがな
いと共に簡単なゲート回路等の追加のみで実現できるの
でコストの上昇等のおそれもなく、良好なチャンネル切
換を行うことができるようになった。
第１図は本発明の一例の構成図、第２図はその説明のた
めの図である。 （１）は入力端子、（２）（11）はレジスタ、（３）
（４）（７）（12）（18）は信号端子、（５）は選択ス
イッチ、（６）（13）（16）（17）はオア回路（８）
（10）（19）はインバータ、（９）はノア回路、（14）
（15）は出力端子である。
めの図である。 （１）は入力端子、（２）（11）はレジスタ、（３）
（４）（７）（12）（18）は信号端子、（５）は選択ス
イッチ、（６）（13）（16）（17）はオア回路（８）
（10）（19）はインバータ、（９）はノア回路、（14）
（15）は出力端子である。
Claims (1)
- 【請求項１】それぞれ所定数のビットで構成される複数
のチャンネル用データから成り、各上記チャンネル用デ
ータの上記ビットが複数のビット列に分割され、この分
割された上記ビット列で構成されるデータが形成される
と共に、上記形成された各データが上記チャンネルごと
に連続され、且つ、上記複数のチャンネルが順次となる
ように形成されて供給されるチャンネル切換装置におい
て、 上記形成された各データが入力される上記ビット列に相
当する個数のレジスタから成る第１の並列データ記憶手
段と、 上記ビット列に相当する個数のレジスタから成り上記第
１の並列データ記憶手段からの出力データが入力される
第２の並列データ記憶手段とを有すると共に、 上記形成された各データごとの制御信号と上記各チャン
ネルごとの制御信号とを用いて、上記第１及び第２の並
列データ記憶手段を上記ディジタル信号の上記形成され
た各データごとに駆動して上記チャンネルごとに上記形
成された各データを連結して取り出すか、又は、上記第
１及び第２の並列データ記憶手段を上記ディジタル信号
の任意の上記チャンネルの期間に上記形成された各デー
タごとに駆動して上記任意のチャンネルの上記形成され
た各データを連結して取り出すかを切り換えるチャンネ
ル切換信号を発生する制御回路が設けられて成るチャン
ネル切換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63029124A JP2696876B2 (ja) | 1988-02-10 | 1988-02-10 | チャンネル切換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63029124A JP2696876B2 (ja) | 1988-02-10 | 1988-02-10 | チャンネル切換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01204600A JPH01204600A (ja) | 1989-08-17 |
| JP2696876B2 true JP2696876B2 (ja) | 1998-01-14 |
Family
ID=12267554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63029124A Expired - Fee Related JP2696876B2 (ja) | 1988-02-10 | 1988-02-10 | チャンネル切換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2696876B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0731882B2 (ja) * | 1987-08-31 | 1995-04-10 | パイオニア株式会社 | ディジタルオーディオ回路 |
-
1988
- 1988-02-10 JP JP63029124A patent/JP2696876B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01204600A (ja) | 1989-08-17 |
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|---|---|---|---|
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