JP3270899B2 - コンピュータシステムのメモリにオーディオ信号を記憶させる装置及び方法 - Google Patents
コンピュータシステムのメモリにオーディオ信号を記憶させる装置及び方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、デジタルデータを記録
し且つ再生する分野に関し、特に、コンパクトディスク
会話形（ＣＤ−Ｉ）データをシミュレートし且つ転送す
るデジタルコンピュータインタフェースに関する。
し且つ再生する分野に関し、特に、コンパクトディスク
会話形（ＣＤ−Ｉ）データをシミュレートし且つ転送す
るデジタルコンピュータインタフェースに関する。
【０００２】
【従来の技術】音楽や録音・録画の分野ではオーディオ
データ，ビデオデータ及びテキストデータをコンパクト
ディスクに記憶し、そのコンパクトディスクをコンパク
トディスクデコーダで再生することは全く珍しくない
が、データ処理技術の分野でもその傾向は大きくなって
きている。
データ，ビデオデータ及びテキストデータをコンパクト
ディスクに記憶し、そのコンパクトディスクをコンパク
トディスクデコーダで再生することは全く珍しくない
が、データ処理技術の分野でもその傾向は大きくなって
きている。
【０００３】コンパクトディスクは、コンパクトディス
クデジタルオーディオシステム（ＣＤＤＡ）などのいく
つかのフォーマットに従ってオーディオデータ，ビデオ
データ及びテキストデータをデジタル情報として記憶す
る記録キャリアである。ＣＤＤＡはオーディオデータを
４４，１００Hzでサンプリングし、サブコード等をイン
タリーブする。System Description of the Compact Di
sc Digital Audio（Sony 及び N.V.Philips ，１９８７
年４月）を参照。サブコードは正規のデータと組み合わ
される補助データストリームであって、コンパクトディ
スクにおける様々に異なるデータ部の始まりの位置を規
定すること及びコンパクトディスクにおけるそれらのデ
ータ部の位置と、持続時間とのカタログを作成すること
を補助するなどの数多くの機能を有する。サブコードが
実行するもう１つの非常に重要な機能は、コンパクトデ
ィスクを受け入れた装置でエンファシス解除を自動的に
選択できるように記録中のプリエンファシスの状態を伝
達することである。J.D.Watkinson の The Art of Digi
tal Audio（Focal Press：１９８９年）４７０〜４７８
ページを参照。
クデジタルオーディオシステム（ＣＤＤＡ）などのいく
つかのフォーマットに従ってオーディオデータ，ビデオ
データ及びテキストデータをデジタル情報として記憶す
る記録キャリアである。ＣＤＤＡはオーディオデータを
４４，１００Hzでサンプリングし、サブコード等をイン
タリーブする。System Description of the Compact Di
sc Digital Audio（Sony 及び N.V.Philips ，１９８７
年４月）を参照。サブコードは正規のデータと組み合わ
される補助データストリームであって、コンパクトディ
スクにおける様々に異なるデータ部の始まりの位置を規
定すること及びコンパクトディスクにおけるそれらのデ
ータ部の位置と、持続時間とのカタログを作成すること
を補助するなどの数多くの機能を有する。サブコードが
実行するもう１つの非常に重要な機能は、コンパクトデ
ィスクを受け入れた装置でエンファシス解除を自動的に
選択できるように記録中のプリエンファシスの状態を伝
達することである。J.D.Watkinson の The Art of Digi
tal Audio（Focal Press：１９８９年）４７０〜４７８
ページを参照。
【０００４】コンパクトディスクデコーダは、コンパク
トディスクを受け入れて、ディスクの情報を読み取り、
ディスクの情報を（ａ）アナログオーディオ信号と、
（ｂ）デジタルオーディオ信号と、（ｃ）サブコード信
号とに変換する装置である。コンパクトディスクデコー
ダからデジタルオーディオ信号を発生するときには、Ａ
ＥＳ／ＥＢＵインタフェースと、その派生装置とを介す
る。ＡＥＳ／ＥＢＵ規格は、デジタルオーディオデータ
を線形表示するために広く受け入れられている直列伝送
フォーマットである。
トディスクを受け入れて、ディスクの情報を読み取り、
ディスクの情報を（ａ）アナログオーディオ信号と、
（ｂ）デジタルオーディオ信号と、（ｃ）サブコード信
号とに変換する装置である。コンパクトディスクデコー
ダからデジタルオーディオ信号を発生するときには、Ａ
ＥＳ／ＥＢＵインタフェースと、その派生装置とを介す
る。ＡＥＳ／ＥＢＵ規格は、デジタルオーディオデータ
を線形表示するために広く受け入れられている直列伝送
フォーマットである。
【０００５】AES Recommended Practice for Digital A
udio Engineering - Serial Transmission Format for
Linearly Representing Digital Audio Data, Audio En
gineering Society, J.Audio Eng.Soc. 第３３号，９７
５〜９８４ページ（１９８５年）；Digital Audio Inte
rface CP - 340 - Standards of Electronic Industri
es Association of Japan, Engineering Department of
Electronic Indestries Association of Japan （１９
８７年９月）２〜６ページを参照。
udio Engineering - Serial Transmission Format for
Linearly Representing Digital Audio Data, Audio En
gineering Society, J.Audio Eng.Soc. 第３３号，９７
５〜９８４ページ（１９８５年）；Digital Audio Inte
rface CP - 340 - Standards of Electronic Industri
es Association of Japan, Engineering Department of
Electronic Indestries Association of Japan （１９
８７年９月）２〜６ページを参照。
【０００６】サブコード信号もＡＥＳ／ＥＢＵストリー
ムとして符号化され、通常はコンパクトディスクデコー
ダのフロントパネルの表示として現れる。コンパクトデ
ィスクデコーダは再生，停止、休止、次のトラックへの
移行などの単純な指令を受け入れる。しかしながら、コ
ンパクトディスクデコーダはコンパクトディスクオーデ
ィオデータ及びサブコードデータ以外の情報を解釈しな
い。
ムとして符号化され、通常はコンパクトディスクデコー
ダのフロントパネルの表示として現れる。コンパクトデ
ィスクデコーダは再生，停止、休止、次のトラックへの
移行などの単純な指令を受け入れる。しかしながら、コ
ンパクトディスクデコーダはコンパクトディスクオーデ
ィオデータ及びサブコードデータ以外の情報を解釈しな
い。
【０００７】さらに最近になって、コンパクトディスク
はコンパクトディスク会話形（ＣＤ−Ｉ）と呼ばれる会
話形の用途にも適用されるようになっている。ＣＤ−Ｉ
デコーダは、ビデオ表示スクリーンと、オーディオ出力
端子と、入力装置（マウス，キーボード又はポインタ）
と、少なくともコンパクトディスク及びオプションとし
てのフロッピーディスク又はハードディスクを含む様々
な記憶媒体に対するインタフェースとを有する装置であ
る。D.C.Geest のStandardization of CD - I, （シア
トルで１９８６年３月に開催された Microsoft Confere
nce において発表された技術論文）を参照。また、１例
として、米国特許第４，７９４，４６５号を参照。コン
パクトディスクデコーダとは異なり、ＣＤ−Ｉデコーダ
はコンパクトディスクのオーディオデータやサブコード
と共に、コンパクトディスクのプログラムとデータを解
釈する。通常、ＣＤ−Ｉデコーダはコンパクトディスク
プレイヤーからＡＥＳ／ＥＢＵインタフェースを介して
データを受信すると共に、停止、再生、飛び越し、次の
トラックへの移行などの単純な指令をプレイヤーへ送信
する。
はコンパクトディスク会話形（ＣＤ−Ｉ）と呼ばれる会
話形の用途にも適用されるようになっている。ＣＤ−Ｉ
デコーダは、ビデオ表示スクリーンと、オーディオ出力
端子と、入力装置（マウス，キーボード又はポインタ）
と、少なくともコンパクトディスク及びオプションとし
てのフロッピーディスク又はハードディスクを含む様々
な記憶媒体に対するインタフェースとを有する装置であ
る。D.C.Geest のStandardization of CD - I, （シア
トルで１９８６年３月に開催された Microsoft Confere
nce において発表された技術論文）を参照。また、１例
として、米国特許第４，７９４，４６５号を参照。コン
パクトディスクデコーダとは異なり、ＣＤ−Ｉデコーダ
はコンパクトディスクのオーディオデータやサブコード
と共に、コンパクトディスクのプログラムとデータを解
釈する。通常、ＣＤ−Ｉデコーダはコンパクトディスク
プレイヤーからＡＥＳ／ＥＢＵインタフェースを介して
データを受信すると共に、停止、再生、飛び越し、次の
トラックへの移行などの単純な指令をプレイヤーへ送信
する。
【０００８】高品質のデジタルオーディオデータを実時
間で記憶し且つ再生するためには、デジタルオーディオ
データを４４，１００Hzで、すなわち、２２マイクロ秒
ごとにほぼ１回という速度でサンプリングしなければな
らない。しかしながら、デジタルコンピュータに対する
入力やデジタルコンピュータからの出力は大量であり、
データ出力とデータ入力との間の遅延は数ミリ秒から１
秒の範囲である。この遅延は、デジタルコンピュータの
様々に異なる部分がバスとメモリを使用するときの回線
争奪と、ディスクシーク時の遅延及び回転待ち時間とに
起因する。従って、デジタルコンピュータに対する通常
のデータ入力及びデジタルコンピュータからの通常のデ
ータ出力は、実時間高品質オーディオ入力、出力として
は許容されない。そのため、デジタルコンピュータの大
量の入力と出力を補償することを目的として、タイムベ
ースの修正が必要である。タイムベースの修正とは、正
確なタイミングをもつ出力信号がデジタルオーディオデ
ータを２２マイクロ秒ごとに、すなわち、４４，１００
Hzでサンプリングさせることができるようにコンピュー
タ又は機械を実時間より先立ってランさせる方式を指
す。 J.Watkinson の The Art of Digital Audio （Foc
al Press: １９８８年）７６〜８４ページを参照。
間で記憶し且つ再生するためには、デジタルオーディオ
データを４４，１００Hzで、すなわち、２２マイクロ秒
ごとにほぼ１回という速度でサンプリングしなければな
らない。しかしながら、デジタルコンピュータに対する
入力やデジタルコンピュータからの出力は大量であり、
データ出力とデータ入力との間の遅延は数ミリ秒から１
秒の範囲である。この遅延は、デジタルコンピュータの
様々に異なる部分がバスとメモリを使用するときの回線
争奪と、ディスクシーク時の遅延及び回転待ち時間とに
起因する。従って、デジタルコンピュータに対する通常
のデータ入力及びデジタルコンピュータからの通常のデ
ータ出力は、実時間高品質オーディオ入力、出力として
は許容されない。そのため、デジタルコンピュータの大
量の入力と出力を補償することを目的として、タイムベ
ースの修正が必要である。タイムベースの修正とは、正
確なタイミングをもつ出力信号がデジタルオーディオデ
ータを２２マイクロ秒ごとに、すなわち、４４，１００
Hzでサンプリングさせることができるようにコンピュー
タ又は機械を実時間より先立ってランさせる方式を指
す。 J.Watkinson の The Art of Digital Audio （Foc
al Press: １９８８年）７６〜８４ページを参照。
【０００９】現在、いくつかのコンパクトディスクシミ
ュレーションシステムが市販されている。その中には、
Optical Media International の TOPiX CD ROM Publis
hingSyutem, Meridian Data の CD PublisherTrademar
k, TMS の Disc Architect及び Electroson の The CD
Simulator がある。従来のコンパクトディスクシミュレ
ーションシステムは実時間のデジタルオーディオデータ
をいずれも提供しないと考えられる。さらに、従来のシ
ステムの多くはサブコードのインタリーブをソフトウェ
アに依存して実行している。
ュレーションシステムが市販されている。その中には、
Optical Media International の TOPiX CD ROM Publis
hingSyutem, Meridian Data の CD PublisherTrademar
k, TMS の Disc Architect及び Electroson の The CD
Simulator がある。従来のコンパクトディスクシミュレ
ーションシステムは実時間のデジタルオーディオデータ
をいずれも提供しないと考えられる。さらに、従来のシ
ステムの多くはサブコードのインタリーブをソフトウェ
アに依存して実行している。
【００１０】コンパクトディスクを製造、すなわちプレ
スする工程はコストがかかり、ターンアラウンドタイム
は工場の能力に応じて数日から数週間の範囲にある。コ
ンパクトディスクのデジタル情報は本質的にはプログラ
ムと、データである。プログラム又はプログラムの論
理、あるいはデータ自体に誤りがある場合には、コンパ
クトディスクの大量生産を開始する前にそのような誤り
を検出し、修正すると有用であろう。
スする工程はコストがかかり、ターンアラウンドタイム
は工場の能力に応じて数日から数週間の範囲にある。コ
ンパクトディスクのデジタル情報は本質的にはプログラ
ムと、データである。プログラム又はプログラムの論
理、あるいはデータ自体に誤りがある場合には、コンパ
クトディスクの大量生産を開始する前にそのような誤り
を検出し、修正すると有用であろう。
【００１１】
【発明が解決しようとする課題】従って、本発明の目的
は、ＣＤ−Ｉデコーダに対する信号をデジタルコンピュ
ータによって正確にシミュレートすることである。本発
明の別の目的は、ＡＥＳ／ＥＢＵ規格又はその消費者バ
ージョンを支援する市販の装置との間で直接に符号化Ｃ
Ｄ−Ｉデータを記憶し且つ再生するデジタルコンピュー
タ用インタフェースを提供することである。
は、ＣＤ−Ｉデコーダに対する信号をデジタルコンピュ
ータによって正確にシミュレートすることである。本発
明の別の目的は、ＡＥＳ／ＥＢＵ規格又はその消費者バ
ージョンを支援する市販の装置との間で直接に符号化Ｃ
Ｄ−Ｉデータを記憶し且つ再生するデジタルコンピュー
タ用インタフェースを提供することである。
【００１２】本発明のさらに別の目的は、デジタルオー
ディオデータを記憶し且つ再生するデジタルコンピュー
タに、ソフトウェア補助を追加せずに、ＡＥＳ／ＥＢＵ
オーディオインタフェースにおけるタイムベース修正を
取り入れることである。
ディオデータを記憶し且つ再生するデジタルコンピュー
タに、ソフトウェア補助を追加せずに、ＡＥＳ／ＥＢＵ
オーディオインタフェースにおけるタイムベース修正を
取り入れることである。
【００１３】本発明のさらに別の目的は、並列する大量
のコンピュータデータをシステムバスに結合するコンピ
ュータ間で転送するのに適する同期化データフォーマッ
トに変換することである。
のコンピュータデータをシステムバスに結合するコンピ
ュータ間で転送するのに適する同期化データフォーマッ
トに変換することである。
【００１４】
【課題を解決するための手段】以下に説明する通り、本
発明は、ＣＤ−Ｉデータをシミュレートするというタス
クをハードウェアによって解決する。本発明によれば、
デジタルコンピュータは市販のＣＤ−Ｉデコーダからの
デジタルデータを記憶し、そのデータを実時間で再生す
ることができる。ＣＤ−Ｉデータを正確にシミュレート
し且つ転送するデジタルコンピュータインタフェースを
説明する。本発明のインタフェース及び補助プロセッサ
を使用して、 Unix ワークステーションはＡＥＳ／ＥＢ
Ｕデータストリームとしてフォーマット規定されたＣＤ
−Ｉデータを受信し、記憶する。ＣＤ−Ｉデータは、 U
nix ファイルに記憶するのに適するプログラム及びデー
タに自動的に変換される。プログラムとデータのフォー
マットは、コンパクトディスクのセクターデータに類似
するように規定される。本発明の同じインタフェースを
使用して、 UnixファイルのＣＤ−ＩデータはＣＤ−Ｉ
デコーダ又は何らかの市販のコンパクトディスクデコー
ダに再生される。 Unix ファイルからのプログラムとデ
ータは、ＣＤ−Ｉ規格に準拠する毎秒１７６，４００バ
イトの一定速度で出力される。ＣＤ−Ｉデコーダからの
指令は Unix ワークステーションを介して伝送されて、
Unix ファイルの入力と出力を制御する。このように、
本発明によれば、ユーザーは実際にコンパクトディスク
をプレスせずにＣＤ−Ｉデコーダとの間で信号をシミュ
レートすることができる。
発明は、ＣＤ−Ｉデータをシミュレートするというタス
クをハードウェアによって解決する。本発明によれば、
デジタルコンピュータは市販のＣＤ−Ｉデコーダからの
デジタルデータを記憶し、そのデータを実時間で再生す
ることができる。ＣＤ−Ｉデータを正確にシミュレート
し且つ転送するデジタルコンピュータインタフェースを
説明する。本発明のインタフェース及び補助プロセッサ
を使用して、 Unix ワークステーションはＡＥＳ／ＥＢ
Ｕデータストリームとしてフォーマット規定されたＣＤ
−Ｉデータを受信し、記憶する。ＣＤ−Ｉデータは、 U
nix ファイルに記憶するのに適するプログラム及びデー
タに自動的に変換される。プログラムとデータのフォー
マットは、コンパクトディスクのセクターデータに類似
するように規定される。本発明の同じインタフェースを
使用して、 UnixファイルのＣＤ−ＩデータはＣＤ−Ｉ
デコーダ又は何らかの市販のコンパクトディスクデコー
ダに再生される。 Unix ファイルからのプログラムとデ
ータは、ＣＤ−Ｉ規格に準拠する毎秒１７６，４００バ
イトの一定速度で出力される。ＣＤ−Ｉデコーダからの
指令は Unix ワークステーションを介して伝送されて、
Unix ファイルの入力と出力を制御する。このように、
本発明によれば、ユーザーは実際にコンパクトディスク
をプレスせずにＣＤ−Ｉデコーダとの間で信号をシミュ
レートすることができる。
【００１５】本発明はデジタルコンピュータの遅延を補
償するに際して少なくとも２つの緩衝レベルを利用する
ことにより、必要なタイムベース修正を実行する。第１
の緩衝レベルには、補助プロセッサを介して Unix ワー
クステーションのＶＭＥバスに結合する８メガバイトの
メモリがある。このメモリは約４５秒分のデジタルデー
タを記憶する。第２のデータ緩衝レベルはインタフェー
スボードにより提供され、これは、第１の緩衝レベルと
第２の緩衝レベルとの間でさらに１．５ミリ秒のデータ
を緩衝する。本発明の出発側インタフェースは、デジタ
ルデータがデジタルコンピュータから検索されたときに
そのデジタルデータを処理するための３つの別個のレジ
スタから構成される。それぞれのレジスタは複数のＦＩ
ＦＯレジスタを含んでいる。第１のレジスタは出発側音
声サンプルを受信し、第２のレジスタはＱサブコードデ
ータを受信する。第３のレジスタはオプションとしてＱ
ＲＳＴＵＶＷ又はＲＳＴＵＶＷサブコードデータを受信
する。サブコードをインタリーブするタスクを Unix ソ
フトウェアに負わせる代わりに、本発明では、サブコー
ドをインタフェースのハードウェアによって管理し且つ
操作する。サブコードは、オーディオデータと組み合わ
される補助データストリームであり、コンパクトディス
クにおける様々に異なる楽曲の始まりの位置を規定する
こと及びコンパクトディスクにおけるそれらの楽曲の位
置と、持続時間とのカタログを作成することを補助する
などの数多くの機能を有する。サブコードが実行するも
う１つの重要な機能は、ＣＤ−Ｉデコーダでエンファシ
ス解除を自動的に選択することができるように記録中の
プリエンファシスの状態を伝達することである。また、
コンパクトディスクデータを受信し且つ記録するため
の、出発側インタフェースに類似する到着側インタフェ
ースも設けられている。すなわち、本発明はコンパクト
ディスクデータを同時に記憶し且つ再生することができ
るのである。
償するに際して少なくとも２つの緩衝レベルを利用する
ことにより、必要なタイムベース修正を実行する。第１
の緩衝レベルには、補助プロセッサを介して Unix ワー
クステーションのＶＭＥバスに結合する８メガバイトの
メモリがある。このメモリは約４５秒分のデジタルデー
タを記憶する。第２のデータ緩衝レベルはインタフェー
スボードにより提供され、これは、第１の緩衝レベルと
第２の緩衝レベルとの間でさらに１．５ミリ秒のデータ
を緩衝する。本発明の出発側インタフェースは、デジタ
ルデータがデジタルコンピュータから検索されたときに
そのデジタルデータを処理するための３つの別個のレジ
スタから構成される。それぞれのレジスタは複数のＦＩ
ＦＯレジスタを含んでいる。第１のレジスタは出発側音
声サンプルを受信し、第２のレジスタはＱサブコードデ
ータを受信する。第３のレジスタはオプションとしてＱ
ＲＳＴＵＶＷ又はＲＳＴＵＶＷサブコードデータを受信
する。サブコードをインタリーブするタスクを Unix ソ
フトウェアに負わせる代わりに、本発明では、サブコー
ドをインタフェースのハードウェアによって管理し且つ
操作する。サブコードは、オーディオデータと組み合わ
される補助データストリームであり、コンパクトディス
クにおける様々に異なる楽曲の始まりの位置を規定する
こと及びコンパクトディスクにおけるそれらの楽曲の位
置と、持続時間とのカタログを作成することを補助する
などの数多くの機能を有する。サブコードが実行するも
う１つの重要な機能は、ＣＤ−Ｉデコーダでエンファシ
ス解除を自動的に選択することができるように記録中の
プリエンファシスの状態を伝達することである。また、
コンパクトディスクデータを受信し且つ記録するため
の、出発側インタフェースに類似する到着側インタフェ
ースも設けられている。すなわち、本発明はコンパクト
ディスクデータを同時に記憶し且つ再生することができ
るのである。
【００１６】
【実施例】ＣＤ−Ｉデコーダに関わるＣＤ−Ｉデータを
シミュレートするデジタルコンピュータインタフェース
を開示する。このインタフェースによって、デジタルコ
ンピュータはＣＤ−Ｉデータを受信し、変換し、コンピ
ュータ内部のメモリに記憶することができると共に、メ
モリからＣＤ−Ｉデータを検索し、ＣＤ−Ｉデコーダに
対して実時間でそのデータを再生することができる。さ
らに、デジタルコンピュータは同じインタフェースを具
備している他のコンピュータへネットワークリンクを介
してＣＤ−Ｉデータを転送することも可能であろう。以
下の説明中、本発明を完全に理解させるために、便宜
上、特定の回路素子、デジタル信号、デジタルフォーマ
ットなどの数多くの事項を詳細に挙げるが、そのような
特定の詳細な事項を含まずとも本発明を実施しうること
は当業者には明白であろう。また、場合によっては、本
発明を無用にわかりにくくしないために、周知の素子、
構造及び電気的処理手段を詳細には説明しないことがあ
る。
シミュレートするデジタルコンピュータインタフェース
を開示する。このインタフェースによって、デジタルコ
ンピュータはＣＤ−Ｉデータを受信し、変換し、コンピ
ュータ内部のメモリに記憶することができると共に、メ
モリからＣＤ−Ｉデータを検索し、ＣＤ−Ｉデコーダに
対して実時間でそのデータを再生することができる。さ
らに、デジタルコンピュータは同じインタフェースを具
備している他のコンピュータへネットワークリンクを介
してＣＤ−Ｉデータを転送することも可能であろう。以
下の説明中、本発明を完全に理解させるために、便宜
上、特定の回路素子、デジタル信号、デジタルフォーマ
ットなどの数多くの事項を詳細に挙げるが、そのような
特定の詳細な事項を含まずとも本発明を実施しうること
は当業者には明白であろう。また、場合によっては、本
発明を無用にわかりにくくしないために、周知の素子、
構造及び電気的処理手段を詳細には説明しないことがあ
る。
【００１７】まず、図１に関して説明する。図１は、ユ
ーザーがコンパクトディスクでＣＤ−Ｉデコーダを再生
できるような構成の従来のコンパクトディスクデコーダ
を示す。コンパクトディスクデコーダ２０はＡＥＳ／Ｅ
ＢＵデジタル出力線２２を介してＣＤ−Ｉデコーダ２８
に結合している。コンパクトディスクデコーダ２０から
のアナログ音声信号はＣＤ−Ｉデコーダ２８から音声出
力装置２１へ出力され、ビデオ信号はＣＤ−Ｉデコーダ
２８からビデオ表示装置２３へ出力される。尚、音声出
力装置２１は複数のスピーカを含み、通常は左チャネル
／右チャネル構成を有することを理解しておくべきであ
る。また、ビデオ表示装置はいくつかの周知の型のＣＲ
Ｔ表示装置及び高品位表示装置の中のいずれか１つの形
態をとっていれば良い。ＣＤ−Ｉデコーダ２８から指令
入力線２６を介してコンパクトディスクデコーダ２０へ
指令を送信するために、マウス、キーボード又はポイン
タなどの入力装置２５を設けてある。指令入力線２６
は、ＡＥＳ／ＥＢＵデジタル出力線２２と同様に、ＣＤ
−Ｉデコーダ２８とコンパクトディスクデコーダ２０と
の間のデジタルリングである。さらに、音声出力装置２
１、ビデオ表示装置２３及び入力装置２５をＣＤ−Ｉデ
コーダ２８と一体化するか、又は外部独立装置として互
いに一体化しても良いことを理解しておくべきである。
従来のコンパクトディスクシステムの１例は米国特許第
４，７９４，４６５号に記載されている。
ーザーがコンパクトディスクでＣＤ−Ｉデコーダを再生
できるような構成の従来のコンパクトディスクデコーダ
を示す。コンパクトディスクデコーダ２０はＡＥＳ／Ｅ
ＢＵデジタル出力線２２を介してＣＤ−Ｉデコーダ２８
に結合している。コンパクトディスクデコーダ２０から
のアナログ音声信号はＣＤ−Ｉデコーダ２８から音声出
力装置２１へ出力され、ビデオ信号はＣＤ−Ｉデコーダ
２８からビデオ表示装置２３へ出力される。尚、音声出
力装置２１は複数のスピーカを含み、通常は左チャネル
／右チャネル構成を有することを理解しておくべきであ
る。また、ビデオ表示装置はいくつかの周知の型のＣＲ
Ｔ表示装置及び高品位表示装置の中のいずれか１つの形
態をとっていれば良い。ＣＤ−Ｉデコーダ２８から指令
入力線２６を介してコンパクトディスクデコーダ２０へ
指令を送信するために、マウス、キーボード又はポイン
タなどの入力装置２５を設けてある。指令入力線２６
は、ＡＥＳ／ＥＢＵデジタル出力線２２と同様に、ＣＤ
−Ｉデコーダ２８とコンパクトディスクデコーダ２０と
の間のデジタルリングである。さらに、音声出力装置２
１、ビデオ表示装置２３及び入力装置２５をＣＤ−Ｉデ
コーダ２８と一体化するか、又は外部独立装置として互
いに一体化しても良いことを理解しておくべきである。
従来のコンパクトディスクシステムの１例は米国特許第
４，７９４，４６５号に記載されている。
【００１８】コンパクトディスクを製造又は処理する工
程には多くのコストがかかり、工場の能力によっても異
なるが、ターンアラウンドタイムは数日から数週間の範
囲である。プログラムの論理又はデータのミスなどのコ
ンパクトディスクデータの誤りは高くつき、中でも特に
取り消しできないという問題がある。従って、コンパク
トディスクの大量生産を開始する前にそのような誤りを
検出し、修正しておくことは有用である。従来のコンパ
クトディスクシミュレータは、コンパクトディスクデー
タをシミュレートできる段階に至るまでに、詳細にわた
る物理的，電気的操作を必要とした。デジタルコンピュ
ータはデジタルオーディオなどのデジタル情報を処理し
且つ操作するのに適し、その効率も良いので、本発明の
目的は、ＣＤ−Ｉデータを正確にシミュレートし、且つ
転送するデジタルコンピュータへのインタフェースを提
供することである。
程には多くのコストがかかり、工場の能力によっても異
なるが、ターンアラウンドタイムは数日から数週間の範
囲である。プログラムの論理又はデータのミスなどのコ
ンパクトディスクデータの誤りは高くつき、中でも特に
取り消しできないという問題がある。従って、コンパク
トディスクの大量生産を開始する前にそのような誤りを
検出し、修正しておくことは有用である。従来のコンパ
クトディスクシミュレータは、コンパクトディスクデー
タをシミュレートできる段階に至るまでに、詳細にわた
る物理的，電気的操作を必要とした。デジタルコンピュ
ータはデジタルオーディオなどのデジタル情報を処理し
且つ操作するのに適し、その効率も良いので、本発明の
目的は、ＣＤ−Ｉデータを正確にシミュレートし、且つ
転送するデジタルコンピュータへのインタフェースを提
供することである。
【００１９】図２は、本発明の好ましい実施例を示すブ
ロック線図である。図１のコンパクトディスクデコーダ
２０の代わりに設けられているコンパクトディスクシミ
ュレータ４０は、図１の構成と同一のＡＥＳ／ＥＢＵデ
ジタル出力線４２及び指令入力線４４を介してＣＤ−Ｉ
デコーダ４８に結合している。コンパクトディスクシミ
ュレータ４０からのオーディオデータはＣＤ−Ｉデコー
ダ４８から音声出力装置４１へ出力され、ビデオデータ
はビデオ表示装置４３へ出力される。入力装置４５はＣ
Ｄ−Ｉデコーダ４８に結合し、ＣＤ−Ｉデコーダ４８か
ら指令入力線４６を介してコンパクトディスクシミュレ
ータ４０へ指令を送信させる。尚、コンパクトディスク
シミュレータ４０を除いて図２と図１は全く同じである
ことを理解しておくべきである。本発明のコンパクトデ
ィスクシミュレータ４０は磁気ディスク記憶装置４９に
も結合している。さらに、コンパクトディスクシミュレ
ータ４０はＡＥＳ／ＥＢＵデジタル入力線４７にも結合
し、そこから入力を受信する。
ロック線図である。図１のコンパクトディスクデコーダ
２０の代わりに設けられているコンパクトディスクシミ
ュレータ４０は、図１の構成と同一のＡＥＳ／ＥＢＵデ
ジタル出力線４２及び指令入力線４４を介してＣＤ−Ｉ
デコーダ４８に結合している。コンパクトディスクシミ
ュレータ４０からのオーディオデータはＣＤ−Ｉデコー
ダ４８から音声出力装置４１へ出力され、ビデオデータ
はビデオ表示装置４３へ出力される。入力装置４５はＣ
Ｄ−Ｉデコーダ４８に結合し、ＣＤ−Ｉデコーダ４８か
ら指令入力線４６を介してコンパクトディスクシミュレ
ータ４０へ指令を送信させる。尚、コンパクトディスク
シミュレータ４０を除いて図２と図１は全く同じである
ことを理解しておくべきである。本発明のコンパクトデ
ィスクシミュレータ４０は磁気ディスク記憶装置４９に
も結合している。さらに、コンパクトディスクシミュレ
ータ４０はＡＥＳ／ＥＢＵデジタル入力線４７にも結合
し、そこから入力を受信する。
【００２０】図３は、本発明の好ましい実施例で使用す
るデジタルコンピュータシステムを示すブロック線図で
ある。このコンピュータシステムはシステムバス４６を
含み、システムバス４６は中央処理装置（ＣＰＵ）４８
と、局所書込み可能ディスクコントローラ５０及びディ
スク記憶装置５２とにさらに結合している。本発明の好
ましい実施例では、ＶＭＥバスをシステムバスとして採
用している。 VME BusSpecification Manual, 改訂Ｃ．
１版（Micrology pbt, Inc.：１９８５年１０月）を参
照。コンピュータの役割を果たすのに適切なデジタルコ
ンピュータの特定の例には、カリフォルニア州マウンテ
ンビューの Sun Microsyustems, Inc.が製造している機
械がある。同様の能力を有する他の機械を以下に説明す
るいくつかの機能を実行するように簡単に適合させるこ
とができるのは言うまでもないであろう。
るデジタルコンピュータシステムを示すブロック線図で
ある。このコンピュータシステムはシステムバス４６を
含み、システムバス４６は中央処理装置（ＣＰＵ）４８
と、局所書込み可能ディスクコントローラ５０及びディ
スク記憶装置５２とにさらに結合している。本発明の好
ましい実施例では、ＶＭＥバスをシステムバスとして採
用している。 VME BusSpecification Manual, 改訂Ｃ．
１版（Micrology pbt, Inc.：１９８５年１０月）を参
照。コンピュータの役割を果たすのに適切なデジタルコ
ンピュータの特定の例には、カリフォルニア州マウンテ
ンビューの Sun Microsyustems, Inc.が製造している機
械がある。同様の能力を有する他の機械を以下に説明す
るいくつかの機能を実行するように簡単に適合させるこ
とができるのは言うまでもないであろう。
【００２１】再び図３を参照して説明すると、ディスク
シミュレータプロセッサ５４はシステムバス４６に結合
している。ディスクシミュレータ専用メモリ５６はディ
スクシミュレータプロセッサ５４に接続し、同時に、デ
ィスクシミュレータインタフェース６０もシステムバス
４６に結合している。オプションの接続線５８を使用す
ると、ディスクシミュレータプロセッサ５４をディスク
シミュレータインタフェース６０と直接通信させること
ができる。ディスクシミュレータプロセッサ５４の役割
を果たすのに適するプロセッサの特定の例には、カリフ
ォルニア州マウンテンビューの Sun Microsystems, In
c.が製造している Sun ４／２６０ プロセッサがある。
シミュレータプロセッサ５４はシステムバス４６に結合
している。ディスクシミュレータ専用メモリ５６はディ
スクシミュレータプロセッサ５４に接続し、同時に、デ
ィスクシミュレータインタフェース６０もシステムバス
４６に結合している。オプションの接続線５８を使用す
ると、ディスクシミュレータプロセッサ５４をディスク
シミュレータインタフェース６０と直接通信させること
ができる。ディスクシミュレータプロセッサ５４の役割
を果たすのに適するプロセッサの特定の例には、カリフ
ォルニア州マウンテンビューの Sun Microsystems, In
c.が製造している Sun ４／２６０ プロセッサがある。
【００２２】さらに、ディスクシミュレータ専用メモリ
５６の役割を果たすのに適するメモリの例には、Sun Mi
crosystems の８メガバイトのメモリカードがある。同
様の能力を有する他のプロセッサやメモリを以下に説明
するいくつかの機能を実行するように簡単に適合させる
ことができるのは言うまでもないであろう。ディスクシ
ミュレータプロセッサ５４と、ディスクシミュレータ専
用メモリ５６と、ディスクシミュレータインタフェース
６０とを設けると、それらに結合しているデジタルコン
ピュータはデジタルオーディオデータを受信し、記憶し
且つ再生することができる。ＣＰＵ４８は、そのような
デジタルオーディオデータが記憶される場所と時点、並
びにそのデータが受信される場所と時点を確定すると共
に、局所書込み可能ディスクコントローラ５０へ命令を
送信する。
５６の役割を果たすのに適するメモリの例には、Sun Mi
crosystems の８メガバイトのメモリカードがある。同
様の能力を有する他のプロセッサやメモリを以下に説明
するいくつかの機能を実行するように簡単に適合させる
ことができるのは言うまでもないであろう。ディスクシ
ミュレータプロセッサ５４と、ディスクシミュレータ専
用メモリ５６と、ディスクシミュレータインタフェース
６０とを設けると、それらに結合しているデジタルコン
ピュータはデジタルオーディオデータを受信し、記憶し
且つ再生することができる。ＣＰＵ４８は、そのような
デジタルオーディオデータが記憶される場所と時点、並
びにそのデータが受信される場所と時点を確定すると共
に、局所書込み可能ディスクコントローラ５０へ命令を
送信する。
【００２３】ディスクコントローラ５０はディスク記憶
装置５２からサンプルを読み取るか又はディスク記憶装
置５２にサンプルを書き込む動作を実行させると共に、
ディスクシミュレータインタフェース６０とディスク記
憶装置５２との間でサンプルを転送させる。適切なディ
スク記憶装置には、磁気ディスクドライブ、磁気光学ド
ライブ又はそれに類する磁気記憶装置などがあると思わ
れる。ブロック間にギャップがある、すなわち、欠陥ブ
ロックがあるため及び／又はディスクコントローラのヘ
ッドを１つのトラックから別のトラックへ移動させる必
要があるために、ディスク記憶装置５２はデジタルオー
ディオデータを一定の速度で供給することができる。記
憶に際してオーディオサンプルの定常流れを受け入れる
と共に、そのようなオーディオサンプルの再生中には同
じように定常流れを戻すために、タイムベースの修正が
必要である。
装置５２からサンプルを読み取るか又はディスク記憶装
置５２にサンプルを書き込む動作を実行させると共に、
ディスクシミュレータインタフェース６０とディスク記
憶装置５２との間でサンプルを転送させる。適切なディ
スク記憶装置には、磁気ディスクドライブ、磁気光学ド
ライブ又はそれに類する磁気記憶装置などがあると思わ
れる。ブロック間にギャップがある、すなわち、欠陥ブ
ロックがあるため及び／又はディスクコントローラのヘ
ッドを１つのトラックから別のトラックへ移動させる必
要があるために、ディスク記憶装置５２はデジタルオー
ディオデータを一定の速度で供給することができる。記
憶に際してオーディオサンプルの定常流れを受け入れる
と共に、そのようなオーディオサンプルの再生中には同
じように定常流れを戻すために、タイムベースの修正が
必要である。
【００２４】本発明の好ましい実施例では、タイムベー
スの修正を実行するのはディスクシミュレータ専用メモ
リ５６と、ディスクシミュレータインタフェース６０で
ある。ディスクシミュレータプロセッサ５４は、ＣＰＵ
４８の制御の下に、ディスク記憶装置５２からのデジタ
ルオーディオデータのコピーをディスクシミュレータ専
用メモリ５６に書き込む。ディスクシミュレータプロセ
ッサ５４はディスクシミュレータ専用メモリ５６におけ
るデジタルオーディオデータの緩衝を管理するが、これ
は第１のレベルのタイムベースの修正である。第２のレ
ベルのタイムベースの修正はディスクシミュレータイン
タフェース６０がディスクシミュレータ専用メモリ５６
からのデジタルオーディオデータを緩衝するときに実行
される。本発明の別の実施例では、局所書込み可能ディ
スクコントローラ５０、ディスク記憶装置５２及びディ
スクシミュレータ専用メモリ５６の代わりにＤＭＡコン
トローラを使用しても良い。その場合、第１のレベルの
タイムベース修正はＤＭＡコントローラの制御の下にＣ
ＰＵのメモリで実行される。この第２のレベルのタイム
ベース修正については以下に詳細に説明する。
スの修正を実行するのはディスクシミュレータ専用メモ
リ５６と、ディスクシミュレータインタフェース６０で
ある。ディスクシミュレータプロセッサ５４は、ＣＰＵ
４８の制御の下に、ディスク記憶装置５２からのデジタ
ルオーディオデータのコピーをディスクシミュレータ専
用メモリ５６に書き込む。ディスクシミュレータプロセ
ッサ５４はディスクシミュレータ専用メモリ５６におけ
るデジタルオーディオデータの緩衝を管理するが、これ
は第１のレベルのタイムベースの修正である。第２のレ
ベルのタイムベースの修正はディスクシミュレータイン
タフェース６０がディスクシミュレータ専用メモリ５６
からのデジタルオーディオデータを緩衝するときに実行
される。本発明の別の実施例では、局所書込み可能ディ
スクコントローラ５０、ディスク記憶装置５２及びディ
スクシミュレータ専用メモリ５６の代わりにＤＭＡコン
トローラを使用しても良い。その場合、第１のレベルの
タイムベース修正はＤＭＡコントローラの制御の下にＣ
ＰＵのメモリで実行される。この第２のレベルのタイム
ベース修正については以下に詳細に説明する。
【００２５】図４は本発明の好ましい実施例で使用する
ディスクシミュレータインタフェースのブロック線図で
ある。図示するように、ディスクシミュレータインタフ
ェース６０はデジタルコンピュータのＶＭＥシステムバ
ス４６に結合している。デジタルコンピュータは Unix
オペレーティングシステムをランさせるワークステーシ
ョンであるのが好ましい（ Unix はＡＴ＆Ｔの商標であ
る）。このインタフェース６０はデジタルオーディオデ
ータを受信する到着経路と、ディスク記憶装置５２から
デジタルオーディオデータを検索し、そのデータを N.
V.Philips 及びSony が製造しているような市販のコン
パクトディスクデコーダへ出力するための出発経路とを
さらに含む。到着経路は少なくとも４つのＡＥＳ／ＥＢ
Ｕオーディオ入力ポート７８及び８０から構成されてお
り、到着側選択装置８２と、ＡＥＳ／ＥＢＵ変換装置８
４と、並列データ変換／デマージ装置８６と、到着側制
御・タイミング論理装置８３と、少なくとも２つの到着
側ＦＩＦＯ８８及び９０とに結合している。出発経路は
出発側オーディオサンプルＦＩＦＯ６６と、出発側Ｑサ
ブコードＦＩＦＯ６４と、出発側（Ｑ）Ｒ−Ｗサブコー
ドＦＩＦＯ６２とから構成される。これら３つの出発側
ＦＩＦＯは、出発側制御・タイミング論理装置６９の制
御の下に、ディスク記憶装置から検索したオーディオサ
ンプル及びサブコード情報を提供する。サブコード情報
とオーディオデータは、データマージ装置６８でマージ
された後、ＡＥＳ／ＥＢＵ変換装置７０によりＡＥＳ／
ＥＢＵフォーマットに変換され、次に、出発側選択装置
７２へ出力され、さらにはデジタルオーディオ出力ポー
ト７４及び７６へ出力される。到着側選択装置８２は入
出バイパス線８５を介して出発側選択装置７２に結合し
ている。出発側ＡＥＳ／ＥＢＵ変換装置からの出力は試
験経路線８７を介して到着側選択装置８２に結合する。
ディスクシミュレータインタフェースのブロック線図で
ある。図示するように、ディスクシミュレータインタフ
ェース６０はデジタルコンピュータのＶＭＥシステムバ
ス４６に結合している。デジタルコンピュータは Unix
オペレーティングシステムをランさせるワークステーシ
ョンであるのが好ましい（ Unix はＡＴ＆Ｔの商標であ
る）。このインタフェース６０はデジタルオーディオデ
ータを受信する到着経路と、ディスク記憶装置５２から
デジタルオーディオデータを検索し、そのデータを N.
V.Philips 及びSony が製造しているような市販のコン
パクトディスクデコーダへ出力するための出発経路とを
さらに含む。到着経路は少なくとも４つのＡＥＳ／ＥＢ
Ｕオーディオ入力ポート７８及び８０から構成されてお
り、到着側選択装置８２と、ＡＥＳ／ＥＢＵ変換装置８
４と、並列データ変換／デマージ装置８６と、到着側制
御・タイミング論理装置８３と、少なくとも２つの到着
側ＦＩＦＯ８８及び９０とに結合している。出発経路は
出発側オーディオサンプルＦＩＦＯ６６と、出発側Ｑサ
ブコードＦＩＦＯ６４と、出発側（Ｑ）Ｒ−Ｗサブコー
ドＦＩＦＯ６２とから構成される。これら３つの出発側
ＦＩＦＯは、出発側制御・タイミング論理装置６９の制
御の下に、ディスク記憶装置から検索したオーディオサ
ンプル及びサブコード情報を提供する。サブコード情報
とオーディオデータは、データマージ装置６８でマージ
された後、ＡＥＳ／ＥＢＵ変換装置７０によりＡＥＳ／
ＥＢＵフォーマットに変換され、次に、出発側選択装置
７２へ出力され、さらにはデジタルオーディオ出力ポー
ト７４及び７６へ出力される。到着側選択装置８２は入
出バイパス線８５を介して出発側選択装置７２に結合し
ている。出発側ＡＥＳ／ＥＢＵ変換装置からの出力は試
験経路線８７を介して到着側選択装置８２に結合する。
【００２６】本発明の新規な特徴はディスクシミュレー
タインタフェース６０の出発経路に関して存在してい
る。従って、以下の説明においては、まず、出発経路の
構造と機能を説明し、続いて到着経路を説明する。本発
明の好ましい実施例では、システムバス４６は３２ビッ
ト並列バスのＶＭＥバスである。インタフェース６０は
少なくとも２つの３列９６路ＩＥＣ−６０３−２コネク
タを介してＶＭＥバスに結合している。ＶＭＥバス信号
は全てＴＴＬ論理レベルに適合し、バス線はトーテムポ
ール、３状態及びオープンコレクタドライバにより駆動
される。ＶＭＥシステムバスのバスフォーマット仕様及
びデータ転送プロトコルの詳細については、VME bus Sp
ecification Manual改訂Ｃ．１版（Micrology pbt, In
c.：１９８５年１０月）を参照。本発明においては、本
発明の教示を実現するために他のバス又は通信リンクを
採用するのも容易であることを考慮してある。たとえ
ば、ディスク記憶装置５２からＣＤ−ＩデータをＳバス
を介してＣＤ−Ｉデコーダへ転送しても良い。あるい
は、あるデジタルコンピュータの１つのディスク記憶装
置から、同じシステムバスに結合する別のデジタルコン
ピュータのメモリへＣＤ−Ｉデータを転送しても良い。
タインタフェース６０の出発経路に関して存在してい
る。従って、以下の説明においては、まず、出発経路の
構造と機能を説明し、続いて到着経路を説明する。本発
明の好ましい実施例では、システムバス４６は３２ビッ
ト並列バスのＶＭＥバスである。インタフェース６０は
少なくとも２つの３列９６路ＩＥＣ−６０３−２コネク
タを介してＶＭＥバスに結合している。ＶＭＥバス信号
は全てＴＴＬ論理レベルに適合し、バス線はトーテムポ
ール、３状態及びオープンコレクタドライバにより駆動
される。ＶＭＥシステムバスのバスフォーマット仕様及
びデータ転送プロトコルの詳細については、VME bus Sp
ecification Manual改訂Ｃ．１版（Micrology pbt, In
c.：１９８５年１０月）を参照。本発明においては、本
発明の教示を実現するために他のバス又は通信リンクを
採用するのも容易であることを考慮してある。たとえ
ば、ディスク記憶装置５２からＣＤ−ＩデータをＳバス
を介してＣＤ−Ｉデコーダへ転送しても良い。あるい
は、あるデジタルコンピュータの１つのディスク記憶装
置から、同じシステムバスに結合する別のデジタルコン
ピュータのメモリへＣＤ−Ｉデータを転送しても良い。
【００２７】図５は、ディスクシミュレータインタフェ
ース６０に使用する制御レジスタ及び状態レジスタの回
路図である。左側の列の２組のレジスタは制御レジスタ
であり、右側の列の２組のレジスタは状態レジスタであ
る。制御レジスタと状態レジスタは、複数の読み戻しポ
ート又は３状態出力ドライバ９５に結合する複数のラッ
チ９１から構成されている。３状態出力ドライバによ
り、ディスクシミュレータプロセッサ５４は制御レジス
タ及び状態レジスタの値をＶＭＥシステムバス４６を介
して読み取ることができる。また、３状態出力ドライバ
によって、それに結合する素子はＶＭＥシステムバスを
共用することができる。制御レジスタはＶＭＥシステム
バス４６から入力ポート９６を介して入力を受信する。
制御レジスタの出力もポート９６に結合するが、これら
のポート９６はデータバスである。状態レジスタは複数
のレジスタ８９から構成され、レジスタ８９はディスク
シミュレータインタフェース６０の様々な回路から入力
６１を受信して、それらの状態を監視する。状態レジス
タ８９の出力端子はデータバス９６に結合している。ユ
ーザーは、ディスクシミュレータインタフェース６０の
制御レジスタ及び状態レジスタを経て、様々なオプショ
ンの速度を設定できる。言いかえれば、ＣＤ−Ｉデータ
は、全てＣＤ−Ｉ規格に適合する速度である４８，００
０Hz、４４，１００Hz、３７，８００Hz 又は３２，０
００Hz で転送可能である。ディスクシミュレータイン
タフェース６０の制御レジスタと状態レジスタは、制御
・タイミング論理６９の中に配置された４つの異なるク
ロックへ制御信号を送信する。
ース６０に使用する制御レジスタ及び状態レジスタの回
路図である。左側の列の２組のレジスタは制御レジスタ
であり、右側の列の２組のレジスタは状態レジスタであ
る。制御レジスタと状態レジスタは、複数の読み戻しポ
ート又は３状態出力ドライバ９５に結合する複数のラッ
チ９１から構成されている。３状態出力ドライバによ
り、ディスクシミュレータプロセッサ５４は制御レジス
タ及び状態レジスタの値をＶＭＥシステムバス４６を介
して読み取ることができる。また、３状態出力ドライバ
によって、それに結合する素子はＶＭＥシステムバスを
共用することができる。制御レジスタはＶＭＥシステム
バス４６から入力ポート９６を介して入力を受信する。
制御レジスタの出力もポート９６に結合するが、これら
のポート９６はデータバスである。状態レジスタは複数
のレジスタ８９から構成され、レジスタ８９はディスク
シミュレータインタフェース６０の様々な回路から入力
６１を受信して、それらの状態を監視する。状態レジス
タ８９の出力端子はデータバス９６に結合している。ユ
ーザーは、ディスクシミュレータインタフェース６０の
制御レジスタ及び状態レジスタを経て、様々なオプショ
ンの速度を設定できる。言いかえれば、ＣＤ−Ｉデータ
は、全てＣＤ−Ｉ規格に適合する速度である４８，００
０Hz、４４，１００Hz、３７，８００Hz 又は３２，０
００Hz で転送可能である。ディスクシミュレータイン
タフェース６０の制御レジスタと状態レジスタは、制御
・タイミング論理６９の中に配置された４つの異なるク
ロックへ制御信号を送信する。
【００２８】制御レジスタと状態レジスタは、ディスク
シミュレータインタフェース６０に物理的に配置された
１対の３２ビットレジスタである。それらのレジスタは
共にＶＭＥバス４６を介してアクセス可能である。制御
レジスタはボードの機能を制御し、状態レジスタはその
結果として発生する状態情報を提供する。従って、状態
レジスタの場合、書き込みは全く役に立たないと思われ
るので、このレジスタは書き込み不可能である。制御レ
ジスタは次のような機能を制御する：
シミュレータインタフェース６０に物理的に配置された
１対の３２ビットレジスタである。それらのレジスタは
共にＶＭＥバス４６を介してアクセス可能である。制御
レジスタはボードの機能を制御し、状態レジスタはその
結果として発生する状態情報を提供する。従って、状態
レジスタの場合、書き込みは全く役に立たないと思われ
るので、このレジスタは書き込み不可能である。制御レ
ジスタは次のような機能を制御する：
【００２９】 １）ボードのリセット； ２）４８KHz、４４．１KHz、３７．８KHZ 及び３２KHz
のデータ転送速度； ３）出力の選択（ディスクシミュレータインタフェース
から又は入力ポートでの選択から得たコピー）； ４）試験実行のため、誤りを出力に組込む； ５）サブコードマージのイネーブル／ディスエーブル； ６）データアウトのイネーブル／ディスエーブル； ７）ループバック試験のイネーブル／ディスエーブル； ８）ステレオ・モノモード（左チャネルを右チャネルに
コピーする）； ９）データアウトＦＩＦＯが空の状態（データの終わ
り）のとき、割り込みをイネーブル； １０）機能中のデータのイネーブル； １１）入力の選択（４つの入力コネクタの中の１つ）； １２）出力のミューティング強制； １３）出力の減衰；及び １４）２つの状態ビットの意味の選択
のデータ転送速度； ３）出力の選択（ディスクシミュレータインタフェース
から又は入力ポートでの選択から得たコピー）； ４）試験実行のため、誤りを出力に組込む； ５）サブコードマージのイネーブル／ディスエーブル； ６）データアウトのイネーブル／ディスエーブル； ７）ループバック試験のイネーブル／ディスエーブル； ８）ステレオ・モノモード（左チャネルを右チャネルに
コピーする）； ９）データアウトＦＩＦＯが空の状態（データの終わ
り）のとき、割り込みをイネーブル； １０）機能中のデータのイネーブル； １１）入力の選択（４つの入力コネクタの中の１つ）； １２）出力のミューティング強制； １３）出力の減衰；及び １４）２つの状態ビットの意味の選択
【００３０】状態レジスタは次のような現在状態をソフ
トウェアに報知する： １）入力データに誤りが検出されたこと； ２）データインＦＩＦＯ及びデータアウトＦＩＦＯの容
量が一杯、ほぼ一杯、二分の一までの充填、ほぼ空、空
の各状態のままであること； ３）データインＦＩＦＯがスティッキービットをオーバ
ーフローさせたこと（データ損失）； ４）データアウトＦＩＦＯがデータを使い切ったこと； ５）サブコードＦＩＦＯ（イン又はアウト）のオーバー
ラン／アンダーラン； ６）入力データの速度（３２KHz，４４．１KHz、３７．
８KHz 及び４８KHz）； 及び ７）ＣＤ及びＤＡＴコピー保護入力。
トウェアに報知する： １）入力データに誤りが検出されたこと； ２）データインＦＩＦＯ及びデータアウトＦＩＦＯの容
量が一杯、ほぼ一杯、二分の一までの充填、ほぼ空、空
の各状態のままであること； ３）データインＦＩＦＯがスティッキービットをオーバ
ーフローさせたこと（データ損失）； ４）データアウトＦＩＦＯがデータを使い切ったこと； ５）サブコードＦＩＦＯ（イン又はアウト）のオーバー
ラン／アンダーラン； ６）入力データの速度（３２KHz，４４．１KHz、３７．
８KHz 及び４８KHz）； 及び ７）ＣＤ及びＤＡＴコピー保護入力。
【００３１】図６は、ディスクシミュレータインタフェ
ース６０の出発側音声サンプルＦＩＦＯ６６の回路図で
ある。出発側音声サンプルＦＩＦＯは複数のＦＩＦＯレ
ジスタ９２から構成されている。本発明の好ましい実施
例では、レジスタ９２としてＣＹ７Ｃ４０８レジスタを
使用している。出発側音声サンプルＦＩＦＯ６６はＶＭ
Ｅシステムバス４６から入力ポート９６を介してデジタ
ルオーディオデータを受信し、それを保持する。デジタ
ルオーディオデータは、制御・タイミング論理６９で発
生し、信号線８９、８９′、８９″を介して送信されて
来るクロックの制御の下に、チャネル９９を介してデー
タマージ装置６８の並列／直列変換器１００へ出力され
る。その後、時間多重化デジタルオーディオデータは並
列／直列変換器１００により並列コンピュータデータか
ら直列データストリームへと変換される。出発側音声サ
ンプルＦＩＦＯ６６は制御レジスタから入力ポート９７
を介して有効ビットをさらに受信する。また、出発側音
声サンプルＦＩＦＯは、デジタルオーディオデータが並
列コンピュータデータからＡＥＳ／ＥＢＵデジタルオー
ディオ出力信号に変換されるのに先立って、最終レベル
のタイムベース修正を実行する。
ース６０の出発側音声サンプルＦＩＦＯ６６の回路図で
ある。出発側音声サンプルＦＩＦＯは複数のＦＩＦＯレ
ジスタ９２から構成されている。本発明の好ましい実施
例では、レジスタ９２としてＣＹ７Ｃ４０８レジスタを
使用している。出発側音声サンプルＦＩＦＯ６６はＶＭ
Ｅシステムバス４６から入力ポート９６を介してデジタ
ルオーディオデータを受信し、それを保持する。デジタ
ルオーディオデータは、制御・タイミング論理６９で発
生し、信号線８９、８９′、８９″を介して送信されて
来るクロックの制御の下に、チャネル９９を介してデー
タマージ装置６８の並列／直列変換器１００へ出力され
る。その後、時間多重化デジタルオーディオデータは並
列／直列変換器１００により並列コンピュータデータか
ら直列データストリームへと変換される。出発側音声サ
ンプルＦＩＦＯ６６は制御レジスタから入力ポート９７
を介して有効ビットをさらに受信する。また、出発側音
声サンプルＦＩＦＯは、デジタルオーディオデータが並
列コンピュータデータからＡＥＳ／ＥＢＵデジタルオー
ディオ出力信号に変換されるのに先立って、最終レベル
のタイムベース修正を実行する。
【００３２】有効ビットは、ＣＤ−Ｉデコーダの誤り修
正ソフトウェアが適性に機能していることを確認するた
めにデータストリームに誤りを強制的に組込む働きをす
る。通常の動作では、ＣＤ−Ｉデータを有効化する必要
がある。場合によっては、指紋やほこりが原因となっ
て、コンパクトディスクから読み取ったデータを回復で
きないときがある。そこで、コンパクトディスクのメー
カーでは誤りを検出し、それをフラグにより支持するた
めの論理を追加している。これが有効ビットの役割であ
る。データは、誤りであるということがわかっていて
も、送信され続けるのであるが、有効ビットはターンオ
フして、データの誤りを報知する。
正ソフトウェアが適性に機能していることを確認するた
めにデータストリームに誤りを強制的に組込む働きをす
る。通常の動作では、ＣＤ−Ｉデータを有効化する必要
がある。場合によっては、指紋やほこりが原因となっ
て、コンパクトディスクから読み取ったデータを回復で
きないときがある。そこで、コンパクトディスクのメー
カーでは誤りを検出し、それをフラグにより支持するた
めの論理を追加している。これが有効ビットの役割であ
る。データは、誤りであるということがわかっていて
も、送信され続けるのであるが、有効ビットはターンオ
フして、データの誤りを報知する。
【００３３】図６に戻って説明する。入力ポート９７の
有効ビットは有効のままである。ソフトウェアが出発側
音声サンプルＦＩＦＯ６６を書き込むと、制御レジスタ
の有効ビットのコピーはＦＩＦＯにラッチされるので、
ＦＩＦＯに書き込まれた各データ要素（３２ビット）は
それぞれ独自の有効ビットを得ることになり、その有効
ビットはＦＩＦＯを経てデータとインタリーブした形で
出力端子９８に現れる。誤りをシミュレートするときに
は、制御レジスタで有効ビットを無効に切り換える。Ｖ
ＭＥバス４６から出発側音声サンプルＦＩＦＯに書き込
まれたデータは、いずれも、このビットの「無効デー
タ」状態をラッチすることになり、その状態はそれ以降
も伝搬されてゆく。ＦＩＦＯの有効ビットは、制御・タ
イミング論理６９の一部であるＰＡＬに達する。有効ビ
ットは出力し、適正に同期された後、ＡＥＳ／ＥＢＵ変
換装置７０に入力する。
有効ビットは有効のままである。ソフトウェアが出発側
音声サンプルＦＩＦＯ６６を書き込むと、制御レジスタ
の有効ビットのコピーはＦＩＦＯにラッチされるので、
ＦＩＦＯに書き込まれた各データ要素（３２ビット）は
それぞれ独自の有効ビットを得ることになり、その有効
ビットはＦＩＦＯを経てデータとインタリーブした形で
出力端子９８に現れる。誤りをシミュレートするときに
は、制御レジスタで有効ビットを無効に切り換える。Ｖ
ＭＥバス４６から出発側音声サンプルＦＩＦＯに書き込
まれたデータは、いずれも、このビットの「無効デー
タ」状態をラッチすることになり、その状態はそれ以降
も伝搬されてゆく。ＦＩＦＯの有効ビットは、制御・タ
イミング論理６９の一部であるＰＡＬに達する。有効ビ
ットは出力し、適正に同期された後、ＡＥＳ／ＥＢＵ変
換装置７０に入力する。
【００３４】図６において、出発側音声サンプルＦＩＦ
Ｏ６６の最後のＦＩＦＯの出力端子９３の出力は、ＦＩ
ＦＯ９２がどの程度まで充填されているかをディスクシ
ミュレートソフトウェアに報知する情報を状態レジスタ
に提供するための３つの状態ビットから構成される。Ｆ
ＩＦＯを「オーバーフロー」させない又は「空」にしな
いことが大切であるので、ＦＩＦＯのデータのレベルを
監視するために、出力端子９３からの３つの状態ビット
を図５の状態レジスタに結合する。
Ｏ６６の最後のＦＩＦＯの出力端子９３の出力は、ＦＩ
ＦＯ９２がどの程度まで充填されているかをディスクシ
ミュレートソフトウェアに報知する情報を状態レジスタ
に提供するための３つの状態ビットから構成される。Ｆ
ＩＦＯを「オーバーフロー」させない又は「空」にしな
いことが大切であるので、ＦＩＦＯのデータのレベルを
監視するために、出力端子９３からの３つの状態ビット
を図５の状態レジスタに結合する。
【００３５】図７は、出発側ＱサブコードＦＩＦＯ６４
の回路図である。ＦＩＦＯ６４としてＣＹ７Ｃ４０９レ
ジスタを使用するのが好ましい。出発側ＱサブコードＦ
ＩＦＯ６４は、ＶＭＥシステムバスに結合して、ＶＭＥ
システムバスからサブコードデータを受信する８チャネ
ル入力端子１０４を有するＦＩＦＯ１０６から構成され
る。このＦＩＦＯ１０６は、データマージ装置６８の並
列／直列変換器１１２に結合して、コンピュータシステ
ムのディスク記憶装置５２から検索したサブコードデー
タを並列／直列変換器１１２へ転送する８チャネル出力
端子をさらに有する。サブコードは入力レディ線により
クロックされる補助データストリームであって、図６に
関して説明した音声サンプルとマージされ、数多くの機
能を果たす。機能の１つは、コンパクトディスクの様々
に異なるプログラムの始まりの場所を規定し且つコンパ
クトディスクにおけるそれらのプログラムの場所と、持
続時間のカタログを提供するのを助けることである。も
う１つの重要な機能は、コンパクトディスクデコーダ、
すなわち、コンパクトディスクプレイヤーでエンファシ
ス解除を自動的に選択できるように、録音時のプリエン
ファシスの状態を伝達することである。
の回路図である。ＦＩＦＯ６４としてＣＹ７Ｃ４０９レ
ジスタを使用するのが好ましい。出発側ＱサブコードＦ
ＩＦＯ６４は、ＶＭＥシステムバスに結合して、ＶＭＥ
システムバスからサブコードデータを受信する８チャネ
ル入力端子１０４を有するＦＩＦＯ１０６から構成され
る。このＦＩＦＯ１０６は、データマージ装置６８の並
列／直列変換器１１２に結合して、コンピュータシステ
ムのディスク記憶装置５２から検索したサブコードデー
タを並列／直列変換器１１２へ転送する８チャネル出力
端子をさらに有する。サブコードは入力レディ線により
クロックされる補助データストリームであって、図６に
関して説明した音声サンプルとマージされ、数多くの機
能を果たす。機能の１つは、コンパクトディスクの様々
に異なるプログラムの始まりの場所を規定し且つコンパ
クトディスクにおけるそれらのプログラムの場所と、持
続時間のカタログを提供するのを助けることである。も
う１つの重要な機能は、コンパクトディスクデコーダ、
すなわち、コンパクトディスクプレイヤーでエンファシ
ス解除を自動的に選択できるように、録音時のプリエン
ファシスの状態を伝達することである。
【００３６】コンパクトディスクのサブコード情報は、
図９のフレーム１２８に示すようなフレーム構造として
標準化され、編成される。コンパクトディスクの各フレ
ームは１つのサブコードバイト１３０を含む。９８フレ
ームごとに、構造は繰り返し現れる。サブコードフレー
ムの１ブロックの１例を図９のブロック１３２に示す。
各サブコードバイトは８つの９６ビット語のそれぞれか
ら取った１つのビットと、それに続く２つの同期パター
ンとを含む。ブロック中には、サブコード同期パターン
の後に９６個のバイトがある。ブロックはＰＱＲＳＴＵ
Ｖ及びＷとラベル付けされた８つの９６ビット語として
配列されている。ＣＤ−Ｉの場合、Ｑサブコードビット
は最も重要なバイトである。旧世代のコンパクトディス
クプレイヤー用のサブコードとして早くから規定されて
いたＰサブコードバイトはここでは使用されない。それ
に対し、Ｑサブコードビットは数多くのモードや用途を
有するので、コンパクトディスクデコーダはそれを利用
して処理能力や、表示能力を向上させることができる。
たとえば、図１０の３つのモード−１４１，１４２及び
１４３の表示を参照。さらに、Ｑサブコードビットはチ
ャネルディスクの自動復合を可能にすると共に、コンパ
クトディスクプレイヤーのプリエンファシス及びエンフ
ァシス解除を同期させる。図９及び図１０と、J.D.Watk
inson の TheArt of Digital Audio （ Focal Press：
１９８８年刊）の４７０〜４７８ページを参照。
図９のフレーム１２８に示すようなフレーム構造として
標準化され、編成される。コンパクトディスクの各フレ
ームは１つのサブコードバイト１３０を含む。９８フレ
ームごとに、構造は繰り返し現れる。サブコードフレー
ムの１ブロックの１例を図９のブロック１３２に示す。
各サブコードバイトは８つの９６ビット語のそれぞれか
ら取った１つのビットと、それに続く２つの同期パター
ンとを含む。ブロック中には、サブコード同期パターン
の後に９６個のバイトがある。ブロックはＰＱＲＳＴＵ
Ｖ及びＷとラベル付けされた８つの９６ビット語として
配列されている。ＣＤ−Ｉの場合、Ｑサブコードビット
は最も重要なバイトである。旧世代のコンパクトディス
クプレイヤー用のサブコードとして早くから規定されて
いたＰサブコードバイトはここでは使用されない。それ
に対し、Ｑサブコードビットは数多くのモードや用途を
有するので、コンパクトディスクデコーダはそれを利用
して処理能力や、表示能力を向上させることができる。
たとえば、図１０の３つのモード−１４１，１４２及び
１４３の表示を参照。さらに、Ｑサブコードビットはチ
ャネルディスクの自動復合を可能にすると共に、コンパ
クトディスクプレイヤーのプリエンファシス及びエンフ
ァシス解除を同期させる。図９及び図１０と、J.D.Watk
inson の TheArt of Digital Audio （ Focal Press：
１９８８年刊）の４７０〜４７８ページを参照。
【００３７】再び図７に戻ると、出発側ＱサブコードＦ
ＩＦＯ６４のＦＩＦＯ１０６は、ディスク記憶装置５２
からのＣＤ−Ｉデータの検索中、Ｑサブコードビットを
維持する。出発側ＱサブコードＦＩＦＯ１０６に同期線
１３８を介してさらに結合している制御・タイミング論
理６９は、ＣＤ−Ｉデータストリームの適切な部分で正
しいＱサブコードビットを図６の出発側音声サンプルＦ
ＩＦＯ６６から得た対応する音声サンプルとインタリー
ブするための制御信号を供給する。出発側音声サンプル
ＦＩＦＯにあるＦＩＦＯと同様に、出発側Ｑ ＦＩＦＯ
１０６ も入力レディ線を介して状態レジスタに結合し
ており、出発側ＱＦＩＦＯ１０６ が空であるか又は一
杯であるかを監視するようになっている。並列／直列変
換器１１２の直列出力は信号線１１４を介してデータマ
ージ装置６８に結合する。以上の説明からわかるよう
に、本発明はＱサブコードをデジタルオーディオデータ
ストリームとインタリーブするというタスクをハードウ
ェアによって解決する方法を提供する。従来は、インタ
リーブの問題を主にソフトウェアにより解決していた。
ＩＦＯ６４のＦＩＦＯ１０６は、ディスク記憶装置５２
からのＣＤ−Ｉデータの検索中、Ｑサブコードビットを
維持する。出発側ＱサブコードＦＩＦＯ１０６に同期線
１３８を介してさらに結合している制御・タイミング論
理６９は、ＣＤ−Ｉデータストリームの適切な部分で正
しいＱサブコードビットを図６の出発側音声サンプルＦ
ＩＦＯ６６から得た対応する音声サンプルとインタリー
ブするための制御信号を供給する。出発側音声サンプル
ＦＩＦＯにあるＦＩＦＯと同様に、出発側Ｑ ＦＩＦＯ
１０６ も入力レディ線を介して状態レジスタに結合し
ており、出発側ＱＦＩＦＯ１０６ が空であるか又は一
杯であるかを監視するようになっている。並列／直列変
換器１１２の直列出力は信号線１１４を介してデータマ
ージ装置６８に結合する。以上の説明からわかるよう
に、本発明はＱサブコードをデジタルオーディオデータ
ストリームとインタリーブするというタスクをハードウ
ェアによって解決する方法を提供する。従来は、インタ
リーブの問題を主にソフトウェアにより解決していた。
【００３８】図８は、本発明の好ましい実施例で使用す
る出発側（Ｑ）Ｒ−ＷサブコードＦＩＦＯの回路図であ
る。このＦＩＦＯ１１６は、ＶＭＥシステムバス４６に
結合して、コンピュータシステムのディスク記憶装置５
２からＲ−Ｗサブコードビットを受信する７チャネル入
力端子１１８を有する。ＦＩＦＯ１１６は、データマー
ジ装置６８の並列／直列変換器１４８に結合する７チャ
ネル出力端子１６０を有する。本発明の好ましい実施例
では、（Ｑ）Ｒ−ＷサブコードＦＩＦＯ１１６はＣＹ７
Ｃ４０９レジスタである。Ｑチャネルを除き、図８の
（Ｑ）Ｒ−ＷサブコードＦＩＦＯ１１６は図７の出発側
Ｑ ＦＩＦＯ１０６ と同じである。すなわち、制御・タ
イミング論理装置６９は同じように同期線１３６を介し
て（Ｑ）Ｒ−ＷサブコードＦＩＦＯ１１６に結合してお
り、ＣＤ−Ｉデータストリームの適切な部分で正しいＲ
−Ｗサブコードビットを図６の出発側音声サンプルＦＩ
ＦＯ６６から得た対応する音声サンプルとインタリーブ
するための制御信号を供給する。（Ｑ）Ｒ−Ｗサブコー
ド１１６は入力レディ線を介して状態レジスタにも結合
しており、（Ｑ）Ｒ−ＷサブコードＦＩＦＯ１１６が空
であるか又は一杯であるかを監視するようになってい
る。（Ｑ）Ｒ−Ｗサブコード１１６は、データマージ装
置６８のマルチプレクサ１４６に結合する「オプション
Ｑ」出力端子１２０を有する。（Ｑ）Ｒ−Ｗサブコード
ＦＩＦＯ１１６の機能は、図７の出発側ＱサブコードＦ
ＩＦＯ１０６により実行されるＱサブコードのハードウ
ェアインタリーブを使用しないというオプションをユー
ザーに与えることである。そのため、（Ｑ）Ｒ−Ｗサブ
コード１１６は、Ｑビットがサブコードの一部であるこ
とを要求するアプリケーションに備えて、サブコード中
にＱビットを保持していても良い。
る出発側（Ｑ）Ｒ−ＷサブコードＦＩＦＯの回路図であ
る。このＦＩＦＯ１１６は、ＶＭＥシステムバス４６に
結合して、コンピュータシステムのディスク記憶装置５
２からＲ−Ｗサブコードビットを受信する７チャネル入
力端子１１８を有する。ＦＩＦＯ１１６は、データマー
ジ装置６８の並列／直列変換器１４８に結合する７チャ
ネル出力端子１６０を有する。本発明の好ましい実施例
では、（Ｑ）Ｒ−ＷサブコードＦＩＦＯ１１６はＣＹ７
Ｃ４０９レジスタである。Ｑチャネルを除き、図８の
（Ｑ）Ｒ−ＷサブコードＦＩＦＯ１１６は図７の出発側
Ｑ ＦＩＦＯ１０６ と同じである。すなわち、制御・タ
イミング論理装置６９は同じように同期線１３６を介し
て（Ｑ）Ｒ−ＷサブコードＦＩＦＯ１１６に結合してお
り、ＣＤ−Ｉデータストリームの適切な部分で正しいＲ
−Ｗサブコードビットを図６の出発側音声サンプルＦＩ
ＦＯ６６から得た対応する音声サンプルとインタリーブ
するための制御信号を供給する。（Ｑ）Ｒ−Ｗサブコー
ド１１６は入力レディ線を介して状態レジスタにも結合
しており、（Ｑ）Ｒ−ＷサブコードＦＩＦＯ１１６が空
であるか又は一杯であるかを監視するようになってい
る。（Ｑ）Ｒ−Ｗサブコード１１６は、データマージ装
置６８のマルチプレクサ１４６に結合する「オプション
Ｑ」出力端子１２０を有する。（Ｑ）Ｒ−Ｗサブコード
ＦＩＦＯ１１６の機能は、図７の出発側ＱサブコードＦ
ＩＦＯ１０６により実行されるＱサブコードのハードウ
ェアインタリーブを使用しないというオプションをユー
ザーに与えることである。そのため、（Ｑ）Ｒ−Ｗサブ
コード１１６は、Ｑビットがサブコードの一部であるこ
とを要求するアプリケーションに備えて、サブコード中
にＱビットを保持していても良い。
【００３９】尚、出発側ＱサブコードＦＩＦＯと（Ｑ）
Ｒ−ＷサブコードＦＩＦＯをサブコードビットごとに独
立したチャネルを使用して実現しても良いことを理解す
べきである。この代替え実施例は、ＣＤ−Ｉデータなど
のデジタルデータをコンピュータ間又はコンピュータネ
ットワーク中のノード間で転送する速度を増すことがで
きるという利点を有する。７つの独立したサブコードチ
ャネルを有する正規のオーディオチャネルを介して非オ
ーディオデータファイルを転送する速度は既存の直列ポ
ートを介するときよりはるかに速く、エサーネットを介
するときより３０〜５０％は速くなることが試験により
わかっている。
Ｒ−ＷサブコードＦＩＦＯをサブコードビットごとに独
立したチャネルを使用して実現しても良いことを理解す
べきである。この代替え実施例は、ＣＤ−Ｉデータなど
のデジタルデータをコンピュータ間又はコンピュータネ
ットワーク中のノード間で転送する速度を増すことがで
きるという利点を有する。７つの独立したサブコードチ
ャネルを有する正規のオーディオチャネルを介して非オ
ーディオデータファイルを転送する速度は既存の直列ポ
ートを介するときよりはるかに速く、エサーネットを介
するときより３０〜５０％は速くなることが試験により
わかっている。
【００４０】図１１は、本発明の好ましい実施例で使用
する制御・タイミング論理装置６９の回路図である。制
御・タイミング論理装置はプログラマブルアレイ論理
（ＰＡＬ）１２２，１２３及び１２４からそれぞれ構成
される。制御・タイミング論理装置６９は信号線１３
２，１３４，１３８及び１４０をそれぞれ介して出発側
ＱサブコードＦＩＦＯ６４に結合している。制御・タイ
ミング論理装置は信号線１２８，１３０及び１３６をそ
れぞれ介して出発側（Ｑ）Ｒ−ＷサブコードＦＩＦＯ６
２にも結合している。それぞれのＰＡＬ１２２，１２３
及び１２４のクロック入力端子１２６は図１３のＡＥＳ
／ＥＢＵ変換装置７０からの信号線２１０に結合してい
る。先に述べた通り、制御・タイミング論理装置６９は
同期先１３６及び１３８をそれぞれ介して出発側Ｑサブ
コードＦＩＦＯ１０６と、（Ｑ）Ｒ−ＷサブコードＦＩ
ＦＯ１１６とに結合している。制御・タイミング論理装
置６９のＰＡＬ１２２は同期線１３６及び１３８を入力
線とすると共に、同期線１５６及び１５８をそれぞれ出
力線としている。以下に図１２に関して説明するが、こ
れらの同期線は出発側音声サンプルをサブコードデータ
バイトと同期させるために使用され、それぞれ対応する
音声信号とサブコード信号とをデータマージ装置６８の
中で適正に混合させる。
する制御・タイミング論理装置６９の回路図である。制
御・タイミング論理装置はプログラマブルアレイ論理
（ＰＡＬ）１２２，１２３及び１２４からそれぞれ構成
される。制御・タイミング論理装置６９は信号線１３
２，１３４，１３８及び１４０をそれぞれ介して出発側
ＱサブコードＦＩＦＯ６４に結合している。制御・タイ
ミング論理装置は信号線１２８，１３０及び１３６をそ
れぞれ介して出発側（Ｑ）Ｒ−ＷサブコードＦＩＦＯ６
２にも結合している。それぞれのＰＡＬ１２２，１２３
及び１２４のクロック入力端子１２６は図１３のＡＥＳ
／ＥＢＵ変換装置７０からの信号線２１０に結合してい
る。先に述べた通り、制御・タイミング論理装置６９は
同期先１３６及び１３８をそれぞれ介して出発側Ｑサブ
コードＦＩＦＯ１０６と、（Ｑ）Ｒ−ＷサブコードＦＩ
ＦＯ１１６とに結合している。制御・タイミング論理装
置６９のＰＡＬ１２２は同期線１３６及び１３８を入力
線とすると共に、同期線１５６及び１５８をそれぞれ出
力線としている。以下に図１２に関して説明するが、こ
れらの同期線は出発側音声サンプルをサブコードデータ
バイトと同期させるために使用され、それぞれ対応する
音声信号とサブコード信号とをデータマージ装置６８の
中で適正に混合させる。
【００４１】図１２は、本発明の好ましい実施例で使用
するデータマージ装置６８の回路図である。データマー
ジ装置６８は並列／直列変換器１００（図示せず、図６
を参照）と、並列／直列変換器１１２と、並列／直列変
換器１４８と、マルチプレクサ１４６とを含む。変換器
１００は並列デジタル音声サンプルを直列データに変換
するが、変換器１１２及び１４８は同じ動作をサブコー
ドデータについて実行する。マルチプレクサ１４６は２
組の入力線、すなわち、（１）制御・タイミング論理装
置６９からの同期線１５６及び１５８（それぞれ、ＦＩ
ＦＯ１０６及びＦＩＦＯ１１６との直接リンクとして図
式的に簡略化して示してある）と、（２）変換器１１２
及びＦＩＦＯ１１６からのＱサブコード信号線１１４及
び１２０とを有する。マルチプレクサ１４６は２つの出
力線１４７及び１４９をさらに有する。同期選択出力線
１４７では（１）の信号の一方を選択し、選択Ｑ出力線
１４９は（２）の２つのＱサブコードの一方の選択を表
わす。マルチプレクサ１４６は変換器１１２からのＱサ
ブコード（８ビット）又はＦＩＦＯ１１６からのＲ−Ｗ
サブコード（７ビット）のいずれかを選択することがわ
かる。すなわち、マルチプレクサ１４６は、Ｑサブコー
ドのハードウェアインタリーブが望まれているか又はオ
プションのアプローチが選択されるかにかかわらず、適
切なタイムベース修正を自動的に実行する。マルチプレ
クサ１４６は並列／直列変換器１４８にさらに結合して
いる。この変換器１４８は信号線１６６を介してＡＥＳ
／ＥＢＵ装置に結合している。変換器１４８はＱサブコ
ードバイトをＲ−Ｗサブコードバイトと組み合わせ、こ
の時点で、サブコードストリームと、データストリーム
という２つの直列データストリームを供給する。それら
のストリームはＡＥＳ／ＥＢＵ変換装置７０へさらに送
信される。マルチプレクサ１４６には、Ｑサブコードと
Ｒ−Ｗサブコードは依然として並列データとして入力し
ているのであるが、それらのサブコードはＡＥＳ／ＥＢ
Ｕ変換装置７０へ転送されるのに先立って変換器１４８
において直列化される。
するデータマージ装置６８の回路図である。データマー
ジ装置６８は並列／直列変換器１００（図示せず、図６
を参照）と、並列／直列変換器１１２と、並列／直列変
換器１４８と、マルチプレクサ１４６とを含む。変換器
１００は並列デジタル音声サンプルを直列データに変換
するが、変換器１１２及び１４８は同じ動作をサブコー
ドデータについて実行する。マルチプレクサ１４６は２
組の入力線、すなわち、（１）制御・タイミング論理装
置６９からの同期線１５６及び１５８（それぞれ、ＦＩ
ＦＯ１０６及びＦＩＦＯ１１６との直接リンクとして図
式的に簡略化して示してある）と、（２）変換器１１２
及びＦＩＦＯ１１６からのＱサブコード信号線１１４及
び１２０とを有する。マルチプレクサ１４６は２つの出
力線１４７及び１４９をさらに有する。同期選択出力線
１４７では（１）の信号の一方を選択し、選択Ｑ出力線
１４９は（２）の２つのＱサブコードの一方の選択を表
わす。マルチプレクサ１４６は変換器１１２からのＱサ
ブコード（８ビット）又はＦＩＦＯ１１６からのＲ−Ｗ
サブコード（７ビット）のいずれかを選択することがわ
かる。すなわち、マルチプレクサ１４６は、Ｑサブコー
ドのハードウェアインタリーブが望まれているか又はオ
プションのアプローチが選択されるかにかかわらず、適
切なタイムベース修正を自動的に実行する。マルチプレ
クサ１４６は並列／直列変換器１４８にさらに結合して
いる。この変換器１４８は信号線１６６を介してＡＥＳ
／ＥＢＵ装置に結合している。変換器１４８はＱサブコ
ードバイトをＲ−Ｗサブコードバイトと組み合わせ、こ
の時点で、サブコードストリームと、データストリーム
という２つの直列データストリームを供給する。それら
のストリームはＡＥＳ／ＥＢＵ変換装置７０へさらに送
信される。マルチプレクサ１４６には、Ｑサブコードと
Ｒ−Ｗサブコードは依然として並列データとして入力し
ているのであるが、それらのサブコードはＡＥＳ／ＥＢ
Ｕ変換装置７０へ転送されるのに先立って変換器１４８
において直列化される。
【００４２】図１３は、本発明の好ましい実施例で使用
するＡＥＳ／ＥＢＵ変換装置７０の回路図である。ＡＥ
Ｓ／ＥＢＵ変換装置はＡＥＳ／ＥＢＵ変換器チップ１６
８から構成されているが、この変換器チップ１６８は
N.V.Philips 製造のＳＡＡ７２２０チップであるのが好
ましい。変換器チップ１６８は５つの入力線１０２、１
６６、１４２、２０８及び２１４を有する。入力線１０
２の入力は出発側音声サンプルＦＩＦＯ６６からの直列
デジタルオーディオデータストリームである。入力線１
６６の入力はデータマージ装置６８からの直列サブコー
ドデータストリームである。変換器チップ１６８は直列
データと直列サブコードを取り入れて、それらをＡＥＳ
／ＥＢＵ直列フォーマットに自動的に変換する。入力線
１４２は制御・タイミング論理装置６９からの制御信号
線である。入力線２０８は２進カウンタ１７０に結合し
ている。このカウンタは変換器チップ１６８と、制御・
タイミング論理装置６９の双方についてタイミング信号
を供給する。最後の入力線２１４はディスクシミュレー
タプロセッサ５４に結合している。変換器チップはマル
チプレクサ１８２を介して４つのＴＴＬ発振器１７４、
１７６、１７８及び１８０にさらに結合している。ＴＴ
Ｌ発振器と、マルチプレクサとから成る構成によって、
図５に示した制御レジスタは信号線２１６を介してＣＤ
−Ｉ規格に従った４つのデータ伝送速度の中の１つを選
択することができる。ＡＥＳ／ＥＢＵ出力端子は信号線
２０２を介して出発側選択装置７２に接続している。
するＡＥＳ／ＥＢＵ変換装置７０の回路図である。ＡＥ
Ｓ／ＥＢＵ変換装置はＡＥＳ／ＥＢＵ変換器チップ１６
８から構成されているが、この変換器チップ１６８は
N.V.Philips 製造のＳＡＡ７２２０チップであるのが好
ましい。変換器チップ１６８は５つの入力線１０２、１
６６、１４２、２０８及び２１４を有する。入力線１０
２の入力は出発側音声サンプルＦＩＦＯ６６からの直列
デジタルオーディオデータストリームである。入力線１
６６の入力はデータマージ装置６８からの直列サブコー
ドデータストリームである。変換器チップ１６８は直列
データと直列サブコードを取り入れて、それらをＡＥＳ
／ＥＢＵ直列フォーマットに自動的に変換する。入力線
１４２は制御・タイミング論理装置６９からの制御信号
線である。入力線２０８は２進カウンタ１７０に結合し
ている。このカウンタは変換器チップ１６８と、制御・
タイミング論理装置６９の双方についてタイミング信号
を供給する。最後の入力線２１４はディスクシミュレー
タプロセッサ５４に結合している。変換器チップはマル
チプレクサ１８２を介して４つのＴＴＬ発振器１７４、
１７６、１７８及び１８０にさらに結合している。ＴＴ
Ｌ発振器と、マルチプレクサとから成る構成によって、
図５に示した制御レジスタは信号線２１６を介してＣＤ
−Ｉ規格に従った４つのデータ伝送速度の中の１つを選
択することができる。ＡＥＳ／ＥＢＵ出力端子は信号線
２０２を介して出発側選択装置７２に接続している。
【００４３】図１４は、本発明の好ましい実施例で使用
する出発側装置７２の回路図である。出発側選択装置７
２の回路図である。出発側選択装置７２は少なくとも２
つのマルチプレクサ２２０及び２２２にそれぞれ結合す
る複数のインバータ２３２、２３４から構成される。マ
ルチプレクサ２２０及び２２２は到着側選択装置８２か
ら又は出発側ＡＥＳ／ＥＢＵ変換装置７０からの１つの
入力信号のコピーを同時に選択し、信号線２４２、２４
６、２５０、２５２へ４つの同一のコピーを発生する。
制御レジスタ９１からの信号が選択を実行する。抵抗器
２４０と、第２のＭＵＸ２２２は、駆動電流を追加供給
するために必要なだけであり、回路の論理動作に影響を
及ぼすものではない。２２８はＭＵＸの出力をイネーブ
ルするためのプルダウンであるが、回路の論理には無関
係である。出発側選択装置７２への入力はＡＥＳ／ＥＢ
Ｕデジタル出力が信号線２４２を介して到着側選択装置
８２に至る試験経路８７をも構成する。この試験経路の
機能は、本発明の様々な装置の保全性をユーザーが試験
できるようにすることである。本発明の到着経路を介し
て試験パターンを記憶し、本発明の出発経路を介して検
索した同じパターンの結果と比較することが考えられる
であろう。両者の間にずれがあれば、ディスクシミュレ
ータインタフェースのハードウェアに障害がある確率は
高い。
する出発側装置７２の回路図である。出発側選択装置７
２の回路図である。出発側選択装置７２は少なくとも２
つのマルチプレクサ２２０及び２２２にそれぞれ結合す
る複数のインバータ２３２、２３４から構成される。マ
ルチプレクサ２２０及び２２２は到着側選択装置８２か
ら又は出発側ＡＥＳ／ＥＢＵ変換装置７０からの１つの
入力信号のコピーを同時に選択し、信号線２４２、２４
６、２５０、２５２へ４つの同一のコピーを発生する。
制御レジスタ９１からの信号が選択を実行する。抵抗器
２４０と、第２のＭＵＸ２２２は、駆動電流を追加供給
するために必要なだけであり、回路の論理動作に影響を
及ぼすものではない。２２８はＭＵＸの出力をイネーブ
ルするためのプルダウンであるが、回路の論理には無関
係である。出発側選択装置７２への入力はＡＥＳ／ＥＢ
Ｕデジタル出力が信号線２４２を介して到着側選択装置
８２に至る試験経路８７をも構成する。この試験経路の
機能は、本発明の様々な装置の保全性をユーザーが試験
できるようにすることである。本発明の到着経路を介し
て試験パターンを記憶し、本発明の出発経路を介して検
索した同じパターンの結果と比較することが考えられる
であろう。両者の間にずれがあれば、ディスクシミュレ
ータインタフェースのハードウェアに障害がある確率は
高い。
【００４４】図１５は、N.V.Philips 製ＣＤ−Ｉデコー
ダ又はそれと同等のＣＤ−Ｉデコーダに接続するのに適
するインタフェースの回路図である。ＲＣＡジャック２
４４から成るデジタルオーディオ出力ポートは、出発側
選択装置７２から信号線２４２を介してＡＥＳ／ＥＢＵ
直列出力を受信する。図１６は、 Sony 製ＣＤ−Ｉデコ
ーダ又はそれと同等のＣＤ−Ｉデコーダに接続するのに
適するインタフェースを示す同じような回路図である。
図１６の場合のデジタルオーディオ出力ポートは特にＲ
ＣＡジャック２４８から構成されており、出発側選択装
置７２から信号線２４６を介してＡＥＳ／ＥＢＵ直列出
力を受信する。また、図１７は、１対の光ファイバ出力
ポートを示す。光ファイバインタフェースは少なくとも
１対のＴＯＴＸ１７２光ファイバ送信器２５４及び２５
６を含む。これら２つの送信器は出発側選択装置７２か
ら信号線２５０及び２５２を介してＡＥＳ／ＥＢＵ直列
出力を受信する。図１５，図１６及び図１７の回路を簡
単に変形すれば、本発明をどのようなコンパクトディス
クデコーダにも結合できるであろうということを理解し
ておくべきである。
ダ又はそれと同等のＣＤ−Ｉデコーダに接続するのに適
するインタフェースの回路図である。ＲＣＡジャック２
４４から成るデジタルオーディオ出力ポートは、出発側
選択装置７２から信号線２４２を介してＡＥＳ／ＥＢＵ
直列出力を受信する。図１６は、 Sony 製ＣＤ−Ｉデコ
ーダ又はそれと同等のＣＤ−Ｉデコーダに接続するのに
適するインタフェースを示す同じような回路図である。
図１６の場合のデジタルオーディオ出力ポートは特にＲ
ＣＡジャック２４８から構成されており、出発側選択装
置７２から信号線２４６を介してＡＥＳ／ＥＢＵ直列出
力を受信する。また、図１７は、１対の光ファイバ出力
ポートを示す。光ファイバインタフェースは少なくとも
１対のＴＯＴＸ１７２光ファイバ送信器２５４及び２５
６を含む。これら２つの送信器は出発側選択装置７２か
ら信号線２５０及び２５２を介してＡＥＳ／ＥＢＵ直列
出力を受信する。図１５，図１６及び図１７の回路を簡
単に変形すれば、本発明をどのようなコンパクトディス
クデコーダにも結合できるであろうということを理解し
ておくべきである。
【００４５】以上、ディスクシミュレータインタフェー
ス６０の出発経路の構造と機能を詳細に説明した。次
に、ディスクシミュレータインタフェース６０のこれに
類似する到着経路をさらに詳細に説明する。ディスクシ
ミュレータインタフェースの出発経路と到着経路は別個
の回路をもって実現されるので、デジタルコンパクトデ
ィスクデータの記憶と再生を同時に実行することができ
る。尚、ＡＥＳ／ＥＢＵオーディオ入力ポートをデジタ
ルオーディオ出力ポートに類似したものとすべきであ
る。従って、ディスクシミュレータインタフェースの到
着経路に関しては、詳細に説明しても、図１５、図１６
及び図１７の説明と重複することにはならないであろ
う。
ス６０の出発経路の構造と機能を詳細に説明した。次
に、ディスクシミュレータインタフェース６０のこれに
類似する到着経路をさらに詳細に説明する。ディスクシ
ミュレータインタフェースの出発経路と到着経路は別個
の回路をもって実現されるので、デジタルコンパクトデ
ィスクデータの記憶と再生を同時に実行することができ
る。尚、ＡＥＳ／ＥＢＵオーディオ入力ポートをデジタ
ルオーディオ出力ポートに類似したものとすべきであ
る。従って、ディスクシミュレータインタフェースの到
着経路に関しては、詳細に説明しても、図１５、図１６
及び図１７の説明と重複することにはならないであろ
う。
【００４６】図１８は、本発明の好ましい実施例で使用
する到着側選択装置８２の回路図である。到着側選択装
置８２は複数のマルチプレクサ２５８、２６０及び２６
２から構成される。マルチプレクサ２５８及び２６２の
入力端子は信号線２６４を介してＡＥＳ／ＥＢＵオーデ
ィオ入力ポート７８及び８０に結合している。さらに、
マルチプレクサ２５８は出発側選択装置７２から信号線
２６８を介してループバック信号を受信する。マルチプ
レクサ２５８、２６０及び２６２は信号線２７０、２７
２及び２７５を介して制御レジスタにさらに結合してい
る。マルチプレクサ２５８はマルチプレクサ２６０の入
力端子に結合している。マルチプレクサ２６０は信号線
２７４を介してＡＥＳ／ＥＢＵ変換装置８４にさらに結
合している。マルチプレクサ２６２は出発側選択装置７
２にさらに結合することにより、信号線２７６を介して
入力バイパス経路８５を構成している。この入力バイパ
ス経路８５により、ユーザーは、ディスクシミュレータ
インタフェースがＡＥＳ／ＥＢＵオーディオ入力を受信
するときにそのようなデジタルオーディオ入力を同時に
聴取することができる。
する到着側選択装置８２の回路図である。到着側選択装
置８２は複数のマルチプレクサ２５８、２６０及び２６
２から構成される。マルチプレクサ２５８及び２６２の
入力端子は信号線２６４を介してＡＥＳ／ＥＢＵオーデ
ィオ入力ポート７８及び８０に結合している。さらに、
マルチプレクサ２５８は出発側選択装置７２から信号線
２６８を介してループバック信号を受信する。マルチプ
レクサ２５８、２６０及び２６２は信号線２７０、２７
２及び２７５を介して制御レジスタにさらに結合してい
る。マルチプレクサ２５８はマルチプレクサ２６０の入
力端子に結合している。マルチプレクサ２６０は信号線
２７４を介してＡＥＳ／ＥＢＵ変換装置８４にさらに結
合している。マルチプレクサ２６２は出発側選択装置７
２にさらに結合することにより、信号線２７６を介して
入力バイパス経路８５を構成している。この入力バイパ
ス経路８５により、ユーザーは、ディスクシミュレータ
インタフェースがＡＥＳ／ＥＢＵオーディオ入力を受信
するときにそのようなデジタルオーディオ入力を同時に
聴取することができる。
【００４７】図１９はＡＥＳ／ＥＢＵ変換装置の回路図
（Ａ）と本発明の到着経路（Ｂ）の並列データ変換／デ
マージ装置の回路図である。並列データ変換装置８６
は、直列／並列データ変換器２８０に結合すると共に入
力カウンタ２８２に結合するＡＥＳ／ＥＢＵデコーダチ
ップ２７８から構成される。デコーダチップ２７８は、
ヤマハが製造しているＹＭ３６２３Ｄであるのが好まし
い。このデコーダチップ２７８は完全に混合した状態の
ＡＥＳ／ＥＢＵ直列オーディオ信号を受信する。デコー
ダチップ２７８はＡＥＳ／ＥＢＵオーディオ入力を分解
して、サブコードストリームと、データストリームとい
う２つの別個の直列ストリームを発生する。デコーダチ
ップ２７８は、抵抗器２９２と並列であると共に２つの
コンデンサ２９４を介して接地して単純な水晶クロック
発振器を形成する水晶２９０にさらに結合している。デ
コーダチップ２７８は入力コントローラ２８２を介して
直列／並列データ変換器２８０に結合している。入力コ
ントローラ２８２は到着側制御・タイミング論理装置８
３の一部である。入力コントローラはＰＡＬ２２Ｖ１０
であるのが好ましい。直列／並列変換器チップ２８０は
デコーダチップ２７８からの直列デジタルオーディオ入
力ストリームを、ＶＭＥシステムバス４６を介するデー
タ転送に適する並列ストリームに変換する。直列／並列
変換器２８０は信号線３０４を介して到着側データＦＩ
ＦＯ９０及び到着側サブコードＦＩＦＯ８８に結合して
いる。信号線３０４からの並列データストリームはさら
に時間多重化されて、３２ビットデータを生成する。デ
コーダチップ２７８に結合する水晶発振器２７０を使用
しているため、並列データ変換装置はＡＥＳ／ＥＢＵオ
ーディオ信号を４つのＣＤ−Ｉ転送速度又はその他の速
度のいずれか１つで転送することができる。
（Ａ）と本発明の到着経路（Ｂ）の並列データ変換／デ
マージ装置の回路図である。並列データ変換装置８６
は、直列／並列データ変換器２８０に結合すると共に入
力カウンタ２８２に結合するＡＥＳ／ＥＢＵデコーダチ
ップ２７８から構成される。デコーダチップ２７８は、
ヤマハが製造しているＹＭ３６２３Ｄであるのが好まし
い。このデコーダチップ２７８は完全に混合した状態の
ＡＥＳ／ＥＢＵ直列オーディオ信号を受信する。デコー
ダチップ２７８はＡＥＳ／ＥＢＵオーディオ入力を分解
して、サブコードストリームと、データストリームとい
う２つの別個の直列ストリームを発生する。デコーダチ
ップ２７８は、抵抗器２９２と並列であると共に２つの
コンデンサ２９４を介して接地して単純な水晶クロック
発振器を形成する水晶２９０にさらに結合している。デ
コーダチップ２７８は入力コントローラ２８２を介して
直列／並列データ変換器２８０に結合している。入力コ
ントローラ２８２は到着側制御・タイミング論理装置８
３の一部である。入力コントローラはＰＡＬ２２Ｖ１０
であるのが好ましい。直列／並列変換器チップ２８０は
デコーダチップ２７８からの直列デジタルオーディオ入
力ストリームを、ＶＭＥシステムバス４６を介するデー
タ転送に適する並列ストリームに変換する。直列／並列
変換器２８０は信号線３０４を介して到着側データＦＩ
ＦＯ９０及び到着側サブコードＦＩＦＯ８８に結合して
いる。信号線３０４からの並列データストリームはさら
に時間多重化されて、３２ビットデータを生成する。デ
コーダチップ２７８に結合する水晶発振器２７０を使用
しているため、並列データ変換装置はＡＥＳ／ＥＢＵオ
ーディオ信号を４つのＣＤ−Ｉ転送速度又はその他の速
度のいずれか１つで転送することができる。
【００４８】図２０は、本発明の好ましい実施例で使用
する到着側データＦＩＦＯ９０の回路図である。到着側
データＦＩＦＯは複数のＦＩＦＯレジスタ３０６から構
成されている。本発明の好ましい実施例では、ＦＩＦＯ
９０はＣＹ７Ｃ４０８レジスタである。これらのレジス
タは並列データ変換装置８６の直列／並列変換器２８０
に結合している。ＦＩＦＯ３０６は信号線３１２を介し
てＶＭＥバス４６にさらに結合している。ＦＩＦＯ３０
６から成る到着側データＦＩＦＯ９０は、並列データ変
換装置８６からの並列データを１ミリ秒までの時間にわ
たり保持する。３１０は入力制御・タイミング論理から
出て、直列／並列変換器からのデータをデータＦＩＦＯ
に正しい時点でクロックする。３１４は、データレジス
タの充填の程度をソフトウェアに報知する状態信号を伝
送する信号線であって、状態レジスタに至る。４つのチ
ップは全てシフトアウトクロックである。ＶＭＥバスを
介してデータが読み取られると、その信号はデータをＦ
ＩＦＯからクロック出力させる。
する到着側データＦＩＦＯ９０の回路図である。到着側
データＦＩＦＯは複数のＦＩＦＯレジスタ３０６から構
成されている。本発明の好ましい実施例では、ＦＩＦＯ
９０はＣＹ７Ｃ４０８レジスタである。これらのレジス
タは並列データ変換装置８６の直列／並列変換器２８０
に結合している。ＦＩＦＯ３０６は信号線３１２を介し
てＶＭＥバス４６にさらに結合している。ＦＩＦＯ３０
６から成る到着側データＦＩＦＯ９０は、並列データ変
換装置８６からの並列データを１ミリ秒までの時間にわ
たり保持する。３１０は入力制御・タイミング論理から
出て、直列／並列変換器からのデータをデータＦＩＦＯ
に正しい時点でクロックする。３１４は、データレジス
タの充填の程度をソフトウェアに報知する状態信号を伝
送する信号線であって、状態レジスタに至る。４つのチ
ップは全てシフトアウトクロックである。ＶＭＥバスを
介してデータが読み取られると、その信号はデータをＦ
ＩＦＯからクロック出力させる。
【００４９】図２１は、本発明の好ましい実施例におけ
る到着側サブコードＦＩＦＯの回路図である。到着側サ
ブコードＦＩＦＯ８８はＦＩＦＯ３１８から構成されて
いる。このＦＩＦＯ３１８はＣＹ７Ｃ４０８レジスタで
あるのが好ましい。ＦＩＦＯ３１８は、並列変換／デマ
ージ装置８６のシフトレジスタ３１６の出力端子に結合
する複数の入力端子を有する。シフトレジスタ３１６は
ＡＥＳ／ＥＢＵデコーダチップ２７８から信号線３２４
及び３２６を介して直列データを受信する。シフトレジ
スタ３１６はＱサブコードを信号線３２４を介して直列
に受信すると共に、デコーダチップ２７８からのクロッ
ク信号を信号線３２６を介して受信する。到着側制御・
タイミング論理装置８３はＰＡＬ３２０と、ＰＡＬ３２
２とを含む。ＰＡＬ３２２はＡＥＳ／ＥＢＵ変換装置８
４のデコーダチップ２７８に信号線３２６を介して結合
している。ＰＡＬ３２２はＰＡＬ３２０にも結合してい
る。これら２つのＰＡＬは到着側サブコードＦＩＦＯの
タイミングを規定する。ＦＩＦＯレジスタ３１８は信号
線３２８を介してＶＭＥバス４６に結合している。並列
サブコードデータストリームはデータストリームと共に
信号線３２８を介してＶＭＥシステムバス４６を経て転
送される。到着側サブコードＦＩＦＯ８８はサブコード
オーバーラン診断方式をさらに特徴としている。ＰＡＬ
３２０は信号線３３０を介して制御レジスタに結合して
いる。信号線３３０は、並列サブコードデータストリー
ムのオーバーランがあったことを制御レジスタに通知す
るためのサブコードオーバーラン信号を転送する。
る到着側サブコードＦＩＦＯの回路図である。到着側サ
ブコードＦＩＦＯ８８はＦＩＦＯ３１８から構成されて
いる。このＦＩＦＯ３１８はＣＹ７Ｃ４０８レジスタで
あるのが好ましい。ＦＩＦＯ３１８は、並列変換／デマ
ージ装置８６のシフトレジスタ３１６の出力端子に結合
する複数の入力端子を有する。シフトレジスタ３１６は
ＡＥＳ／ＥＢＵデコーダチップ２７８から信号線３２４
及び３２６を介して直列データを受信する。シフトレジ
スタ３１６はＱサブコードを信号線３２４を介して直列
に受信すると共に、デコーダチップ２７８からのクロッ
ク信号を信号線３２６を介して受信する。到着側制御・
タイミング論理装置８３はＰＡＬ３２０と、ＰＡＬ３２
２とを含む。ＰＡＬ３２２はＡＥＳ／ＥＢＵ変換装置８
４のデコーダチップ２７８に信号線３２６を介して結合
している。ＰＡＬ３２２はＰＡＬ３２０にも結合してい
る。これら２つのＰＡＬは到着側サブコードＦＩＦＯの
タイミングを規定する。ＦＩＦＯレジスタ３１８は信号
線３２８を介してＶＭＥバス４６に結合している。並列
サブコードデータストリームはデータストリームと共に
信号線３２８を介してＶＭＥシステムバス４６を経て転
送される。到着側サブコードＦＩＦＯ８８はサブコード
オーバーラン診断方式をさらに特徴としている。ＰＡＬ
３２０は信号線３３０を介して制御レジスタに結合して
いる。信号線３３０は、並列サブコードデータストリー
ムのオーバーランがあったことを制御レジスタに通知す
るためのサブコードオーバーラン信号を転送する。
【００５０】図２２は、本発明の好ましい実施例で使用
する割り込み処理回路の回路図である。割り込み処理回
路は、ＰＡＬ３３８に結合するマルチプレクサ３３６に
さらに結合しているオープンコレクタゲート３３４から
構成される。割り込み回路はディスクシミュレータイン
タフェースの別個の機能として説明することができる。
ディスクシミュレータプロセッサ又はホストプロセッサ
（ＵＮＩＸＣＰＵ）のいずれか一方に他方に向かって割
り込みを送信させようとするものである。制御レジスタ
から続いている信号線３４８及び３４９によって、いず
れか一方のプロセッサのソフトウェアは信号線３４８の
割り込みベクトル及び信号線３４９の割り込みレベルを
ＶＭＥ仕様の規定通りに設定することができる。３５１
も制御レジスタから出ており、割り込みの発生をイネー
ブルする。３３６は信号線３４９の３ビットコードから
割り込み信号線を選択し、３３４は割り込みをＶＭＥバ
ス割り込み線３４４へドライブする。ＶＭＥ仕様によれ
ば、割り込みはバスにおいて肯定応答される。この肯定
応答は信号線３５０の信号を監視しているＰＡＬ３３８
を介して復号され、ＰＡＬ３３８は信号線３４４に割り
込み肯定応答を戻すと共に、信号線３４８の値を信号線
３４６の割り込みベクトルとしてバスへドライブする。
チップ３４２はＰＡＬ３３８からの信号線３３９の信号
の制御の下にドライブを実行する。
する割り込み処理回路の回路図である。割り込み処理回
路は、ＰＡＬ３３８に結合するマルチプレクサ３３６に
さらに結合しているオープンコレクタゲート３３４から
構成される。割り込み回路はディスクシミュレータイン
タフェースの別個の機能として説明することができる。
ディスクシミュレータプロセッサ又はホストプロセッサ
（ＵＮＩＸＣＰＵ）のいずれか一方に他方に向かって割
り込みを送信させようとするものである。制御レジスタ
から続いている信号線３４８及び３４９によって、いず
れか一方のプロセッサのソフトウェアは信号線３４８の
割り込みベクトル及び信号線３４９の割り込みレベルを
ＶＭＥ仕様の規定通りに設定することができる。３５１
も制御レジスタから出ており、割り込みの発生をイネー
ブルする。３３６は信号線３４９の３ビットコードから
割り込み信号線を選択し、３３４は割り込みをＶＭＥバ
ス割り込み線３４４へドライブする。ＶＭＥ仕様によれ
ば、割り込みはバスにおいて肯定応答される。この肯定
応答は信号線３５０の信号を監視しているＰＡＬ３３８
を介して復号され、ＰＡＬ３３８は信号線３４４に割り
込み肯定応答を戻すと共に、信号線３４８の値を信号線
３４６の割り込みベクトルとしてバスへドライブする。
チップ３４２はＰＡＬ３３８からの信号線３３９の信号
の制御の下にドライブを実行する。
【００５１】本発明を図１から図２２を参照しながら、
デジタルオーディオ回路及びいくつかの回路に重点を置
いて特定して説明したが、図は単に実例を示すことを目
的としており、本発明を限定するものとして解釈されて
はならないことを理解しておくべきである。デジタルコ
ンピュータインタフェースを単一のＬＳＩチップに縮小
して、複数のコンピュータをそのチップとレトロフィッ
トし、デジタルデータを共用し且つ転送できるようにす
ることは本発明の考えの範囲内にある。あるいは、本発
明を、デジタルコンピュータをコンピュータディスク及
びＣＤ−Ｉデコーダとインタフェースするためのコブロ
セッサとして取り入れても良い。さらに、本発明の方法
及び装置がコンパクトディスクデータの記録と再生を必
要とするどのような用途でも有用であることは明らかで
ある。当業者であれば、以上説明した本発明の趣旨から
逸脱せずに数多くの変更や変形を実施しうるものと考え
られる。
デジタルオーディオ回路及びいくつかの回路に重点を置
いて特定して説明したが、図は単に実例を示すことを目
的としており、本発明を限定するものとして解釈されて
はならないことを理解しておくべきである。デジタルコ
ンピュータインタフェースを単一のＬＳＩチップに縮小
して、複数のコンピュータをそのチップとレトロフィッ
トし、デジタルデータを共用し且つ転送できるようにす
ることは本発明の考えの範囲内にある。あるいは、本発
明を、デジタルコンピュータをコンピュータディスク及
びＣＤ−Ｉデコーダとインタフェースするためのコブロ
セッサとして取り入れても良い。さらに、本発明の方法
及び装置がコンパクトディスクデータの記録と再生を必
要とするどのような用途でも有用であることは明らかで
ある。当業者であれば、以上説明した本発明の趣旨から
逸脱せずに数多くの変更や変形を実施しうるものと考え
られる。
【図１】ＣＤ−Ｉデコーダに結合する従来のコンパクト
ディスクデコーダを示す図。
ディスクデコーダを示す図。
【図２】ＣＤ−Ｉデコーダと共に利用するコンパクトデ
ィスクシミュレータを示す本発明のブロック線図。
ィスクシミュレータを示す本発明のブロック線図。
【図３】本発明の教示に従ってインタフェースと結合さ
れたデジタルコンピュータシステムのブロック線図。
れたデジタルコンピュータシステムのブロック線図。
【図４】本発明の好ましい実施例のインタフェースのブ
ロック線図。
ロック線図。
【図５】本発明の好ましい実施例で使用する制御レジス
タ及び状態レジスタの回路図。
タ及び状態レジスタの回路図。
【図６】本発明の好ましい実施例で使用する出発側音声
サンプルＦＩＦＯの回路図。
サンプルＦＩＦＯの回路図。
【図７】本発明の好ましい実施例で使用する出発側Ｑサ
ブコードＦＩＦＯの回路図。
ブコードＦＩＦＯの回路図。
【図８】本発明の出発側（Ｑ）Ｒ−ＷサブコードＦＩＦ
Ｏの回路図。
Ｏの回路図。
【図９】コンパクトディスクにおけるＣＤ−Ｉデータ、
特にサブコードの編成を示す図。
特にサブコードの編成を示す図。
【図１０】ＣＤ−Ｉデータのサブコードをさらに詳細に
示す図。
示す図。
【図１１】本発明の好ましい実施例で使用する出発側制
御・タイミング論理装置の回路図。
御・タイミング論理装置の回路図。
【図１２】本発明の好ましい実施例で使用するデータマ
ージ装置の回路図。
ージ装置の回路図。
【図１３】本発明の好ましい実施例で使用するＡＥＳ／
ＥＢＵ変換装置の回路図。
ＥＢＵ変換装置の回路図。
【図１４】本発明の好ましい実施例で使用する出発側選
択装置の回路図。
択装置の回路図。
【図１５】Philips 製ＣＤ−Ｉデコーダに接続するのに
適する４つのデジタル出力ポートの中の１つの回路図。
適する４つのデジタル出力ポートの中の１つの回路図。
【図１６】Sony製ＣＤ−Ｉデコーダに接続するのに適す
る４つのデジタルオーディオ出力ポートの中の１つの回
路図。
る４つのデジタルオーディオ出力ポートの中の１つの回
路図。
【図１７】光学出力装置への接続を可能にする２つの光
ファイバ送信器の回路図。
ファイバ送信器の回路図。
【図１８】本発明の好ましい実施例で使用するＡＥＳ／
ＥＢＵオーディオ入力に対する到着側選択装置を示す
図。
ＥＢＵオーディオ入力に対する到着側選択装置を示す
図。
【図１９】本発明の好ましい実施例で使用する到着側Ａ
ＥＳ／ＥＢＵ変換装置、並列データ変換／デマージ装置
及び到着側制御・タイミング論理装置の回路図。
ＥＳ／ＥＢＵ変換装置、並列データ変換／デマージ装置
及び到着側制御・タイミング論理装置の回路図。
【図２０】本発明の好ましい実施例で使用する到着側デ
ータＦＩＦＯの回路図。
ータＦＩＦＯの回路図。
【図２１】本発明の好ましい実施例で使用する到着側デ
ータＦＩＦＯの回路図。
ータＦＩＦＯの回路図。
【図２２】本発明の好ましい実施例のディスクシミュレ
ータインタフェースボードで使用する割り込み発生回路
の回路図。
ータインタフェースボードで使用する割り込み発生回路
の回路図。
４０ コンパクトディスクシミュレータ ４６ システムバス ４８ 中央処理装置（ＣＰＵ） ５０ 局所書込み可能ディスクコントローラ ５２ ディスク記憶装置 ５４ ディスクシミュレータプロセッサ ５６ ディスクシミュレータ専用メモリ ６０ ディスクシミュレータインタフェース ６２ 出発側 （Ｑ）Ｒ−ＷサブコードＦＩＦＯ ６４ 出発側ＱサブコードＦＩＦＯ ６６ 出発側音声サンプルＦＩＦＯ ６８ データマージ装置 ６９ 出発側制御・タイミング論理装置 ７０ ＡＥＳ／ＥＢＵ変換装置 ７２ 出発側選択装置 ８２ 到着側選択装置 ８３ 到着側制御・タイミング論理装置 ８４ ＡＥＳ／ＥＢＵ変換装置 ８６ 並列データ変換／デマージ装置 ８８ 到着側サブコードＦＩＦＯ ９０ 到着側データＦＩＦＯ
フロントページの続き (73)特許権者 591064003 901 ＳＡＮ ＡＮＴＯＮＩＯ ＲＯＡ Ｄ ＰＡＬＯ ＡＬＴＯ，ＣＡ 94303, Ｕ．Ｓ．Ａ. (72)発明者 ロバート・スローン アメリカ合衆国 94301 カリフォルニ ア州・パロ アルト・チャンニング ア ヴェニュ・919 (72)発明者 ドン・ジャクソン アメリカ合衆国 94042 カリフォルニ ア州・マウンテン ビュー・ピーオーボ ックス 399・（番地なし) (72)発明者 モリーン・アリオス アメリカ合衆国 95130 カリフォルニ ア州・サン ホゼ・ハミルトン アヴェ ニュ ナンバ９・4555 (56)参考文献 特開 平５−307834（ＪＰ，Ａ) 特開 昭58−150381（ＪＰ，Ａ) 特開 平２−178824（ＪＰ，Ａ) 特開 平１−119962（ＪＰ，Ａ) 米国特許出願公開4466023（ＵＳ，Ａ) 橋詰仁利、外２名，ＣＤ−ＲＯＭ制作 支援システムの現状と問題点，情報処理 学会研究報告，日本，情報処理学会, 1990年５月28日，Ｖｏｌ．90，Ｎｏ．46 （ＦＩ−17），ｐｐ．17．８．１−17. ８．７ (58)調査した分野(Int.Cl.7，ＤＢ名) G11B 7/00 - 7/013 G11B 20/10 G06F 3/06 G06F 13/10 G11B 27/02 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (3)
- 【請求項１】 システムバスを介してメモリに結合する
中央処理装置（ＣＰＵ）を含むコンピュータシステムの
前記メモリに、オーディオ信号が実時間で再生されるよ
うにオーディオ信号を記憶させる装置において、 それぞれが少なくとも１つのサブコード記号と、複数の
関連音声サンプルとを有している所定の数の連続するフ
レームにより表示される前記オーディオ信号を受信する
入力端子と； 前記入力端子に結合し、前記入力端子から前記オーディ
オ信号を受信すると共に、前記フレームのフォーマット
を、前記音声サンプルを前記システムバスを介して前記
メモリに記憶するのに適するフォーマットに変換するデ
マージ装置と； 前記デマージ装置及び前記システムバスに結合し、前記
デマージ装置から前記音声サンプルを受信すると共に、
前記音声サンプルを保持する第１の緩衝手段と； 前記デマージ装置と、前記第１の緩衝手段とに対する第
１の入力線及び第２の入力線を有し、前記デマージ装置
から前記システムバスを介して前記メモリに向かう前記
音声サンプルの転送を同期させる第１のタイミング・制
御装置と； 前記システムバスに結合し、前記メモリから前記システ
ムバスを介して前記音声サンプルを検索すると共に、前
記音声サンプルを保持する第２の緩衝手段と； 前記第２の緩衝手段に結合し、前記第２の緩衝手段から
前記音声サンプルを受信すると共に、前記メモリからの
前記音声サンプルのフォーマットを、前記音声サンプル
を再生するのに適するフォーマットに変換するデータマ
ージ装置と； 前記第２の緩衝手段と、前記データ組み合わせ装置とに
対する第３の入力線及び第４の入力線を有し、前記第２
の緩衝手段から前記データマージ装置への音声サンプル
の転送を同期させる第２のタイミング・制御装置と； 前記音声サンプルを実時間で再生する出力端子とを具備
する装置。 - 【請求項２】 システムバスを介して補助プロセッサ及
びメモリに結合する中央処理装置（ＣＰＵ）を含むコン
ピュータシステムの前記メモリに、オーディオ信号が実
時間で検索され且つ再生されるようにオーディオ信号を
記憶させる装置において、 それぞれが少なくとも１つの同期語と、少なくとも１つ
のサブコード記号と、複数の関連音声サンプルとを有し
ている所定の数の連続するフレームにより表示される前
記オーディオ信号を受信する入力端子と； 前記入力端子に結合し、前記オーディオ信号の前記音声
サンプルから前記サブコード記号を分離する第１の変換
装置と； 前記第１の変換装置に結合し、前記第１の変換装置から
前記サブコード記号及び前記音声サンプルを受信して、
前記サブコード記号及び前記音声サンプルのフォーマッ
トを、前記システムバスを介して前記メモリにそれらを
記憶するのに適するフォーマットに変換するデマージ装
置と； 前記デマージ装置に結合し、前記デマージ装置から前記
音声サンプルを受信すると共に、前記音声サンプルを保
持する第１の緩衝手段と； 前記デマージ装置に結合し、前記デマージ装置から前記
サブコード記号を受信すると共に、前記サブコード記号
を保持する第２の緩衝手段と； 前記第１の緩衝手段と、前記第２の緩衝手段と、前記デ
マージ装置と、前記第１の変換装置とに対する第１の入
力線、第２の入力線、第３の入力線及び第４の入力線を
有し、前記第１の変換装置から前記システムバスを介し
て前記メモリに向かう前記サブコード記号及び前記音声
サンプルの転送を同期させる第１のタイミング制御装置
と； 前記システムバスに結合し、前記メモリから前記音声サ
ンプルを検索すると共に、前記音声サンプルを保持する
第３の緩衝手段と； 前記システムバスに結合し、前記メモリから前記サブコ
ード記号のサブセット及び第１の同期ビットを検索する
と共に、前記サブコード記号の前記サブセットを保持す
る第４の緩衝手段と； 前記システムバスに結合し、前記メモリから前記サブコ
ード記号及び第２の同期ビットを検索すると共に、前記
サブコード記号を保持する第５の緩衝手段と； 前記第４の緩衝手段及び前記第５の緩衝手段に結合し、
前記サブコード記号及び前記同期ビットを受信すると共
に、前記フレームのそれぞれに関わるサブコード記号及
び同期語としていずれか一方のサブコード記号及び同期
ビットを選択するデータマージ装置と； 前記第３の緩衝手段に結合して、前記第３の緩衝手段か
ら前記音声サンプルを受信し、前記データマージ装置に
結合して、前記データマージ装置から前記サブコード記
号及び前記同期語を受信すると共に、前記同期語と、前
記サブコード記号と、前記音声サンプルとを組み合わせ
て、前記オーディオ信号を実時間で再生するのに適する
フレームを形成する第２の変換装置と； 前記第３の緩衝手段と、前記第４の緩衝手段と、前記第
５の緩衝手段と、前記データマージ装置と、前記第２の
変換装置とに対する第５の入力線、第６の入力線、第７
の入力線、第８の入力線及び第９の入力線を有し、前記
同期語と、前記サブコード記号と、前記音声サンプルと
の実時間の検索及び組み合わせを同期させる第２のタイ
ミング・制御装置と； 前記オーディオ信号を実時間で再生する出力端子とを具
備する装置。 - 【請求項３】 システムバスを介して補助プロセッサ及
びメモリに結合する中央処理装置（ＣＰＵ）を含むコン
ピュータシステムの前記メモリに、オーディオ信号が実
時間で検索され且つ再生されるようにオーディオ信号を
記憶させる装置において、 それぞれが少なくとも１つの同期語と、少なくとも１つ
のサブコード記号と、複数の関連音声サンプルとを有し
ている所定の数の連続するフレームにより表示される前
記オーディオ信号を入力端子を介して受信する過程と； 前記入力端子に結合する第１の変換装置によって、前記
オーディオ信号の前記音声サンプルから前記サブコード
記号を分離する過程と； 前記第１の変換装置に結合するデマージ装置によって、
前記サブコード記号及び前記音声サンプルを受信し、さ
らに、前記サブコード記号及び前記音声サンプルのフォ
ーマットを、前記システムバスを介して前記メモリにそ
れらを記憶するのに適するフォーマットに変換する過程
と； 前記デマージ装置に結合する第１の緩衝手段によって、
前記音声サンプルを受信すると共に、前記音声サンプル
を保持する過程と； 前記デマージ装置に結合する第２の緩衝手段によって、
前記サブコード記号を受信すると共に、前記サブコード
記号を保持する過程と； 前記第１の緩衝手段と、前記第２の緩衝手段と、前記デ
マージ装置と、前記第１の変換装置とに対する第１の入
力線、第２の入力線、第３の入力線及び第４の入力線を
有する第１のタイミング・制御装置によって、前記第１
の変換装置から前記システムバスを介して前記メモリに
向かう前記サブコード記号及び前記音声サンプルの転送
を同期させる過程と； 前記システムバスに結合する第３の緩衝手段によって、
前記メモリから前記音声サンプルを検索すると共に、前
記音声サンプルを保持する過程と； 前記システムバスに結合する第４の緩衝手段によって、
前記メモリから前記サブコード記号のサブセット及び第
１の同期ビットを検索すると共に、前記サブコード記号
の前記サブセットを保持する過程と； 前記システムバスに結合する第５の緩衝手段によって、
前記メモリから前記サブコード記号及び第２の同期ビッ
トを検索すると共に、前記サブコード記号を保持する過
程と； 前記第４の緩衝手段及び前記第５の緩衝手段に結合する
データマージ装置によって、前記サブコード記号及び前
記同期ビットを受信すると共に、前記フレームのそれぞ
れに関わるサブコード記号及び同期語としていずれか一
方のサブコード記号及び同期ビットを選択する過程と； 前記第３の緩衝手段に結合する第２の変換装置から前記
音声サンプルを受信し、前記第２の変換装置は前記デー
タマージ装置に結合して、前記データマージ装置から前
記サブコード記号及び前記同期語を受信し、前記第２の
変換装置はさらに前記同期語と、前記サブコード記号
と、前記音声サンプルとを組み合わせて、前記オーディ
オ信号を実時間で再生するのに適するフレームを形成す
る過程と； 前記第３の緩衝手段と、前記第４の緩衝手段と、前記第
５の緩衝手段と、前記データマージ装置と、前記第２の
変換装置に対する第５の入力線、第６の入力線、第７の
入力線、第８の入力線及び第９の入力線を有する第２の
タイミング・制御装置によって、前記同期語と、前記サ
ブコード記号と、前記音声サンプルとの実時間の検索及
び組み合わせを同期させる過程と； 出力端子によって、前記オーディオ信号を実時間で再生
する過程とから成る方法。
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-
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- 1990-07-26 US US07/560,884 patent/US5274779A/en not_active Expired - Lifetime
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1991
- 1991-02-27 GB GB9104079A patent/GB2246458B/en not_active Expired - Fee Related
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-
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- 1995-04-11 HK HK57195A patent/HK57195A/xx not_active IP Right Cessation
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|---|
| 橋詰仁利、外２名，ＣＤ−ＲＯＭ制作支援システムの現状と問題点，情報処理学会研究報告，日本，情報処理学会，１９９０年５月２８日，Ｖｏｌ．９０，Ｎｏ．４６（ＦＩ−１７），ｐｐ．１７．８．１−１７．８．７ |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |