JPH10143350A - 先入れ先出しメモリ制御システム - Google Patents
先入れ先出しメモリ制御システムInfo
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- JPH10143350A JPH10143350A JP29305596A JP29305596A JPH10143350A JP H10143350 A JPH10143350 A JP H10143350A JP 29305596 A JP29305596 A JP 29305596A JP 29305596 A JP29305596 A JP 29305596A JP H10143350 A JPH10143350 A JP H10143350A
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- fifo memory
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- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10H—ELECTROPHONIC MUSICAL INSTRUMENTS; INSTRUMENTS IN WHICH THE TONES ARE GENERATED BY ELECTROMECHANICAL MEANS OR ELECTRONIC GENERATORS, OR IN WHICH THE TONES ARE SYNTHESISED FROM A DATA STORE
- G10H7/00—Instruments in which the tones are synthesised from a data store, e.g. computer organs
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
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- G06F3/162—Interface to dedicated audio devices, e.g. audio drivers, interface to CODECs
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/065—Partitioned buffers, e.g. allowing multiple independent queues, bidirectional FIFO's
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- Acoustics & Sound (AREA)
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Abstract
(57)【要約】
【課題】 サウンドコーデックに用いられるＦＩＦＯメ
モリを制御することにより、データ伝送効率を向上させ
る。 【解決手段】 セレクタ２，４，７及び９をタイミング
制御部１０で切替制御することにより、ＦＩＦＯメモリ
３及び８のどちらか一方のみが音声録音用又は音声再生
用に使用されているとき、他方をも使用してデータの書
込み及び読出しを交互に行う。 【効果】 一度に２倍のデータ量を転送でき、ホストＣ
ＰＵからのデータ転送時間を従来の１／２にしてデータ
転送効率を２倍にすることができる。
モリを制御することにより、データ伝送効率を向上させ
る。 【解決手段】 セレクタ２，４，７及び９をタイミング
制御部１０で切替制御することにより、ＦＩＦＯメモリ
３及び８のどちらか一方のみが音声録音用又は音声再生
用に使用されているとき、他方をも使用してデータの書
込み及び読出しを交互に行う。 【効果】 一度に２倍のデータ量を転送でき、ホストＣ
ＰＵからのデータ転送時間を従来の１／２にしてデータ
転送効率を２倍にすることができる。
Description
【０００１】
【発明の属する技術分野】本発明は先入れ先出しメモリ
制御システムに関し、特に音声を録音／再生する際に使
用する先入れ先出しメモリについての制御システムに関
する。
制御システムに関し、特に音声を録音／再生する際に使
用する先入れ先出しメモリについての制御システムに関
する。
【０００２】
【従来の技術】従来、この種の先入れ先出し（以下、Ｆ
ＩＦＯと称する）メモリの制御方式は、例えば実開昭６
１−１８０３３８号公報または特開昭６２−２３２２４
６号公報に示されるように、音声入出力装置において、
音声の録音と再生とを途切れなく行うことを目的として
用いられている。
ＩＦＯと称する）メモリの制御方式は、例えば実開昭６
１−１８０３３８号公報または特開昭６２−２３２２４
６号公報に示されるように、音声入出力装置において、
音声の録音と再生とを途切れなく行うことを目的として
用いられている。
【０００３】図６は、従来のサウンド・コーデックにお
けるＦＩＦＯ制御方式の一例を示すブロック図である。
図において、マイクロホン（以下、マイク）１０１より
音声が入力され、Ａ／Ｄ変換器１０２に入力される。Ａ
／Ｄ変換器１０２の出力は、入力用ＦＩＦＯ１０３に入
力される。ＣＰＵ１０４は入力用ＦＩＦＯ１０３からデ
ータを引き取ったり、出力用ＦＩＦＯ１０７にデータを
送ったりする。出力用ＦＩＦＯ１０７の出力は、Ｄ／Ａ
変換器１０６に入力する。Ｄ／Ａ変換器１０６の出力
は、スピーカ１０５に接続され、音声を出力する。
けるＦＩＦＯ制御方式の一例を示すブロック図である。
図において、マイクロホン（以下、マイク）１０１より
音声が入力され、Ａ／Ｄ変換器１０２に入力される。Ａ
／Ｄ変換器１０２の出力は、入力用ＦＩＦＯ１０３に入
力される。ＣＰＵ１０４は入力用ＦＩＦＯ１０３からデ
ータを引き取ったり、出力用ＦＩＦＯ１０７にデータを
送ったりする。出力用ＦＩＦＯ１０７の出力は、Ｄ／Ａ
変換器１０６に入力する。Ｄ／Ａ変換器１０６の出力
は、スピーカ１０５に接続され、音声を出力する。
【０００４】次に、動作を説明する。先ず、音声を録音
する場合、マイク１０１から音声を入力し、Ａ／Ｄ変換
器１０２を通してディジタル信号に変換して、入力用Ｆ
ＩＦＯ１０３に入力する。その後、入力ＦＩＦＯ１０３
が満杯になったら、ＣＰＵ１０４は一斉に入力用ＦＩＦ
Ｏ１０３のデータを引き取る。この時、Ａ／Ｄ変換器１
０２のサンプリング周波数は、マイクからの音声を目的
にしているため、約数十ＫＨｚくらいであり、かつＣＰ
Ｕ１０４の転送レートは数十ＭＨｚ位なので、ＣＰＵ１
０４は音声データを途切れることなく、引取ることが可
能となる。
する場合、マイク１０１から音声を入力し、Ａ／Ｄ変換
器１０２を通してディジタル信号に変換して、入力用Ｆ
ＩＦＯ１０３に入力する。その後、入力ＦＩＦＯ１０３
が満杯になったら、ＣＰＵ１０４は一斉に入力用ＦＩＦ
Ｏ１０３のデータを引き取る。この時、Ａ／Ｄ変換器１
０２のサンプリング周波数は、マイクからの音声を目的
にしているため、約数十ＫＨｚくらいであり、かつＣＰ
Ｕ１０４の転送レートは数十ＭＨｚ位なので、ＣＰＵ１
０４は音声データを途切れることなく、引取ることが可
能となる。
【０００５】一方、音声を再生する場合、ＣＰＵ１０４
から再生したいディジタルデータを出力用ＦＩＦＯ１０
７の容量分だけ一斉に転送する。その後、出力用ＦＩＦ
Ｏ１０７が空になったら、ＣＰＵ１０４からまとめてデ
ータを送るということを再生データがなくなるまで繰返
す。Ｄ／Ａ変換器１０６は、出力用ＦＩＦＯ１０７のデ
ータを引取り、アナログ信号に変換してスピーカ１０５
に入力し音声を再生する。この時も録音の時と同様に、
Ｄ／Ａ変換器１０６のサンプリング周波数は、スピーカ
１０５への音声再生を目的にしているため、約数十ＫＨ
ｚ位であり、かつＣＰＵ１０４の転送レートは数十ＭＨ
ｚ位なので、音声データを途切れることなく、再生する
ことが可能となる。
から再生したいディジタルデータを出力用ＦＩＦＯ１０
７の容量分だけ一斉に転送する。その後、出力用ＦＩＦ
Ｏ１０７が空になったら、ＣＰＵ１０４からまとめてデ
ータを送るということを再生データがなくなるまで繰返
す。Ｄ／Ａ変換器１０６は、出力用ＦＩＦＯ１０７のデ
ータを引取り、アナログ信号に変換してスピーカ１０５
に入力し音声を再生する。この時も録音の時と同様に、
Ｄ／Ａ変換器１０６のサンプリング周波数は、スピーカ
１０５への音声再生を目的にしているため、約数十ＫＨ
ｚ位であり、かつＣＰＵ１０４の転送レートは数十ＭＨ
ｚ位なので、音声データを途切れることなく、再生する
ことが可能となる。
【０００６】
【発明が解決しようとする課題】上述した従来技術にお
いては、ＦＩＦＯメモリが録音専用，再生専用に夫々固
定されており、音声の再生だけで使用する時に録音回路
用のＦＩＦＯメモリが使用できず、また音声の録音だけ
で使用する時に再生回路用のＦＩＦＯメモリが使用でき
ないという欠点がある。
いては、ＦＩＦＯメモリが録音専用，再生専用に夫々固
定されており、音声の再生だけで使用する時に録音回路
用のＦＩＦＯメモリが使用できず、また音声の録音だけ
で使用する時に再生回路用のＦＩＦＯメモリが使用でき
ないという欠点がある。
【０００７】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的はＦＩＦＯメモ
リを録音専用又は再生専用と用途を固定せず、どちらの
用途でも使用できるようにして、音声の録音及び再生の
どちらか一方のみで使用する場合に、データ伝送効率を
向上させることのできる先入れ先出しメモリ制御システ
ムを提供することである。
るためになされたものであり、その目的はＦＩＦＯメモ
リを録音専用又は再生専用と用途を固定せず、どちらの
用途でも使用できるようにして、音声の録音及び再生の
どちらか一方のみで使用する場合に、データ伝送効率を
向上させることのできる先入れ先出しメモリ制御システ
ムを提供することである。
【０００８】
【課題を解決するための手段】本発明による先入れ先出
しメモリ制御システムは、入力されるディジタル音声信
号を順次保持する第１の先入れ先出しメモリと、出力す
べきディジタル音声信号を順次保持する第２の先入れ先
出しメモリと、前記第１及び第２の先入れ先出しメモリ
のうちの一方のメモリのみが前記信号の保持に使用され
ているとき他方のメモリをも該信号の保持に使用するよ
うに制御する制御手段とを含むことを特徴とする。
しメモリ制御システムは、入力されるディジタル音声信
号を順次保持する第１の先入れ先出しメモリと、出力す
べきディジタル音声信号を順次保持する第２の先入れ先
出しメモリと、前記第１及び第２の先入れ先出しメモリ
のうちの一方のメモリのみが前記信号の保持に使用され
ているとき他方のメモリをも該信号の保持に使用するよ
うに制御する制御手段とを含むことを特徴とする。
【０００９】要するに本制御システムはサウンドコーデ
ックに用いられるものであり、録音用のＦＩＦＯメモリ
と再生用のＦＩＦＯメモリを、録音及び再生のどちらの
場合で使用する時でも両方共に使用できるようにしてい
る。このため、録音及び再生のどちらか一方のみで使用
する場合に、通常の２倍の容量のＦＩＦＯメモリを確保
することができる。
ックに用いられるものであり、録音用のＦＩＦＯメモリ
と再生用のＦＩＦＯメモリを、録音及び再生のどちらの
場合で使用する時でも両方共に使用できるようにしてい
る。このため、録音及び再生のどちらか一方のみで使用
する場合に、通常の２倍の容量のＦＩＦＯメモリを確保
することができる。
【００１０】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１１】図１は本発明による先入れ先出しメモリ制
御システムの第１の実施の形態を示すブロック図であ
る。同図において、本発明による先入れ先出しメモリ制
御システムは、外部から入力されるアナログ信号をディ
ジタル信号に変換するＡ／Ｄ変換器１と、入力されるデ
ィジタル信号を順次保持して入力順に出力するＦＩＦＯ
メモリ３及び８と、入力されるディジタル信号をアナロ
グ信号に変換して外部に出力するＤ／Ａ変換器６とを含
んで構成されている。
御システムの第１の実施の形態を示すブロック図であ
る。同図において、本発明による先入れ先出しメモリ制
御システムは、外部から入力されるアナログ信号をディ
ジタル信号に変換するＡ／Ｄ変換器１と、入力されるデ
ィジタル信号を順次保持して入力順に出力するＦＩＦＯ
メモリ３及び８と、入力されるディジタル信号をアナロ
グ信号に変換して外部に出力するＤ／Ａ変換器６とを含
んで構成されている。
【００１２】また、本発明による先入れ先出しメモリ制
御システムは、２入力のうちの１つを選択して出力する
セレクタ２，４，７，及び９と、これらセレクタ２，
４，７，及び９の制御を行うＦＩＦＯメモリタイミング
制御部１０と、図示せぬホストＣＰＵ（Ｃｅｎｔｒａｌ
Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）とのインタフェー
スをなすバス制御部５とを含んで構成されている。
御システムは、２入力のうちの１つを選択して出力する
セレクタ２，４，７，及び９と、これらセレクタ２，
４，７，及び９の制御を行うＦＩＦＯメモリタイミング
制御部１０と、図示せぬホストＣＰＵ（Ｃｅｎｔｒａｌ
Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）とのインタフェー
スをなすバス制御部５とを含んで構成されている。
【００１３】かかる構成において、Ａ／Ｄ変換器１は、
サンプリング周波数が最大４８ＫＨｚで、量子化ビット
は１６ビットで構成される。このＡ／Ｄ変換器１は、外
部から入力されるアナログ信号をディジタル信号に変換
し、２つの内の１つを選択する第１のセレクタ回路２に
１６ビットのデータを入力する。
サンプリング周波数が最大４８ＫＨｚで、量子化ビット
は１６ビットで構成される。このＡ／Ｄ変換器１は、外
部から入力されるアナログ信号をディジタル信号に変換
し、２つの内の１つを選択する第１のセレクタ回路２に
１６ビットのデータを入力する。
【００１４】１６×１６ビットで構成される第１のＦＩ
ＦＯメモリ３は、第１のセレクタ回路２からデータが入
力されて、２つの内の１つを選択する第２のセレクタ回
路４の入力の１つにデータを出力する。１６×１６ビッ
トで構成される第２のＦＩＦＯメモリ８は、２つの内の
１つを選択する第３のセレクタ回路９の出力からデータ
が入力されて、２つの内の１つを選択する第４のセレク
タ回路７の入力の１つにデータを出力する。
ＦＯメモリ３は、第１のセレクタ回路２からデータが入
力されて、２つの内の１つを選択する第２のセレクタ回
路４の入力の１つにデータを出力する。１６×１６ビッ
トで構成される第２のＦＩＦＯメモリ８は、２つの内の
１つを選択する第３のセレクタ回路９の出力からデータ
が入力されて、２つの内の１つを選択する第４のセレク
タ回路７の入力の１つにデータを出力する。
【００１５】Ｄ／Ａ変換器６は、サンプリング周波数が
最大４８ＫＨｚで、量子化ビットは１６ビットで構成さ
れる。このＤ／Ａ変換器６は、第４のセレクタ回路７か
ら入力されるディジタル信号をアナログ信号に変換し、
外部にデータを出力する。
最大４８ＫＨｚで、量子化ビットは１６ビットで構成さ
れる。このＤ／Ａ変換器６は、第４のセレクタ回路７か
ら入力されるディジタル信号をアナログ信号に変換し、
外部にデータを出力する。
【００１６】バス制御部５は、１６ビットの双方向バッ
ファで構成される。このバス制御部５は録音する場合に
は、第２のセレクタ回路４の出力からデータが入力さ
れ、１６ビットで構成されるホストＣＰＵバスにデータ
を出力する。一方、再生する場合には、ホストＣＰＵか
らデータが入力され、第３のセレクタ回路９の入力の１
つにデータを出力する。
ファで構成される。このバス制御部５は録音する場合に
は、第２のセレクタ回路４の出力からデータが入力さ
れ、１６ビットで構成されるホストＣＰＵバスにデータ
を出力する。一方、再生する場合には、ホストＣＰＵか
らデータが入力され、第３のセレクタ回路９の入力の１
つにデータを出力する。
【００１７】第１のセレクタ回路２及び第３のセレクタ
回路９は、録音の場合には、Ａ／Ｄ変換器１から出力さ
れた１６ビットのデータを選択し、再生の場合にはホス
トＣＰＵからの１６ビットデータを選択する。第２のセ
レクタ回路４及び第４のセレクタ回路７は、以下のよう
に動作する。すなわち、第１のＦＩＦＯメモリ３と第２
のＦＩＦＯメモリ８のデータが満杯になったら、第１の
ＦＩＦＯメモリ３のデータを選択する。次に第１のＦＩ
ＦＯメモリ３が空になったら、第２のＦＩＦＯメモリ８
のデータを選択する。
回路９は、録音の場合には、Ａ／Ｄ変換器１から出力さ
れた１６ビットのデータを選択し、再生の場合にはホス
トＣＰＵからの１６ビットデータを選択する。第２のセ
レクタ回路４及び第４のセレクタ回路７は、以下のよう
に動作する。すなわち、第１のＦＩＦＯメモリ３と第２
のＦＩＦＯメモリ８のデータが満杯になったら、第１の
ＦＩＦＯメモリ３のデータを選択する。次に第１のＦＩ
ＦＯメモリ３が空になったら、第２のＦＩＦＯメモリ８
のデータを選択する。
【００１８】ＦＩＦＯメモリタイミング制御部１０は、
第１〜４のセレクタ回路２，４，７及び９への選択信号
並びに第１のＦＩＦＯメモリ３及び第２のＦＩＦＯメモ
リ８の入力クロック及び出力クロックのタイミングを制
御する。
第１〜４のセレクタ回路２，４，７及び９への選択信号
並びに第１のＦＩＦＯメモリ３及び第２のＦＩＦＯメモ
リ８の入力クロック及び出力クロックのタイミングを制
御する。
【００１９】要するに、図２（ａ）に示されているよう
に、録音の際には制御部１０によりセレクタ２及び９の
切替制御によってＦＩＦＯメモリ３及び８に対して交互
に書込みが行われる。それと同時に、セレクタ４の切替
制御によってＦＩＦＯメモリ３及び８のうち書込みが行
われていない方に対して読出しが行われる。これによ
り、音声データがマイクからＣＰＵ１２に送られる。
に、録音の際には制御部１０によりセレクタ２及び９の
切替制御によってＦＩＦＯメモリ３及び８に対して交互
に書込みが行われる。それと同時に、セレクタ４の切替
制御によってＦＩＦＯメモリ３及び８のうち書込みが行
われていない方に対して読出しが行われる。これによ
り、音声データがマイクからＣＰＵ１２に送られる。
【００２０】一方、図２（ｂ）に示されているように、
再生の際には、制御部１０によるセレクタ２及び９の切
替制御によってＦＩＦＯメモリ３及び８に対して交互に
書込みが行われる。それと同時に、セレクタ７の切替制
御によってＦＩＦＯメモリ３及び８のうち書込みが行わ
れていない方に対して読出しが行われる。これにより、
音声データがＣＰＵ１２からスピーカに送られる。
再生の際には、制御部１０によるセレクタ２及び９の切
替制御によってＦＩＦＯメモリ３及び８に対して交互に
書込みが行われる。それと同時に、セレクタ７の切替制
御によってＦＩＦＯメモリ３及び８のうち書込みが行わ
れていない方に対して読出しが行われる。これにより、
音声データがＣＰＵ１２からスピーカに送られる。
【００２１】先ず、音声を録音する場合について説明す
る。マイクからＡ／Ｄ変換器１を通して音声が入力され
る。Ａ／Ｄ変換器１で４８ＫＨｚの周波数でサンプリン
グされたディジタル化した１６ビットのデータは、図３
に示されるフローチャートに従って、ＣＰＵへ録音する
データとして転送される。
る。マイクからＡ／Ｄ変換器１を通して音声が入力され
る。Ａ／Ｄ変換器１で４８ＫＨｚの周波数でサンプリン
グされたディジタル化した１６ビットのデータは、図３
に示されるフローチャートに従って、ＣＰＵへ録音する
データとして転送される。
【００２２】図３について詳細に説明していくと、最初
にＦＩＦＯメモリ３及び８をクリアし（ステップ３
１）、第１のＦＩＦＯメモリ３にデータを入力していく
（ステップ３２）。この時、第１のセレクタ２及び第３
のセレクタ９の出力はＡ／Ｄ変換器１の出力が選択され
るように、ＦＩＦＯメモリタイミング制御部１０から選
択信号を出力し、かつ、このＦＩＦＯメモリタイミング
制御部１０により、第２のＦＩＦＯメモリ８の入力クロ
ックを０又は１に固定して、第２のＦＩＦＯメモリ８に
はデータが入力されないようにする。そして、第１のＦ
ＩＦＯメモリ３の入力クロックのみをＡ／Ｄ変換器１の
サンプリング周波数４８ＫＨｚで動作させ、第１のＦＩ
ＦＯメモリ３及び第２のＦＩＦＯメモリ８の出力クロッ
クを０又は１に固定しておく。
にＦＩＦＯメモリ３及び８をクリアし（ステップ３
１）、第１のＦＩＦＯメモリ３にデータを入力していく
（ステップ３２）。この時、第１のセレクタ２及び第３
のセレクタ９の出力はＡ／Ｄ変換器１の出力が選択され
るように、ＦＩＦＯメモリタイミング制御部１０から選
択信号を出力し、かつ、このＦＩＦＯメモリタイミング
制御部１０により、第２のＦＩＦＯメモリ８の入力クロ
ックを０又は１に固定して、第２のＦＩＦＯメモリ８に
はデータが入力されないようにする。そして、第１のＦ
ＩＦＯメモリ３の入力クロックのみをＡ／Ｄ変換器１の
サンプリング周波数４８ＫＨｚで動作させ、第１のＦＩ
ＦＯメモリ３及び第２のＦＩＦＯメモリ８の出力クロッ
クを０又は１に固定しておく。
【００２３】第１のＦＩＦＯメモリ３内のデータが１６
サンプリング入力されたら、ＦＩＦＯメモリタイミング
制御部１０により、第１のＦＩＦＯメモリの入力クロッ
クを０又は１に固定して、第２のＦＩＦＯメモリ８の入
力クロックをホストＣＰＵバスのリードコマンドで動作
させて、第２のＦＩＦＯメモリ８にデータを入力してい
く（ステップ３３→３４）。
サンプリング入力されたら、ＦＩＦＯメモリタイミング
制御部１０により、第１のＦＩＦＯメモリの入力クロッ
クを０又は１に固定して、第２のＦＩＦＯメモリ８の入
力クロックをホストＣＰＵバスのリードコマンドで動作
させて、第２のＦＩＦＯメモリ８にデータを入力してい
く（ステップ３３→３４）。
【００２４】第２のＦＩＦＯメモリ８内のデータが１６
サンプリング入力されたら、第２のセレクタ４の出力
が、第１のＦＩＦＯメモリ３の出力を選択するように、
ＦＩＦＯメモリタイミング制御部１０から選択信号を出
力する。これにより、ホストＣＰＵがバス制御部５を通
して、第１のＦＩＦＯメモリ３内のデータをリードコマ
ンドにより引き取る（ステップ３５→３６）。この時、
第１のＦＩＦＯメモリ３の出力クロックを、ＣＰＵから
のリードコマンドで動作させ、第２のＦＩＦＯメモリ８
の出力クロックと第１のＦＩＦＯメモリ３及び第２のＦ
ＩＦＯメモリ８の入力クロックを０又は１に固定してお
く。
サンプリング入力されたら、第２のセレクタ４の出力
が、第１のＦＩＦＯメモリ３の出力を選択するように、
ＦＩＦＯメモリタイミング制御部１０から選択信号を出
力する。これにより、ホストＣＰＵがバス制御部５を通
して、第１のＦＩＦＯメモリ３内のデータをリードコマ
ンドにより引き取る（ステップ３５→３６）。この時、
第１のＦＩＦＯメモリ３の出力クロックを、ＣＰＵから
のリードコマンドで動作させ、第２のＦＩＦＯメモリ８
の出力クロックと第１のＦＩＦＯメモリ３及び第２のＦ
ＩＦＯメモリ８の入力クロックを０又は１に固定してお
く。
【００２５】第１のＦＩＦＯメモリ３内のデータがなく
なったら、第２のセレクタ４の出力が、第２のＦＩＦＯ
メモリの出力を選択するように、ＦＩＦＯメモリタイミ
ング制御部１０から選択信号を出力する。これにより、
ホストＣＰＵがバス制御部５を通して、第２のＦＩＦＯ
メモリ８内のデータをリードコマンドにより引き取る
（ステップ３７→３８）。この時、第２のＦＩＦＯメモ
リ８の出力クロックを、ＣＰＵからのリードコマンドで
動作させる。第２のＦＩＦＯメモリ８内のデータがなく
なったら、最初のシーケンスに戻って、ＦＩＦＯメモリ
にデータを入力していく（ステップ３９→３２）。な
お、この時、ＦＩＦＯメモリのクリア（ステップ３１）
は省略する。
なったら、第２のセレクタ４の出力が、第２のＦＩＦＯ
メモリの出力を選択するように、ＦＩＦＯメモリタイミ
ング制御部１０から選択信号を出力する。これにより、
ホストＣＰＵがバス制御部５を通して、第２のＦＩＦＯ
メモリ８内のデータをリードコマンドにより引き取る
（ステップ３７→３８）。この時、第２のＦＩＦＯメモ
リ８の出力クロックを、ＣＰＵからのリードコマンドで
動作させる。第２のＦＩＦＯメモリ８内のデータがなく
なったら、最初のシーケンスに戻って、ＦＩＦＯメモリ
にデータを入力していく（ステップ３９→３２）。な
お、この時、ＦＩＦＯメモリのクリア（ステップ３１）
は省略する。
【００２６】次に音声を再生する場合について説明す
る。ＣＰＵからバス制御５を通してきた１６ビットのデ
ータは、図４に示されるフローチャートに従ってＤ／Ａ
変換器６の入力され、Ｄ／Ａ変換器６で４８ＫＨｚの周
波数をアナログ信号に変換されて、スピーカから音声が
再生される。
る。ＣＰＵからバス制御５を通してきた１６ビットのデ
ータは、図４に示されるフローチャートに従ってＤ／Ａ
変換器６の入力され、Ｄ／Ａ変換器６で４８ＫＨｚの周
波数をアナログ信号に変換されて、スピーカから音声が
再生される。
【００２７】図４について詳細に説明していくと、最初
にＦＩＦＯメモリ３及び８をクリアし（ステップ４
１）、第１のＦＩＦＯメモリ３にデータを入力していく
（ステップ４２）。この時、第１のセレクタ２及び第３
のセレクタ９の出力はバス制御を通したＣＰＵからのデ
ータが選択されるように、ＦＩＦＯメモリタイミング制
御部１０から選択信号を出力し、かつ、このＦＩＦＯメ
モリタイミング制御部１０により、第２のＦＩＦＯメモ
リ８の入力クロックを０又は１に固定し、第２のＦＩＦ
Ｏメモリ８にはデータが入力されないようにする。そし
て、第１のＦＩＦＯメモリ３の入力クロックのみを、Ｃ
ＰＵからのライトコマンドで動作させ、第１のＦＩＦＯ
メモリ３及び第２のＦＩＦＯメモリ８の出力クロックを
０又は１に固定しておく。
にＦＩＦＯメモリ３及び８をクリアし（ステップ４
１）、第１のＦＩＦＯメモリ３にデータを入力していく
（ステップ４２）。この時、第１のセレクタ２及び第３
のセレクタ９の出力はバス制御を通したＣＰＵからのデ
ータが選択されるように、ＦＩＦＯメモリタイミング制
御部１０から選択信号を出力し、かつ、このＦＩＦＯメ
モリタイミング制御部１０により、第２のＦＩＦＯメモ
リ８の入力クロックを０又は１に固定し、第２のＦＩＦ
Ｏメモリ８にはデータが入力されないようにする。そし
て、第１のＦＩＦＯメモリ３の入力クロックのみを、Ｃ
ＰＵからのライトコマンドで動作させ、第１のＦＩＦＯ
メモリ３及び第２のＦＩＦＯメモリ８の出力クロックを
０又は１に固定しておく。
【００２８】第１のＦＩＦＯメモリ３内のデータが１６
サンプリング入力されたら、ＦＩＦＯメモリタイミング
制御部１０により、第１のＦＩＦＯメモリの入力クロッ
クを０又は１に固定して、第２のＦＩＦＯメモリ８の入
力クロックをＣＰＵからのライトコマンドで動作させ
て、第２のＦＩＦＯメモリ８内にデータを入力していく
（ステップ４３→４４）。
サンプリング入力されたら、ＦＩＦＯメモリタイミング
制御部１０により、第１のＦＩＦＯメモリの入力クロッ
クを０又は１に固定して、第２のＦＩＦＯメモリ８の入
力クロックをＣＰＵからのライトコマンドで動作させ
て、第２のＦＩＦＯメモリ８内にデータを入力していく
（ステップ４３→４４）。
【００２９】第２のＦＩＦＯメモリ８内にデータが１６
サンプリング入力されたら、第４のセレクタ７の出力
が、第１のＦＩＦＯメモリ３の出力が選択されるよう
に、ＦＩＦＯメモリタイミング制御部１０で選択信号を
出力し、Ｄ／Ａ変換器６が、第１のＦＩＦＯメモリ３内
のデータを引き取る（ステップ４５→４６）。この時、
第１のＦＩＦＯメモリ３の出力クロックを、Ｄ／Ａ変換
器６でのサンプリング周波数４８ＫＨｚに合わせて動作
させ、第２のＦＩＦＯメモリ８の出力クロック並びに第
１のＦＩＦＯメモリ３及び第２のＦＩＦＯメモリ８の入
力クロックを０又は１に固定しておく。
サンプリング入力されたら、第４のセレクタ７の出力
が、第１のＦＩＦＯメモリ３の出力が選択されるよう
に、ＦＩＦＯメモリタイミング制御部１０で選択信号を
出力し、Ｄ／Ａ変換器６が、第１のＦＩＦＯメモリ３内
のデータを引き取る（ステップ４５→４６）。この時、
第１のＦＩＦＯメモリ３の出力クロックを、Ｄ／Ａ変換
器６でのサンプリング周波数４８ＫＨｚに合わせて動作
させ、第２のＦＩＦＯメモリ８の出力クロック並びに第
１のＦＩＦＯメモリ３及び第２のＦＩＦＯメモリ８の入
力クロックを０又は１に固定しておく。
【００３０】第１のＦＩＦＯメモリ３内のデータがなく
なったら、第４のセレクタ７の出力が、第２のＦＩＦＯ
メモリの出力を選択するように、ＦＩＦＯメモリタイミ
ング制御部１０から選択信号を出力する。これにより、
Ｄ／Ａ変換器６が、第２のＦＩＦＯメモリ８のデータを
引き取る（ステップ４７→４８）。この時、第２のＦＩ
ＦＯメモリ８の出力クロックを、Ｄ／Ａ変換器６でのサ
ンプリング周波数４８ＫＨｚに合わせて動作させる。第
２のＦＩＦＯメモリ８が空になったら、最初のシーケン
スに戻って、ＦＩＦＯメモリにデータを入力していく
（ステップ４９→４２）。なお、この時、ＦＩＦＯメモ
リのクリア（ステップ４１）は省略する。
なったら、第４のセレクタ７の出力が、第２のＦＩＦＯ
メモリの出力を選択するように、ＦＩＦＯメモリタイミ
ング制御部１０から選択信号を出力する。これにより、
Ｄ／Ａ変換器６が、第２のＦＩＦＯメモリ８のデータを
引き取る（ステップ４７→４８）。この時、第２のＦＩ
ＦＯメモリ８の出力クロックを、Ｄ／Ａ変換器６でのサ
ンプリング周波数４８ＫＨｚに合わせて動作させる。第
２のＦＩＦＯメモリ８が空になったら、最初のシーケン
スに戻って、ＦＩＦＯメモリにデータを入力していく
（ステップ４９→４２）。なお、この時、ＦＩＦＯメモ
リのクリア（ステップ４１）は省略する。
【００３１】要するに、サウンドコーデックに使用され
る本メモリ制御システムでは、録音用及び再生用のＦＩ
ＦＯメモリを音声の録音及び再生のうち一方のみで使用
する場合に、両方のＦＩＦＯメモリを使用できるように
するのである。
る本メモリ制御システムでは、録音用及び再生用のＦＩ
ＦＯメモリを音声の録音及び再生のうち一方のみで使用
する場合に、両方のＦＩＦＯメモリを使用できるように
するのである。
【００３２】より具体的には、Ａ／Ｄ変換器（図１の
１）からの録音用データとホストＣＰＵバスからバス制
御部（図１の５）を通して入力される再生用のデータと
を切替えてＦＩＦＯメモリ（図１の３）にデータを出力
するセレクタ（図１の２）と、Ａ／Ｄ変換器（図１の
１）からの録音用データとホストＣＰＵバスからバス制
御部（図１の５）を通して入力される再生用のデータと
を切替えてＦＩＦＯメモリ（図１の８）にデータを入力
するセレクタ（図１の９）と、ＦＩＦＯメモリ（図１の
３）の出力データとＦＩＦＯメモリ（図１の８）の出力
データとを切替えてバス制御部（図１の５）を通してホ
ストＣＰＵバスにデータを出力するためのセレクタ（図
１の４）と、ＦＩＦＯメモリ（図１の３）の出力データ
とＦＩＦＯメモリ（図１の８）の出力データとを切替え
てＤ／Ａ変換器（図１の６）にデータを出力するための
セレクタ（図１の７）と、それらセレクタ（図１の２，
４，７，９）及びＦＩＦＯメモリ（図１の３，８）のタ
イミングを制御するＦＩＦＯメモリタイミング制御部
（図１の１０）を含んで本システムが構成されているの
である。
１）からの録音用データとホストＣＰＵバスからバス制
御部（図１の５）を通して入力される再生用のデータと
を切替えてＦＩＦＯメモリ（図１の３）にデータを出力
するセレクタ（図１の２）と、Ａ／Ｄ変換器（図１の
１）からの録音用データとホストＣＰＵバスからバス制
御部（図１の５）を通して入力される再生用のデータと
を切替えてＦＩＦＯメモリ（図１の８）にデータを入力
するセレクタ（図１の９）と、ＦＩＦＯメモリ（図１の
３）の出力データとＦＩＦＯメモリ（図１の８）の出力
データとを切替えてバス制御部（図１の５）を通してホ
ストＣＰＵバスにデータを出力するためのセレクタ（図
１の４）と、ＦＩＦＯメモリ（図１の３）の出力データ
とＦＩＦＯメモリ（図１の８）の出力データとを切替え
てＤ／Ａ変換器（図１の６）にデータを出力するための
セレクタ（図１の７）と、それらセレクタ（図１の２，
４，７，９）及びＦＩＦＯメモリ（図１の３，８）のタ
イミングを制御するＦＩＦＯメモリタイミング制御部
（図１の１０）を含んで本システムが構成されているの
である。
【００３３】次に、本発明の他の実施の形態について図
面を参照して説明する。
面を参照して説明する。
【００３４】図５は本発明による先入れ先出しメモリ制
御システムの第２の実施の形態を示すブロック図であ
る。同図において、図１と同等部分は同一符号により示
されており、その部分の詳細な説明は省略する。
御システムの第２の実施の形態を示すブロック図であ
る。同図において、図１と同等部分は同一符号により示
されており、その部分の詳細な説明は省略する。
【００３５】同図を参照すると、各ＦＩＦＯメモリ制御
部１１−１，１１−２の構成及び動作は、互いに同一で
あり、上述した第１の実施の形態の場合と同じである。
このようにＦＩＦＯメモリ制御部を２つ装備することに
より、アナログの入出力が２組になるので、ステレオへ
の対応が容易に実施可能となる。この時、バス制御部５
は、ＣＰＵからの左又は右チャンネルのデータ入出力要
求に対して、２組のＦＩＦＯメモリ制御部１１−１及び
１１−２のどちらに入出力するのかを制御する。
部１１−１，１１−２の構成及び動作は、互いに同一で
あり、上述した第１の実施の形態の場合と同じである。
このようにＦＩＦＯメモリ制御部を２つ装備することに
より、アナログの入出力が２組になるので、ステレオへ
の対応が容易に実施可能となる。この時、バス制御部５
は、ＣＰＵからの左又は右チャンネルのデータ入出力要
求に対して、２組のＦＩＦＯメモリ制御部１１−１及び
１１−２のどちらに入出力するのかを制御する。
【００３６】このように、ＦＩＦＯメモリを録音用又は
再生用と用途を固定しないで、どちらにも使用できるよ
うにしたので、録音及び再生のいずれか一方のみにサウ
ンドコーデックを使用するときにはＦＩＦＯメモリの容
量を２倍に増やすことができるのである。これにより、
ホストＣＰＵから一度に２倍のデータ量を転送できるよ
うになる。
再生用と用途を固定しないで、どちらにも使用できるよ
うにしたので、録音及び再生のいずれか一方のみにサウ
ンドコーデックを使用するときにはＦＩＦＯメモリの容
量を２倍に増やすことができるのである。これにより、
ホストＣＰＵから一度に２倍のデータ量を転送できるよ
うになる。
【００３７】また、ＦＩＦＯメモリの容量を２倍にな
り、一度に転送できるデータ量が２倍になったので、録
音及び再生のいずれか一方のみにサウンドコーデックを
使用するときにはホストＣＰＵからのデータ転送時間を
従来の１／２にしデータ転送効率を２倍にすることがで
きるのである。これにより、ホストＣＰＵからのアクセ
ス頻度を従来の半分にすることができるのである。
り、一度に転送できるデータ量が２倍になったので、録
音及び再生のいずれか一方のみにサウンドコーデックを
使用するときにはホストＣＰＵからのデータ転送時間を
従来の１／２にしデータ転送効率を２倍にすることがで
きるのである。これにより、ホストＣＰＵからのアクセ
ス頻度を従来の半分にすることができるのである。
【００３８】請求項の記載に関連して本発明は更に次の
態様をとりうる。
態様をとりうる。
【００３９】（１）前記アナログ／ディジタル変換手段
により変換されるアナログ音声信号を入力するためのマ
イクロホンを更に含むことを特徴とする請求項４記載の
先入れ先出しメモリ制御システム。
により変換されるアナログ音声信号を入力するためのマ
イクロホンを更に含むことを特徴とする請求項４記載の
先入れ先出しメモリ制御システム。
【００４０】（２）前記ディジタル／アナログ変換手段
により変換されるアナログ音声信号を出力するためのス
ピーカを更に含むことを特徴とする請求項５記載の先入
れ先出しメモリ制御システム。
により変換されるアナログ音声信号を出力するためのス
ピーカを更に含むことを特徴とする請求項５記載の先入
れ先出しメモリ制御システム。
【００４１】（３）前記第１及び第２の先入れ先出しメ
モリと、前記制御手段とをステレオ音声の左右のチャン
ネルに夫々対応して設けたことを特徴とする請求項１記
載の先入れ先出しメモリ制御システム。
モリと、前記制御手段とをステレオ音声の左右のチャン
ネルに夫々対応して設けたことを特徴とする請求項１記
載の先入れ先出しメモリ制御システム。
【００４２】
【発明の効果】以上説明したように本発明は、ＦＩＦＯ
メモリを録音用又は再生用と用途を固定しないで、どち
らにも使用できるようにすることにより、録音及び再生
のいずれか一方のみに本システムを使用するときにはＦ
ＩＦＯメモリの容量を増やすことができ、一度に２倍の
データ量を転送できるという効果がある。これにより、
ホストＣＰＵからのデータ転送時間を従来の１／２にし
てデータ転送効率を２倍にすることができ、またホスト
ＣＰＵからのアクセス頻度を従来の半分にすることがで
きるという効果がある。
メモリを録音用又は再生用と用途を固定しないで、どち
らにも使用できるようにすることにより、録音及び再生
のいずれか一方のみに本システムを使用するときにはＦ
ＩＦＯメモリの容量を増やすことができ、一度に２倍の
データ量を転送できるという効果がある。これにより、
ホストＣＰＵからのデータ転送時間を従来の１／２にし
てデータ転送効率を２倍にすることができ、またホスト
ＣＰＵからのアクセス頻度を従来の半分にすることがで
きるという効果がある。
【図１】本発明の第１の実施の形態による先入れ先出し
メモリ制御システムの構成を示すブロック図である。
メモリ制御システムの構成を示すブロック図である。
【図２】（ａ）は図１の先入れ先出しメモリ制御システ
ムにおける音声録音動作の際のセレクタの動作を示す
図、（ｂ）は図１の先入れ先出しメモリ制御システムに
おける音声再生動作の際のセレクタの動作を示す図であ
る。
ムにおける音声録音動作の際のセレクタの動作を示す
図、（ｂ）は図１の先入れ先出しメモリ制御システムに
おける音声再生動作の際のセレクタの動作を示す図であ
る。
【図３】図１の先入れ先出しメモリ制御システムにおけ
る音声録音動作を示すフローチャートである。
る音声録音動作を示すフローチャートである。
【図４】図１の先入れ先出しメモリ制御システムにおけ
る音声再生動作を示すフローチャートである。
る音声再生動作を示すフローチャートである。
【図５】本発明の第２の実施の形態による先入れ先出し
メモリ制御システムの構成を示すブロック図である。
メモリ制御システムの構成を示すブロック図である。
【図６】従来の先入れ先出しメモリ制御システムの構成
を示すブロック図である。
を示すブロック図である。
１ Ａ／Ｄ変換器 ２，４，７，９ セレクタ ３，８ ＦＩＦＯメモリ ５ バス制御部 ６ Ｄ／Ａ変換器 １０ ＦＩＦＯメモリタイミング制御部 １１−１，１１−２ ＦＩＦＯメモリ制御部
Claims (5)
- 【請求項１】 入力されるディジタル音声信号を順次保
持する第１の先入れ先出しメモリと、出力すべきディジ
タル音声信号を順次保持する第２の先入れ先出しメモリ
と、前記第１及び第２の先入れ先出しメモリのうちの一
方のメモリのみが前記信号の保持に使用されているとき
他方のメモリをも該信号の保持に使用するように制御す
る制御手段とを含むことを特徴とする先入れ先出しメモ
リ制御システム。 - 【請求項２】 前記制御手段は、前記第１及び第２の先
入れ先出しメモリの一方に対して書込みを行うとき他方
に対して読出しを行うように制御することを特徴とする
請求項１記載の先入れ先出しメモリ制御システム。 - 【請求項３】 前記制御手段は、前記第１の先入れ先出
しメモリの入力と前記第２の先入れ先出しメモリの入力
とを択一的に前記第１の先入れ先出しメモリに入力する
第１のセレクタと、前記第１の先入れ先出しメモリの出
力と前記第２の先入れ先出しメモリの出力とを択一的に
外部に出力せしめる第２のセレクタとを、前記第１及び
第２の先入れ先出しメモリの入力側及び出力側に夫々設
けたことを特徴とする請求項１記載の先入れ先出しメモ
リ制御システム。 - 【請求項４】 アナログ音声信号を前記ディジタル音声
信号に変換するアナログ／ディジタル変換手段を更に含
むことを特徴とする請求項１〜３のいずれかに記載の先
入れ先出しメモリ制御システム。 - 【請求項５】 前記ディジタル音声信号をアナログ音声
信号に変換するディジタル／アナログ変換手段を更に含
むことを特徴とする請求項１〜３のいずれかに記載の先
入れ先出しメモリ制御システム。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29305596A JPH10143350A (ja) | 1996-11-06 | 1996-11-06 | 先入れ先出しメモリ制御システム |
| US08/963,012 US6078972A (en) | 1996-11-06 | 1997-11-03 | Control system of FIFO memories |
| AU44359/97A AU736345B2 (en) | 1996-11-06 | 1997-11-05 | A control system of FIFO memories |
| SG1997003970A SG65028A1 (en) | 1996-11-06 | 1997-11-06 | A control system of fifo memories |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29305596A JPH10143350A (ja) | 1996-11-06 | 1996-11-06 | 先入れ先出しメモリ制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10143350A true JPH10143350A (ja) | 1998-05-29 |
Family
ID=17789896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29305596A Pending JPH10143350A (ja) | 1996-11-06 | 1996-11-06 | 先入れ先出しメモリ制御システム |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6078972A (ja) |
| JP (1) | JPH10143350A (ja) |
| AU (1) | AU736345B2 (ja) |
| SG (1) | SG65028A1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6639528B1 (en) * | 2000-06-30 | 2003-10-28 | Oki Electric Industry Co, Ltd. | Apparatus for multi-channel signal processing and communication terminal using the same |
| US7080183B1 (en) * | 2000-08-16 | 2006-07-18 | Koninklijke Philips Electronics N.V. | Reprogrammable apparatus supporting the processing of a digital signal stream and method |
| US6993285B2 (en) * | 2002-04-11 | 2006-01-31 | International Business Machines Corporation | Audio buffer processing |
| EP1569336B1 (en) * | 2004-02-24 | 2010-04-07 | ACCENT S.p.A. | Method for implementing a fractional sample rate converter (F-SRC) and corresponding converter architecture |
| US7209066B1 (en) | 2005-10-18 | 2007-04-24 | Honeywell International Inc. | Circuit and method for extending microcontroller analog input capability |
| US7729075B2 (en) * | 2007-10-31 | 2010-06-01 | Agere Systems Inc. | Low-power read channel for magnetic mass storage systems |
| JP5814882B2 (ja) * | 2011-09-28 | 2015-11-17 | 株式会社東芝 | 通信インターフェース、通信方法及び画像形成装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61180338A (ja) * | 1985-02-04 | 1986-08-13 | Yokogawa Electric Corp | 割込入力装置 |
| JPS62232246A (ja) * | 1986-04-02 | 1987-10-12 | Baitoru Hikuma:Kk | パ−ソナルコンピュ−タを用いた音声情報通信方式 |
| US5041921A (en) * | 1987-01-06 | 1991-08-20 | Duplitronics, Inc. | System for recording custom albums from a library of pre-recorded items |
| US5680151A (en) * | 1990-06-12 | 1997-10-21 | Radius Inc. | Method and apparatus for transmitting video, data over a computer bus using block transfers |
| DE4229710B4 (de) * | 1991-09-09 | 2008-06-05 | Samsung Electronics Co., Ltd. | Digitales Audiodatenspeicherungssystem und damit ausgerüstetes digitales Audio-System |
| US5550566A (en) * | 1993-07-15 | 1996-08-27 | Media Vision, Inc. | Video capture expansion card |
| US5835787A (en) * | 1994-07-07 | 1998-11-10 | Lucent Technologies, Inc. | System for bi-directionally transferring a digital signal sample from a CODEC to a particular memory location and a second sample from memory to CODEC |
| JPH0876930A (ja) * | 1994-09-05 | 1996-03-22 | Mitsubishi Denki Semiconductor Software Kk | Ａｄ変換装置及びそれを内蔵したデータ処理装置 |
-
1996
- 1996-11-06 JP JP29305596A patent/JPH10143350A/ja active Pending
-
1997
- 1997-11-03 US US08/963,012 patent/US6078972A/en not_active Expired - Lifetime
- 1997-11-05 AU AU44359/97A patent/AU736345B2/en not_active Ceased
- 1997-11-06 SG SG1997003970A patent/SG65028A1/en unknown
Also Published As
| Publication number | Publication date |
|---|---|
| AU736345B2 (en) | 2001-07-26 |
| AU4435997A (en) | 1998-05-14 |
| US6078972A (en) | 2000-06-20 |
| SG65028A1 (en) | 1999-05-25 |
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