JPS617888A - 変調装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は電子楽器の楽音信号の変調装置に関するもので
あり、特に大容量の読み書き可能な記憶回路（ランダム
アクセスメモリ、以下ＲＡＭという）を用いて波形の変
調を行なうことを特徴とする変調装置に関するものであ
る。

従来例の構成とその問題点 従来、楽音信号のＦ　Ｅ　ｊ！＞：はバケットブリゲー
トデバイス（以下ＢＢＤという）を用い、この１３ＢＤ
の転送りロック周波数を変化させることにより、波形の
入力と出力間の遅延時［Ｆ■を変化させていた。

Ｉ（ＢＤは多数の段数を有するアナログ信号のシフトレ
ジスタと考えられ、転送りロックがｉｌ来する毎に各段
のアナログ信号は一斉に次段に転送される構造となって
いる。従って段数をｎ、、転送りロック周波数をｆｓ［
Ｈｚｌ　　とすれば、入力端子に加えられたアナログ信
号（楽音信号）が出力端子に現われるまでのいわゆる遅
延時間ｔｐは と表わされる。通常ｎ８はデバイスによって固定であり
、数１００段から数１０００段程度０ものが用いられ、
ｆ８は数１０ＫＨｚから数１００ＫＨ２程度に設定され
る。そこで、数Ｈｚ程度の超低周波発振器（以下ＬＦＯ
という）でもってｆｓを変調すれば遅延時間ｔＤが変化
する結果、　ＢＢＤを通過した楽音信号に変調が与えら
れる。

この方式によれば、ＢＢＤの段数ｎｓはデバイスによっ
て固定であるので、これを通過する楽音信号を変調する
には転送りロックｆ、を変化させるしか方法が′なかっ
た。又、この楽音信号はアナログ信号のまま数１００段
から数１０００段を通過して来るので、当然信号のロス
や、ノイズの混入などが多く、ＳＺＮ比の悪化を来たし
ていた。

次に考えられる方法としては、先入れ先出し回路（ファ
ーストイン・ファーストアウト回路、以下ＦＩＦＯとい
う）を用い、楽音信号をアナログ・デジタル変換回路（
以下Ａ／Ｄ変換回路という）によってデジタル信号に変
換してＦＩＦＯに書き込み。

これを所定の時間遅れの後読み出してデジタル・アナロ
グ変換回路（以下Ｄ／Ａ　Ｋ挽回路という）によりアナ
ログ信号に戻すことによって、実質的に等価動作が期待
できる。この場合、書き込みタイミング又は読み出しタ
イミングのいずれかを変化させることにより、楽音信号
に変調を付加することができる。

しかし、　ＦＩＦＯの基本セルはいわゆるシフトレジス
タで構成され、これを多数（例えば８ビツト幅で１００
０段とすれば８０００個のシフトレジスタ）を並べるこ
とはシステム全体を複雑でかつ大規模にし、この為この
方式は実用上無理である。

更に別の方法としては、楽音信号の増減分を１ビツトの
情報ｌｌ（いわゆる波形の差分てあり、例えば波形の瞬
時値が増加であれば丁”、減少であればパ０”）に変換
し、これをＲＡＭに書き込み、これを所定時間の遅れの
後読み出し、この１ビツトの情報から積算回路によって
アナログ信号に戻すことも考えられる。

この場合にはＲＡＭ　ｅ　ｉｆ＠過する信号は差分デー
タであるので必ず連続して読み出す必要がある。何故な
らば、差分とは現在のサンプル値と、１つ前のサンプル
値との差であり、読み出して再生するときに１つ前のサ
ンプル値を無視することは、現在のサンプル値が定まら
ないことになる。すなわち、書き込んだ全ての差分値は
全て順序正しく読み出さないことには元の波形は再現出
来ないからである。従って書き込みから読み出しまでの
段数を変化させて遅延時間を変える訳には行かな（１゜
ＲＡＭはＦＩＦＯに比べれば、かなり大規模のものが容
易に実現出来る反面、各セル自身にはシフトレジスタの
様にデータを次々にシフトする機能は無く、この為、書
き込みと読み出しの制御はＲＡＭのアドレスを移動する
ことにより行なう。通常書き込みと読み出しは交互にア
ドレスを切り替えることにより行なうので書き込みと読
み出しクロックは等しくなる為に、遅延時間の変化はこ
れらのクロックスピードを同時に変化させるしか方法が
ない。更にこの方式の欠点は、差分データを扱うので、
急激に変化する波形を扱いに＜＜、この場合には当然い
くらかの波形歪を生ずることになる。

発明の目的 本発明は従来例の持つこれらの欠点を除去し。

読み書き可能な記憶装置を用い、簡単に楽音信号に変調
をかけることができる電子楽器を提供することを目的と
するものである。

発明の構成 本発明は、読み書き可能な記憶装置と書き込みアドレス
ポインタと読み出しアドレスポインタと全具備し、上記
書き込みアドレスポインタテ指示される該記憶装置のア
ドレスに波形データを書き込み、上記読み出しアドレス
ポインタで指示される該記憶装置のアドレスより波形デ
ータを読み出すようにしたものであり、読み出しモード
と書き込みモードのサイクルタイムを変化させるだけで
なく、ＲＡＭの書き込みアドレス値と読み出しアドレス
値の増加の割合を変化させることによっても簡単に楽音
信号に変調をかけることができるとともに、差分データ
の形で扱う必要はなく、ランダムアクセスをしても一向
に差支えない。

実施例の説明 以下本発明の一実施例を図面に基づいて説明する。−第
１図は本発明の全体構成図の一実施例を示す。（υはＲ
ＡＭへの書き込みアドレスを示スライドポインタレジス
タ（以下ＷＰレジスタという〕、（２）はＲＡＭからの
読み出しアドレスを示すリードポインタレジスタ（以下
ＲＰレジスタという）　、　＋３７はｗＰレジスタ（υ
とＲＰレジスタ（２）のいずれかを切替選択してＲＡＭ
　（４）のアドレスバスに導くマルチプレクサで、　Ｒ
ＡＭ　（４１は双方向データバスを有する。（５ンは楽
音信号（アナログ信号）をデジタル信号に変換すルＡ／
Ｄ変換回路、（６）はＡ−／Ｄ変換回路〔５）からのデ
ジタル信号をＲＡＭ　（４）のデータバスに導くか、又
は遮断することの出来るトライステートバッファ、（７
）はＲＡＭ　（４４のデータバスからのデジタル信号を
保持するラッチ、（８）はラッチ（７ンに保持されたデ
ジタル値をアナログ信号に変換するＤ／Ａ変換回路、（
９月よインバータ、ｏ〔およびａυはアンド回路である
。亜はモードコントロール端子、　ａｒｔはストローブ
端子。

Ｏ◆は楽音信号の入力端子、に）は楽音信号の出力端子
である。

ここでモードコントロール端子四からのコントロール信
号はマルチプレクサ（３）のセレクト端子ＳＬ。

ＲＡＭ　（旬のリード・ライト端子Ｒ／Ｗ、インバータ
（９）を介してアンド回路頭、さらにアンド回路（ロ）
に直接にそれぞれ導かれ、これによってＲＡＭ　（４）
の読み出しモードと書き込みモードの切換を行なってい
る。ストローブ端子（転）からのストローブ信号はアン
ド回路頭と０ηに尋かれ、アンド回路０１と０υからは
それぞれライトストローブＷＲとリードストローブＲＤ
が得られ、これらはそれぞれＲＡＭ　（４１のＷＲ端子
とラッチ（７）のクロック端子ＣＫに供給される。入力
端子ａ（からの楽音入力信号はＡ、７Ｄ変換回路（５ン
に導かれ、バッファ（６）を通してＲＡＭ　（４１にｆ
（、き込まれるとともに、　ＲＡＭ　（４１から読み出
されてラッチ（７）で保持サレ・Ｄ／　Ａ変換回路（８
）からの楽音出力信号が出力端子ａＳに導かれる。

今、モードコントロール端子０２のコントロール信号が
ロー電圧の時、マルチプレクサ（３）はＷＰ　＋／レジ
スタ１）からのアドレス値を選択してＲＡＭ　（４１に
供給するとともに、　ＲＡＭ　１４＋を着き込みモード
とする。

史にインバータ（９１によってバッファ（ｔｅｌを伝送
状態にするので、入力端子ｔＳからの楽音入力信号はＡ
／Ｄ変換回路（５）によってデジタル値に変換された後
、バッファ（６）を通してＲＡＭ　（４）に供給される
。この状態ではアンド回路Ｑυは非活性であるので、ス
トローブ端子抑からのストローブ信号はラッチ（７）に
は与えられないが、アンド回路α１は活性であるので、
これを通してＲＡＭ　（４）にライトストローブ寵とし
て与えられる。これによってバッファ（６）からのデー
タがＷＰレジスタ（υで指示されたＲＡＭ　（４Ｊのア
ドレスに書き込まれる。

次にモードコントロール端子Ｑ２のコントロール信号が
ハイ電圧の時、マルチプレクサ（３）はＲＰレジスタ（
２）からのアドレス値を選択してＲＡＭ　（４１に供給
するとともに、ＲＡＭ（４１を読み出しモードとする。

更にインバータ（９）によってバッファ（６）を遮断状
態にするので、ＲＡＭ（４）のデータバスにはＲＰレジ
スタ（２）で指定されたアドレスに格納されているデー
タが出力される。この状態ではアンド回路ＧＯは非活性
であるのでストローブ端子αＪからのストローブ信号は
ＲＡＭ　（４１には与えられないが、アンド回路Ｏυを
通してラッチ（７）に与えられ、　ＲＡＭ　（４）から
の読み出しデータがラッチされる。このラッチされたデ
ータはＤ／Ａ変換回路（８）によってアナログ信号に変
換され楽音信号として出力端子０５に導かれる。

この書き込みモードと読み出しモードの交互の切り換え
タイミングは第２図の様になる。又、第８図にＲＡＭ　
（４＞のアドレスマツプを示す。ここにおいてアドレス
は（００００ｈｓから（ＦＦＦＦ）１ａとする。又デー
タ幅は通常８，１２，１４．１６ビツトなどが用いられ
るが、これは楽音信号の量子化レベルによって決定され
る。ＷＰは胛レジスタ（υによって指示されるアドレス
値であり、　ＲＰはＲＰレジスタ（２）によ−って指示
されるアドレス値である。いずれの場合においても、ア
ドレスは順次増加し、　　（ＦＦＦＦ）ｗｓに達すれば
、　（００００）＋Ｉ＋に戻り、増加を繰り返すことに
よって循環する。今ここで読み出しモードと書き込みモ
ードがサイクルタイムｒｃｙ　Ｌｓｅｃ）で行なわれる
とし、　ＷＰとＲＰとの隔たりを△Ｐと表わす。ここで
ΔＰは通常ＷＰ−ＲＰであるが、負の値の時にはＷＰ−
ＲＰ＋（１００００）＋ｓとなる。アドレスＷＰに書き
込まれたデータは。

ＴＤ　−△ＰＸＴＣＹ　　ＬＳ） 後に読み出されるので、ここでのＴＤは書き込まれてか
ら読み出されるまでの遅延時間である。従ってサイクル
タイムＴｃＹを変化させるか、０を変化。

させる、つまりＷＰ又はＲＰの増加の割合を変化させれ
ばＴＤが変化する。これにより、楽音信号に変調が与え
られることになる。

第４図は本発明の他の実施例である。通常ＲＡＭは大容
量化が急速に進んでおり、又、ランダムアクセスである
ので、第１図の様に単一チャンネルの信号（単にＷＰで
書き込み、　ＲＰで読み出す信号）を扱うのでなく、こ
れを複数チャンネル（第４図では２チヤンネル）の信号
を扱える様にしている。

ここで、（１）〜（ト）の番号を付したものは第１Ａの
ものと全く同じものであり、　Ｃ１ｌ〜（財）の番号を
付したものが追加されたものである。

（υとａＱはそれぞれ信号チャンネル１と信号チャンネ
ル２の書き込みアドレスを指示するＷＰＩ。

ＲＰＩ　、　ＲＰ２レジスタ、（至）はＷＰＩレジスタ
（１）とＷＰ２レジスタＱｌとを切換えるマルチプレク
サ、　ＱｌはＲＰＩレジスタ（２）とＲＰ２レジスタＱ
ηを切り換えるマルチプレクサである。（１）は入力端
子からのチャンネル１の信号とチャンネル２の信号とを
切り替えてＡ／Ｄ変換回路（５）に供給するアナログマ
ルチプレクサ、四はＤ７．変換回路（８）からの出力信
号をチャンネル１とチャンネル２の出力端子にそれぞれ
振り分けるアナログデマルチプレクサである。（２）は
信号チャンネル１と信号チャンネル２の切り換えを指示
するチャンネル端子、、σ４と翰はそれぞれチャンネル
１とチャンネル２の信号入力端子、　ＱＧと（財）はそ
れぞれチャンネル１とチャンネル２の信号出力端子であ
る。

チャンネル端子（２）のチャンネル信号がロー電圧の時
、マルチプレクサ（ト）とマルチプレクサａすはそれぞ
れＷＰＩレジスタ（υとＲＰＩレジスタ（２］を選択し
。

プレクサ呻はＤ／Ａ度換回路（８）からのアナログ信号
をチャンネルｌの出力端子（至）に導（。これに対して
チャンネル端子（支）のチャンネル信号がハイ電圧の時
、マルチプレクサ（ト）とマルチプレクサａＳｔはそれ
ぞれＷＰ２レジスタ曽とＲＰ２レジスタａηを選択し。

アナログマルチプレクサに）は信号入力端子（２）から
デ のチャンネル２の信号を選択し、アナ口へマルチプレク
サ呻はＤ／Ａ変換回路（８）からのアナログ信号をチャ
ンネル２の出力端子（財）に導く。これによってチャン
ネル端子四のチャンネル信号をロー電圧・ハイ電圧と切
り換えることにより、チャンネルｌとチャンネル２用の
信号遅延装置に切り替わる。

この場合のタイミング図を第６図に示す０更に第６図に
この場合のＲＡＭ　（４）のアドレスマツプを示す。

第６図において、　ＷＰＩで書き込まれたデータは基本
的にＲＰＩで読み出され、　ＷＰ２で書き込まれたデー
タはＲＰ２で読み出されるものとする。言いかえれば１
例えばＷＰＩが偶数アドレスを１個飛びに増加するもの
とし、　ＷＰ２が奇数アドレスを１個飛びに増加するも
のとすれば、　ＲＰＩは必ず偶数アドレス、　ＲＰ２は
奇数アドレスであるとする。ここでＷＰＩとＲＰＩとの
隔たりを△Ｐｉ　、　ＷＰＩとＲＰ２との隔たりをΔＰ
２とすると、信号チャンネル１の遅延時間ＴＤ、と信号
チャンネル２の遅延時間ＴＤ、はそれぞれ以下の様にな
る。

これより分かる様にサイクルタイムＴｃｙを変化させる
か、もしくは△ＰＩ　、△Ｐ２すなわちＷＰＩ　、　Ｗ
Ｆ２又はＲＰＩ　、　ＲＰ２の増加の割合を変化させる
ことにより、遅延時間ＴＤ、　、　ＴＤ２が変化し、チ
ャンネル１とチャンネル２の信号に変調を与えることが
出来る。

なお５本実施例の考え万を拡張すれば、単に２つの楽音
信号を扱うだけでなく、より多くの楽音信号を扱うこと
が出来るのは言うまでもない。

また１以上の説明では楽音信号の変調を目的として１本
発明の説明を行なって来たが、単なる楽音信号の遅延を
目的として本発明を適用出来る。

この場合にはライトポインタＷＰの増加の割合とリード
ポインタＲＰの増加の割合を一定にすることによりその
隔たり△Ｐを一定と、すると同時にサイクルタイムＴｃ
Ｙを一定とすれば良い。

第１図の実施例の場合には、楽音信号入力端子ａａから
入力された楽音信号は ＴＤ＝△ＰＸＴＣＹ　　（Ｓｌ で計算される一定の遅延時間後に楽音信号出力端子αＧ
に得られる。

同様に第４図の実施例の場合には、信号入力端子αａと
信号入力端子−とから入って来た２つの楽音信号はそれ
ぞれ △ＰＩ Ｔ、）、　＝、、　Ｘ　　ＴＣＹ　　ＬＳ）ＴＤ２＝　
　　　”ｒｃＹＬＳ） で計算される一定の遅延時間ｒＤ、　ｌ　ＴＤｚ　後に
信号出力端子Ｑ＋９　、信号出力端子（財）に出力され
る。第４図は単に２つの信号を扱うものであるが、これ
を延長すればより多くの信号を扱うことが出来るので先
述の通りである。

発明の効菓 以上本発明によれば、ＢＢＤのように転送りロック（本
発明ではサイクルタイムＴｃＹの逆数がこれに相当する
）を変化させるだけでなく　、　ｗｐ又はＲＰノ増加の
割合を変化させることによっても楽音Ｆ号に変調をかけ
ることが出来る。又、　ＲＡＭで扱う信号はアナログ信
号でなくデジタルデータであるので、アドレスの隔たり
△Ｐをいかに大きくしても信号のロスやノイズの混入は
なく、決してＳｌＮの悪化を来たすことはない。又、Ｒ
ＡＭを使っているの、で、　ＦＩＦＯに比べれば八本セ
ルの構造は単純であり、集積度が良いので、容易に大き
な遅延時間のものが実現出来る。更に本発明によれば差
分データの形で扱っていないので、ランダムアクセスを
しても一向にかまわない。しかも、ナイキストの標本化
定理で許される範囲内であれば、いかなる急峻な波形で
も扱うことができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す措成図、第２図は第１
図の動作を説明する為のタイミング図。 第８図は第１図で使用するＲＡＭのライトポインタＷＰ
のアドレスとリードポインタＲＰのアドレスとの一例を
示す図、第４図は本発明の他の実施例を示す構成図、第
５図は第４図の動作を説明する為のタイミング図、第６
図は第４図で使用するＲＡＭライトポインタＷＰｌとＷ
Ｆ２およびリードポインタＲＰｌとＲＰ２との一例を示
す図である。 （υＯＱ・・・ライトポインタＷＰレジスタ、＋２１０
７１・・・リードポインタＲＰレジスタ、　＋３７　Ｍ
　ＯＩＪ・・・マルチプレクサ。 （４〕・・・踊（、（５）−・Ａｌ１）変換回路、（６
）・・・トライステートバッファ、（７）・・・ラッチ
、（８）・・・Ｄ／Ａ変換回路、＠・・・モードコント
ロール端子、　Ｃ１３・・・ストローブ端子。

Claims (1)

1. 【特許請求の範囲】 １、読み書き可能な記憶装置と、書き込みアドレスポイ
   ンタと、読み出しアドレスポインタとを具備し、上記書
   き込みアドレスポインタで指示される該記憶装置のアド
   レスに波形データを書き込み、上記読み出しアドレスポ
   インタで指示される該記憶装置のアドレスより波形デー
   タを読み出すようにした電子楽器。 ２、書き込みアドレスポインタと読み出しアドレスポイ
   ンタとをそれぞれ複数具備し、上記複数の書き込みアド
   レスポインタを時分割で切換えるとともに、上記複数の
   読み出しアドレスポインタを時分割で切換えることによ
   り、記憶装置を時分割多重で使用することを特徴とする
   特許請求の範囲第１項に記載の電子楽器。 ３、書き込みアドレスポインタのアドレスを一定の割合
   で更新するとともに、読み出しアドレスポインタのアド
   レスを上記書き込みアドレスポインタのアドレスとは異
   なる割合で更新することにより、記憶装置より読み出さ
   れる波形データに変調を加えることを特徴とする特許請
   求の範囲第１項または第２項記載の電子楽器。 ４、読み出しアドレスポインタのアドレスを一定の割合
   で更新するとともに、書き込みアドレスポインタのアド
   レスを上記読み出しアドレスポインタのアドレスとは異
   なる割合で更新することにより、記憶装置より読み出さ
   れる波形データに変調を加えることを特徴とする特許請
   求の範囲第１項または第２項記載の電子楽器。