JPH06104935A - ディジタル変調器用ベースバンド信号生成回路 - Google Patents
ディジタル変調器用ベースバンド信号生成回路Info
- Publication number
- JPH06104935A JPH06104935A JP4273593A JP27359392A JPH06104935A JP H06104935 A JPH06104935 A JP H06104935A JP 4273593 A JP4273593 A JP 4273593A JP 27359392 A JP27359392 A JP 27359392A JP H06104935 A JPH06104935 A JP H06104935A
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- JP
- Japan
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- rom
- output
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Abstract
(57)【要約】
【目的】 入力データに対して希望フィルタ特性を有す
る応答データを格納したＲＯＭを用いたディジタル変調
器のベースバンド信号生成回路において，フィルタの相
関タイムスロット数を増やした場合においてもＲＯＭ容
量が指数的に増加する欠点を回避したベースバンド信号
生成回路を提供することを目的とする。 【構成】 フィルタの相関タイムスロットを偶数タイム
スロットと奇数タイムスロットに分けそれぞれのタイム
スロットでフィルタ応答信号を求めＲＯＭに格納して，
その後偶数タイムスロットと奇数タイムスロットのフィ
ルタ応答信号を加算し順次出力することで所定のベース
バンド信号を生成する構成である。
る応答データを格納したＲＯＭを用いたディジタル変調
器のベースバンド信号生成回路において，フィルタの相
関タイムスロット数を増やした場合においてもＲＯＭ容
量が指数的に増加する欠点を回避したベースバンド信号
生成回路を提供することを目的とする。 【構成】 フィルタの相関タイムスロットを偶数タイム
スロットと奇数タイムスロットに分けそれぞれのタイム
スロットでフィルタ応答信号を求めＲＯＭに格納して，
その後偶数タイムスロットと奇数タイムスロットのフィ
ルタ応答信号を加算し順次出力することで所定のベース
バンド信号を生成する構成である。
Description
【０００１】
【産業上の利用分野】本発明は，ディジタル変調器のベ
ースバンド信号生成回路の改良に関するものである。
ースバンド信号生成回路の改良に関するものである。
【０００２】
【従来の技術】従来の技術を図２及び図３を用いて説明
する。図２はディジタル変調器のベースバンド信号生成
回路の従来例を示すブロック図，図３は図２における各
部の信号波形を示す波形図である。図２において，１は
カウンタ，２はシフトレジスタ，５はＲＯＭ，８はＤ／
Ａ変換器，１１はデータ入力端，１２はクロック信号入
力端，１３はデータ出力端である。
する。図２はディジタル変調器のベースバンド信号生成
回路の従来例を示すブロック図，図３は図２における各
部の信号波形を示す波形図である。図２において，１は
カウンタ，２はシフトレジスタ，５はＲＯＭ，８はＤ／
Ａ変換器，１１はデータ入力端，１２はクロック信号入
力端，１３はデータ出力端である。
【０００３】この従来回路では，図３（ａ）の如く
“０”及び“１”のシリアルデータがデータ入力端１１
から入力されると，所定の応答特性を有するフィルタの
相関タイムスロット数ｍ（ｍは自然数）に相当するｍ段
のレジスタで構成されるシフトレジスタ２にてｍタイム
スロット分のデータが保持される。
“０”及び“１”のシリアルデータがデータ入力端１１
から入力されると，所定の応答特性を有するフィルタの
相関タイムスロット数ｍ（ｍは自然数）に相当するｍ段
のレジスタで構成されるシフトレジスタ２にてｍタイム
スロット分のデータが保持される。
【０００４】一方，クロック信号入力端１２より入力さ
れたクロック信号はカウンタ１にて２のｎ乗分の１タイ
ムスロット（ｎは自然数）の周波数に分周された後，当
該分周信号はＲＯＭ５に与えられ，ＲＯＭ情報の読出し
タイミングを定める信号となる。上記シフトレジスタ２
のｍ段のレジスタとカウンタ１の出力は各ＲＯＭ５のア
ドレスバスに接続され，当該シフトレジスタ２内の保持
データ及びカウンタ１の出力信号に応じてＲＯＭ５の読
出しアドレスが指定される。
れたクロック信号はカウンタ１にて２のｎ乗分の１タイ
ムスロット（ｎは自然数）の周波数に分周された後，当
該分周信号はＲＯＭ５に与えられ，ＲＯＭ情報の読出し
タイミングを定める信号となる。上記シフトレジスタ２
のｍ段のレジスタとカウンタ１の出力は各ＲＯＭ５のア
ドレスバスに接続され，当該シフトレジスタ２内の保持
データ及びカウンタ１の出力信号に応じてＲＯＭ５の読
出しアドレスが指定される。
【０００５】ＲＯＭ５には予めｍタイムスロット分の入
力データの全ての組合せに対応するフィルタ応答特性演
算値を量子化したデータが格納されており，ＲＯＭ５の
読出しアドレスが更新されるに従い，図３（ｃ）の破線
の如く離散的な量子化データがＲＯＭ５より順次出力さ
れる。上記フィルタ応答特性の演算は図３（ｂ−１）〜
（ｂ−６）に示すように各タイムスロットのデータに対
応するインパルスレスポンスを加算することで得られ
る。このフィルタ応答特性を量子化した量子化データは
Ｄ／Ａ変換器８で連続的なアナログ信号に変換され，所
定のベースバンド信号として出力される。
力データの全ての組合せに対応するフィルタ応答特性演
算値を量子化したデータが格納されており，ＲＯＭ５の
読出しアドレスが更新されるに従い，図３（ｃ）の破線
の如く離散的な量子化データがＲＯＭ５より順次出力さ
れる。上記フィルタ応答特性の演算は図３（ｂ−１）〜
（ｂ−６）に示すように各タイムスロットのデータに対
応するインパルスレスポンスを加算することで得られ
る。このフィルタ応答特性を量子化した量子化データは
Ｄ／Ａ変換器８で連続的なアナログ信号に変換され，所
定のベースバンド信号として出力される。
【０００６】
【発明が解決しようとする課題】前述の従来技術におい
て，ＲＯＭ５の必要容量は上記フィルタの相関タイムス
ロット数ｍと，ＲＯＭ５のデータ出力周期（１タイムス
ロットに２のｎ乗回出力）と，１データ当りのＲＯＭ出
力ビット数ｈによって決定され，次の数１の（１）式で
与えられる。
て，ＲＯＭ５の必要容量は上記フィルタの相関タイムス
ロット数ｍと，ＲＯＭ５のデータ出力周期（１タイムス
ロットに２のｎ乗回出力）と，１データ当りのＲＯＭ出
力ビット数ｈによって決定され，次の数１の（１）式で
与えられる。
【０００７】
【数１】
【０００８】したがって，出力の打切り誤差を少なくす
るため相関タイムスロット数ｍを増やすと，ＲＯＭ容量
は指数的に増大し容量不足を招く欠点があった。本発明
は上記の状況に鑑み，従来よりも必要なＲＯＭ容量を著
しく低減したベースバンド信号生成回路を提供すること
を目的とする。
るため相関タイムスロット数ｍを増やすと，ＲＯＭ容量
は指数的に増大し容量不足を招く欠点があった。本発明
は上記の状況に鑑み，従来よりも必要なＲＯＭ容量を著
しく低減したベースバンド信号生成回路を提供すること
を目的とする。
【０００９】
【課題を解決するための手段】本発明は上記の目的を達
成するため，従来の如くフィルタの相関タイムスロット
分（ｍタイムスロット）の入力データの全ての組合せに
対応する応答データをＲＯＭに格納するのではなく，相
関タイムスロットを例えば偶数タイムスロットと奇数タ
イムスロットに分け，それぞれのタイムスロットでフィ
ルタ応答信号を求めた後，偶数タイムスロットと奇数タ
イムスロットのフィルタ応答信号を加算することで，従
来と同じ相関タイムスロット数の入力データに対する応
答信号生成を少ないＲＯＭ容量で実現したものである。
成するため，従来の如くフィルタの相関タイムスロット
分（ｍタイムスロット）の入力データの全ての組合せに
対応する応答データをＲＯＭに格納するのではなく，相
関タイムスロットを例えば偶数タイムスロットと奇数タ
イムスロットに分け，それぞれのタイムスロットでフィ
ルタ応答信号を求めた後，偶数タイムスロットと奇数タ
イムスロットのフィルタ応答信号を加算することで，従
来と同じ相関タイムスロット数の入力データに対する応
答信号生成を少ないＲＯＭ容量で実現したものである。
【００１０】本発明の全体構成を図１に示す。図におい
て，３，４はＲＯＭ，７は加算器であり，その他の符号
は図２の従来例と同一である。ＲＯＭ３はシフトレジス
タ２の奇数タイムスロット用の応答データ，ＲＯＭ４は
偶数タイムスロット用の応答データがそれぞれ格納され
ており，加算器７によって波形合成がなされ，Ｄ／Ａ変
換器８によって従来と同等のベースバンドのアナログ信
号を生成する構成としている。
て，３，４はＲＯＭ，７は加算器であり，その他の符号
は図２の従来例と同一である。ＲＯＭ３はシフトレジス
タ２の奇数タイムスロット用の応答データ，ＲＯＭ４は
偶数タイムスロット用の応答データがそれぞれ格納され
ており，加算器７によって波形合成がなされ，Ｄ／Ａ変
換器８によって従来と同等のベースバンドのアナログ信
号を生成する構成としている。
【００１１】
【作用】本発明では上記構成とした結果，従来の如く相
関タイムスロット数（ｍタイムスロット）の全ての入力
データの組合せパターンに対応するフィルタ応答データ
をＲＯＭに格納する必要が無くなるため，後述する様に
ＲＯＭ容量を大幅に減らすことが可能となる。
関タイムスロット数（ｍタイムスロット）の全ての入力
データの組合せパターンに対応するフィルタ応答データ
をＲＯＭに格納する必要が無くなるため，後述する様に
ＲＯＭ容量を大幅に減らすことが可能となる。
【００１２】
【実施例】以下，この発明の一実施例を図４及び図５に
より説明する。図５は本発明の一実施例を示すブロック
図，図４は本発明における信号波形を示す波形図であ
る。図５において１はカウンタ，２はシフトレジスタ，
６はＲＯＭ，７は加算器，８はＤ／Ａ変換器，９はラッ
チ，１０はスイッチ，１１はデータ入力端，１２はクロ
ック信号入力端，１３はデータ出力端である。
より説明する。図５は本発明の一実施例を示すブロック
図，図４は本発明における信号波形を示す波形図であ
る。図５において１はカウンタ，２はシフトレジスタ，
６はＲＯＭ，７は加算器，８はＤ／Ａ変換器，９はラッ
チ，１０はスイッチ，１１はデータ入力端，１２はクロ
ック信号入力端，１３はデータ出力端である。
【００１３】以下，この動作について説明する。図４
（ａ）に示すシリアルデータはデータ入力端１１からシ
フトレジスタ２に入力される。このシフトレジスタ２は
フィルタの相関タイムスロット数ｍと同じｍ段のレジス
タを有している。このシフトレジスタ２の出力はラッチ
９に入力されるが，この時シフトレジスタ２の保持デー
タは偶数番目と奇数番目に分けられそれぞれ別にラッチ
される。この偶数番目と奇数番目のラッチデータは時分
割的にスイッチ１０で切替えられ，各々ＲＯＭ６に入力
され，ＲＯＭ６の読出しアドレスを指定する。
（ａ）に示すシリアルデータはデータ入力端１１からシ
フトレジスタ２に入力される。このシフトレジスタ２は
フィルタの相関タイムスロット数ｍと同じｍ段のレジス
タを有している。このシフトレジスタ２の出力はラッチ
９に入力されるが，この時シフトレジスタ２の保持デー
タは偶数番目と奇数番目に分けられそれぞれ別にラッチ
される。この偶数番目と奇数番目のラッチデータは時分
割的にスイッチ１０で切替えられ，各々ＲＯＭ６に入力
され，ＲＯＭ６の読出しアドレスを指定する。
【００１４】ＲＯＭ６には図４の（ｂ−１），（ｂ−
２）に示されるような応答特性の量子化データが格納さ
れており，偶数番目と奇数番目のタイムスロットの保持
データに対する応答データが交互に出力される。次にス
イッチ１４で上記偶数番目と奇数番目のタイムスロット
毎の応答データが切り分けられ，それぞれラッチ１５及
び１６に入力される。ラッチ１５と１６の出力は加算器
７によって合成され，当該加算器７から図４（ｃ）に示
すような合成データを出力する。この合成データはＤ／
Ａ変換器８でアナログ変換された後，従来と同様に所定
のベースバンド信号として出力される。
２）に示されるような応答特性の量子化データが格納さ
れており，偶数番目と奇数番目のタイムスロットの保持
データに対する応答データが交互に出力される。次にス
イッチ１４で上記偶数番目と奇数番目のタイムスロット
毎の応答データが切り分けられ，それぞれラッチ１５及
び１６に入力される。ラッチ１５と１６の出力は加算器
７によって合成され，当該加算器７から図４（ｃ）に示
すような合成データを出力する。この合成データはＤ／
Ａ変換器８でアナログ変換された後，従来と同様に所定
のベースバンド信号として出力される。
【００１５】本発明によってＲＯＭ容量が低減される理
由は，従来技術と本発明による実施例について，ＲＯＭ
のアドレスバスの本数を比較すると容易に理解できよ
う。
由は，従来技術と本発明による実施例について，ＲＯＭ
のアドレスバスの本数を比較すると容易に理解できよ
う。
【００１６】従来技術では，図２に示すようにＲＯＭ５
のアドレスの本数は，シフトレジスタ２に対してｍ，カ
ウンタ１に対してｎであり，合計して，ｍ＋ｎ本ある。
したがって，１データ当りのＲＯＭ出力ビット数をｈと
すると，必要なＲＯＭ容量は前記数１の（１）式の容量
値となる。
のアドレスの本数は，シフトレジスタ２に対してｍ，カ
ウンタ１に対してｎであり，合計して，ｍ＋ｎ本ある。
したがって，１データ当りのＲＯＭ出力ビット数をｈと
すると，必要なＲＯＭ容量は前記数１の（１）式の容量
値となる。
【００１７】これに対し本発明では，図１に示すように
ＲＯＭ３及びＲＯＭ４のアドレスバスの本数は，シフト
レジスタ２に対してｍ／２，カウンタ１に対してｎであ
り，ＲＯＭ３及びＲＯＭ４の各々についてアドレスバス
がｍ／２＋ｎ本となる。したがって，当該ＲＯＭ３及び
ＲＯＭ４の合計容量値は次の数２の（２）式で与えられ
る。
ＲＯＭ３及びＲＯＭ４のアドレスバスの本数は，シフト
レジスタ２に対してｍ／２，カウンタ１に対してｎであ
り，ＲＯＭ３及びＲＯＭ４の各々についてアドレスバス
がｍ／２＋ｎ本となる。したがって，当該ＲＯＭ３及び
ＲＯＭ４の合計容量値は次の数２の（２）式で与えられ
る。
【００１８】
【数２】
【００１９】また，図５に示す本願の実施例では，ラッ
チ回路９及びスイッチ１０を用いて必要なＲＯＭ容量を
半減させているため，ＲＯＭ容量は次の数３の（３）式
で与えられる。
チ回路９及びスイッチ１０を用いて必要なＲＯＭ容量を
半減させているため，ＲＯＭ容量は次の数３の（３）式
で与えられる。
【００２０】
【数３】
【００２１】ここで，上記（１）〜（３）の各々の式に
おいて，ｎ＝５，ｈ＝８と置き，ｍをパラメータとした
ときの容量値を比較のため表１に示す。
おいて，ｎ＝５，ｈ＝８と置き，ｍをパラメータとした
ときの容量値を比較のため表１に示す。
【００２２】
【表１】
【００２３】表１から明らかなように，ＲＯＭの出力信
号の誤差を低減するために上記ｍの値を大きくする程，
本発明による必要ＲＯＭ容量低減効果が顕著である。
号の誤差を低減するために上記ｍの値を大きくする程，
本発明による必要ＲＯＭ容量低減効果が顕著である。
【００２４】以上の説明ではシフトレジスタに保持され
る入力データを２分割して，当該分割されたデータでＲ
ＯＭのアドレスを指定し，指定されたＲＯＭアドレスに
格納された応答データを加算する例を示したが，上記２
分割をＮ分割（Ｎは２以上の整数）とすることも可能で
ある。
る入力データを２分割して，当該分割されたデータでＲ
ＯＭのアドレスを指定し，指定されたＲＯＭアドレスに
格納された応答データを加算する例を示したが，上記２
分割をＮ分割（Ｎは２以上の整数）とすることも可能で
ある。
【００２５】
【発明の効果】以上述べた如く本発明によれば，ＲＯＭ
を用いたディジタル変調器のベースバンド信号生成回路
において，出力信号の誤差を低減するためにフィルタの
相関タイムスロット数を増やしてもＲＯＭ容量が飛躍的
に増大することなく，従来と比べて必要ＲＯＭ容量を著
しく低減したベースバンド信号生成回路を実現すること
ができる。
を用いたディジタル変調器のベースバンド信号生成回路
において，出力信号の誤差を低減するためにフィルタの
相関タイムスロット数を増やしてもＲＯＭ容量が飛躍的
に増大することなく，従来と比べて必要ＲＯＭ容量を著
しく低減したベースバンド信号生成回路を実現すること
ができる。
【図１】本発明の全体構成を示すブロック図。
【図２】従来技術の全体構成例を示すブロック図。
【図３】従来例における信号波形を示す波形図。
【図４】本発明における信号波形を示す波形図。
【図５】本発明の一実施例を示すブロック図。
１ カウンタ ２ シフトレジスタ ３，４，５，６ ＲＯＭ ７ 加算器 ８ Ｄ／Ａ変換器 ９，１５，１６ ラッチ １０，１４ スイッチ １１ データ入力端 １２ クロック信号入力端 １３ データ出力端
Claims (3)
- 【請求項１】 入力のシリアルデータを所定長保持する
第一の保持手段を有し，当該保持手段の出力データに対
して所定のフィルタ特性を有する応答データを予め記憶
手段に格納し，前記第一の保持手段の出力データに応じ
て指定されるアドレスに格納された応答データを順次読
み出してベースバンド信号を生成するディジタル変調器
のベースバンド信号生成回路において，前記第一の保持
手段の出力をＮ（Ｎは２以上の整数）分割し，当該Ｎ分
割された保持手段の出力データに対する各応答データを
それぞれ予め格納した記憶手段と，当該記憶手段の出力
データを加算する加算手段とを備えたことを特徴とする
ディジタル変調器のベースバンド信号生成回路。 - 【請求項２】 前記第一の保持手段の出力は，偶数タイ
ムスロットと奇数タイムスロットとに二分割されること
を特徴とする前記特許請求の範囲請求項１のディジタル
変調器のベースバンド信号生成回路。 - 【請求項３】 少なくとも前記第一の保持手段の出力を
Ｎ（Ｎは２以上の整数）分割し，当該各分割出力データ
を一時保持する第二の保持手段と，当該第二の保持手段
の出力を選択して時分割的に切り替える手段と，当該切
替手段の出力を入力とする記憶手段とを備えたことを特
徴とする前記特許請求の範囲請求項１及び２のディジタ
ル変調器のベースバンド信号生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4273593A JPH06104935A (ja) | 1992-09-17 | 1992-09-17 | ディジタル変調器用ベースバンド信号生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4273593A JPH06104935A (ja) | 1992-09-17 | 1992-09-17 | ディジタル変調器用ベースバンド信号生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06104935A true JPH06104935A (ja) | 1994-04-15 |
Family
ID=17529948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4273593A Pending JPH06104935A (ja) | 1992-09-17 | 1992-09-17 | ディジタル変調器用ベースバンド信号生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06104935A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009072197A1 (ja) * | 2007-12-05 | 2009-06-11 | Mitsubishi Electric Corporation | デジタルフィルタ、プリコーディング装置、送信システム |
-
1992
- 1992-09-17 JP JP4273593A patent/JPH06104935A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009072197A1 (ja) * | 2007-12-05 | 2009-06-11 | Mitsubishi Electric Corporation | デジタルフィルタ、プリコーディング装置、送信システム |
| JPWO2009072197A1 (ja) * | 2007-12-05 | 2011-04-21 | 三菱電機株式会社 | デジタルフィルタ、プリコーディング装置、送信システム |
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Legal Events
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|---|---|---|---|
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