JP2559791Y2 - クロック発生回路 - Google Patents
クロック発生回路Info
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- JP2559791Y2 JP2559791Y2 JP5694190U JP5694190U JP2559791Y2 JP 2559791 Y2 JP2559791 Y2 JP 2559791Y2 JP 5694190 U JP5694190 U JP 5694190U JP 5694190 U JP5694190 U JP 5694190U JP 2559791 Y2 JP2559791 Y2 JP 2559791Y2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- synchronization signal
- circuit
- output
- shift register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Manipulation Of Pulses (AREA)
Description
【考案の詳細な説明】 〔概要〕 本考案は、入力信号のｍ倍の周波数を有するクロック
発生回路に関し、 異なる周期の入力信号に対応できる汎用性を持ち、し
かもPLLのようなアナログ要素を用いずに構成可能にす
ることを目的とし、 入力するシステムクロックと、該クロックに同期した
データのブロックを区別する同期信号とから該同期信号
のｍ倍の周波数を有する内部クロックを作成するクロッ
ク発生回路であって、該同期信号をシステムクロックで
シフトするｍ・ａビットのシフトレジスタと、前記同期
信号の長さを前記システムクロックで計数し、その計数
値を逓倍数で割算した商を求めるセレクト信号発生回路
と、前記セレクト信号発生回路から前記商に関する信号
が入力されることにより、前記シフトレジスタの複数の
並列出力の中から初項１で前記商を公差とした等差級数
の各値に対応する出力を選択するセレクタ回路と、該セ
レクタ回路の出力に順番に現われるエッジで前記内部ク
ロックを交互に反転させるロジック回路とを備えるよう
構成する。
発生回路に関し、 異なる周期の入力信号に対応できる汎用性を持ち、し
かもPLLのようなアナログ要素を用いずに構成可能にす
ることを目的とし、 入力するシステムクロックと、該クロックに同期した
データのブロックを区別する同期信号とから該同期信号
のｍ倍の周波数を有する内部クロックを作成するクロッ
ク発生回路であって、該同期信号をシステムクロックで
シフトするｍ・ａビットのシフトレジスタと、前記同期
信号の長さを前記システムクロックで計数し、その計数
値を逓倍数で割算した商を求めるセレクト信号発生回路
と、前記セレクト信号発生回路から前記商に関する信号
が入力されることにより、前記シフトレジスタの複数の
並列出力の中から初項１で前記商を公差とした等差級数
の各値に対応する出力を選択するセレクタ回路と、該セ
レクタ回路の出力に順番に現われるエッジで前記内部ク
ロックを交互に反転させるロジック回路とを備えるよう
構成する。
本考案は、入力信号のｍ倍の周波数を有するクロック
発生回路に関する。
発生回路に関する。
オーバサンプルフィルタは入力同期信号をｍ逓倍した
内部クロックを用いて動作するが、ソースが異なると同
期信号の周期が異なるため、その対策が必要になる。
内部クロックを用いて動作するが、ソースが異なると同
期信号の周期が異なるため、その対策が必要になる。
上述したオーバサンプルフィルタの入力同期信号に限
らず、周期が異なる入力信号のｍ倍の周波数を有するク
ロックをそれぞれ発生するには、PLL（位相同期ルー
プ）を用いて汎用性を持たせるか、個々の周期の入力
信号に対応した回路を用意する必要がある。
らず、周期が異なる入力信号のｍ倍の周波数を有するク
ロックをそれぞれ発生するには、PLL（位相同期ルー
プ）を用いて汎用性を持たせるか、個々の周期の入力
信号に対応した回路を用意する必要がある。
しかしながら、のPLL方式はLPFやVCOのようなアナ
ログ要素が必要であるため、他のデジタル回路と同一チ
ップ上に混載することが難しい。これに対し、の個別
方式は各回路をデジタル要素で構成できるので他回路と
の整合性が良いが、ソース別に専用の回路を必要とする
欠点がある。
ログ要素が必要であるため、他のデジタル回路と同一チ
ップ上に混載することが難しい。これに対し、の個別
方式は各回路をデジタル要素で構成できるので他回路と
の整合性が良いが、ソース別に専用の回路を必要とする
欠点がある。
本考案は、異なる周期の入力信号に対応できる汎用性
を持ち、しかもアナログ要素を用いずに構成可能にする
ことを目的とする。
を持ち、しかもアナログ要素を用いずに構成可能にする
ことを目的とする。
第１図は本考案の原理図で、１は同期信号SYNCをシス
テムクロックSCLKでシフトするシフトレジスタである。
同期信号SYNCの周波数をｆSYNC、システムクロックSCLK
の周波数をｆSCLKとしたとき、考えられる入力はｆSCLK
／（２・ｆSYNC）＝ｍ・ａで表される。ｍは逓倍数であ
り、ａはこの関係が成立するときの倍数で正の整数であ
る。従って、シフトレジスタ１のビット数は、このｍ・
ａ以上あればよいことになる。図示のシフトレジスタ１
はｍ＝4,a＝２の８ビットの場合である。
テムクロックSCLKでシフトするシフトレジスタである。
同期信号SYNCの周波数をｆSYNC、システムクロックSCLK
の周波数をｆSCLKとしたとき、考えられる入力はｆSCLK
／（２・ｆSYNC）＝ｍ・ａで表される。ｍは逓倍数であ
り、ａはこの関係が成立するときの倍数で正の整数であ
る。従って、シフトレジスタ１のビット数は、このｍ・
ａ以上あればよいことになる。図示のシフトレジスタ１
はｍ＝4,a＝２の８ビットの場合である。
２は同期信号SYNCの長さ（デューティ50％として例え
ばＨ区間の長さ）をシステムクロックSCLKをカウンタで
計数して求め、その計数値Ａを逓倍数ｍで割算した商Ｍ
＝A/mを求め、この商Ｍに対応するセレクト信号を出力
するセレクト信号発生回路、３はセレクト信号発生回路
２からのセレクト信号によって、前記シフトレジスタの
複数の並列出力のそれぞれに設けられた任意のゲートを
開閉し、シフトレジスタの複数の並列出力の中から初項
１で前記商Ｍを公差とする等差級数に該当する出力を選
択して出力するセレクタ回路、４はこのセレクタ回路３
の出力に順番に現われるエッジで内部クロックSYNC4
（一般にはSYNCm）を交互に反転させるロジック回路で
ある。
ばＨ区間の長さ）をシステムクロックSCLKをカウンタで
計数して求め、その計数値Ａを逓倍数ｍで割算した商Ｍ
＝A/mを求め、この商Ｍに対応するセレクト信号を出力
するセレクト信号発生回路、３はセレクト信号発生回路
２からのセレクト信号によって、前記シフトレジスタの
複数の並列出力のそれぞれに設けられた任意のゲートを
開閉し、シフトレジスタの複数の並列出力の中から初項
１で前記商Ｍを公差とする等差級数に該当する出力を選
択して出力するセレクタ回路、４はこのセレクタ回路３
の出力に順番に現われるエッジで内部クロックSYNC4
（一般にはSYNCm）を交互に反転させるロジック回路で
ある。
第２図は第１図の動作を示すタイムチャートである。
同期信号SYNCはＬでRch、ＨでLchを示し、デューティ50
％で交互に反転する。本例の同期信号SYNCはシステムク
ロックSCLKの８ビット分であるので、セレクト信号発生
回路２で得られる商ＭはA/m＝8/4＝２となる。このため
セレクタ回路３はシフトレジスタ１の並列出力から1,3,
5,7番目の出力を選択して４ビット（一般にはｍビッ
ト）の端子01〜04に出力する。
同期信号SYNCはＬでRch、ＨでLchを示し、デューティ50
％で交互に反転する。本例の同期信号SYNCはシステムク
ロックSCLKの８ビット分であるので、セレクト信号発生
回路２で得られる商ＭはA/m＝8/4＝２となる。このため
セレクタ回路３はシフトレジスタ１の並列出力から1,3,
5,7番目の出力を選択して４ビット（一般にはｍビッ
ト）の端子01〜04に出力する。
ロジック回路４はこのセレクタ回路３の出力01〜04を
合成して内部クロックSYNC4を作成するが、その原理は
出力01〜04に順番に現われるエッジで内部クロックSYNC
4を交互に反転するようにする。第２図に示すようにシ
フトレジスタ１の出力は1,2,3,……の順に変化するの
で、セレクタ回路３の出力も01,02,03……の順に変化す
る。従って、ロジック回路４は01のエッジでSYNC4を反
転したら次は02のエッジでSYNC4を反転し、以下同様の
動作を継続する。このことにより内部クロックSYNC4は
同期信号SYNCをｍ逓倍したものとなる。つまり、図示の
例はｍ＝４であったが、ｍ＝２にするとＭ＝A/m＝8/2＝
４となるため、セレクタ回路３はシフトレジスタ１の出
力を1,5,9（１）,13（５），……の等差級数で選択する
ため、このときの内部クロックSYNC2はSYNCを２逓倍し
たものとなる。また、Ａ＝16の同期信号が入力するとｍ
＝４ではＭ＝16/4＝４となるため、Ｍ＝8,m＝２の場合
と同様の結果になり、Ａ＝８と同じ回路構成でＡ＝16の
４逓倍のクロックが得られる。
合成して内部クロックSYNC4を作成するが、その原理は
出力01〜04に順番に現われるエッジで内部クロックSYNC
4を交互に反転するようにする。第２図に示すようにシ
フトレジスタ１の出力は1,2,3,……の順に変化するの
で、セレクタ回路３の出力も01,02,03……の順に変化す
る。従って、ロジック回路４は01のエッジでSYNC4を反
転したら次は02のエッジでSYNC4を反転し、以下同様の
動作を継続する。このことにより内部クロックSYNC4は
同期信号SYNCをｍ逓倍したものとなる。つまり、図示の
例はｍ＝４であったが、ｍ＝２にするとＭ＝A/m＝8/2＝
４となるため、セレクタ回路３はシフトレジスタ１の出
力を1,5,9（１）,13（５），……の等差級数で選択する
ため、このときの内部クロックSYNC2はSYNCを２逓倍し
たものとなる。また、Ａ＝16の同期信号が入力するとｍ
＝４ではＭ＝16/4＝４となるため、Ｍ＝8,m＝２の場合
と同様の結果になり、Ａ＝８と同じ回路構成でＡ＝16の
４逓倍のクロックが得られる。
内部クロックSYNC4はシステムクロックSCLKに同期し
ている。これは図示せぬデータがシステムクロックSCLK
にビット対応で同期しているためである。
ている。これは図示せぬデータがシステムクロックSCLK
にビット対応で同期しているためである。
ロジック回路４はエッジ検出回路とSYNC反転回路の組
合せでも構成できるが、図示の例では簡単なゲート群で
構成している。つまり、G1,G2はEOR（排他的論理和）ゲ
ート、G3はゲートG1,G2の出力を時系列に合成するオア
ゲートであり、EORゲートG1,G2は一方の入力で他方の入
力のエッジの反転／非反転を制御し、最終出力SYNC4の
エッジが出力1,3,5,7のエッジの時間情報を持ちながら
その極性がSYNC4用に調整されるようにしている。
合せでも構成できるが、図示の例では簡単なゲート群で
構成している。つまり、G1,G2はEOR（排他的論理和）ゲ
ート、G3はゲートG1,G2の出力を時系列に合成するオア
ゲートであり、EORゲートG1,G2は一方の入力で他方の入
力のエッジの反転／非反転を制御し、最終出力SYNC4の
エッジが出力1,3,5,7のエッジの時間情報を持ちながら
その極性がSYNC4用に調整されるようにしている。
第３図および第４図は本考案の実施例を示す構成図
で、第３図はセレクト信号発生回路２の構成図、第４図
はセレクタ回路の構成図である。
で、第３図はセレクト信号発生回路２の構成図、第４図
はセレクタ回路の構成図である。
セレクト信号発生回路２は同期信号SYNCのＨ区間をシ
ステムクロックSCLKでカウントするカウンタ21と、その
出力（カウンタ値Ａ）を保持するラッチ22と、このラッ
チ22の出力をデコードしてａ本の出力のうち（左から）
Ｍ番目の出力だけをＨ（選択レベル）にするデコーダ23
とからなる。Ｍはカウンタ値Ａを逓倍数ｍで割った値で
あるが、この割算はｍが２αの形で場合は、例えばラッ
チ22でカウンタ値Ａをαビットシフトするだけの処理で
済む。
ステムクロックSCLKでカウントするカウンタ21と、その
出力（カウンタ値Ａ）を保持するラッチ22と、このラッ
チ22の出力をデコードしてａ本の出力のうち（左から）
Ｍ番目の出力だけをＨ（選択レベル）にするデコーダ23
とからなる。Ｍはカウンタ値Ａを逓倍数ｍで割った値で
あるが、この割算はｍが２αの形で場合は、例えばラッ
チ22でカウンタ値Ａをαビットシフトするだけの処理で
済む。
第１図に示すセレクタ回路３は、この場合maビットの
シフトレジスタの出力を、ａビットずつ入力とする（ｍ
−１）個のセレクタ32〜3mを有する。そして、このセレ
クタ32〜3mのそれぞれには、第３図のデコーダ23の出
力、つまり、ａ本の出力のうち左からＭ番目をＨとした
出力が入力される。
シフトレジスタの出力を、ａビットずつ入力とする（ｍ
−１）個のセレクタ32〜3mを有する。そして、このセレ
クタ32〜3mのそれぞれには、第３図のデコーダ23の出
力、つまり、ａ本の出力のうち左からＭ番目をＨとした
出力が入力される。
このようにセレクタ32〜3mは、このＭを示すセレクト
信号を受けて、入力されるシフトレジスタ出力のＭ番目
を選択するようになっている。
信号を受けて、入力されるシフトレジスタ出力のＭ番目
を選択するようになっている。
次に、セレクタ32〜3mが、シフトレジスタ出力を等差
級数の各値で選択するため、シフトレジスタ出力は次の
ようにセレクタ32〜3mに入力される。
級数の各値で選択するため、シフトレジスタ出力は次の
ようにセレクタ32〜3mに入力される。
先ず、シフトレジスタの出力１は、セレクタを介さず
そのまま01に出力する。
そのまま01に出力する。
次に、セレクタ32は、シフトレジスタの出力２から公
差１で続くａビットの出力、2,3,4,5,・・・（ａ＋１）
を入力とし、その入力のＭ番目を選択して02に出力す
る。
差１で続くａビットの出力、2,3,4,5,・・・（ａ＋１）
を入力とし、その入力のＭ番目を選択して02に出力す
る。
また、セレクタ33は、シフトレジスタの出力３から公
差２で続くａビットの出力、3,5,7,9,・・・（2a＋１）
を入力とし、その入力のＭ番目を選択して03に出力す
る。以下同様に最初の出力と公差を１ずつ増やし、最後
のセレクタ3mでは出力ｍから公差（ｍ−１）で続くａビ
ットの出力m,m＋（ｍ−１）,m＋２（ｍ−１），……ｍ
＋（ａ−１）（ｍ−１）＝（ｍ−１）ａ＋１を入力と
し、そのＭ番目を選択して0mに出力する。尚、出力01は
出力１から公差０で続くａビットの出力1,1,1,……１の
１つということになるので、セレクタは不用である。
差２で続くａビットの出力、3,5,7,9,・・・（2a＋１）
を入力とし、その入力のＭ番目を選択して03に出力す
る。以下同様に最初の出力と公差を１ずつ増やし、最後
のセレクタ3mでは出力ｍから公差（ｍ−１）で続くａビ
ットの出力m,m＋（ｍ−１）,m＋２（ｍ−１），……ｍ
＋（ａ−１）（ｍ−１）＝（ｍ−１）ａ＋１を入力と
し、そのＭ番目を選択して0mに出力する。尚、出力01は
出力１から公差０で続くａビットの出力1,1,1,……１の
１つということになるので、セレクタは不用である。
セレクタ32〜3mはいずれもａ個のゲートG11〜G1aで入
力を選択するが、どのゲートを開くかは第３図のデコー
ド23の出力で自動的に決定される。つまり、Ｍ＝１のと
きはG11が開となり、Ｍ＝２のときはG12が開となり、…
…Ｍ＝ａのときはG1aが開となる。下表にＭの値と出力0
1〜0mの関係を示す。
力を選択するが、どのゲートを開くかは第３図のデコー
ド23の出力で自動的に決定される。つまり、Ｍ＝１のと
きはG11が開となり、Ｍ＝２のときはG12が開となり、…
…Ｍ＝ａのときはG1aが開となる。下表にＭの値と出力0
1〜0mの関係を示す。
同期信号SYNCは、A/C変換値やPCMデータの場合には16
ビット、CDの場合は24ビット、DATの場合は32ビットと
データ長が異なるためその長さも異なるが、本考案の回
路を用いればどの同期信号が入力してもそのｍ逓倍のク
ロックを発生することができる。
ビット、CDの場合は24ビット、DATの場合は32ビットと
データ長が異なるためその長さも異なるが、本考案の回
路を用いればどの同期信号が入力してもそのｍ逓倍のク
ロックを発生することができる。
以上述べたように本考案によれば、16ビット、24ビッ
ト、32ビットで同期信号が異なるが、どの同期信号が入
力されてもそのｍ逓倍のクロックを発生することができ
るので、クロック発生回路に汎用性を持たせることがで
き、しかもアナログ要素を用いることなく構成できるの
で、他のデジタル回路と同一チップに混載できる利点が
ある。
ト、32ビットで同期信号が異なるが、どの同期信号が入
力されてもそのｍ逓倍のクロックを発生することができ
るので、クロック発生回路に汎用性を持たせることがで
き、しかもアナログ要素を用いることなく構成できるの
で、他のデジタル回路と同一チップに混載できる利点が
ある。
第１図は本考案の原理図、 第２図は第１図のタイムチャート、 第３図はセレクト信号発生回路の構成図、 第４図はセレクタ回路の構成図である。 図中、１はシフトレジスタ、２はセレクト信号発生回
路、３はセレクタ回路、４はロジック回路である。
路、３はセレクタ回路、４はロジック回路である。
───────────────────────────────────────────────────── フロントページの続き (72)考案者 大和 俊孝 兵庫県神戸市兵庫区御所通１丁目２番28 号 富士通テン株式会社内
Claims (1)
- 【請求項１】入力するシステムクロック（SCLK）と、該
クロックに同期したデータのブロックを区別する同期信
号（SYNC）とから該同期信号のｍ倍の周波数を有する内
部クロック（SYNCm）を作成するクロック発生回路であ
って、 該同期信号（SYNC）をシステムクロック（SCLK）でシフ
トするｍ・ａビットのシフトレジスタ（１）と、 前記同期信号（SYNC）の長さを前記システムクロック
（SCLK）をカウンタで計数して求め、その計数値（Ａ）
を逓倍数（ｍ）で割算した商（Ｍ＝A/m）を求め、この
商（Ｍ）に対応するセレクト信号を出力するセレクト信
号発生回路（２）と、 前記セレクト信号発生回路（２）からのセレクト信号に
よって、前記シフトレジスタの複数の並列出力のそれぞ
れに設けられた任意のゲートを開閉し、シフトレジスタ
の複数の並列出力の中から初項１で前記商（Ｍ）を公差
とする等差級数に該当する出力を選択して出力するセレ
クタ回路（３）と、 該セレクタ回路の出力に順番に現れるエッジで前記内部
クロック（SYNCm）を交互に反転させるロジック回路
（４）とを備えることを特徴とするクロック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5694190U JP2559791Y2 (ja) | 1990-05-30 | 1990-05-30 | クロック発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5694190U JP2559791Y2 (ja) | 1990-05-30 | 1990-05-30 | クロック発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0419824U JPH0419824U (ja) | 1992-02-19 |
| JP2559791Y2 true JP2559791Y2 (ja) | 1998-01-19 |
Family
ID=31581213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5694190U Expired - Lifetime JP2559791Y2 (ja) | 1990-05-30 | 1990-05-30 | クロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2559791Y2 (ja) |
-
1990
- 1990-05-30 JP JP5694190U patent/JP2559791Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0419824U (ja) | 1992-02-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |