JPH09284107A - パルス幅変調回路 - Google Patents
パルス幅変調回路Info
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- JPH09284107A JPH09284107A JP9399496A JP9399496A JPH09284107A JP H09284107 A JPH09284107 A JP H09284107A JP 9399496 A JP9399496 A JP 9399496A JP 9399496 A JP9399496 A JP 9399496A JP H09284107 A JPH09284107 A JP H09284107A
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- pulse width
- coincidence
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- counter
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Abstract
(57)【要約】
【課題】 パルス幅変調（ＰＷＭ）回路において、回路
規模の縮小を目的とする。 【解決手段】 一致検出回路Ｉ４において、入力信号１
とカウンター回路３からのカウンター出力信号１１の一
致検出によってリセット信号２１を得る。また、一致検
出回路II５において、入力信号１の反転信号１４とカウ
ンター回路３からのカウンター出力信号１１の一致検出
によって得られる信号２０を１クロック分フリップフロ
ップ６を用いて遅らせたリセット信号２２を得る。そし
て、サンプル周期ごとにＲＳフリップフロップ７，８を
セットするサンプル周期信号１３と、ＲＳフリップフロ
ップ７，８をリセットするリセット信号２１，２２を用
いて、相補的な個々のパルス幅信号３１，３２を得る。
これらのパルス幅信号３１，３２を減算器９により合成
する事により、入力信号１が合成パルス幅信号出力１０
にＰＷＭ変換される回路により、従来の構成より大幅な
回路削減が得られる。
規模の縮小を目的とする。 【解決手段】 一致検出回路Ｉ４において、入力信号１
とカウンター回路３からのカウンター出力信号１１の一
致検出によってリセット信号２１を得る。また、一致検
出回路II５において、入力信号１の反転信号１４とカウ
ンター回路３からのカウンター出力信号１１の一致検出
によって得られる信号２０を１クロック分フリップフロ
ップ６を用いて遅らせたリセット信号２２を得る。そし
て、サンプル周期ごとにＲＳフリップフロップ７，８を
セットするサンプル周期信号１３と、ＲＳフリップフロ
ップ７，８をリセットするリセット信号２１，２２を用
いて、相補的な個々のパルス幅信号３１，３２を得る。
これらのパルス幅信号３１，３２を減算器９により合成
する事により、入力信号１が合成パルス幅信号出力１０
にＰＷＭ変換される回路により、従来の構成より大幅な
回路削減が得られる。
Description
【０００１】
【発明の属する技術分野】本発明はＣＤプレーヤー等の
デジタルオーディオ機器に適したデジタル信号処理のパ
ルス幅変調（ＰＷＭ）回路に関するものである。
デジタルオーディオ機器に適したデジタル信号処理のパ
ルス幅変調（ＰＷＭ）回路に関するものである。
【０００２】
【従来の技術】従来、相補的な２つのパルス幅信号を出
力するパルス幅変調回路の一例として特開平２−１６５
７２９号に記載されたものがある。
力するパルス幅変調回路の一例として特開平２−１６５
７２９号に記載されたものがある。
【０００３】図２は従来の相補型パルス幅変調回路の構
造を示したものである。以下図２を用いて従来の相補型
パルス幅変調回路の構成を説明する。
造を示したものである。以下図２を用いて従来の相補型
パルス幅変調回路の構成を説明する。
【０００４】図２において、１は相補型パルス幅変調回
路の入力信号である。２は入力信号１と同期したタイミ
ングでタイミング信号８とクロック信号９を発生するタ
イミング発生回路である。３，４は入力信号１を入力す
ることによってパラレル信号２１，２２に変換するＲＯ
Ｍである。５，６は個々のパラレル信号２１，２２をタ
イミング信号８とクロック信号９によりパラレル−シリ
アル変換して図３に示すような相補的パルス幅信号３
１，３２に変換するパラレル−シリアル変換器である。
７は個々の相補的パルス幅信号３１，３２を合成し図３
に示すような合成パルス幅信号１０に変換する減算器で
ある。そして、減算器７から出力される合成パルス幅信
号１０をパルス幅変調回路全体の出力とする。
路の入力信号である。２は入力信号１と同期したタイミ
ングでタイミング信号８とクロック信号９を発生するタ
イミング発生回路である。３，４は入力信号１を入力す
ることによってパラレル信号２１，２２に変換するＲＯ
Ｍである。５，６は個々のパラレル信号２１，２２をタ
イミング信号８とクロック信号９によりパラレル−シリ
アル変換して図３に示すような相補的パルス幅信号３
１，３２に変換するパラレル−シリアル変換器である。
７は個々の相補的パルス幅信号３１，３２を合成し図３
に示すような合成パルス幅信号１０に変換する減算器で
ある。そして、減算器７から出力される合成パルス幅信
号１０をパルス幅変調回路全体の出力とする。
【０００５】
【発明が解決しようとする課題】この相補型パルス幅変
調回路においては、ＲＯＭとパラレル−シリアル変換回
路を用いて相補的パルス幅信号を得る構成になっている
ため、回路規模が大きくなるという問題があった。
調回路においては、ＲＯＭとパラレル−シリアル変換回
路を用いて相補的パルス幅信号を得る構成になっている
ため、回路規模が大きくなるという問題があった。
【０００６】本発明は前記従来の問題点を解決するもの
で、相補的パルス幅信号を得る構成を変更することによ
り、従来の構成より回路規模を大幅に小さくできるＰＷ
Ｍ変換回路を提供することを目的とする。
で、相補的パルス幅信号を得る構成を変更することによ
り、従来の構成より回路規模を大幅に小さくできるＰＷ
Ｍ変換回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】この課題を解決するため
に本発明は、相補的パルス幅信号を入力信号と入力信号
の１サンプル期間ごとにそのカウント値が一巡するカウ
ンターのカウント値との一致検出により得られるように
構成されている。
に本発明は、相補的パルス幅信号を入力信号と入力信号
の１サンプル期間ごとにそのカウント値が一巡するカウ
ンターのカウント値との一致検出により得られるように
構成されている。
【０００８】これにより、従来の構成より回路規模が大
幅に小さいパルス幅変調回路が得られる。
幅に小さいパルス幅変調回路が得られる。
【０００９】
【発明の実施の形態】まず、本発明の請求項１に記載の
パルス幅変調回路は、入力信号の１サンプル期間ごとに
そのカウント値が一巡するカウンターと、前記入力信号
と前記カウント値の一致を検出する第一の一致検出手段
と、前記入力信号の相補的信号と前記カウント値の一致
を検出する第二の一致検出手段とを有し、前記第一およ
び第二の一致検出手段のそれぞれの一致検出信号に基づ
いて出力信号のパルス幅を決定することを特徴とするも
のである。
パルス幅変調回路は、入力信号の１サンプル期間ごとに
そのカウント値が一巡するカウンターと、前記入力信号
と前記カウント値の一致を検出する第一の一致検出手段
と、前記入力信号の相補的信号と前記カウント値の一致
を検出する第二の一致検出手段とを有し、前記第一およ
び第二の一致検出手段のそれぞれの一致検出信号に基づ
いて出力信号のパルス幅を決定することを特徴とするも
のである。
【００１０】これにより、例えば１の補数表示の入力信
号データに対して相補型のパルス幅変調を行うことがで
き、従来必要であったＲＯＭやシリアルパラレル変換器
は不要になる。
号データに対して相補型のパルス幅変調を行うことがで
き、従来必要であったＲＯＭやシリアルパラレル変換器
は不要になる。
【００１１】また、請求項２記載のパルス幅変調回路
は、入力信号の１サンプル期間ごとにそのカウント値が
一巡するカウンターと、前記入力信号と前記カウント値
の一致を検出する第一の一致検出手段と、前記入力信号
の相補的信号と前記カウント値の一致を検出する第二の
一致検出手段と、前記第二の一致検出手段の一致検出信
号を所定期間だけ遅延させる遅延手段を有し、前記第一
の一致検出手段の一致検出信号および前記遅延手段の遅
延信号に基づいて出力信号のパルス幅を決定することを
特徴とするものである。
は、入力信号の１サンプル期間ごとにそのカウント値が
一巡するカウンターと、前記入力信号と前記カウント値
の一致を検出する第一の一致検出手段と、前記入力信号
の相補的信号と前記カウント値の一致を検出する第二の
一致検出手段と、前記第二の一致検出手段の一致検出信
号を所定期間だけ遅延させる遅延手段を有し、前記第一
の一致検出手段の一致検出信号および前記遅延手段の遅
延信号に基づいて出力信号のパルス幅を決定することを
特徴とするものである。
【００１２】これにより、例えば２の補数表示の入力信
号データに対して相補型のパルス幅変調を行うことがで
き、従来必要であったＲＯＭやシリアル−パラレル変換
器は不要になる。
号データに対して相補型のパルス幅変調を行うことがで
き、従来必要であったＲＯＭやシリアル−パラレル変換
器は不要になる。
【００１３】また、請求項３記載のパルス幅変調回路
は、入力信号の１サンプル期間ごとにそのカウント値が
一巡するカウンターと、前記入力信号と前記カウント値
の一致を検出し、一致検出信号および前記一致検出信号
の相補的信号を出力する一致検出手段を有し、前記一致
検出信号および前記相補的信号に基づいて出力信号のパ
ルス幅を決定することを特徴とするものである。
は、入力信号の１サンプル期間ごとにそのカウント値が
一巡するカウンターと、前記入力信号と前記カウント値
の一致を検出し、一致検出信号および前記一致検出信号
の相補的信号を出力する一致検出手段を有し、前記一致
検出信号および前記相補的信号に基づいて出力信号のパ
ルス幅を決定することを特徴とするものである。
【００１４】これにより、一致検出手段を１つ設けるだ
けで請求項１記載のものと同様の作用効果を得ることが
できる。
けで請求項１記載のものと同様の作用効果を得ることが
できる。
【００１５】また、請求項４記載のパルス変調回路は、
入力信号の１サンプル期間ごとにそのカウント値が一巡
するカウンターと、前記入力信号と前記カウント値の一
致を検出し、一致検出信号および前記一致検出信号の相
補的信号を出力する一致検出手段と、前記相補的信号を
所定期間だけ遅延させる遅延手段を有し、前記一致検出
信号および前記遅延手段の遅延信号に基づいて出力信号
のパルス幅を決定することを特徴とするものである。
入力信号の１サンプル期間ごとにそのカウント値が一巡
するカウンターと、前記入力信号と前記カウント値の一
致を検出し、一致検出信号および前記一致検出信号の相
補的信号を出力する一致検出手段と、前記相補的信号を
所定期間だけ遅延させる遅延手段を有し、前記一致検出
信号および前記遅延手段の遅延信号に基づいて出力信号
のパルス幅を決定することを特徴とするものである。
【００１６】これにより、一致検出手段を１つ設けるだ
けで請求項２記載のものと同様の作用効果を得ることが
できる。
けで請求項２記載のものと同様の作用効果を得ることが
できる。
【００１７】また、請求項５に記載の発明は、入力信号
値に応じ、立ち上がりエッジが変化する第１のパルス幅
信号を出力する第１のＰＷＭ回路と入力信号値の極性を
反転させた値に応じ、立ち上がりエッジが変化し、かつ
その立ち上がりエッジが前記第１のＰＷＭ回路の出力す
る第１のパルス幅信号と同じタイミングとなる第２のパ
ルス幅信号を出力する第２のＰＷＭ回路を構成するにあ
たり、クロック信号をもとに、入力信号の１サンプル期
間ごとにそのカウント値が一巡するカウンターを有し、
前記カウンターを入力信号のサンプル周期ごとに一定の
値にプリセットするのと同じタイミングで前記第１のパ
ルス幅信号と第２のパルス幅信号の立ち上がりエッジを
求め、前記入力信号とカウンター出力との一致検出を行
った信号により、前記第１のパルス幅信号の立ち下がり
エッジを求め、かつ前記入力信号の個々のビットを反転
させた信号と前記カウンター出力との一致検出を行った
信号を、前記クロック信号１クロック分遅延させた信号
により、前記第２のパルス幅信号の立ち下がりエッジを
求めることを特徴としたものである。
値に応じ、立ち上がりエッジが変化する第１のパルス幅
信号を出力する第１のＰＷＭ回路と入力信号値の極性を
反転させた値に応じ、立ち上がりエッジが変化し、かつ
その立ち上がりエッジが前記第１のＰＷＭ回路の出力す
る第１のパルス幅信号と同じタイミングとなる第２のパ
ルス幅信号を出力する第２のＰＷＭ回路を構成するにあ
たり、クロック信号をもとに、入力信号の１サンプル期
間ごとにそのカウント値が一巡するカウンターを有し、
前記カウンターを入力信号のサンプル周期ごとに一定の
値にプリセットするのと同じタイミングで前記第１のパ
ルス幅信号と第２のパルス幅信号の立ち上がりエッジを
求め、前記入力信号とカウンター出力との一致検出を行
った信号により、前記第１のパルス幅信号の立ち下がり
エッジを求め、かつ前記入力信号の個々のビットを反転
させた信号と前記カウンター出力との一致検出を行った
信号を、前記クロック信号１クロック分遅延させた信号
により、前記第２のパルス幅信号の立ち下がりエッジを
求めることを特徴としたものである。
【００１８】また、請求項６に記載の発明は、前記第１
のパルス幅信号と第２のパルス幅信号を合成するにあた
り、前記カウンターのプリセット信号により、第１のＲ
Ｓフリップフロップと第２のＲＳフリップフロップとの
セットを行い、前記入力信号とカウンター出力との一致
検出を行った信号により第１のＲＳフリップフロップを
リセットし、前記入力信号の個々のビットを反転させた
信号と前記カウンター出力との一致検出を行った信号を
前記クロック信号１クロック分遅延させた信号により第
２のＲＳフリップフロップをリセットし、第１のＲＳフ
リップフロップに出力を第１のパルス幅信号、第２のＲ
Ｓフリップフロップの出力を第２のパルス幅信号とする
ことを特徴とするＰＷＭ変換回路であり、従来の構成よ
り回路規模を大幅に小さくできるという作用を有する。
のパルス幅信号と第２のパルス幅信号を合成するにあた
り、前記カウンターのプリセット信号により、第１のＲ
Ｓフリップフロップと第２のＲＳフリップフロップとの
セットを行い、前記入力信号とカウンター出力との一致
検出を行った信号により第１のＲＳフリップフロップを
リセットし、前記入力信号の個々のビットを反転させた
信号と前記カウンター出力との一致検出を行った信号を
前記クロック信号１クロック分遅延させた信号により第
２のＲＳフリップフロップをリセットし、第１のＲＳフ
リップフロップに出力を第１のパルス幅信号、第２のＲ
Ｓフリップフロップの出力を第２のパルス幅信号とする
ことを特徴とするＰＷＭ変換回路であり、従来の構成よ
り回路規模を大幅に小さくできるという作用を有する。
【００１９】（実施の形態）図１は本発明の実施の形態
におけるパルス幅変調回路の構成図である。以下、図１
を用いてその構成を説明する。
におけるパルス幅変調回路の構成図である。以下、図１
を用いてその構成を説明する。
【００２０】１はパルス幅変調回路の入力信号である。
２は入力信号１の個々のビットを反転させるインバータ
ーである。３はクロック信号１２に同期して入力信号１
の１サンプル期間ごとにそのカウント値が一巡し、サン
プル周期信号１３により入力信号１の１サンプル期間ご
とに一定のタイミングでプリセットされ、一致検出に用
いるカウンター信号１１を発生するカウンター回路であ
る。４は入力信号１とカウンター出力信号１１の一致検
出を行う第１の一致検出回路（請求項１および２の第一
の一致検出手段に相当する）である。５はインバーター
２の出力信号１４とカウンター出力信号１１の一致検出
を行う第２の一致検出回路（請求項１および２の第二の
一致検出手段に相当する）である。６は第２の一致検出
回路５の出力２０を１クロック分遅らせるフリップフロ
ップ（請求項２および４の遅延手段に相当する）であ
る。７はサンプル周期信号１３によりセットされ、第１
の一致検出回路の出力２１によりリセットされることに
より第１のパルス幅信号３１を出力する第１のＲＳフリ
ップフロップであり、８はサンプル周期信号１３により
セットされ、フリップフロップの出力２２によりリセッ
トされることにより、第１のパルス幅信号と相補的な第
２のパルス幅信号３２を出力する第２のＲＳフリップフ
ロップである。９は相補的な第１のパルス幅信号３１と
第２のパルス幅信号３２を合成し合成パルス幅信号１０
を出力する減算器である。そして、減算器９から出力さ
れる合成パルス幅信号１０をパルス幅変調回路全体の出
力とする。
２は入力信号１の個々のビットを反転させるインバータ
ーである。３はクロック信号１２に同期して入力信号１
の１サンプル期間ごとにそのカウント値が一巡し、サン
プル周期信号１３により入力信号１の１サンプル期間ご
とに一定のタイミングでプリセットされ、一致検出に用
いるカウンター信号１１を発生するカウンター回路であ
る。４は入力信号１とカウンター出力信号１１の一致検
出を行う第１の一致検出回路（請求項１および２の第一
の一致検出手段に相当する）である。５はインバーター
２の出力信号１４とカウンター出力信号１１の一致検出
を行う第２の一致検出回路（請求項１および２の第二の
一致検出手段に相当する）である。６は第２の一致検出
回路５の出力２０を１クロック分遅らせるフリップフロ
ップ（請求項２および４の遅延手段に相当する）であ
る。７はサンプル周期信号１３によりセットされ、第１
の一致検出回路の出力２１によりリセットされることに
より第１のパルス幅信号３１を出力する第１のＲＳフリ
ップフロップであり、８はサンプル周期信号１３により
セットされ、フリップフロップの出力２２によりリセッ
トされることにより、第１のパルス幅信号と相補的な第
２のパルス幅信号３２を出力する第２のＲＳフリップフ
ロップである。９は相補的な第１のパルス幅信号３１と
第２のパルス幅信号３２を合成し合成パルス幅信号１０
を出力する減算器である。そして、減算器９から出力さ
れる合成パルス幅信号１０をパルス幅変調回路全体の出
力とする。
【００２１】また、図５は一致検出回路４の回路構成の
一例を示す。なお一致検出回路５についても同じ回路構
成でよいのでここでは説明を省略する。図５に示すよう
に一致検出回路は排他的論理和回路４ａ，４ｂ，４ｃ，
４ｄとＮＯＲ回路４ｅから構成されている。排他的論理
和回路４ａ，４ｂ，４ｃ，４ｄの一方の入力端子には、
４ｂｉｔデータである入力信号１が各ｂｉｔごとに入力
する。また、他方の入力端子には４ｂｉｔのカウンター
出力信号が各ビットごとに入力する。従って、入力信号
とカウンター出力信号はｂｉｔごとに比較され、すべて
のｂｉｔが一致したときのみＮＯＲ回路４ｅからハイレ
ベルの出力信号が得られる。この信号が一致検出信号と
なる。
一例を示す。なお一致検出回路５についても同じ回路構
成でよいのでここでは説明を省略する。図５に示すよう
に一致検出回路は排他的論理和回路４ａ，４ｂ，４ｃ，
４ｄとＮＯＲ回路４ｅから構成されている。排他的論理
和回路４ａ，４ｂ，４ｃ，４ｄの一方の入力端子には、
４ｂｉｔデータである入力信号１が各ｂｉｔごとに入力
する。また、他方の入力端子には４ｂｉｔのカウンター
出力信号が各ビットごとに入力する。従って、入力信号
とカウンター出力信号はｂｉｔごとに比較され、すべて
のｂｉｔが一致したときのみＮＯＲ回路４ｅからハイレ
ベルの出力信号が得られる。この信号が一致検出信号と
なる。
【００２２】次に、図１のように構成されたパルス幅変
調回路について、以下その動作を説明する。
調回路について、以下その動作を説明する。
【００２３】また、図４に入力信号１が＋３の場合の信
号波形を示す。ここでは、パルス幅変調回路の入力信号
１を４ｂｉｔ（２の補数で＋５〜−５までとする）のパ
ラレルデータであるとする。この４ｂｉｔの入力信号１
をインバーター２により全ビット反転信号１４を得る。
号波形を示す。ここでは、パルス幅変調回路の入力信号
１を４ｂｉｔ（２の補数で＋５〜−５までとする）のパ
ラレルデータであるとする。この４ｂｉｔの入力信号１
をインバーター２により全ビット反転信号１４を得る。
【００２４】次に、カウンター回路３からの図４のよう
なカウンター出力信号１１（４ｂｉｔのパラレル信号）
と入力信号１の一致検出を第１の一致検出回路で行い、
図４のようなリセット信号２１を得る。また、カウンタ
ー出力信号１２（４ｂｉｔのパラレル信号）と反転信号
１４の一致検出を第２の一致検出回路で行い、図４のよ
うな信号２０を得る。ところが、入力信号１が２の補数
のデータであるためその値を極性反転させるには全ｂｉ
ｔ反転＋１が必要であり、インバーター２による反転信
号１４は入力信号１の値を極性反転された信号に対し、
１ＬＳＢだけずれており、前記第２の一致検出回路も１
クロック分早く検出してしまう。よって、信号２０をフ
リップフロップ６を用いて１クロック遅らせることによ
り図４のようなリセット信号２２を得る。
なカウンター出力信号１１（４ｂｉｔのパラレル信号）
と入力信号１の一致検出を第１の一致検出回路で行い、
図４のようなリセット信号２１を得る。また、カウンタ
ー出力信号１２（４ｂｉｔのパラレル信号）と反転信号
１４の一致検出を第２の一致検出回路で行い、図４のよ
うな信号２０を得る。ところが、入力信号１が２の補数
のデータであるためその値を極性反転させるには全ｂｉ
ｔ反転＋１が必要であり、インバーター２による反転信
号１４は入力信号１の値を極性反転された信号に対し、
１ＬＳＢだけずれており、前記第２の一致検出回路も１
クロック分早く検出してしまう。よって、信号２０をフ
リップフロップ６を用いて１クロック遅らせることによ
り図４のようなリセット信号２２を得る。
【００２５】そして、カウンターのプリセットと同時に
ＲＳフリップフロップ７，８をセットする図４のような
サンプル周期信号１３とリセット信号２１，２２を用い
て、図３、図４のような相補的なパルス幅信号３１，３
２を得る。これらの相補的パルス幅信号３１，３２を減
算器９により合成することにより、図３、図４のような
合成パルス幅信号１０を得る。この合成パルス幅信号を
パルス幅変調回路全体の出力とする。
ＲＳフリップフロップ７，８をセットする図４のような
サンプル周期信号１３とリセット信号２１，２２を用い
て、図３、図４のような相補的なパルス幅信号３１，３
２を得る。これらの相補的パルス幅信号３１，３２を減
算器９により合成することにより、図３、図４のような
合成パルス幅信号１０を得る。この合成パルス幅信号を
パルス幅変調回路全体の出力とする。
【００２６】以上のように本実施の形態によれば、相補
的パルス幅信号を得る構成を入力信号とカウンター出力
信号の一致検出により得られる構成とすることより、従
来の構成より回路規模を小さくすることができる。
的パルス幅信号を得る構成を入力信号とカウンター出力
信号の一致検出により得られる構成とすることより、従
来の構成より回路規模を小さくすることができる。
【００２７】なお、上記の実施の形態では、入力信号の
データが２の補数で表されている場合についてのみ説明
したが、本発明はこれに限られるものではなく、他の補
数表示によるデータであってもよい。例えば、入力信号
のデータが１の補数で表されていてもよい。ただし、１
の補数の場合には入力信号のｂｉｔを反転するだけでデ
ータの正負を極性反転できるので、図１におけるフリッ
プフロップ６（遅延手段）は不要となる。すなわち、本
発明において、フリップフロップ６（遅延手段）は必ず
しも必要な要件ではない。
データが２の補数で表されている場合についてのみ説明
したが、本発明はこれに限られるものではなく、他の補
数表示によるデータであってもよい。例えば、入力信号
のデータが１の補数で表されていてもよい。ただし、１
の補数の場合には入力信号のｂｉｔを反転するだけでデ
ータの正負を極性反転できるので、図１におけるフリッ
プフロップ６（遅延手段）は不要となる。すなわち、本
発明において、フリップフロップ６（遅延手段）は必ず
しも必要な要件ではない。
【００２８】また、上記の実施の形態では、図１に示す
ように２つの一致検出回路４および５を備える構成とし
たが、本発明はこれ以外の構成であっても実現できる。
例えば一致検出回路を１つだけ設ける構成でもよい。図
６は、一致検出回路を１つだけ設けた場合における、一
致検出回路の回路構成の一例を示す。図５と同一の構成
要素には同じ符号を付けて説明を省略する。図５と異な
る点は、ＡＮＤ回路４ｆを設けている点である。ＡＮＤ
回路４ｆの出力は、入力信号１とカウンター出力信号１
１がすべてのｂｉｔで不一致の場合にのみハイレベルに
なる。すなわち入力信号とカウンター出力信号がｂｉｔ
反転の関係（相補的な関係）にある場合にのみ出力がハ
イレベルになる。従って、この一致検出回路は、入力信
号とカウンター出力信号とが一致した場合に一致検出信
号を信号２１として出力し、また、入力信号の相補的信
号とカウンター出力信号とが一致した場合に一致検出信
号を信号２０として出力する。このように図６に示す一
致検出回路を用いれば１つの一致検出回路だけで、信号
２０と信号２１を生成することができる。なお、この図
６の回路は図１における一致検出回路４および５と置き
換えればよく、この場合、インバーター２は不要とな
る。また、図６の回路も先の実施の形態と同様にデータ
が１の補数、２の補数等いずれの場合にも適用できる。
ように２つの一致検出回路４および５を備える構成とし
たが、本発明はこれ以外の構成であっても実現できる。
例えば一致検出回路を１つだけ設ける構成でもよい。図
６は、一致検出回路を１つだけ設けた場合における、一
致検出回路の回路構成の一例を示す。図５と同一の構成
要素には同じ符号を付けて説明を省略する。図５と異な
る点は、ＡＮＤ回路４ｆを設けている点である。ＡＮＤ
回路４ｆの出力は、入力信号１とカウンター出力信号１
１がすべてのｂｉｔで不一致の場合にのみハイレベルに
なる。すなわち入力信号とカウンター出力信号がｂｉｔ
反転の関係（相補的な関係）にある場合にのみ出力がハ
イレベルになる。従って、この一致検出回路は、入力信
号とカウンター出力信号とが一致した場合に一致検出信
号を信号２１として出力し、また、入力信号の相補的信
号とカウンター出力信号とが一致した場合に一致検出信
号を信号２０として出力する。このように図６に示す一
致検出回路を用いれば１つの一致検出回路だけで、信号
２０と信号２１を生成することができる。なお、この図
６の回路は図１における一致検出回路４および５と置き
換えればよく、この場合、インバーター２は不要とな
る。また、図６の回路も先の実施の形態と同様にデータ
が１の補数、２の補数等いずれの場合にも適用できる。
【００２９】
【発明の効果】以上のように本発明によるパルス幅変調
回路は、相補的パルス幅信号を得る構成を入力信号とカ
ウンター出力信号の一致検出により得られる構成にした
ことにより、従来の構成より回路規模を大幅に小さくで
きる優れたパルス幅変調回路を実現できるものである。
回路は、相補的パルス幅信号を得る構成を入力信号とカ
ウンター出力信号の一致検出により得られる構成にした
ことにより、従来の構成より回路規模を大幅に小さくで
きる優れたパルス幅変調回路を実現できるものである。
【図１】本発明の実施の形態におけるパルス幅変調回路
の構成図
の構成図
【図２】従来のパルス幅変調回路の構成図
【図３】パルス幅信号波形図
【図４】入力信号が＋３の場合の信号波形図
【図５】一致検出回路の一例の回路構成図
【図６】一致検出回路の他の例の回路構成図
１ 入力信号 ２ インバーター ３ カウンター回路 ４，５ 一致検出回路 ６ フリップフロップ ７，８ ＲＳフリップフロップ ９ 減算器 １１ 出力信号
Claims (6)
- 【請求項１】入力信号の１サンプル期間ごとにそのカウ
ント値が一巡するカウンターと、前記入力信号と前記カ
ウント値の一致を検出する第一の一致検出手段と、前記
入力信号の相補的信号と前記カウント値の一致を検出す
る第二の一致検出手段とを有し、前記第一および第二の
一致検出手段のそれぞれの一致検出信号に基づいて出力
信号のパルス幅を決定することを特徴とするパルス幅変
調回路。 - 【請求項２】入力信号の１サンプル期間ごとにそのカウ
ント値が一巡するカウンターと、前記入力信号と前記カ
ウント値の一致を検出する第一の一致検出手段と、前記
入力信号の相補的信号と前記カウント値の一致を検出す
る第二の一致検出手段と、前記第二の一致検出手段の一
致検出信号を所定期間だけ遅延させる遅延手段を有し、
前記第一の一致検出手段の一致検出信号および前記遅延
手段の遅延信号に基づいて出力信号のパルス幅を決定す
ることを特徴とするパルス幅変調回路。 - 【請求項３】入力信号の１サンプル期間ごとにそのカウ
ント値が一巡するカウンターと、前記入力信号と前記カ
ウント値の一致を検出し、一致検出信号および前記一致
検出信号の相補的信号を出力する一致検出手段を有し、
前記一致検出信号および前記相補的信号に基づいて出力
信号のパルス幅を決定することを特徴とするパルス幅変
調回路。 - 【請求項４】入力信号の１サンプル期間ごとにそのカウ
ント値が一巡するカウンターと、前記入力信号と前記カ
ウント値の一致を検出し、一致検出信号および前記一致
検出信号の相補的信号を出力する一致検出手段と、前記
相補的信号を所定期間だけ遅延させる遅延手段を有し、
前記一致検出信号および前記遅延手段の遅延信号に基づ
いて出力信号のパルス幅を決定することを特徴とするパ
ルス幅変調回路。 - 【請求項５】入力信号値に応じ、立ち上がりエッジが変
化する第１のパルス幅信号を出力する第１のＰＷＭ回路
と入力信号値の極性を反転させた値に応じ、立ち上がり
エッジが変化し、かつその立ち上がりエッジが前記第１
のＰＷＭ回路の出力する第１のパルス幅信号と同じタイ
ミングとなる第２のパルス幅信号を出力する第２のＰＷ
Ｍ回路を構成するにあたり、クロック信号をもとに、入
力信号の１サンプル期間ごとにそのカウント値が一巡す
るカウンターを有し、前記カウンターを入力信号のサン
プル周期ごとに一定の値にプリセットするのと同じタイ
ミングで前記第１のパルス幅信号と第２のパルス幅信号
の立ち上がりエッジを求め、前記入力信号とカウンター
出力との一致検出を行った信号により、前記第１のパル
ス幅信号の立ち下がりエッジを求め、かつ前記入力信号
の個々のビットを反転させた信号と前記カウンター出力
との一致検出を行った信号を、前記クロック信号１クロ
ック分遅延させた信号により、前記第２のパルス幅信号
の立ち下がりエッジを求めることを特徴としたパルス幅
変調回路。 - 【請求項６】前記第１のパルス幅信号と第２のパルス幅
信号を合成するにあたり、前記カウンターのプリセット
信号により、第１のＲＳフリップフロップと第２のＲＳ
フリップフロップとのセットを行い、前記入力信号とカ
ウンター出力との一致検出を行った信号により第１のＲ
Ｓフリップフロップをリセットし、前記入力信号の個々
のビットを反転させた信号と前記カウンター出力との一
致検出を行った信号を前記クロック信号１クロック分遅
延させた信号により第２のＲＳフリップフロップをリセ
ットし、第１のＲＳフリップフロップに出力を第１のパ
ルス幅信号、第２のＲＳフリップフロップの出力を第２
のパルス幅信号とすることを特徴とするパルス幅変調回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09399496A JP3562127B2 (ja) | 1996-04-16 | 1996-04-16 | パルス幅変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09399496A JP3562127B2 (ja) | 1996-04-16 | 1996-04-16 | パルス幅変調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09284107A true JPH09284107A (ja) | 1997-10-31 |
| JP3562127B2 JP3562127B2 (ja) | 2004-09-08 |
Family
ID=14097963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09399496A Expired - Fee Related JP3562127B2 (ja) | 1996-04-16 | 1996-04-16 | パルス幅変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3562127B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007184726A (ja) * | 2006-01-05 | 2007-07-19 | Oki Electric Ind Co Ltd | パルス幅変調装置 |
| DE112009002318T5 (de) | 2008-11-28 | 2012-02-09 | Mitsubishi Electric Corp. | Komplementäre Pulsbreiten-Modulationsschaltung und Digital-Analog-Wandler |
-
1996
- 1996-04-16 JP JP09399496A patent/JP3562127B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007184726A (ja) * | 2006-01-05 | 2007-07-19 | Oki Electric Ind Co Ltd | パルス幅変調装置 |
| JP4585970B2 (ja) * | 2006-01-05 | 2010-11-24 | Ｏｋｉセミコンダクタ株式会社 | パルス幅変調装置 |
| DE112009002318T5 (de) | 2008-11-28 | 2012-02-09 | Mitsubishi Electric Corp. | Komplementäre Pulsbreiten-Modulationsschaltung und Digital-Analog-Wandler |
| US8284088B2 (en) | 2008-11-28 | 2012-10-09 | Mitsubishi Electric Corporation | Digital to-analog converter |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3562127B2 (ja) | 2004-09-08 |
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