JPH09284107A - パルス幅変調回路 - Google Patents
パルス幅変調回路Info
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- JPH09284107A JPH09284107A JP9399496A JP9399496A JPH09284107A JP H09284107 A JPH09284107 A JP H09284107A JP 9399496 A JP9399496 A JP 9399496A JP 9399496 A JP9399496 A JP 9399496A JP H09284107 A JPH09284107 A JP H09284107A
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- pulse width
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Abstract
規模の縮小を目的とする。 【解決手段】 一致検出回路I4において、入力信号1
とカウンター回路3からのカウンター出力信号11の一
致検出によってリセット信号21を得る。また、一致検
出回路II5において、入力信号1の反転信号14とカウ
ンター回路3からのカウンター出力信号11の一致検出
によって得られる信号20を1クロック分フリップフロ
ップ6を用いて遅らせたリセット信号22を得る。そし
て、サンプル周期ごとにRSフリップフロップ7,8を
セットするサンプル周期信号13と、RSフリップフロ
ップ7,8をリセットするリセット信号21,22を用
いて、相補的な個々のパルス幅信号31,32を得る。
これらのパルス幅信号31,32を減算器9により合成
する事により、入力信号1が合成パルス幅信号出力10
にPWM変換される回路により、従来の構成より大幅な
回路削減が得られる。
Description
デジタルオーディオ機器に適したデジタル信号処理のパ
ルス幅変調(PWM)回路に関するものである。
力するパルス幅変調回路の一例として特開平2−165
729号に記載されたものがある。
造を示したものである。以下図2を用いて従来の相補型
パルス幅変調回路の構成を説明する。
路の入力信号である。2は入力信号1と同期したタイミ
ングでタイミング信号8とクロック信号9を発生するタ
イミング発生回路である。3,4は入力信号1を入力す
ることによってパラレル信号21,22に変換するRO
Mである。5,6は個々のパラレル信号21,22をタ
イミング信号8とクロック信号9によりパラレル−シリ
アル変換して図3に示すような相補的パルス幅信号3
1,32に変換するパラレル−シリアル変換器である。
7は個々の相補的パルス幅信号31,32を合成し図3
に示すような合成パルス幅信号10に変換する減算器で
ある。そして、減算器7から出力される合成パルス幅信
号10をパルス幅変調回路全体の出力とする。
調回路においては、ROMとパラレル−シリアル変換回
路を用いて相補的パルス幅信号を得る構成になっている
ため、回路規模が大きくなるという問題があった。
で、相補的パルス幅信号を得る構成を変更することによ
り、従来の構成より回路規模を大幅に小さくできるPW
M変換回路を提供することを目的とする。
に本発明は、相補的パルス幅信号を入力信号と入力信号
の1サンプル期間ごとにそのカウント値が一巡するカウ
ンターのカウント値との一致検出により得られるように
構成されている。
幅に小さいパルス幅変調回路が得られる。
パルス幅変調回路は、入力信号の1サンプル期間ごとに
そのカウント値が一巡するカウンターと、前記入力信号
と前記カウント値の一致を検出する第一の一致検出手段
と、前記入力信号の相補的信号と前記カウント値の一致
を検出する第二の一致検出手段とを有し、前記第一およ
び第二の一致検出手段のそれぞれの一致検出信号に基づ
いて出力信号のパルス幅を決定することを特徴とするも
のである。
号データに対して相補型のパルス幅変調を行うことがで
き、従来必要であったROMやシリアルパラレル変換器
は不要になる。
は、入力信号の1サンプル期間ごとにそのカウント値が
一巡するカウンターと、前記入力信号と前記カウント値
の一致を検出する第一の一致検出手段と、前記入力信号
の相補的信号と前記カウント値の一致を検出する第二の
一致検出手段と、前記第二の一致検出手段の一致検出信
号を所定期間だけ遅延させる遅延手段を有し、前記第一
の一致検出手段の一致検出信号および前記遅延手段の遅
延信号に基づいて出力信号のパルス幅を決定することを
特徴とするものである。
号データに対して相補型のパルス幅変調を行うことがで
き、従来必要であったROMやシリアル−パラレル変換
器は不要になる。
は、入力信号の1サンプル期間ごとにそのカウント値が
一巡するカウンターと、前記入力信号と前記カウント値
の一致を検出し、一致検出信号および前記一致検出信号
の相補的信号を出力する一致検出手段を有し、前記一致
検出信号および前記相補的信号に基づいて出力信号のパ
ルス幅を決定することを特徴とするものである。
けで請求項1記載のものと同様の作用効果を得ることが
できる。
入力信号の1サンプル期間ごとにそのカウント値が一巡
するカウンターと、前記入力信号と前記カウント値の一
致を検出し、一致検出信号および前記一致検出信号の相
補的信号を出力する一致検出手段と、前記相補的信号を
所定期間だけ遅延させる遅延手段を有し、前記一致検出
信号および前記遅延手段の遅延信号に基づいて出力信号
のパルス幅を決定することを特徴とするものである。
けで請求項2記載のものと同様の作用効果を得ることが
できる。
値に応じ、立ち上がりエッジが変化する第1のパルス幅
信号を出力する第1のPWM回路と入力信号値の極性を
反転させた値に応じ、立ち上がりエッジが変化し、かつ
その立ち上がりエッジが前記第1のPWM回路の出力す
る第1のパルス幅信号と同じタイミングとなる第2のパ
ルス幅信号を出力する第2のPWM回路を構成するにあ
たり、クロック信号をもとに、入力信号の1サンプル期
間ごとにそのカウント値が一巡するカウンターを有し、
前記カウンターを入力信号のサンプル周期ごとに一定の
値にプリセットするのと同じタイミングで前記第1のパ
ルス幅信号と第2のパルス幅信号の立ち上がりエッジを
求め、前記入力信号とカウンター出力との一致検出を行
った信号により、前記第1のパルス幅信号の立ち下がり
エッジを求め、かつ前記入力信号の個々のビットを反転
させた信号と前記カウンター出力との一致検出を行った
信号を、前記クロック信号1クロック分遅延させた信号
により、前記第2のパルス幅信号の立ち下がりエッジを
求めることを特徴としたものである。
のパルス幅信号と第2のパルス幅信号を合成するにあた
り、前記カウンターのプリセット信号により、第1のR
Sフリップフロップと第2のRSフリップフロップとの
セットを行い、前記入力信号とカウンター出力との一致
検出を行った信号により第1のRSフリップフロップを
リセットし、前記入力信号の個々のビットを反転させた
信号と前記カウンター出力との一致検出を行った信号を
前記クロック信号1クロック分遅延させた信号により第
2のRSフリップフロップをリセットし、第1のRSフ
リップフロップに出力を第1のパルス幅信号、第2のR
Sフリップフロップの出力を第2のパルス幅信号とする
ことを特徴とするPWM変換回路であり、従来の構成よ
り回路規模を大幅に小さくできるという作用を有する。
におけるパルス幅変調回路の構成図である。以下、図1
を用いてその構成を説明する。
2は入力信号1の個々のビットを反転させるインバータ
ーである。3はクロック信号12に同期して入力信号1
の1サンプル期間ごとにそのカウント値が一巡し、サン
プル周期信号13により入力信号1の1サンプル期間ご
とに一定のタイミングでプリセットされ、一致検出に用
いるカウンター信号11を発生するカウンター回路であ
る。4は入力信号1とカウンター出力信号11の一致検
出を行う第1の一致検出回路(請求項1および2の第一
の一致検出手段に相当する)である。5はインバーター
2の出力信号14とカウンター出力信号11の一致検出
を行う第2の一致検出回路(請求項1および2の第二の
一致検出手段に相当する)である。6は第2の一致検出
回路5の出力20を1クロック分遅らせるフリップフロ
ップ(請求項2および4の遅延手段に相当する)であ
る。7はサンプル周期信号13によりセットされ、第1
の一致検出回路の出力21によりリセットされることに
より第1のパルス幅信号31を出力する第1のRSフリ
ップフロップであり、8はサンプル周期信号13により
セットされ、フリップフロップの出力22によりリセッ
トされることにより、第1のパルス幅信号と相補的な第
2のパルス幅信号32を出力する第2のRSフリップフ
ロップである。9は相補的な第1のパルス幅信号31と
第2のパルス幅信号32を合成し合成パルス幅信号10
を出力する減算器である。そして、減算器9から出力さ
れる合成パルス幅信号10をパルス幅変調回路全体の出
力とする。
一例を示す。なお一致検出回路5についても同じ回路構
成でよいのでここでは説明を省略する。図5に示すよう
に一致検出回路は排他的論理和回路4a,4b,4c,
4dとNOR回路4eから構成されている。排他的論理
和回路4a,4b,4c,4dの一方の入力端子には、
4bitデータである入力信号1が各bitごとに入力
する。また、他方の入力端子には4bitのカウンター
出力信号が各ビットごとに入力する。従って、入力信号
とカウンター出力信号はbitごとに比較され、すべて
のbitが一致したときのみNOR回路4eからハイレ
ベルの出力信号が得られる。この信号が一致検出信号と
なる。
調回路について、以下その動作を説明する。
号波形を示す。ここでは、パルス幅変調回路の入力信号
1を4bit(2の補数で+5〜−5までとする)のパ
ラレルデータであるとする。この4bitの入力信号1
をインバーター2により全ビット反転信号14を得る。
なカウンター出力信号11(4bitのパラレル信号)
と入力信号1の一致検出を第1の一致検出回路で行い、
図4のようなリセット信号21を得る。また、カウンタ
ー出力信号12(4bitのパラレル信号)と反転信号
14の一致検出を第2の一致検出回路で行い、図4のよ
うな信号20を得る。ところが、入力信号1が2の補数
のデータであるためその値を極性反転させるには全bi
t反転+1が必要であり、インバーター2による反転信
号14は入力信号1の値を極性反転された信号に対し、
1LSBだけずれており、前記第2の一致検出回路も1
クロック分早く検出してしまう。よって、信号20をフ
リップフロップ6を用いて1クロック遅らせることによ
り図4のようなリセット信号22を得る。
RSフリップフロップ7,8をセットする図4のような
サンプル周期信号13とリセット信号21,22を用い
て、図3、図4のような相補的なパルス幅信号31,3
2を得る。これらの相補的パルス幅信号31,32を減
算器9により合成することにより、図3、図4のような
合成パルス幅信号10を得る。この合成パルス幅信号を
パルス幅変調回路全体の出力とする。
的パルス幅信号を得る構成を入力信号とカウンター出力
信号の一致検出により得られる構成とすることより、従
来の構成より回路規模を小さくすることができる。
データが2の補数で表されている場合についてのみ説明
したが、本発明はこれに限られるものではなく、他の補
数表示によるデータであってもよい。例えば、入力信号
のデータが1の補数で表されていてもよい。ただし、1
の補数の場合には入力信号のbitを反転するだけでデ
ータの正負を極性反転できるので、図1におけるフリッ
プフロップ6(遅延手段)は不要となる。すなわち、本
発明において、フリップフロップ6(遅延手段)は必ず
しも必要な要件ではない。
ように2つの一致検出回路4および5を備える構成とし
たが、本発明はこれ以外の構成であっても実現できる。
例えば一致検出回路を1つだけ設ける構成でもよい。図
6は、一致検出回路を1つだけ設けた場合における、一
致検出回路の回路構成の一例を示す。図5と同一の構成
要素には同じ符号を付けて説明を省略する。図5と異な
る点は、AND回路4fを設けている点である。AND
回路4fの出力は、入力信号1とカウンター出力信号1
1がすべてのbitで不一致の場合にのみハイレベルに
なる。すなわち入力信号とカウンター出力信号がbit
反転の関係(相補的な関係)にある場合にのみ出力がハ
イレベルになる。従って、この一致検出回路は、入力信
号とカウンター出力信号とが一致した場合に一致検出信
号を信号21として出力し、また、入力信号の相補的信
号とカウンター出力信号とが一致した場合に一致検出信
号を信号20として出力する。このように図6に示す一
致検出回路を用いれば1つの一致検出回路だけで、信号
20と信号21を生成することができる。なお、この図
6の回路は図1における一致検出回路4および5と置き
換えればよく、この場合、インバーター2は不要とな
る。また、図6の回路も先の実施の形態と同様にデータ
が1の補数、2の補数等いずれの場合にも適用できる。
回路は、相補的パルス幅信号を得る構成を入力信号とカ
ウンター出力信号の一致検出により得られる構成にした
ことにより、従来の構成より回路規模を大幅に小さくで
きる優れたパルス幅変調回路を実現できるものである。
の構成図
Claims (6)
- 【請求項1】入力信号の1サンプル期間ごとにそのカウ
ント値が一巡するカウンターと、前記入力信号と前記カ
ウント値の一致を検出する第一の一致検出手段と、前記
入力信号の相補的信号と前記カウント値の一致を検出す
る第二の一致検出手段とを有し、前記第一および第二の
一致検出手段のそれぞれの一致検出信号に基づいて出力
信号のパルス幅を決定することを特徴とするパルス幅変
調回路。 - 【請求項2】入力信号の1サンプル期間ごとにそのカウ
ント値が一巡するカウンターと、前記入力信号と前記カ
ウント値の一致を検出する第一の一致検出手段と、前記
入力信号の相補的信号と前記カウント値の一致を検出す
る第二の一致検出手段と、前記第二の一致検出手段の一
致検出信号を所定期間だけ遅延させる遅延手段を有し、
前記第一の一致検出手段の一致検出信号および前記遅延
手段の遅延信号に基づいて出力信号のパルス幅を決定す
ることを特徴とするパルス幅変調回路。 - 【請求項3】入力信号の1サンプル期間ごとにそのカウ
ント値が一巡するカウンターと、前記入力信号と前記カ
ウント値の一致を検出し、一致検出信号および前記一致
検出信号の相補的信号を出力する一致検出手段を有し、
前記一致検出信号および前記相補的信号に基づいて出力
信号のパルス幅を決定することを特徴とするパルス幅変
調回路。 - 【請求項4】入力信号の1サンプル期間ごとにそのカウ
ント値が一巡するカウンターと、前記入力信号と前記カ
ウント値の一致を検出し、一致検出信号および前記一致
検出信号の相補的信号を出力する一致検出手段と、前記
相補的信号を所定期間だけ遅延させる遅延手段を有し、
前記一致検出信号および前記遅延手段の遅延信号に基づ
いて出力信号のパルス幅を決定することを特徴とするパ
ルス幅変調回路。 - 【請求項5】入力信号値に応じ、立ち上がりエッジが変
化する第1のパルス幅信号を出力する第1のPWM回路
と入力信号値の極性を反転させた値に応じ、立ち上がり
エッジが変化し、かつその立ち上がりエッジが前記第1
のPWM回路の出力する第1のパルス幅信号と同じタイ
ミングとなる第2のパルス幅信号を出力する第2のPW
M回路を構成するにあたり、クロック信号をもとに、入
力信号の1サンプル期間ごとにそのカウント値が一巡す
るカウンターを有し、前記カウンターを入力信号のサン
プル周期ごとに一定の値にプリセットするのと同じタイ
ミングで前記第1のパルス幅信号と第2のパルス幅信号
の立ち上がりエッジを求め、前記入力信号とカウンター
出力との一致検出を行った信号により、前記第1のパル
ス幅信号の立ち下がりエッジを求め、かつ前記入力信号
の個々のビットを反転させた信号と前記カウンター出力
との一致検出を行った信号を、前記クロック信号1クロ
ック分遅延させた信号により、前記第2のパルス幅信号
の立ち下がりエッジを求めることを特徴としたパルス幅
変調回路。 - 【請求項6】前記第1のパルス幅信号と第2のパルス幅
信号を合成するにあたり、前記カウンターのプリセット
信号により、第1のRSフリップフロップと第2のRS
フリップフロップとのセットを行い、前記入力信号とカ
ウンター出力との一致検出を行った信号により第1のR
Sフリップフロップをリセットし、前記入力信号の個々
のビットを反転させた信号と前記カウンター出力との一
致検出を行った信号を前記クロック信号1クロック分遅
延させた信号により第2のRSフリップフロップをリセ
ットし、第1のRSフリップフロップに出力を第1のパ
ルス幅信号、第2のRSフリップフロップの出力を第2
のパルス幅信号とすることを特徴とするパルス幅変調回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09399496A JP3562127B2 (ja) | 1996-04-16 | 1996-04-16 | パルス幅変調回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09399496A JP3562127B2 (ja) | 1996-04-16 | 1996-04-16 | パルス幅変調回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09284107A true JPH09284107A (ja) | 1997-10-31 |
JP3562127B2 JP3562127B2 (ja) | 2004-09-08 |
Family
ID=14097963
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP09399496A Expired - Fee Related JP3562127B2 (ja) | 1996-04-16 | 1996-04-16 | パルス幅変調回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3562127B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007184726A (ja) * | 2006-01-05 | 2007-07-19 | Oki Electric Ind Co Ltd | パルス幅変調装置 |
DE112009002318T5 (de) | 2008-11-28 | 2012-02-09 | Mitsubishi Electric Corp. | Komplementäre Pulsbreiten-Modulationsschaltung und Digital-Analog-Wandler |
-
1996
- 1996-04-16 JP JP09399496A patent/JP3562127B2/ja not_active Expired - Fee Related
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007184726A (ja) * | 2006-01-05 | 2007-07-19 | Oki Electric Ind Co Ltd | パルス幅変調装置 |
JP4585970B2 (ja) * | 2006-01-05 | 2010-11-24 | Okiセミコンダクタ株式会社 | パルス幅変調装置 |
DE112009002318T5 (de) | 2008-11-28 | 2012-02-09 | Mitsubishi Electric Corp. | Komplementäre Pulsbreiten-Modulationsschaltung und Digital-Analog-Wandler |
US8284088B2 (en) | 2008-11-28 | 2012-10-09 | Mitsubishi Electric Corporation | Digital to-analog converter |
Also Published As
Publication number | Publication date |
---|---|
JP3562127B2 (ja) | 2004-09-08 |
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