JP3102024B2 - Ｄ／ａ変換方法 - Google Patents
Ｄ／ａ変換方法Info
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- JP3102024B2 JP3102024B2 JP02270820A JP27082090A JP3102024B2 JP 3102024 B2 JP3102024 B2 JP 3102024B2 JP 02270820 A JP02270820 A JP 02270820A JP 27082090 A JP27082090 A JP 27082090A JP 3102024 B2 JP3102024 B2 JP 3102024B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明はディジタル信号をアナログ信号に変換するD/
A変換方法に係り、特にPWM変換を用いたものに関する。
A変換方法に係り、特にPWM変換を用いたものに関する。
従来の技術 D/A変換を行う方式のひとつとしてPWM変換を用いたも
のがあるが、この方式は一般に高調波歪を生じる。
のがあるが、この方式は一般に高調波歪を生じる。
以下、図面を参照しながらPWM変換器を用いた従来のD
/A変換方法の一例について説明する。
/A変換方法の一例について説明する。
第６図は従来のD/A変換方法の構成を示すブロック図
である。第６図において１は入力ディジタル信号、２は
入力ディジタル信号１に対応したパルスの波形を記憶さ
せたROM、４はROM2のパラレル信号出力３をパラレル−
シリアル変換してパルス出力５を出力するためのパラレ
ル−シリアル変換器である。そして６は入力ディジタル
信号１に同期したタイミング信号、７はパルスの分解能
を決定するクロック信号である。
である。第６図において１は入力ディジタル信号、２は
入力ディジタル信号１に対応したパルスの波形を記憶さ
せたROM、４はROM2のパラレル信号出力３をパラレル−
シリアル変換してパルス出力５を出力するためのパラレ
ル−シリアル変換器である。そして６は入力ディジタル
信号１に同期したタイミング信号、７はパルスの分解能
を決定するクロック信号である。
以上のような構成で行う従来のD/A変換方法について
以下第６図，第７図および第８図を用いて説明する。
以下第６図，第７図および第８図を用いて説明する。
第７図は第６図における入力ディジタル信号１とパル
ス出力５、及びクロック信号7,タイミング信号６との関
係を示したものであり、第８図は入力ディジタル信号１
とタイミング信号6,クロック信号7,パルス出力５とのタ
イミングを示した図である。まず第７図に示したように
個々の入力ディジタル信号１に対するパルス出力５の中
心位置はタイミング信号６の立ち上がりエッジに一致し
ており、それぞれその中心位置に対して左右対称となっ
ている。また個々のパルス出力５の立ち上がりエッジ、
立ち下がりエッジはクロック信号７の立ち上がりエッジ
に同期している。従って第７図に示した例では、PWM変
換に必要なクロック信号７の周波数は、最低でも入力デ
ィジタル信号１のサンプリング周波数の12倍となる。
ス出力５、及びクロック信号7,タイミング信号６との関
係を示したものであり、第８図は入力ディジタル信号１
とタイミング信号6,クロック信号7,パルス出力５とのタ
イミングを示した図である。まず第７図に示したように
個々の入力ディジタル信号１に対するパルス出力５の中
心位置はタイミング信号６の立ち上がりエッジに一致し
ており、それぞれその中心位置に対して左右対称となっ
ている。また個々のパルス出力５の立ち上がりエッジ、
立ち下がりエッジはクロック信号７の立ち上がりエッジ
に同期している。従って第７図に示した例では、PWM変
換に必要なクロック信号７の周波数は、最低でも入力デ
ィジタル信号１のサンプリング周波数の12倍となる。
次に第８図によって各部の動作を説明する。第８図に
示したようにタイミング信号６に同期して入力された入
力ディジタル信号１はROM2によって第７図に示したよう
なパルス波形に対応したパラレル信号３に変換される。
そしてパラレル−シリアル変換器４においてタイミング
信号６とクロック信号７により、ROM2の出力したパラレ
ル信号３をパラレル−シリアル変換してパルス出力５に
変換する。その結果、第７図及び第８図に示したように
入力ディジタル信号１がパルス出力５にPWM変換され
る。
示したようにタイミング信号６に同期して入力された入
力ディジタル信号１はROM2によって第７図に示したよう
なパルス波形に対応したパラレル信号３に変換される。
そしてパラレル−シリアル変換器４においてタイミング
信号６とクロック信号７により、ROM2の出力したパラレ
ル信号３をパラレル−シリアル変換してパルス出力５に
変換する。その結果、第７図及び第８図に示したように
入力ディジタル信号１がパルス出力５にPWM変換され
る。
発明が解決しようとする課題 しかしながらこのような方法でD/A変換された信号に
は高調波歪成分が含まれる。以下第９図を用いてこの様
子を説明する。
は高調波歪成分が含まれる。以下第９図を用いてこの様
子を説明する。
第９図において（ａ）の実線はディジタル信号に変換
される前の原アナログ信号、（ｂ）は（ａ）に示したア
ナログ信号をA/D変換したディジタル信号を、従来のD/A
変換方法によってPWM変換したパルスである。ここで
（ｂ）に示したパルスをデューティが1/2の信号成分
（ｃ）と両極性を持った信号成分（ｄ）とに分割する。
その結果、（ｃ）は何ら歪成分を持たないが、（ｄ）は
正極性のパルスと負極性のパルスとが非対称となる。こ
のため、（ｂ）に示したパルスをローパスフィルタに通
した信号も、（ａ）に点線で示したように正負の波形が
非対称になり、２次の高調波が生じる。
される前の原アナログ信号、（ｂ）は（ａ）に示したア
ナログ信号をA/D変換したディジタル信号を、従来のD/A
変換方法によってPWM変換したパルスである。ここで
（ｂ）に示したパルスをデューティが1/2の信号成分
（ｃ）と両極性を持った信号成分（ｄ）とに分割する。
その結果、（ｃ）は何ら歪成分を持たないが、（ｄ）は
正極性のパルスと負極性のパルスとが非対称となる。こ
のため、（ｂ）に示したパルスをローパスフィルタに通
した信号も、（ａ）に点線で示したように正負の波形が
非対称になり、２次の高調波が生じる。
このように従来のD/A変換方法においては、PWM変換に
よって、後段のアナログ素子の特性とは無関係に原理的
に２次の高調波が生じるという問題が残る。また入力デ
ィジタル信号のサンプリング周波数が高い時、PWM変換
に必要なクロック信号の周波数も非常に高くなってしま
うといった問題点があった。本発明はこのような問題点
に臨み、PWM変換を行ってもこのような２次の高調波が
発生せず、かつ従来よりも低いクロック周波数でPWM変
換する事が可能なD/A変換方法を提供することを目的と
するものである。
よって、後段のアナログ素子の特性とは無関係に原理的
に２次の高調波が生じるという問題が残る。また入力デ
ィジタル信号のサンプリング周波数が高い時、PWM変換
に必要なクロック信号の周波数も非常に高くなってしま
うといった問題点があった。本発明はこのような問題点
に臨み、PWM変換を行ってもこのような２次の高調波が
発生せず、かつ従来よりも低いクロック周波数でPWM変
換する事が可能なD/A変換方法を提供することを目的と
するものである。
課題を解決するための手段 上記問題点を解決するため、本発明によるD/A変換方
法は、タイミング信号に同期して取り込まれる入力ディ
ジタル信号を、その第１の変化点がタイミング信号に対
して常に一定の位相差を持ち、かつその第２の変化点が
入力ディジタル信号の値に応じて変化する第１のパルス
と、その第１の変化点が、第１のパルスの第１の変化点
と同じ位置となり、かつその第２の変化点が入力ディジ
タル信号の補数に応じて変化する第２のパルスとに変換
し、かつ第１のパルスは第１の変化点と第２の変化点で
各々同一方向の変化となるようにし、この両パルスを減
算処理によって合成した合成パルスを出力し、その合成
パルスの出力の中心位置が、タイミング信号に対して常
に一定の位相差を有するように構成されている。
法は、タイミング信号に同期して取り込まれる入力ディ
ジタル信号を、その第１の変化点がタイミング信号に対
して常に一定の位相差を持ち、かつその第２の変化点が
入力ディジタル信号の値に応じて変化する第１のパルス
と、その第１の変化点が、第１のパルスの第１の変化点
と同じ位置となり、かつその第２の変化点が入力ディジ
タル信号の補数に応じて変化する第２のパルスとに変換
し、かつ第１のパルスは第１の変化点と第２の変化点で
各々同一方向の変化となるようにし、この両パルスを減
算処理によって合成した合成パルスを出力し、その合成
パルスの出力の中心位置が、タイミング信号に対して常
に一定の位相差を有するように構成されている。
作用 上記のように、本発明のD/A変換方法は第１及び第２
のパルス出力を持ち、それらのパルス出力を減算処理に
よって合成した合成パルス出力の中心位置がタイミング
信号に対して常に一定の位相差を持ち、かつ絶対値が等
しい正極性のパルスと負極性のパルスとが互いに上下対
称となるようにする事により、合成パルスの出力におい
ては２次の高調波が原理的に生じない。さらに従来のD/
A変換方法に比べてPWM変換に必要なクロック周波数が２
分の１となる。これによりクロックノイズによるアナロ
グ性能の劣化を減少させる事が可能となる。
のパルス出力を持ち、それらのパルス出力を減算処理に
よって合成した合成パルス出力の中心位置がタイミング
信号に対して常に一定の位相差を持ち、かつ絶対値が等
しい正極性のパルスと負極性のパルスとが互いに上下対
称となるようにする事により、合成パルスの出力におい
ては２次の高調波が原理的に生じない。さらに従来のD/
A変換方法に比べてPWM変換に必要なクロック周波数が２
分の１となる。これによりクロックノイズによるアナロ
グ性能の劣化を減少させる事が可能となる。
また、本発明によるD/A変換方法は、前記第１のパル
スと前記第２のパルスの各々の第１の変化点を同じ位置
とし、第１の変化点と第２の変化点で各々同一方向の変
化となるようにし、この両パルスを減算処理することに
よって合成パルスを得る。前記減算処理の結果、第１の
パルスと第２のパルスが同時同方向に変化する第１の変
化点はうち消され、異なる変化位置で同方向に変化する
第２の変化点が合成パルスの立ち上がりと立ち下がりの
変化点となる。これにより、前記第１のパルスおよび前
記第２のパルスにおける立ち上がりエッジと立ち下がり
エッジの非対称であっても、合成パルスの立ち上がりエ
ッジと立ち下がりエッジは対称となり、合成パルスの左
右対称性を保つ事が出来る。
スと前記第２のパルスの各々の第１の変化点を同じ位置
とし、第１の変化点と第２の変化点で各々同一方向の変
化となるようにし、この両パルスを減算処理することに
よって合成パルスを得る。前記減算処理の結果、第１の
パルスと第２のパルスが同時同方向に変化する第１の変
化点はうち消され、異なる変化位置で同方向に変化する
第２の変化点が合成パルスの立ち上がりと立ち下がりの
変化点となる。これにより、前記第１のパルスおよび前
記第２のパルスにおける立ち上がりエッジと立ち下がり
エッジの非対称であっても、合成パルスの立ち上がりエ
ッジと立ち下がりエッジは対称となり、合成パルスの左
右対称性を保つ事が出来る。
実 施 例 以下図面を参照しながら本発明の一実施例のD/A変換
方法について説明する。
方法について説明する。
第１図は本発明の実施例のD/A変換方法を示す回路図
であり、第２図は第１図における入力ディジタル信号１
と、パルス出力41,クロック信号７、及びタイミング信
号６の関係を示している。また第３図は第１図における
入力ディジタル信号１と、パルス出力42,クロック信号
７、及びタイミング信号６の関係を示している。第１図
においてパラレル−シリアル変換器4,タイミング信号６
は第６図のそれと同じである。そして第１図におけるRO
M8,ROM9は第２図，第３図に示したような入出力関係を
持っている。また10は個々のパラレル−シリアル変換器
４の出力41,42を減算するための減算器であり、合成パ
ルス出力11を出力する。
であり、第２図は第１図における入力ディジタル信号１
と、パルス出力41,クロック信号７、及びタイミング信
号６の関係を示している。また第３図は第１図における
入力ディジタル信号１と、パルス出力42,クロック信号
７、及びタイミング信号６の関係を示している。第１図
においてパラレル−シリアル変換器4,タイミング信号６
は第６図のそれと同じである。そして第１図におけるRO
M8,ROM9は第２図，第３図に示したような入出力関係を
持っている。また10は個々のパラレル−シリアル変換器
４の出力41,42を減算するための減算器であり、合成パ
ルス出力11を出力する。
以上のように構成された本発明の実施例のD/A変換方
法について以下第１図第２図，第３図および第４図を用
いて説明する。
法について以下第１図第２図，第３図および第４図を用
いて説明する。
第４図は入力ディジタル信号１とタイミング信号6,ク
ロック信号７、個々のパラレル−シリアル変換器４のパ
ルス出力41,42および合成パルス出力11とのタイミング
を示した図である。ここで、まず第１図において各部の
動作を説明する。タイミング信号６に同期して入力され
た入力ディジタル信号１はROM8とROM9によって第２図及
び第３図に示したようなパルス波形に対応したパラレル
信号31,32に変換される。そして個々のパラレル−シリ
アル変換器４においてタイミング信号６とクロック信号
７により、ROM8とROM9の出力したパラレル信号31,32を
それぞれパラレル−シリアル変換して、パルス出力41,4
2に変換する。そして個々のパルス出力41,42を減算器10
によって減算する事によって、入力ディジタル信号１が
合成パルス出力11にPWM変換される。
ロック信号７、個々のパラレル−シリアル変換器４のパ
ルス出力41,42および合成パルス出力11とのタイミング
を示した図である。ここで、まず第１図において各部の
動作を説明する。タイミング信号６に同期して入力され
た入力ディジタル信号１はROM8とROM9によって第２図及
び第３図に示したようなパルス波形に対応したパラレル
信号31,32に変換される。そして個々のパラレル−シリ
アル変換器４においてタイミング信号６とクロック信号
７により、ROM8とROM9の出力したパラレル信号31,32を
それぞれパラレル−シリアル変換して、パルス出力41,4
2に変換する。そして個々のパルス出力41,42を減算器10
によって減算する事によって、入力ディジタル信号１が
合成パルス出力11にPWM変換される。
この様子を第４図に示したタイミングチャートを用い
て説明すると、パルス出力41,42はそれぞれ、その立ち
上がりエッジがタイミング信号６の立ち下がりエッジに
同期しており、立ち下がりエッジの位置が入力ディジタ
ル信号１の値に応じて変化する。そしてパルス出力41か
らパルス出力42を減算した合成パルス出力11のパワー中
心はタイミング信号６の立ち上がりエッジに同期してい
る。
て説明すると、パルス出力41,42はそれぞれ、その立ち
上がりエッジがタイミング信号６の立ち下がりエッジに
同期しており、立ち下がりエッジの位置が入力ディジタ
ル信号１の値に応じて変化する。そしてパルス出力41か
らパルス出力42を減算した合成パルス出力11のパワー中
心はタイミング信号６の立ち上がりエッジに同期してい
る。
次に第５図は個々の入力ディジタル信号１に対するパ
ルス出力41,パルス出力42,合成パルス出力11の関係を示
した図である。第５図を用いて、個々の入力ディジタル
信号１に対する合成パルス出力11の波形を解析する。ま
ず第５図（ａ），（ｂ）に示したように、パルス出力4
1,パルス出力42はそれぞれ立ち上がりエッジの位置が常
に同じであり、立ち下がりエッジの位置を変化させる事
によって、個々の入力ディジタル信号１、及びその極性
を反転させた信号に応じたパルスとなる。そして第５図
（ｃ）に示したように、パルス出力41からパルス出力42
を減算する事によって得られる合成パルス出力11の立ち
上がり，立ち下がりエッジの位置は、パルス出力41,42
の立ち下がりエッジの位置によって決まる。そしてその
結果、合成パルス出力11は両極性を持った成分となり、
絶対値が等しい正極性のパルスと負極性のパルスとが互
いに上下対称となるため、原理的に２次の高調波が生じ
ない。
ルス出力41,パルス出力42,合成パルス出力11の関係を示
した図である。第５図を用いて、個々の入力ディジタル
信号１に対する合成パルス出力11の波形を解析する。ま
ず第５図（ａ），（ｂ）に示したように、パルス出力4
1,パルス出力42はそれぞれ立ち上がりエッジの位置が常
に同じであり、立ち下がりエッジの位置を変化させる事
によって、個々の入力ディジタル信号１、及びその極性
を反転させた信号に応じたパルスとなる。そして第５図
（ｃ）に示したように、パルス出力41からパルス出力42
を減算する事によって得られる合成パルス出力11の立ち
上がり，立ち下がりエッジの位置は、パルス出力41,42
の立ち下がりエッジの位置によって決まる。そしてその
結果、合成パルス出力11は両極性を持った成分となり、
絶対値が等しい正極性のパルスと負極性のパルスとが互
いに上下対称となるため、原理的に２次の高調波が生じ
ない。
また第２図及び第３図に示したように、パルス出力4
1,42はそのパワー中心（個々の入力ディジタル信号１の
値に対するパルス波形の立ち上がりエッジと立ち下がり
エッジの時間的な中心）が一定でなくても構わないの
で、第７図に示した従来例に比べて、クロック信号７の
周波数が半分で良い。
1,42はそのパワー中心（個々の入力ディジタル信号１の
値に対するパルス波形の立ち上がりエッジと立ち下がり
エッジの時間的な中心）が一定でなくても構わないの
で、第７図に示した従来例に比べて、クロック信号７の
周波数が半分で良い。
通常、パラレルシリアル変換器は、その出力パルスの
反応時間および遷移時間が立ち上がりと立ち下がりでは
微妙に異なり、出力パルスの立ち上がりエッジと立ち下
がりエッジは非対称となる。本実施例のD/A変換方法
は、第５図に示すようにパルス出力41とパルス出力42の
各々の立ち上がりエッジ（第５図（ａ）および（ｂ）に
上向き矢印で示す）を同じ位置とし、この両パルスを減
算処理することによって合成パルス出力11（第５図
（ｃ））を得る。前記減算処理の結果、パルス出力41と
パルス出力42が同時同方向に変化する立ち上がりエッジ
はうち消され、パルス出力41の立ち下がりエッジが合成
パルス出力11の立ち下がりエッジとなり、パルス出力42
の立ち下がりエッジが合成パルス出力11の立ち上がりエ
ッジとなる。これにより、パルス出力41とパルス出力42
においては各々の立ち上がりエッジと立ち下がりエッジ
が非対称であっても、合成パルス出力11の立ち上がりエ
ッジと立ち下がりエッジは対称となり、合成パルス出力
11の左右対称性を保つ事が出来る。
反応時間および遷移時間が立ち上がりと立ち下がりでは
微妙に異なり、出力パルスの立ち上がりエッジと立ち下
がりエッジは非対称となる。本実施例のD/A変換方法
は、第５図に示すようにパルス出力41とパルス出力42の
各々の立ち上がりエッジ（第５図（ａ）および（ｂ）に
上向き矢印で示す）を同じ位置とし、この両パルスを減
算処理することによって合成パルス出力11（第５図
（ｃ））を得る。前記減算処理の結果、パルス出力41と
パルス出力42が同時同方向に変化する立ち上がりエッジ
はうち消され、パルス出力41の立ち下がりエッジが合成
パルス出力11の立ち下がりエッジとなり、パルス出力42
の立ち下がりエッジが合成パルス出力11の立ち上がりエ
ッジとなる。これにより、パルス出力41とパルス出力42
においては各々の立ち上がりエッジと立ち下がりエッジ
が非対称であっても、合成パルス出力11の立ち上がりエ
ッジと立ち下がりエッジは対称となり、合成パルス出力
11の左右対称性を保つ事が出来る。
本実施例では、パルス出力41とパルス出力42との立ち
上がりエッジの位置が等しく、かつパルス出力41,42が
ハイレベルとなる期間が、入力ディジタル信号１および
その補数に対応している場合について説明した。なお、
本実施例によるD/A変換方法は、パルス出力41とパルス
出力42の立ち下がりエッジの位置が等しくなるような構
成とし、パルス出力41や42がローレベルとなる期間が、
入力ディジタル信号１およびその補数に対応するような
構成としても同様の効果が得られることはいうまでもな
い。
上がりエッジの位置が等しく、かつパルス出力41,42が
ハイレベルとなる期間が、入力ディジタル信号１および
その補数に対応している場合について説明した。なお、
本実施例によるD/A変換方法は、パルス出力41とパルス
出力42の立ち下がりエッジの位置が等しくなるような構
成とし、パルス出力41や42がローレベルとなる期間が、
入力ディジタル信号１およびその補数に対応するような
構成としても同様の効果が得られることはいうまでもな
い。
発明の効果 上記のように本発明によるD/A変換方法は、タイミン
グ信号に同期して取り込まれる入力ディジタル信号を、
その第１の変化点がタイミング信号に対して常に一定の
位相差を持ち、かつその第２の変化点が入力ディジタル
信号の値に応じて変化する第１のパルスと、その第１の
変化点が、第１のパルスの第１の変化点と同じタイミン
グとなり、かつその第２の変化点が入力ディジタル信号
の補数に応じて変化する第２のパルスとに変換し、かつ
第１のパルスと第２のパルスは第１の変化点と第２の変
化点で各々同一方向の変化となるようにし、この両パル
スを減算処理によって合成した合成パルスを出力し、そ
の合成パルス出力の中心位置が、タイミング信号に対し
て常に一定の位相差を持つように構成することによっ
て、PWM変換を用いたD/A変換方法において不可避であっ
た２次の高調波成分をなくすことが可能となる。しか
も、PWM変換に必要なクロック周波数も２分の１に下げ
ることができる。
グ信号に同期して取り込まれる入力ディジタル信号を、
その第１の変化点がタイミング信号に対して常に一定の
位相差を持ち、かつその第２の変化点が入力ディジタル
信号の値に応じて変化する第１のパルスと、その第１の
変化点が、第１のパルスの第１の変化点と同じタイミン
グとなり、かつその第２の変化点が入力ディジタル信号
の補数に応じて変化する第２のパルスとに変換し、かつ
第１のパルスと第２のパルスは第１の変化点と第２の変
化点で各々同一方向の変化となるようにし、この両パル
スを減算処理によって合成した合成パルスを出力し、そ
の合成パルス出力の中心位置が、タイミング信号に対し
て常に一定の位相差を持つように構成することによっ
て、PWM変換を用いたD/A変換方法において不可避であっ
た２次の高調波成分をなくすことが可能となる。しか
も、PWM変換に必要なクロック周波数も２分の１に下げ
ることができる。
これによりクロックノイズによるアナログ性能の劣化
を減少させる事が可能となる。
を減少させる事が可能となる。
また、本発明によるD/A変換方法は、前記第１のパル
スと前記第２のパルスの各々の第１の変化点を同じ位置
とし、第１の変化点と第２の変化点で各々同一方向の変
化となるようにし、この両パルスを減算処理することに
よって合成パルスを得る。前記減算処理の結果、第１の
パルスと第２のパルスが同時同方向に変化する第１の変
化点はうち消され、異なる変化位置で同方向に変化する
第２の変化点が合成パルスの立ち上がりと立ち下がりの
変化点となる。これにより、前記第１のパルスおよび前
記第２のパルスにおける立ち上がりエッジと立ち下がり
エッジの非対称であっても、合成パルスの立ち上がりエ
ッジと立ち下がりエッジは対称となり、合成パルスの左
右対称性を保つ事が出来る。
スと前記第２のパルスの各々の第１の変化点を同じ位置
とし、第１の変化点と第２の変化点で各々同一方向の変
化となるようにし、この両パルスを減算処理することに
よって合成パルスを得る。前記減算処理の結果、第１の
パルスと第２のパルスが同時同方向に変化する第１の変
化点はうち消され、異なる変化位置で同方向に変化する
第２の変化点が合成パルスの立ち上がりと立ち下がりの
変化点となる。これにより、前記第１のパルスおよび前
記第２のパルスにおける立ち上がりエッジと立ち下がり
エッジの非対称であっても、合成パルスの立ち上がりエ
ッジと立ち下がりエッジは対称となり、合成パルスの左
右対称性を保つ事が出来る。
第１図は本発明の第１の実施例のD/A変換方法を示すブ
ロック図、第２図は本発明の第１の実施例のD/A変換方
法のおける入力ディジタル信号と第１のパルス出力，ク
ロック信号、及びタイミング信号との関係を示す波形
図、第３図は本発明の第１の実施例のD/A変換方法にお
ける入力ディジタル信号と第２のパルス出力，クロック
信号，及びタイミング信号との関係を示す波形図、第４
図は本発明の第１の実施例のD/A変換方法における各信
号のタイミングチャート図、第５図は本発明の第１の実
施例のD/A変換方法における各部のパルス波形を示す波
形図、第６図は従来のD/A変換方法を示すブロック図、
第７図は従来のD/A変換方法における入力ディジタル信
号とパルス出力，クロック信号、及びタイミング信号と
の関係を示す波形図、第８図は従来のD/A変換方法にお
ける各信号のタイミングチャート図、第９図は従来のD/
A変換方法を用いた時の再生波形の波形歪を示す波形図
である。 2,8,9……ROM、４……パラレル−シリアル変換器、10…
…減算器。
ロック図、第２図は本発明の第１の実施例のD/A変換方
法のおける入力ディジタル信号と第１のパルス出力，ク
ロック信号、及びタイミング信号との関係を示す波形
図、第３図は本発明の第１の実施例のD/A変換方法にお
ける入力ディジタル信号と第２のパルス出力，クロック
信号，及びタイミング信号との関係を示す波形図、第４
図は本発明の第１の実施例のD/A変換方法における各信
号のタイミングチャート図、第５図は本発明の第１の実
施例のD/A変換方法における各部のパルス波形を示す波
形図、第６図は従来のD/A変換方法を示すブロック図、
第７図は従来のD/A変換方法における入力ディジタル信
号とパルス出力，クロック信号、及びタイミング信号と
の関係を示す波形図、第８図は従来のD/A変換方法にお
ける各信号のタイミングチャート図、第９図は従来のD/
A変換方法を用いた時の再生波形の波形歪を示す波形図
である。 2,8,9……ROM、４……パラレル−シリアル変換器、10…
…減算器。
Claims (3)
- 【請求項１】タイミング信号に同期して取り込まれる入
力ディジタル信号を、その第１の変化点が前記タイミン
グ信号に対して常に一定の位相差を持ち、かつその第２
の変化点が前記入力ディジタル信号の値に応じて変化す
る第１のパルスと、その第１の変化点が前記第１のパル
スの第１の変化点と同じ位置となり、かつその第２の変
化点が前記入力ディジタル信号の補数に応じて変化する
第２のパルスとに変換し、前記第１のパルスと前記第２
のパルスは第１の変化点と第２の変化点で各々同一方向
の変化となるようにし、この両パルスを減算処理によっ
て合成した合成パルスを出力し、前記合成パルスの出力
の隣り合う変化点の中心位置が、前記タイミング信号に
対して常に一定の位相差を有する事を特徴としたD/A変
換方法。 - 【請求項２】前記第１のパルスと前記第２のパルスは第
１の変化点で各々立ち上がり方向の変化とし、第２の変
化点で各々立ち下がり方向の変化とする事を特徴とし
た、特許請求の範囲第１項記載のD/A変換方法。 - 【請求項３】前記第１のパルスと前記第２のパルスは第
１の変化点で各々立ち下がり方向の変化とし、第２の変
化点で各々立ち上がり方向の変化とする事を特徴とし
た、特許請求の範囲第１項記載のD/A変換方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02270820A JP3102024B2 (ja) | 1990-10-08 | 1990-10-08 | Ｄ／ａ変換方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02270820A JP3102024B2 (ja) | 1990-10-08 | 1990-10-08 | Ｄ／ａ変換方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04150111A JPH04150111A (ja) | 1992-05-22 |
| JP3102024B2 true JP3102024B2 (ja) | 2000-10-23 |
Family
ID=17491472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02270820A Expired - Fee Related JP3102024B2 (ja) | 1990-10-08 | 1990-10-08 | Ｄ／ａ変換方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3102024B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0466343U (ja) * | 1990-10-19 | 1992-06-11 | ||
| US6703957B2 (en) | 2001-06-29 | 2004-03-09 | Mitsubishi Denki Kabushiki Kaisha | Digital-to-analog converter |
-
1990
- 1990-10-08 JP JP02270820A patent/JP3102024B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0466343U (ja) * | 1990-10-19 | 1992-06-11 | ||
| US6703957B2 (en) | 2001-06-29 | 2004-03-09 | Mitsubishi Denki Kabushiki Kaisha | Digital-to-analog converter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04150111A (ja) | 1992-05-22 |
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